CN112037827A

CN112037827A - 半导体存储器装置、其操作方法及存储器系统

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Publication number: CN112037827A
Application number: CN202010157050.6A
Authority: CN
Inventors: 成镇溶
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2019-06-04
Filing date: 2020-03-09
Publication date: 2020-12-04
Anticipated expiration: 2040-03-09
Also published as: CN112037827B; US10991437B2; KR20200139568A; KR102620262B1; US20200388339A1

Abstract

半导体存储器装置、其操作方法及存储器系统。一种半导体装置可以包括：内部电压供应器和电压电平控制器。内部电压供应器可以供应要用于半导体装置的操作的内部电源电压。电压电平控制器可以确定是否满足半导体装置的电压电平改变条件，并且基于确定的结果来控制内部电压供应器以改变内部电源电压的电压电平。

Description

半导体存储器装置、其操作方法及存储器系统

技术领域

本公开的各种实施方式总体上涉及电子装置，并且更具体地，涉及半导体存储器装置、操作该半导体存储器装置的方法以及存储器系统。

背景技术

通常，存储器装置可以具有在半导体基板上水平地布置串的二维结构，或者在半导体基板上垂直地层叠串的三维结构。三维存储器装置可以是被设计为克服二维存储器装置的集成度限制的装置，并且可以包括在半导体基板上垂直层叠的多个存储器单元。

发明内容

本公开的实施方式可以提供一种半导体装置，其包括：内部电压供应器，其被配置为供应要用于半导体装置的操作的内部电源电压；以及电压电平控制器，其被配置为控制内部电压供应器。电压电平控制器可以被配置为确定是否满足半导体装置的电压电平改变条件，并被配置为基于确定的结果来控制内部电压供应器以改变内部电源电压的电压电平。

本公开的实施方式可以提供一种存储器系统，其包括：半导体存储器装置；以及被配置为控制半导体存储器装置的操作的控制器。控制器可以包括电压控制模式确定器，其被配置为确定电压控制模式并将电压控制参数发送给半导体存储器装置。半导体存储器装置可以基于电压控制参数来改变内部电源电压的电压电平。

本公开的实施方式可以提供一种操作半导体存储器装置的方法，该方法包括：接收半导体存储器装置的操作状态的参数；基于参数确定是否满足电压电平改变条件；以及基于确定的结果，将半导体存储器装置的内部电源电压的电压电平从第一电平增加到第二电平。

附图说明

图1是例示包括半导体存储器装置100和控制器200的存储器系统1000的框图。

图2是例示图1的半导体存储器装置100的配置的框图。

图3是例示图2的存储器单元阵列的实施方式的图。

图4是例示根据本公开的实施方式的表示图2的存储器块BLK1至BLKz之一的存储器块BLKa的电路图。

图5是例示根据本公开的实施方式的表示图3的存储器块BLK1至BLKz之一的存储器块BLKb的电路图。

图6是例示根据本公开的实施方式的表示图2的存储器单元阵列110中包括的存储器块BLK1至BLKz之一的存储器块BLKc的电路图。

图7是例示包括电压电平控制器101的半导体存储器装置100的实施方式的框图。

图8是例示当峰值电流流过时内部电源电压的下降的曲线图。

图9是例示根据本公开的实施方式的当内部电源电压的电平增加时的电压降的曲线图。

图10是例示根据本公开的实施方式的操作半导体存储器装置100的方法的流程图。

图11是例示内部电压供应器150的示例性实施方式的电路图。

图12是例示根据本公开的实施方式的包括半导体存储器装置105和控制器250的存储器系统1005的框图。

图13是例示图12的半导体存储器装置105的配置的框图。

图14是例示包括电压电平控制器106和电压控制模式储存器108的半导体存储器装置105的实施方式的框图。

图15是例示根据本公开的实施方式的操作半导体存储器装置105的方法的流程图。

图16是例示包括图1所示的半导体存储器装置和控制器的存储器系统1000的框图。

图17是例示图16的存储器系统的应用示例2000的框图。

图18是例示包括参照图17示出的存储器系统的计算系统的框图。

具体实施方式

通过以下参照附图描述的实施方式，将阐明本公开的优点和特征及其实现方法。然而，本公开可以以不同的形式实现，并且不应被解释为限于在此阐述的实施方式。相反，提供这些实施方式使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的技术精神。

将理解，当元件被称为“联接”或“连接”至另一元件时，它可以直接联接或连接至另一元件，或者在它们之间可以存在中间元件。在说明书中，当元件被称为“包括”或“包含”组件时，除非上下文另外明确指出，否则它并不排除其它组件，而是可以进一步包括其它组件。

在下文中，将参照附图详细描述本公开的实施方式。现在应参照附图进行说明，其中在所有不同的附图中使用相同的附图标记指代相同或相似的组件。可以省略公知的配置和功能的细节，以避免不必要地模糊本公开的主旨。

本公开的各种实施方式涉及具有改善的操作可靠性的半导体存储器装置以及包括该半导体存储器装置的存储器系统。

本公开的各种实施方式涉及具有改善的操作可靠性的半导体存储器装置的操作方法。

半导体存储器装置100在控制器200的控制下进行操作。半导体存储器装置100包括具有多个存储器块的存储器单元阵列。在实施方式中，半导体存储器装置100可以是闪存装置。

半导体存储器装置100可以通过通道CH从控制器200接收命令和地址，并且访问通过地址从存储器单元阵列选择的区域。换句话说，半导体存储器装置100可以对通过地址选择的区域执行与命令相对应的内部操作。

例如，半导体存储器装置100可以执行编程操作、读取操作和擦除操作。在编程操作期间，半导体存储器装置100可以将数据编程到通过地址选择的区域。在读取操作期间，半导体存储器装置100可以从通过地址选择的区域中读取数据。在擦除操作期间，半导体存储器装置100可以擦除存储在通过地址选择的区域中的数据。

半导体存储器装置100可以包括电压电平控制器101。电压电平控制器101可以控制用于驱动半导体存储器装置100的内部电源电压的电平。

根据本公开的实施方式，半导体存储器装置100的电压电平控制器101可以在预定的操作条件下控制供应给半导体存储器装置100的内部电路的内部电源电压的电平。因此，在出现峰值电流的情况下，可以补偿内部电源电压的下降。

如本文中关于参数(诸如，预定操作条件)所使用的术语“预定”是指在过程或算法中使用的参数之前确定该参数的值。对于一些实施方式，在过程或算法开始之前确定参数的值。在其它实施方式中，在过程或算法期间但在过程或算法中使用参数之前确定该参数的值。

图2是例示图1的半导体存储器装置100的配置的框图。

参照图2，半导体存储器装置100可以包括存储器单元阵列110、外围电路120、控制逻辑130、接口140和内部电压供应器150。

存储器单元阵列110通过行线RL联接至地址解码器121，并且通过位线BL1至BLm联接至读/写电路123。行线RL可以包括源极选择线、字线和漏极选择线。

存储器单元阵列110可以包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL联接至地址解码器121。多个存储器块BLK1至BLKz通过位线BL1至BLm联接至读/写电路123。存储器块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。多个存储器单元当中的联接至相同字线的存储器单元被定义为一页。换句话说，存储器单元阵列110可以由多个页形成。

半导体存储器装置100的每个存储器单元可以由能够存储单个数据比特的单级单元(SLC)、能够存储两个数据比特的多级单元(MLC)、能够存储三个数据比特的三级单元(TLC)、或者能够存储四个数据比特的四级单元(QLC)形成。

外围电路120可以包括地址解码器121、电压发生器122、读/写电路123和数据输入/输出电路124。

外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110，以执行编程操作、读取操作或擦除操作。

地址解码器121通过行线RL联接至存储器单元阵列100。地址解码器121可以在控制逻辑130的控制下操作。具体而言，地址解码器121可以从控制逻辑130接收地址ADDR。

地址解码器121可以对接收到的地址ADDR当中的块地址进行解码。地址解码器121可以基于经解码的块地址来选择存储器块BLK1至BLKz中的至少一个。地址解码器121可以对接收到的地址ADDR当中的行地址进行解码。地址解码器121可以基于经解码的行地址通过向至少一条字线WL施加从电压发生器122供应的电压，来选择被选存储器块的至少一条字线WL。

在编程操作期间，地址解码器121可以向被选字线施加编程电压Vpgm，并且向未选字线施加具有比编程电压的电平低的电平的通过电压。在编程验证操作期间，地址解码器121可以向被选字线施加验证电压，并且向未选字线施加高于验证电压的验证通过电压。

在读取操作期间，地址解码器121可以向被选字线施加读取电压Vread，并且向未选字线施加高于读取电压Vread的通过电压Vpass。

在实施方式中，可以以存储器块为单位执行半导体存储器装置100的擦除操作。在擦除操作期间，地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并基于经解码的块地址来选择对应的存储器块。在擦除操作期间，地址解码器121可以向联接至被选存储器块的字线施加接地电压，并且向形成有被选存储器块的体区域(bulk area)施加擦除电压Vers。

在实施方式中，地址解码器121可以解码所发送的地址ADDR当中的列地址。经解码的列地址DCA可以被发送给读/写电路123。例如，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器之类的组件。

内部电压供应器150可以基于外部电源电压VCCE生成内部电源电压VCCI。在实施方式中，内部电压供应器150可以通过调整外部电源电压VCCE来生成内部电源电压VCCI。从内部电压供应器150生成的内部电源电压VCCI可以被发送给电压发生器122。电压发生器122可以基于内部电源电压VCCI生成执行半导体存储器装置100的操作所需的各种电压。

具体地，内部电压供应器150可以从外部电源电压VCCE生成内部电源电压VCCI。在该过程期间，内部电压供应器150可以基于从控制逻辑130接收的内部电压控制信号IVLC来调整内部电源电压VCCI的电压电平。

电压发生器122可以使用从内部电压供应器150供应的内部电源电压VCCI来生成多个电压。电压发生器122可以响应于控制逻辑130的控制信号CTRV而操作。

在实施方式中，电压发生器122可以使用内部电源电压VCCI来生成多个电压。电压发生器122可以生成半导体存储器装置100所需的各种电压。例如，电压发生器122可以生成编程电压Vpgm、通过电压Vpass、读取电压Vread和擦除电压Vers。

例如，电压发生器122可以包括多个泵送电容器以接收内部电源电压VCCI，并且通过响应于从控制逻辑130接收到的控制信号CTRV而选择性地激活多个泵送电容器来生成多个电压。生成的电压可以由地址解码器121供应给存储器单元阵列110。

在实施方式中，电压发生器122可以接收内部电源电压VCCI和外部电源电压VCCE二者。例如，电压发生器122可以基于外部电源电压VCCE生成编程电压Vpgm、通过电压Vpass、读取电压Vread和擦除电压Vers中的至少一个。

读/写电路123可以包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm联接至存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于从控制逻辑130接收到的控制信号CTR1而操作。

第一页缓冲器PB1至第m页缓冲器PBm可以与数据输入/输出电路124执行数据通信。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。

在编程操作期间，当编程脉冲被施加至被选字线时，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm向被选存储器单元发送通过数据输入/输出电路124接收到的数据。基于发送的数据DATA，对被选页中的存储器单元进行编程。联接至施加有编程使能电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。可以保持联接至施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm从被选存储器单元读取页数据。

在读取操作期间，读/写电路123可以通过位线BL从被选页中的存储器单元读取数据DATA，并且向数据输入/输出电路124输出所读取的数据DATA。

在擦除操作期间，读/写电路123可以使位线BL浮置。在实施方式中，读/写电路123可以包括列选择电路。

数据输入/输出电路124通过数据线DL联接至第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124可以响应于从控制逻辑130接收到的控制信号CTR2而操作。在编程操作期间，数据输入/输出电路124可以从外部控制器(未示出)接收要存储的数据DATA。在读取操作期间，数据输入/输出电路124可以向外部控制器输出从读/写电路123中包括的第一页缓冲器PB1至第m页缓冲器PBm发送的数据。

控制逻辑130可以控制半导体存储器装置100的整体操作。控制逻辑130可以响应于从外部装置发送的命令CMD来操作。控制逻辑130可以联接至地址解码器121、电压发生器122、读/写电路123和数据输入/输出电路124。控制逻辑130可以控制内部电压供应器150的操作。具体地，当预期半导体存储器装置100中要使用的电流量迅速增大时，控制逻辑130的电压电平控制器101可以生成内部电压控制信号IVLC以控制内部电压供应器150增大内部电源电压VCCI。内部电压供应器150可以基于内部电压控制信号IVLC来调整内部电源电压VCCI的电压电平。稍后将参考图7至图11描述电压电平控制器101的详细配置和操作。

接口140可以提供半导体存储器装置100和外部装置之间的数据通信。基于半导体存储器装置100的类型，接口140可以包括NAND接口或NOR接口。返回参照图1，结合图2，半导体存储器装置100可以通过接口140与控制器200交换数据。

在半导体存储器装置100中，根据本公开的实施方式，当预期半导体存储器装置100中要使用的电流量迅速增大时，电压电平控制器101可以生成内部电压控制信号IVLC以控制内部电压供应器150增大内部电源电压VCCI。因此，即使当电流量快速增大时，也可以减小内部电源电压VCCI的电压降宽度。因此，可以增强半导体存储器装置100的操作可靠性。

图3是例示图2的存储器单元阵列110的实施方式的图。

参照图3，存储器单元阵列110可以包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块可以包括层叠在基板上的多个存储器单元。存储器单元沿+X方向、+Y方向和+Z方向布置。将参照图4和图5更详细地描述每个存储器块的结构。

图4是例示根据本公开的实施方式的、表示图2的存储器块BLK1至BLKz之一的存储器块BLKa的电路图。

参照图4，存储器块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可以在Y-Z平面上形成为“U”形。在存储器块BLKa中，m个单元串可以沿行方向(即，+X方向)布置。在图4中，例示了两个单元串沿列方向(即，+Y方向)布置。然而，该例示仅是出于描述方便的目的而做出的，并且将理解，可以在列方向上布置三个或更多个单元串。

多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。在实施方式中，可以在每个单元串中提供柱以形成沟道层。在实施方式中，可以在每个单元串中提供柱以形成沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个。

每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。

在实施方式中，布置在同一行中的单元串的源极选择晶体管联接至在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接至不同的源选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管联接至第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接至第二源极选择线SSL2。

在实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接至单条源极选择线。

每个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在与+Z方向相反的方向上连续地布置，并且串联联接在源极选择晶体管SST和管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn在+Z方向上连续布置，并且串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。

单元串的管式晶体管PT的各个栅极联接至管道线PL。

每个单元串的漏极选择晶体管DST联接在对应的位线与存储器单元MCp+1至MCn之间。在行方向上布置的单元串联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接至第二漏极选择线DSL2。

在列方向上布置的单元串可以联接至沿列方向延伸的位线。在图4中，第一列中的单元串CS11和CS21联接至第一位线BL1。第m列中的单元串CS1m和CS2m联接至第m位线BLm。

在行方向上布置的单元串中联接至同一字线的存储器单元形成单个页。例如，在第一行中的单元串CS11至CS1m当中联接至第一字线WL1的存储器单元形成单个页。第二行中的单元串CS21至CS2m当中的联接至第一字线WL1的存储器单元形成另一单个页。当选择了漏极选择线DSL1和DSL2中的任意一条时，可以选择在单行的方向上布置的对应的单元串。当选择了字线WL1至WLn中的任意一条时，可以从被选单元串当中选择对应的单个页。

在实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。在行方向上布置的单元串CS11至CS1m或CS21至CS2m的偶数编号的单元串可以联接至各条偶数位线。在行方向上布置的单元串CS11至CS1m或CS21至CS2m的奇数编号的单元串可以联接至各条奇数位线。

在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可以设置至少一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着虚设存储器单元的数量增加，存储器块BLKa的操作可靠性也可以增加。然而，存储器块BLKa的尺寸也会增加。另一方面，随着虚设存储器单元的数量减少，存储器块BLKa的尺寸也可以减小。然而，存储器块BLKa的操作可靠性也会降低。

为了高效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在执行存储器块BLKa的擦除操作之前或之后，可以对虚设存储器单元中的全部或一些执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，通过控制要施加到联接至各个虚设存储器单元的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。

参照图5，存储器块BLKb可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个在+Z方向上延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可以包括层叠在设置于存储器块BLKb的下部的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行中的源极选择晶体管联接至相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可以联接至第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可以联接至第二源极选择线SSL2。在实施方式中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接至单条源极选择线。

每个单元串中的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。

每个单元串的漏极选择晶体管DST联接在对应的位线与存储器单元MC1至MCn之间。在行方向上布置的漏极选择晶体管可以联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可以联接至第二漏极选择线DSL2。

因此，除了从每个单元串中排除管式晶体管PT之外，图5的存储器块BLKb可以与图4的存储器块BLKa具有类似的等效电路。

在实施方式中，可以提供偶数位线和奇数位线来代替第一位线BLl至第m位线BLm。在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的偶数编号的单元串可以联接至各条偶数位线，并且在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的奇数编号的单元串可以联接至各条奇数位线。

在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，可以设置至少一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着虚设存储器单元的数量增加，存储器块BLKb的操作可靠性也可以增加。然而，存储器块BLKb的尺寸也会增加。另一方面，随着虚设存储器单元的数量减少，存储器块BLKb的尺寸也可以减小。然而，存储器块BLKb的操作可靠性也会降低。

为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可以具有所需的阈值电压。在执行存储器块BLKb的擦除操作之前或之后，可以对虚设存储器单元中的全部或一些执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，通过控制要施加到联接至各个虚设存储器单元的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。

图6是例示根据本公开的实施方式的表示图2的存储器单元阵列110中所包括的存储器块BLK1至BLKz之一的存储器块BLKc的电路图。

参照图6，存储器块BLKc包括多个单元串CS1至CSm。多个单元串CS1至CSm可以分别联接至多条位线BL1至BLm。单元串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。在实施方式中，可以在每个单元串中提供柱以形成沟道层。在实施方式中，可以在每个单元串中提供柱以形成沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个。

每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。

每个单元串的漏极选择晶体管DST联接在对应的位线与存储器单元MC1至MCn之间。

联接至同一字线的存储器单元可以形成单个页。可以通过选择漏极选择线DSL来选择单元串CS1至CSm。当选择了字线WL1至WLn中的任意一条时，可以从被选单元串当中选择对应的单个页。

在实施方式中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。单元串CS1至CSm中的偶数编号的单元串可以联接至各条偶数位线，并且奇数编号的单元串可以联接至各条奇数位线。

如图3至图5所示，存储器单元阵列110可以由具有三维结构的存储器单元阵列形成。另选地，如图6所示，半导体存储器装置100的存储器单元阵列110可以由具有二维结构的存储器单元阵列形成。

图7是例示包括电压电平控制器101的半导体存储器装置100的实施方式的框图。参照图7，半导体存储器装置100可以包括电压电平控制器101、外围电路120和内部电压供应器150。图7的半导体存储器装置可以与图2的半导体存储器装置具有基本上相同的配置。尽管图7中未示出，但是电压电平控制器101可以包括在图2的控制逻辑130中。

电压电平控制器101可以包括子操作控制信号发生器201、命令输入电路203、电压控制条件储存器205、设定值储存器207和电压控制信号发生器209。

命令输入电路203可以从控制器200接收命令CMD。命令CMD可以包括读取命令、编程命令、擦除命令等。命令输入电路203可以向子操作控制信号发生器201和电压控制信号发生器209发送接收到的命令CMD。

子操作控制信号发生器201可以控制外围电路120以执行与从命令输入电路103接收的命令CMD相对应的多个子操作。具体地，与特定命令相对应的操作可以包括多个子操作。例如，对应于读取命令的读取操作可以包括诸如位线预充电操作、读取电压施加操作、读取通过施加操作和位线感测操作之类的子操作。在实施方式中，子操作控制信号发生器201可以生成子操作控制信号SOC，以控制外围电路120执行位线预充电操作。此后，子操作控制信号发生器201可以生成子操作控制信号SOC，以控制外围电路120向联接至被选页的字线施加读取电压。此外，子操作控制信号发生器201可以生成子操作控制信号SOC，以控制外围电路120向联接至未选页的字线施加读取通过电压。随后，子操作控制信号发生器201可以生成子操作控制信号SOC，以控制外围电路120执行位线感测操作。从子操作控制信号发生器201生成的子操作控制信号SOC可以被发送给外围电路120。此外，子操作控制信号SOC可以被发送给电压控制信号发生器209。

设定值储存器207可以存储与半导体存储器装置100的当前操作有关的设定值(参数：PM)。在实施方式中，设定值储存器207可以存储读取操作期间要使用的读取电压Vread的电压电平、通过电压Vpass的电压电平、编程电压Vpgm的电压电平、擦除电压Vers的电压电平等作为设定值PM。在实施方式中，设定值储存器207可以存储与如图2所示的接口140的操作速度有关的设定值。基于设定值储存器207中所存储的设定值PM，接口140可以执行高速操作、正常操作或低速操作。

可以通过从控制器200接收到的设定参数命令来确定或改变设定值储存器207中所存储的设定值PM。

电压控制条件储存器205可以存储用于改变内部电源电压VCCI的条件CND。在实施方式中，针对读取操作中所包括的多个子操作，可以存储接收用于控制消耗大量电流的子操作的子操作控制信号的条件作为条件CND中的一个。例如，条件中的一个可以是是否已经接收到用于控制位线预充电操作的子操作控制信号。在这种情况下，前述条件可以发送给电压控制信号发生器209。已经接收到前述条件的电压控制信号发生器209可以在接收到用于控制位线预充电操作的子操作控制信号SOC时，向内部电压供应器150发送内部电压控制信号IVLC，以增大内部电源电压VCCI。

在实施方式中，当外围电路120执行缓存读取操作时，在半导体存储器装置100的接口140以高速操作模式操作的同时，预期要消耗大量电流。在这种情况下，电压控制条件储存器205可以向电压控制信号发生器209提供以下条件CND之一：(i)当从设定值储存器207接收到接口140在高速操作模式下操作的设定值PM时；以及(ii)当从命令输入电路203接收到指令外围电路120执行缓存读取操作的缓存读取命令时。当向电压控制信号发生器209提供条件之一时，电压控制信号发生器209可以向内部电压供应器150发送内部电压控制信号IVLC以增大内部电源电压VCCI。

这样，因为半导体存储器装置100的外围电路120消耗大量电流而预期内部电源电压VCCI的电压电平降低的多个条件可以存储在电压控制条件储存器205中。这里，可以通过从命令输入电路203接收到的命令CMD、从子操作控制信号发生器201输入的子操作控制信号SOC、以及从设定值储存器207接收到的设定值PM的组合，来确定是否已经实现对应条件。电压控制信号发生器209可以从电压控制条件储存器205接收条件CND，并基于接收到的命令CMD、子操作控制信号SOC和设定值PM来确定是否已经实现每个条件CND。当接收到的条件CND中的任意一个被实现并被提供给电压控制信号发生器209时，电压控制信号发生器209可以向内部电压供应器150发送内部电压控制信号IVLC以增大内部电源电压。

这里，图7的实施方式仅用于示例性目的，并且除了命令CMD、子操作信号SOC和设定值PM之外的参数可以用于确定是否已经实现前述条件。

内部电压供应器150可以接收外部电源电压VCCE并生成内部电源电压VCCI。在这种情况下，内部电压供应器150可以响应于从电压控制信号发生器209接收的内部电压控制信号IVLC来增加内部电源电压VCCI的电压电平。稍后将参照图11描述由内部电压供应器150调整内部电源电压VCCI的电压电平的详细方法。

图8是例示当峰值电流流过时内部电源电压的下降的曲线图。

参照图8，在曲线图中作为时间的函数例示了从内部电压供应器150的输出端子流出的内部电流I_INT和被供应至内部电压供应器150的输出端子的内部电源电压VCCI。

内部电源电压VCCI的电压电平可以被设定为目标电平V_TG。由于内部电流I_INT的电平在时刻t01之前相对较低，因此内部电源电压VCCI的电压电平可以保持在目标电平V_TG。

此后，内部电流I_INT的电平增加并且在时刻t01达到第一峰值I_PEAK1。在这种情况下，由于从内部电压供应器150的输出端子流出的电流量大，所以内部电源电压VCCI的电压电平可以下降到第一电平VL1。当在时刻t01之后内部电流I_INT的电平减小时，内部电源电压VCCI的电压电平可以增加到目标电平V_TG。如图8所示，图8中的内部电源电压VCCI在时刻t01可以下降第一下降值V_D1。此后，内部电流I_INT的电平再次增加并且在时刻t02达到第二峰值I_PEAK2。在这种情况下，由于从内部电压供应器150的输出端子流出的电流量大，所以内部电源电压VCCI的电压电平可以下降到第二电平VL2。

这样，在内部电源电压VCCI的电压电平被设定为固定目标电平V_TG的情况下，当峰值电流流过时，内部电源电压VCCI的电压电平可能会不期望地下降。这可能使半导体存储器装置100的操作不可靠。

图9是例示根据本公开的实施方式的当内部电源电压的电平增加时的电压降的曲线图。参照图9，在曲线图中作为时间的函数例示了从内部电压供应器150的输出端子流出的内部电流I_INT和被供应给内部电压供应器150的输出端子的内部电源电压VCCI。如图9所示，作为时间的函数的内部电流I_INT曲线可以与图8的曲线基本相同。

内部电源电压VCCI的电压电平可以被设定为目标电平V_TG。在时刻t10，电压控制信号发生器209可以确定从电压控制条件储存器205接收的条件CND中的至少一个已经实现，并且可以向内部电压供应器150发送内部电压控制信号IVLC以增大内部电源电压VCCI的电压电平。因此，内部电压供应器150可以将内部电源电压VCCI的电压电平从目标电平V_TG增加到临时目标电平V_TG'。

此后，内部电流I_INT的电平增加并且在时刻t11达到第一峰值I_PEAK1。在这种情况下，内部电源电压VCCI的电压电平可以从临时目标电平V_TG'下降到第三电平VL3。当在时刻t11之后内部电流I_INT的电平减小时，内部电源电压VCCI的电压电平可以增加到临时目标电平V_TG'。此后，内部电流I_INT的电平再次增加并且在时刻t12达到第二峰值I_PEAK2，并且内部电源电压VCCI的电压电平也可以下降。随后，如果在时刻t13预期内部电流I_INT不再增大(换句话说，如果电压电平改变条件已经解除)，则内部电源电压VCCI的电压电平可以从临时目标电平V_TG'降低回到目标电平V_TG。

如图9中所示，在时刻t11，内部电源电压VCCI的电压电平可以下降到第三电平VL3。因此，内部电源电压VCCI可以从目标电平V_TG下降第二下降值V_D2。

参照图8和9，在图8的情况下，当峰值电流流过时，内部电源电压VCCI的电压电平从目标电平V_TG降低第一下降值V_D1。在图9的情况下，当峰值电流流过时，内部电源电压VCCI的电压电平从目标电平V_TG降低第二下降值V_D2。第二下降值V_D2是小于第一下降值V_D1的值。因此，在半导体存储器装置100中，根据本公开的实施方式，预先增加内部电源电压VCCI的电压电平，以为预期的峰值电流做准备，由此当峰值电流流过时自目标电平V_TG开始电压下降的程度可以减小。因此，即使当峰值电流流过时，内部电源电压VCCI的电压降宽度也可以减小。因此，可以增强半导体存储器装置10的操作可靠性。

参照图10，根据本公开的实施方式的操作半导体存储器装置100的方法可以包括：接收半导体存储器装置100的操作状态的参数的步骤S110，确定接收到的参数是否满足电压电平改变条件的步骤S120，以及基于接收到的参数将半导体存储器装置100的内部电压电平从第一电平增加到第二电平的步骤S130。在实施方式中，操作半导体存储器装置100的方法可以进一步包括确定电压电平改变条件是否已经解除的步骤S140，以及将半导体存储器装置100的内部电压电平从第二电平返回到第一电平的步骤S150。

在步骤S110中，图7所示的电压控制信号发生器209可以接收半导体存储器装置100的操作状态的参数。在图7的实施方式中，参数可以包括子操作控制信号SOC、命令CMD、设定值PM等。

在步骤S120，电压控制信号发生器可以确定接收到的参数是否满足电压电平改变条件。参照图7，电压电平改变条件可以是从电压控制条件储存器205接收到的条件CND。

再次参照图7，如果满足电压电平改变条件(S120为“是”)，则处理前进至步骤S130。在步骤S130，可以基于接收到的参数将内部电源电压VCCI的电压电平从第一电平增加到第二电平。在这种情况下，电压控制信号发生器209可以生成内部电压控制信号IVLC以控制内部电源电压VCCI的电压电平，并且向内部电压供应器150发送内部电压控制信号IVLC。内部电压供应器150可以响应于内部电压控制信号IVLC而将内部电源电压VCCI的电压电平从第一电平增加到第二电平。参照图9并结合图10，第一电平可以是目标电平V_TG，而第二电平可以是临时目标电平V_TG'。

在不满足电压电平改变条件的情况下(步骤S120为“否”)，可以保持内部电源电压VCCI的电压电平。

在实施方式中，在步骤S140，可以确定电压电平改变条件是否已经解除。可以通过检查生成峰值电流的操作是否已经完成，来确定电压电平改变条件是否已经被解除。如果确定出电压电平改变条件仍未解除(步骤S140为“否”)，则可以重复执行步骤S140。

在确定出已经解除电压电平改变条件的情况下(步骤S140为“是”)，内部电源电压的电压电平可以从第二电平返回到第一电平。在这种情况下，电压控制信号发生器209可以生成内部电压控制信号IVLC以控制内部电源电压VCCI的电压电平，并且向内部电压供应器150发送内部电压控制信号IVLC。内部电压供应器150可以响应于内部电压控制信号IVLC而将内部电源电压VCCI的电压电平从第二电平返回到第一电平。

在根据本公开的实施方式的操作半导体存储器装置100的方法中，基于半导体存储器装置100的操作状态的参数，当对应的参数满足电压电平改变条件时可以增加内部电源电压的电压电平。电压电平改变条件可以是与预期流过峰值电流的情况相对应的条件。换句话说，它可以对应于预期内部电源电压下降的情况。因此，当预期由峰值电流要引起内部电源电压的下降时，可以预先增加内部电源电压的电压电平。因此，可以增强半导体存储器装置的操作可靠性。

图11是例示内部电压供应器150的示例性实施方式的电路图。参照图11，内部电压供应器150可以由电压调整器形成。内部电压供应器150可以包括比较器151、PMOS晶体管TR、第一电阻器R1和第二电阻器R2。比较器151可以通过反相输入端子(-)接收参考电压VREF，并且通过同相输入端子(+)接收反馈电压VFDB，并输出与参考电压VREF和反馈电压VFDB之间的差相对应的电压。PMOS晶体管TR联接在外部电源电压VCCE和输出节点N1之间。PMOS晶体管TR可以接收来自比较器151的输出电压作为栅极电压。第一电阻器R1和第二电阻器R2联接在输出节点N1与接地GND之间，并且可以用作分压器。通过第一电阻器R1和第二电阻器R2在反馈节点N2上分压的电压可以作为反馈电压VFDB输入到比较器151。在实施方式中，第一电阻器R1和第二电阻器R2中的每一个可以由可变电阻器形成。

如果输入到比较器151的反馈电压VFDB小于参考电压VREF，则比较器151可以输出低电平电压。在这种情况下，从比较器151输出的低电平电压被施加到PMOS晶体管TR的栅极，使得PMOS晶体管TR导通。由此，电流从外部电源电压VCCE流向输出节点N1，并且作为输出节点N1的电压的内部电源电压VCCI的电压电平增加。

作为反馈节点N2的电压的反馈电压VFDB是通过将输出节点N1的电压分压得到的电压。因此，当输出节点N1的电压增加时，反馈电压VFDB也增加。如果要输入到比较器的反馈电压VFDB连续增加并且变得高于参考电压VREF，则比较器151可以输出高电平电压。在这种情况下，从比较器151输出的高电平电压被施加到PMOS晶体管TR的栅极，使得PMOS晶体管TR截止。由此，外部电源电压VCCE与输出节点N1电断开，并且保持作为输出节点N1的电压的内部电源电压VCCI的电压电平。在内部电流I_INT从输出节点N1流出的情况下，内部电源电压VCCI的电压电平降低。在这种情况下，反馈电压VFDB也降低，使得比较器151可以输出低电平电压。因此，PMOS晶体管TR导通，使得内部电源电压VCCI的电压电平可以再次增加。在重复执行上述过程的同时，内部电源电压VCCI可以保持在预设目标电平V_TG。

在正常情况下，在从输出节点N1流出的电流量相对小的情况下，即使内部电源电压VCCI的电压电平减小，从比较器151输出的电压可以使PMOS晶体管TR导通，使得内部电源电压VCCI可以迅速恢复到目标电平V_TG。

然而，如果在峰值电流流过的同时大量电流从输出节点N1流出，则即使当PMOS晶体管TR导通时，从外部电源电压VCCE流向输出节点N1的电流也可能会小于从输出节点N1流出的电流。在这种情况下，作为输出节点N1的电压的内部电源电压VCCI通过峰值电流而减小，而不是恢复到目标电平V_TG。在图8所示的时刻t01或t02，可能导致上述现象。

在半导体存储器装置100中，根据本公开的实施方式，当预期峰值电流流过时，可以基于内部电压控制信号IVLC来增加内部电源电压VCCI的电压电平。

具体地，可以通过内部电压控制信号IVLC来增加第一电阻器R1的电阻值。如果在第二电阻器R2的电阻值保持恒定的同时第一电阻器R1的电阻值增加，则反馈电压VFDB的电压电平降低。因此，由于在参考电压VREF保持恒定的同时反馈电压VFDB的电压电平降低，在输出节点N1上要调整的电压增加。换句话说，如在图9的时刻t10处所示，内部电源电压VCCI的电压电平可以从目标电平V_TG增加到临时目标电平V_TG'。

在实施方式中，可以通过内部电压控制信号IVLC来减小第二电阻器R2的电阻值。如果第二电阻器R2的电阻值减小而第一电阻器R1的电阻值保持恒定，则反馈电压VFDB的电压电平降低。因此，由于在参考电压VREF保持恒定的同时反馈电压VFDB的电压电平降低，所以输出节点N1上要调整的电压增加。换句话说，如图9的时刻t10处所示，内部电源电压VCCI的电压电平可以从目标电平V_TG增加到临时目标电平V_TG'。

在实施方式中，参考电压VREF可以增加。随着参考电压VREF增加，在第一电阻器R1和第二电阻器R2的电阻值保持恒定的同时，要通过输出节点N1调整的电压增大。换句话说，如在图9的时刻t10处所示，内部电源电压VCCI的电压电平可以从目标电平V_TG增加到临时目标电平V_TG'。

这样，可以通过根据内部电压控制信号IVLC增加第一电阻器R1的电阻值，减小第二电阻R2的电阻值或者增加参考电压VREF的电压电平，来改变要输出到输出节点N1的内部电源电压VCCI的电压电平。在图10的步骤S130，如上所述，内部电源电压VCCI的电压电平可以从第一电平增加到第二电平。

在根据本公开的实施方式的半导体存储器装置100中，当预期不再出现峰值电流时，内部电源电压VCCI的电压电平可以基于内部电压控制信号IVLC而返回。

具体地，通过将第一电阻器R1的增加的电阻值减小到原始值、将第二电阻器R2的减小的电阻值增加到原始值、或者将增加的参考电压VREF减小到原始值，已经增加到临时目标电平V_TG'的内部电源电压VCCI的电压电平可以返回到目标电平V_TG。在图10的步骤S150，如上所述，内部电源电压VCCI的电压电平可以从第二电平增加到第一电平。

图11例示了其中PMOS晶体管TR联接至比较器151的输出端子的实施方式。在实施方式中，NMOS晶体管可以联接至比较器的输出端子。在这种情况下，反馈电压VFDB可以输入到比较器的反相输入端子(-)，并且参考电压VREF可以施加到同相输入端子(+)。

控制器250包括电压控制模式确定器251。电压控制模式确定器252可以确定半导体存储器装置105的电压控制模式。在实施方式中，电压控制模式可以被确定为电压改变使能模式和电压改变禁止模式中的任意一种。所确定的电压控制模式可以作为电压控制参数VMC发送给半导体存储器装置105。

半导体存储器装置105包括电压电平控制器106和电压控制模式储存器108。电压电平控制器106可以控制用于驱动半导体存储器装置105的内部电源电压的电平。电压控制模式储存器108可以存储电压控制模式。具体地，电压控制模式储存器108可以通过从控制器250接收到的电压控制参数VMC来存储电压控制模式。

在电压控制模式储存器108中存储的电压控制模式是电压改变使能模式的情况下，半导体存储器装置105的电压电平控制器106可以改变内部电源电压VCCI的电压电平。在电压改变使能模式中，如果半导体存储器装置105的操作状态的参数满足电压电平改变条件，则电压电平控制器106控制内部电压供应器150以增大内部电源电压VCCI的电压电平。

在电压控制模式储存器108中存储的电压控制模式是电压改变禁止模式的情况下，半导体存储器装置105的电压电平控制器106不可以改变内部电源电压VCCI的电压电平。在电压改变禁止模式中，即使半导体存储器装置105的操作状态的参数满足电压电平改变条件，电压电平控制器106也控制内部电压供应器150以使得内部电源电压VCCI的电压电平不增加。

换句话说，在基于该实施方式的存储器系统1005中，控制器250可以确定半导体存储器装置105的电压控制模式，并且所确定的电压控制模式可以被发送给半导体存储器装置105。当满足电压电平改变条件时，半导体存储器装置105可以基于接收到的电压控制模式来增加或保持内部电源电压VCCI的电压电平。

图13是例示图12的半导体存储器装置105的配置的框图。

参照图13，半导体存储器装置105可以包括存储器单元阵列110、外围电路120、控制逻辑135、接口140和内部电压供应器150。半导体存储器装置105的除了控制逻辑135之外的组件基本上与参照图2所例示的半导体存储器装置的那些组件相同。因此，将省略对除了控制逻辑135之外的其它组件的重复说明。

控制逻辑135可以控制内部电压供应器150的操作，并且包括电压电平控制器106和电压控制模式储存器108。

电压控制模式储存器108可以通过从控制器250接收到的电压控制参数VMC来存储电压控制模式。基于电压控制模式储存器108中存储的电压控制模式，可以使半导体存储器装置105以电压改变使能模式和电压改变禁止模式中的任意一种进行操作。

在半导体存储器装置105以电压改变使能模式操作的情况下，半导体存储器装置105可以以与参照图7至图11所描述相同的方式操作。具体地，当预期半导体存储器装置105中要使用的电流量快速增加时，控制逻辑135的电压电平控制器106可以生成内部电压控制信号IVLC，以控制内部电压供应器150增大内部电源电压VCCI。内部电压供应器150可以基于内部电压控制信号IVLC来调整内部电源电压VCCI的电压电平。

在半导体存储器装置105以电压改变禁止模式操作的情况下，电压电平控制器101和内部电压供应器150不可以调整内部电源电压VCCI的电压电平。

图14是例示包括电压电平控制器106和电压控制模式储存器108的半导体存储器装置105的实施方式的框图。参照图14，半导体存储器装置105可以包括电压电平控制器106、电压控制模式储存器108、外围电路120和内部电压供应器150。图14的子操作控制信号发生器201、命令输入电路203、电压控制条件储存器205和设定值储存器207可以以与图7所示的组件基本相同的方式操作。因此，将省略对相应组件的重复说明。

电压控制信号发生器210不仅可以接收子操作控制信号SOC、命令CMD、电压控制条件CND和设定值PM，而且可以接收电压控制参数VMC。电压控制参数VMC通常可以存储在电压控制模式储存器108中。基于电压控制参数VMC，可以确定半导体存储器装置105的电压控制模式。换句话说，基于电压控制参数VMC的具体值，半导体存储器装置105可以以电压改变使能模式和电压改变禁止模式中的任意一种来操作。

在电压控制参数VMC所指示的值对应于电压改变使能模式的情况下，电压控制信号发生器210可以以与图7所示的电压控制信号发生器209基本相同的方式来操作。具体地，在从电压控制模式储存器108接收到的电压控制参数VMC对应于电压改变使能模式的情况下，当满足从电压控制条件储存器205接收到的条件CND中的至少一个条件时，电压控制信号发生器210可以生成指令内部电压供应器150增大内部电源电压VCCI的电压电平的内部电压控制信号IVLC。

在电压控制参数VMC指示的值对应于电压改变禁止模式的情况下，从内部电压供应器150输出的内部电源电压VCCI的电压电平不可以增加。具体地，在从电压控制模式储存器108接收到的电压控制参数VMC对应于电压改变禁止模式的情况下，即使满足从电压控制条件储存器205接收到的条件CND中的至少一个条件，电压控制信号发生器210也不可以生成指令内部电压供应器150增大内部电源电压VCCI的电压电平的内部电压控制信号IVLC。

这样，在由控制器250设置的电压控制模式是“电压改变使能模式”的情况下，当因为半导体存储器装置105的外围电路120消耗大量电流而预期内部电源电压VCCI的电压电平减小时，可以预先增大内部电源电压VCCI的电压电平。换句话说，如图9所示，在时刻t10，内部电源电压VCCI的电压电平可以从目标电平V_TG增加到临时目标电平V_TG'。

在控制器250设置的电压控制模式为“电压改变禁止模式”的情况下，即使预期内部电源电压VCCI的电压电平减小也不可以预先增加内部电源电压VCCI的电压电平。

如上所述，在基于本公开的实施方式的存储器系统1005中，控制器250可以确定是否基于条件来增加半导体存储器装置105的内部电源电压VCCI的电压电平。

参照图15，根据本公开的实施方式的操作半导体存储器装置105的方法可以包括检查由控制器设置的电压控制模式的步骤S201，确定电压控制模式是否为电压改变使能模式的步骤S203，接收半导体存储器装置105的操作状态的参数的步骤S210，确定接收到的参数是否满足电压电平改变条件的步骤S220，以及基于接收到的参数将半导体存储器装置的内部电压电平从第一电平增加到第二电平的步骤S230。在实施方式中，操作半导体存储器装置105的方法可以进一步包括确定电压电平改变条件是否已经解除的步骤S240，以及将半导体存储器装置105的内部电压电平从第二电平恢复到第一电平的步骤S250。

在步骤S201，电压控制信号发生器210可以接收从电压控制模式储存器108接收的电压参数VMC，并检查由控制器设置的电压控制模式。换句话说，基于由电压控制参数VMC指示的值，可以确定半导体存储器装置105的当前电压控制模式是电压改变使能模式还是电压改变禁止模式。

如果步骤S203的确定结果指示接收到的电压控制参数VMC对应于电压改变禁止模式(步骤S203为“否”)，则步骤S203、S210、S220、S230、S240和S250不可以执行。因此，即使当满足电压电平改变条件时，内部电源电压VCCI的电压电平也可以不改变。

如果步骤S203的确定结果指示接收到的电压控制参数VMC对应于电压改变使能模式(步骤S203为“是”)，则处理前进至步骤S210。

在步骤S210，图14所示的电压控制信号发生器210可以接收半导体存储器装置105的操作状态的参数。在图14的实施方式中，参数可以包括子操作控制信号SOC、命令CMD、设定值PM等。

在步骤S220，电压控制信号发生器可以确定接收到的参数是否满足电压电平改变条件。在图14的实施方式中，电压电平改变条件可以是从电压控制条件储存器205接收到的条件CND。

如果满足电压电平改变条件(S220为“是”)，则处理前进至步骤S230。在步骤S230，可以基于接收到的参数将半导体存储器装置105的内部电源电压VCCI的电压电平从第一电平增加到第二电平。在这种情况下，电压控制信号发生器210可以生成内部电压控制信号IVLC以控制内部电源电压VCCI的电压电平，并且向内部电压供应器150发送内部电压控制信号IVLC。内部电压供应器150可以响应于内部电压控制信号IVLC而将内部电源电压VCCI的电压电平从第一电平增加到第二电平。一起参照图10，第一电平可以是目标电平V_TG。第二电平可以是临时目标电平V_TG'。

在不满足电压电平改变条件的情况下(步骤S220为“否”)，内部电源电压VCCI的电压电平不可以改变。

在实施方式中，在步骤S240，可以确定电压电平改变条件是否已经解除。可以通过检查生成峰值电流的操作是否已经完成来确定电压电平改变条件是否已经解除。如果确定出电压电平改变条件仍未解除(步骤S240为“否”)，则可以重复执行步骤S240。

在确定出电压电平改变条件已经解除的情况下(步骤S240为“是”)，内部电源电压的电压电平可以从第二电平返回到第一电平。在这种情况下，电压控制信号发生器210可以生成内部电压控制信号IVLC以控制内部电源电压VCCI的电压电平，并且向内部电压供应器150发送内部电压控制信号IVLC。内部电压供应器150可以响应于内部电压控制信号IVLC而将内部电源电压VCCI的电压电平从第二电平返回到第一电平。

在根据本公开的实施方式的操作半导体存储器装置105的方法中，可以基于在控制器250的控制下设置的电压控制模式来确定是否改变内部电源电压VCCI的电压电平。在电压改变使能模式下，当半导体存储器装置的工作状态的参数满足电压电平改变条件时，内部电源电压的电压电平增加。电压电平改变条件可以是与预期峰值电流流过的情况(换句话说，预期要引起内部电源电压下降的情况)相对应的条件。因此，当预期由峰值电流引起内部电源电压的下降时，可以预先增大内部电源电压的电压电平。因此，可以增强半导体存储器装置的操作可靠性。

在电压改变禁止模式下，即使半导体存储器装置的操作状态的参数满足电压电平改变条件，内部电源电压的电压电平也不增加。在这种情况下，当峰值电流流过时，内部电源电压VCCI的电压电平可以降低。然而，由于内部电源电压VCCI的电压电平不超过目标电平V_TG，所以可以减少功耗。

图16是例示包括图1所示的半导体存储器装置和控制器的存储器系统1000的框图。参照图16，存储器系统1000可以包括半导体存储器装置1300和控制器1200。

半导体存储器装置1300可以与参照图2描述的半导体存储器装置具有相同的配置和操作。在下文中，将省略重复说明。

控制器1200联接至主机Host和半导体存储器装置1300。控制器1200可以响应于来自主机Host的请求来访问半导体存储器装置1300。例如，控制器1200可以控制半导体存储器装置1300的读取操作、写入操作、移除操作和后台操作。控制器1200可以提供半导体存储器装置1300与主机之间的接口。控制器1200可以驱动固件以控制半导体存储器装置1300。

控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。

RAM 1210用作处理单元1220的操作存储器、半导体存储器装置1300与主机之间的缓存存储器、以及半导体存储器装置1300与主机之间的缓冲存储器中的至少一种。

处理单元1220可以控制控制器1200的整体操作。处理单元1220可以控制半导体存储器装置1000的读取操作、编程操作、擦除操作和后台操作。处理单元1220可以驱动固件以控制半导体存储器装置1000。处理单元1220可以执行闪存转换层(FTL)的功能。处理单元1220可以通过FTL将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以接收LBA并且使用映射表将LBA转换成PBA。可以基于映射的单位以各种方式修改使用FTL的地址映射方法。代表性的地址映射方法可以包括页映射方法、块映射方法和混合映射方法。

主机接口1230可以包括用于在主机和控制器1200之间执行数据交换的协议。在实施方式中，控制器1200可以被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议以及集成驱动电子设备(IDE)协议、专用协议等的各种接口协议中的至少一种与主机通信。

存储器接口1240可以与半导体存储器装置1300接口连接。例如，存储器接口1240包括NAND接口或NOR接口。

纠错块1250可以使用纠错码(ECC)来检测并纠正从半导体存储器装置1300接收的数据中的错误。纠错块1250可以使用ECC从读取的页数据中纠正错误。纠错块1250可以使用低密度奇偶校验(LDPC)码，玻色、乔德里、霍昆格姆(Bose，Chaudhri，Hocquenghem：BCH)码，turbo码，里所(Reed-Solomon)码，卷积码，递归系统码(RSC)或诸如网格编码调制(TCM)、块编码调制(BCM)或汉明码之类的编码调制来纠正错误。

在读取操作期间，纠错块1250可以从读取的页数据中校正错误。当读取的页数据中包括超过可校正比特数的错误比特数时，解码可以失败。当小于或等于可校正比特数的错误比特数包括在页数据中时，解码可以成功。解码成功指示对应的读取命令已通过。解码失败指示对应的读取命令已失败。当解码成功时，控制器1200可以向主机输出纠错后的页数据。

控制器1200和半导体存储器装置1300可以被集成到单个半导体装置中。在实施方式中，控制器1200和半导体存储器装置1300可以集成到单个半导体装置中以形成存储卡。例如，控制器1200和半导体存储器装置1300可以集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)之类的存储卡。

控制器1200和半导体存储器装置1300可以集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括被配置为将数据存储在半导体存储器中的储存装置。当存储器系统用作SSD时，可以明显提高联接至存储器系统2000的主机Host的操作速度。

在实施方式中，存储器系统可以设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、形成家庭网络的各种装置之一、形成计算机网络的各种电子装置之一、形成远程信息处理网络的各种电子装置之一、RFID装置、形成计算系统的各种元件之一等的电子装置的各种元件之一。

在实施方式中，半导体存储器装置1300或存储器系统1000可以嵌入各种类型的封装中。例如，半导体存储器装置1300或存储器系统1000可以以诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平包(TQFP)、小轮廓(SOIC)、收缩型小轮廓封装(SSOP)、薄型小轮廓(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级加工层叠封装(WSP)等的类型封装。

在图16中，例示了包括图1的半导体存储器装置和控制器的存储器系统。在一些实施方式中，存储器系统可以包括图12的半导体存储器装置105和控制器250。在这种情况下，控制器250的电压控制模式确定器201可以确定是否改变半导体存储器装置105的内部电源电压VCCI的电压电平。

图17是例示图16的存储器系统的应用示例2000的框图。

参照图17，存储器系统2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个存储器芯片。半导体存储器芯片可以被分成多个组。

在图17中，例示了多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以与参照图16描述的半导体存储器装置1000的组件具有相同的配置和操作。

每个组可以通过一个公共通道与控制器2200通信。控制器2200与参照图16描述的控制器1200具有相同的配置，并且可以通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。

在图17中，已经例示了多个半导体存储器芯片联接至每个通道。然而，将理解，存储器系统2000可以修改为使得单个存储器芯片联接至每个通道的配置。

参照图18，计算系统3000可以包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。

存储器系统2000可以通过系统总线3500电联接至CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由CPU 3100处理的数据可以存储在存储器系统2000中。

在图18中，半导体存储器装置2100已经例示为通过控制器2200联接至系统总线3500。此外，半导体存储器装置2100可以直接联接至系统总线3500。控制器2200的功能可以由CPU 3100和RAM 3200执行。

在图18中，例示了提供参照图17描述的存储器系统2000。在实施方式中，可以用参照图16描述的存储器系统1000代替存储器系统2000。在实施方式中，计算系统3000可以包括参照图16描述的存储器系统1000和参照图17描述的存储器系统2000二者。

本公开的各种实施方式可以提供具有改善的操作可靠性的半导体存储器装置，以及包括该半导体存储器装置的存储器系统。

本公开的各种实施方式可以提供一种具有改善的操作可靠性的半导体存储器装置的操作方法。

尽管已经公开了本公开的实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种变型、添加和替换。

因此，本公开的范围必须由所附权利要求及权利要求的等同物限定，而不是由它们之前的描述限定。

在上述实施方式中，所有步骤可以选择性地执行或跳过。另外，每个实施方式中的步骤可以不总是以规则顺序执行。此外，本说明书和附图中公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，并非旨在限制本公开的边界。换句话说，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围，可以有各种变型。

已经参照附图描述了本发明的实施方式，并且在说明书中使用的特定术语或词语应根据本发明的精神来解释，并非限制本发明的主题。应当理解，本文描述的基本发明构思的许多变型和修改仍将落入如所附权利要求及其等同物所限定的本公开的精神和范围内。

Claims

1.一种半导体装置，该半导体装置包括：

内部电压供应器，所述内部电压供应器被配置为供应要用于所述半导体装置的操作的内部电源电压；以及

电压电平控制器，所述电压电平控制器被配置为控制所述内部电压供应器，

其中，所述电压电平控制器被配置为确定是否满足所述半导体装置的电压电平改变条件，并且被配置为基于所述确定的结果来控制所述内部电压供应器以改变所述内部电源电压的电压电平。

2.根据权利要求1所述的半导体装置，其中，当预期所述内部电源电压的电压电平下降时，所述电压电平改变条件被满足。

3.根据权利要求1所述的半导体装置，其中，当所述电压电平改变条件被满足时，所述电压电平控制器控制所述内部电压供应器以将所述内部电源电压的电压电平从第一电平增加到第二电平。

4.根据权利要求3所述的半导体装置，其中，当所述电压电平改变条件被解除时，所述电压电平控制器控制所述内部电压供应器以将所述内部电源电压的电压电平从所述第二电平减小到所述第一电平。

5.根据权利要求1所述的半导体装置，该半导体装置还包括：

存储器单元阵列，所述存储器单元阵列包括多个存储器单元；以及

外围电路，所述外围电路被配置为对所述存储器单元阵列执行操作，

其中，所述电压电平控制器包括：

命令输入电路，所述命令输入电路被配置为接收命令以控制所述半导体装置的操作；

子操作控制信号发生器，所述子操作控制信号发生器被配置为生成多个子操作控制信号以控制所述外围电路执行与所述命令相对应的多个子操作；

设定值储存器，所述设定值储存器被配置为存储要用于所述半导体装置的操作的多个设定值；

电压控制条件储存器，所述电压控制条件储存器被配置为存储至少一个条件，所述至少一个条件具有改变所述内部电源电压的电压电平的能力；以及

电压控制信号发生器，所述电压控制信号发生器被配置为基于所述多个子操作控制信号、所述多个设定值和所述命令来确定是否满足所述至少一个条件。

6.根据权利要求5所述的半导体装置，其中，当所述至少一个条件被满足时，所述电压控制信号发生器生成内部电压控制信号以控制所述内部电压供应器将所述内部电源电压的电压电平增加到第二电平。

7.根据权利要求5所述的半导体装置，其中，当所述至少一个条件被解除时，所述电压控制信号发生器生成内部电压控制信号以控制所述内部电压供应器将所述内部电源电压的电压电平减小至第一电平。

8.根据权利要求1所述的半导体装置，其中，所述内部电压供应器包括：

晶体管，所述晶体管联接在外部电源电压和输出节点之间；

分压器，所述分压器联接在所述输出节点和接地节点之间并被配置为输出分压电压；以及

比较器，所述比较器被配置为将参考电压和所述分压器的所述分压电压进行比较，并将输出电压发送至所述晶体管的栅极。

9.根据权利要求8所述的半导体装置，

其中，所述晶体管由PMOS晶体管形成，

其中，所述参考电压被输入到所述比较器的反相输入端子，并且

其中，所述分压电压被输入到所述比较器的同相输入端子。

10.根据权利要求8所述的半导体装置，

其中，所述晶体管由NMOS晶体管形成，

其中，所述参考电压被输入到所述比较器的同相输入端子，并且

其中，所述分压电压被输入到所述比较器的反相输入端子。

11.根据权利要求8所述的半导体装置，其中，所述分压器包括：

第一电阻器，所述第一电阻器联接在所述输出节点与分布节点之间；以及

第二电阻器，所述第二电阻器联接在所述分布节点和所述接地节点之间。

12.根据权利要求11所述的半导体装置，

其中，所述第一电阻器由可变电阻器形成，并且

其中，电压控制信号发生器通过增加所述第一电阻器的电阻值来增加所述内部电源电压的电压电平，并通过减小所述第一电阻器的电阻值来减小所述内部电源电压的电压电平。

13.根据权利要求11所述的半导体装置，

其中，所述第二电阻器由可变电阻器形成，并且

其中，电压控制信号发生器通过减小所述第二电阻器的电阻值来增加所述内部电源电压的电压电平，并通过增加所述第二电阻器的电阻值来减小所述内部电源电压的电压电平。

14.根据权利要求8所述的半导体装置，其中，电压控制信号发生器通过增加所述参考电压来增加所述内部电源电压的电压电平，并通过减小所述参考电压来减小所述内部电源电压的电压电平。

15.一种存储器系统，该存储器系统包括：

半导体存储器装置；以及

控制器，所述控制器被配置为控制所述半导体存储器装置的操作，

其中，所述控制器包括电压控制模式确定器，该电压控制模式确定器被配置为确定所述电压控制模式并将电压控制参数发送给所述半导体存储器装置，并且

其中，所述半导体存储器装置基于所述电压控制参数来改变内部电源电压的电压电平。

16.根据权利要求15所述的存储器系统，其中，所述半导体存储器装置包括：

存储器单元阵列，所述存储器单元阵列包括多个存储器单元；

外围电路，所述外围电路被配置为对所述存储器单元阵列执行操作；

内部电压供应器，所述内部电压供应器被配置为向所述外围电路供应要用于操作的内部电源电压；以及

控制逻辑，所述控制逻辑被配置为控制所述外围电路和所述内部电压供应器的操作，

其中，所述控制逻辑包括：

电压控制模式储存器，所述电压控制模式储存器被配置为存储所述电压控制参数；以及

电压电平控制器，所述电压电平控制器被配置为基于所述电压控制参数以及是否满足所述半导体存储器装置的电压电平改变条件，来控制所述内部电压供应器以改变所述内部电源电压的电压电平。

17.根据权利要求16所述的存储器系统，其中，当预期所述内部电源电压的电压电平降低时，所述电压电平改变条件被满足。

18.根据权利要求16所述的存储器系统，其中，当所述电压电平改变条件被满足时，所述电压电平控制器控制所述内部电压供应器以将所述内部电源电压的电压电平从第一电平增加到第二电平。

19.一种操作半导体存储器装置的方法，该方法包括以下步骤：

接收关于所述半导体存储器装置的操作状态的参数；

基于所述参数来确定是否满足电压电平改变条件；以及

基于所述确定的结果，将所述半导体存储器装置的内部电源电压的电压电平从第一电平增加到第二电平。

20.根据权利要求19所述的方法，该方法还包括以下步骤：在所述增加之后，

确定所述电压电平改变条件是否已经被解除；以及

基于所述电压电平改变条件已经被解除，将所述内部电源电压的电压电平从所述第二电平返回到所述第一电平。