KR20190018323A

KR20190018323A - 반도체 메모리 장치 및 그 동작 방법

Info

Publication number: KR20190018323A
Application number: KR1020170103151A
Authority: KR
Inventors: 유등각; 박민규; 위수진
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2017-08-14
Filing date: 2017-08-14
Publication date: 2019-02-22
Also published as: US20190051359A1

Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 제어 로직, 상태 저장부 및 상태 확인부를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 데이터 프로그램 동작, 데이터 읽기 동작 및 데이터 소거 동작을 수행하도록 동작한다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 상기 데이터 쓰기 동작, 데이터 읽기 동작 및 데이터 소거 동작을 수행하도록, 상기 주변 회로를 제어한다. 상기 상태 저장부는 상기 메모리 셀 어레이에 대한 동작 상태를 나타내는 제1 상태 데이터를 저장한다. 상기 상태 확인부는 상기 제1 상태 데이터 및 상기 메모리 셀 어레이의 동작에 기초하여 제2 상태 데이터를 생성한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.

본 발명의 일 실시 예는 동작의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.

본 발명의 다른 실시 예는 동작의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공한다.

본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 제어 로직, 상태 저장부 및 상태 확인부를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 데이터 프로그램 동작, 데이터 읽기 동작 및 데이터 소거 동작을 수행하도록 동작한다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 상기 데이터 쓰기 동작, 데이터 읽기 동작 및 데이터 소거 동작을 수행하도록, 상기 주변 회로를 제어한다. 상기 상태 저장부는 상기 메모리 셀 어레이에 대한 동작 상태를 나타내는 제1 상태 데이터를 저장한다. 상기 상태 확인부는 상기 제1 상태 데이터 및 상기 메모리 셀 어레이의 동작에 기초하여 제2 상태 데이터를 생성한다.

일 실시 예에서, 상기 상태 확인부는 적어도 하나의 동작 확인부 및 논리합 회로(OR circuit)를 포함할 수 있다. 상기 동작 확인부는 상기 메모리 셀 어레이에 대한 동작을 확인하여 상태 확인 데이터를 생성할 수 있다. 상기 논리합 회로는 상기 상태 확인 데이터 및 상기 제1 상태 데이터를 입력 받아 상기 제2 상태 데이터를 출력할 수 있다.

예시적인 실시 예에서, 상기 동작 확인부는 프로그램 펄스 카운터, 기준 카운트 저장부 및 펄스 카운트 비교부를 포함할 수 있다. 상기 프로그램 펄스 카운터는 상기 프로그램 동작 시에 상기 메모리 셀 어레이에 인가되는 프로그램 펄스의 인가 횟수를 카운트할 수 있다. 상기 기준 카운트 저장부는 상기 상태 확인 데이터의 생성 기준이 되는 기준 카운트 값을 저장할 수 있다. 상기 펄스 카운트 비교부는 상기 프로그램 펄스 카운터에 저장되어 있는 상기 인가 횟수 및 상기 기준 카운트 값을 비교하여 상기 상태 확인 데이터를 생성할 수 있다.

다른 예시적인 실시 예에서, 상기 동작 확인부는 전류 감지 회로 및 감지 결과 저장부를 포함할 수 있다. 상기 전류 감지 회로는 상기 프로그램 동작 시에 선택된 메모리 셀들 중 적어도 일부의 메모리 셀들이 목표로 하는 문턱 전압에 도달하였는지 여부를 나타내는 체크 신호를 생성할 수 있다. 상기 감지 결과 저장부는 상기 체크 신호를 상기 상태 확인 데이터로서 저장할 수 있다.

또다른 예시적인 실시 예에서, 상기 동작 확인부는 페일 비트 카운터, 기준 비트수 저장부 및 페일 비트 비교부를 포함할 수 있다. 상기 페일 비트 카운터는 상기 프로그램 동작 시에, 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달하지 못한 메모리 셀들의 개수를 카운트할 수 있다. 상기 기준 비트수 저장부는 상기 상태 확인 데이터의 생성 기준이 되는 기준 비트수를 저장할 수 있다. 상기 페일 비트 비교부는 상기 기준 비트수 저장부에 저장되어 있는 상기 기준 비트수 및 페일 비트 카운터의 카운트 결과를 비교하여 상기 상태 확인 데이터를 생성할 수 있다.

일 실시 예에서, 상기 상태 확인부는 스위칭부 및 스위치 제어부를 더 포함할 수 있다. 상기 스위칭부는 상기 적어도 하나의 동작 확인부와 상기 논리합 회로 사이에 배치될 수 있다. 상기 스위치 제어부는 상기 스위칭부를 제어할 수 있다.

예시적인 실시 예에서, 상기 스위칭부는 적어도 하나의 스위치를 포함할 수 있다. 상기 스위치는 상기 적어도 하나의 동작 확인부의 출력단과 연결되는 제1 단자, 전원 전압과 연결되는 제2 단자 및 상기 논리곱 회로의 입력단에 연결되는 제3 단자를 포함하는 적어도 하나의 스위치를 포함할 수 있다. 상기 스위치는 상기 스위 제어부로부터 수신되는 스위치 제어 신호에 기초하여, 상기 제1단자 및 제2 단자 중 어느 하나를 상기 제3 단자와 선택적으로 연결하도록 구성될 수 있다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 상태 읽기 커맨드를 수신하고, 상태 저장부에 저장된 제1 상태 데이터를 참조하며, 동작 확인부의 상태 확인 데이터 및 상기 제1 상태 데이터에 기초하여 제2 상태 데이터를 생성하고, 상기 제2 상태 데이터를 출력한다.

일 실시 예에서, 상기 제2 상태 데이터를 생성하는 단계는, 상기 반도체 메모리 장치 내 메모리 셀 어레이에 대한 동작을 확인하여 상기 상태 확인 데이터를 생성하는 단계 및 상기 상태 확인 데이터 및 상기 제1 상태 데이터를 논리합 연산(OR operation)하여 상기 제2 상태 데이터를 생성하는 단계를 포함할 수 있다.

또다른 실시 예에서, 제2 상태 데이터를 생성하는 단계는, 상기 반도체 메모리 장치 내 메모리 셀 어레이에 대한 동작을 확인하여 상기 상태 확인 데이터를 생성하는 단계 및 상기 상태 확인 데이터 및 상기 제1 상태 데이터를 논리곱 연산(AND operation)하여 상기 제2 상태 데이터를 생성하는 단계를 포함할 수 있다.

본 발명의 일 실시 예에 의하면, 동작의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공할 수 있다.

본 발명의 다른 실시 예에 의하면, 동작의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공할 수 있다.

도 1은 일반적인 반도체 메모리 장치 및 컨트롤러를 포함하는 반도체 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명에 따른 반도체 메모리 장치 및 컨트롤러를 포함하는 반도체 시스템을 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 도 2에 도시된 상태 확인부의 예시적인 실시 예를 나타내는 블록도이다.
도 5a는 도 4의 동작 확인부의 일 실시 예를 나타내는 블록도이다.
도 5b는 도 4의 동작 확인부의 다른 실시 예를 나타내는 블록도이다.
도 5c는 도 4의 동작 확인부의 또다른 실시 예를 나타내는 블록도이다.
도 6은 도 3의 페이지 버퍼의 일 실시 예를 나타내는 블록도이다.
도 7은 도 5b의 전류 감지 회로의 예시적인 실시 예를 나타내는 회로도이다.
도 8은 도 2에 도시된 상태 확인부의 다른 실시 예를 나타내는 블록도이다.
도 9는 도 2에 도시된 상태 확인부의 또다른 실시 예를 나타내는 블록도이다.
도 10 도 2에 도시된 상태 확인부의 또다른 실시 예를 나타내는 블록도이다.
도 11은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12는 도 3의 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 13은 도 12의 메모리 시스템의 응용 예를 나타내는 블록도이다.
도 14는 도 13을 참조하여 설명한 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.

도 1은 일반적인 반도체 메모리 장치 및 컨트롤러를 포함하는 반도체 시스템을 설명하기 위한 블록도이다. 도 1을 참조하면, 반도체 시스템(10)은 반도체 메모리 장치(200) 및 컨트롤러(100)를 포함한다. 또한, 반도체 시스템(10)은 사용자 장치(user device)인 호스트(HOST)와 연결된다.

반도체 메모리 장치(200)는 컨트롤러(100)의 제어에 응답하여 동작하는 소자이다. 반도체 메모리 장치(200)는 집적 회로(integrated circuit)로 적어도 하나의 칩(chip)에 제공되고, 컨트롤러(100)의 제어에 따라 특정 동작을 수행하도록 구성될 것이다. 예를 들면, 반도체 메모리 장치(200)는 불휘발성 메모리 장치 혹은 휘발성 메모리 장치로서 제공될 수 있다. 이 경우, 반도체 메모리 장치(200)는 솔리드 스테이트 디스크(Solid State Disk), 솔리드 스테이트 드라이브(Solid State Drive; SSD), PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CFC), 스마트 미디어 카드(SMC), 메모리 스틱, 멀티 미디어 카드(MMC, RS-MMC, MMC-micro), SD 카드(SD, miniSD, microSD, SDHC) 또는 유니버설 플래시 기억장치(UFS) 등으로 구성될 수 있다.

반도체 메모리 장치(200)는 메모리 셀 어레이(210) 및 주변 회로(220)를 포함한다. 한편, 반도체 메모리 장치(200)는 상태 저장부(230)를 더 포함한다.

메모리 셀 어레이(210)는 복수의 메모리 셀들을 포함한다. 주변 회로(220)는 컨트롤러(100)로부터의 커맨드에 응답하여 메모리 셀 어레이(210)에 대한 프로그램 동작, 읽기 동작 및 소거 동작 등을 수행하도록 구성된다. 프로그램 동작 시에, 주변 회로(220)는 컨트롤러(100)로부터 데이터를 수신하고 수신된 데이터를 메모리 셀 어레이(210) 중 선택된 메모리 셀들에 저장할 것이다. 읽기 동작 시에, 주변 회로(220)는 메모리 셀 어레이(210) 중 선택된 메모리 셀들에 저장된 데이터를 읽고, 읽어진 데이터를 컨트롤러(100)로 출력할 것이다. 소거 동작 시에, 주변 회로(220)는 메모리 셀 어레이(210) 중 선택된 메모리 셀들에 저장된 데이터를 삭제할 것이다. 도 1에는 도시되지 않았으나, 반도체 메모리 장치(200)는 메모리 셀 어레이(210)에 대한 상기 데이터 프로그램 동작, 데이터 읽기 동작 및 데이터 소거 동작을 수행하도록 주변 회로(220)를 제어하는 제어 로직을 더 포함한다. 상태 저장부(230)는 컨트롤러(100)로부터 상태 읽기 요청(SRR)을 수신하고, 이에 응답하여 상태 읽기 데이터(SRD)를 컨트롤러(100)로 전달한다.

컨트롤러(100)는 호스트(Host) 및 반도체 메모리 장치(200) 사이에 연결된다. 컨트롤러(100)는 호스트로부터의 요청에 응답하여 반도체 메모리 장치(200)에 커맨드를 전송할 것이다. 반도체 메모리 장치(200)는 수신된 커맨드를 수행할 것이다. 호스트는 개인용 또는 휴대용 컴퓨터, PDA(Personal Digital Assistant), PMP(portable media player), MP3 플레이어 등과 같은 장치로 구성될 수 있다. 호스트와 반도체 시스템(10)은 USB, SCSI, ESDI, SATA, SAS, PCI-express, 또는 IDE 인터페이스와 같은 표준 인터페이스(standardized interface)에 의해서 서로 연결될 수 있다.

실시 예로서, 컨트롤러(100)는 호스트(HOST)로부터의 요청에 응답하여 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(200)를 제어할 것이다. 프로그램 동작 시, 컨트롤러(100)는 프로그램 동작에 대응하는 커맨드(이하 프로그램 커맨드), 그리고 어드레스 및 데이터를 반도체 메모리 장치(200)에 제공할 것이다. 반도체 메모리 장치(200)는 어드레스가 가리키는 메모리 셀들에 데이터를 프로그램 할 것이다. 읽기 동작 시 컨트롤러(100)는 읽기 동작에 대응하는 커맨드(이하 읽기 커맨드), 그리고 어드레스를 반도체 메모리 장치(200)에 제공할 것이다. 반도체 메모리 장치(200)는 어드레스가 가리키는 메모리 셀들로부터 데이터를 읽고 읽어진 데이터를 컨트롤러(100)로 출력할 것이다. 소거 동작 시, 컨트롤러(100)는 소거 동작을 나타내는 커맨드(이하 소거 커맨드), 그리고 어드레스를 반도체 메모리 장치(200)에 제공할 것이다. 반도체 메모리 장치(200)는 어드레스가 가리키는 메모리 셀들에 저장된 데이터를 소거할 것이다.

컨트롤러(100)는 반도체 메모리 장치(200)에 커맨드를 전송한 후 해당 커맨드에 따른 동작의 수행이 완료되었는지 여부를 확인한다. 또한, 컨트롤러(100)는 해당 커맨드에 따른 동작의 수행이 성공하였는지 또는 실패하였는지 여부를 확인할 수 있다. 상기 확인을 위해, 컨트롤러(100)는 프로그램 커맨드, 읽기 커맨드 또는 소거 커맨드를 전송한 후, 반도체 메모리 장치(200)에 대해 상태 읽기를 수행할 것이다. 컨트롤러(100)가 반도체 메모리 장치(200)에 상태 읽기 요청(SRR)을 전송하면, 반도체 메모리 장치(200)는 컨트롤러(100)에 상태 읽기 데이터(SRD)를 제공할 것이다. 이 경우, 반도체 메모리 장치(200)는 상태 읽기 데이터(SRD)를 통해 상기 커맨드에 따른 동작이 완료하였는지, 또는 상기 커맨드에 따른 동작을 수행 중인지, 또는 상기 커맨드에 따른 동작을 실패하였는지에 관한 정보를 컨트롤러(100)로 전달할 수 있다. 보다 구체적으로, 컨트롤러(100)로부터 수신된 상태 읽기 요청(SRR)은 반도체 메모리 장치(200)의 상태 저장부(230)로 전달된다. 상태 읽기 요청(SRR)에 대응하여, 반도체 메모리 장치(200)는 상태 저장부(230)에 저장되어 있는 상태 읽기 데이터(SRD)를 컨트롤러(100)로 전달한다.

도 1에 도시된 일반적인 메모리 시스템(10)의 경우, 컨트롤러(100)는 수신한 상태 읽기 데이터(SRD)의 확인을 통해, 반도체 메모리 장치(200)로 전달한 커맨드에 따른 동작이 성공하였는지 또는 실패하였는지 여부를 판단하게 된다. 한편, 통상적으로 상태 읽기 데이터(SRD)는 기본 값으로서 “동작 성공”을 나타내는 값으로 저장되어 있고, 동작 수행 중 동작이 완료되지 못하거나 동작 중 오작동 등이 발생하는 경우 “동작 실패”를 나타내는 값으로 업데이트 된다. 일부 상황에서, 예를 들면 전원 전압이 원활하게 공급되지 않는 경우에, 수신한 커맨드에 따른 동작 수행이 정상적으로 완료되지 않은 상황에서도 상태 읽기 데이터(SRD)가 “동작 실패”를 나타내는 값으로 업데이트 되지 않는 경우가 발생할 수 있다. 이 경우, 커맨드에 따른 동작 수행이 실패하였음에도 불구하고, 컨트롤러(100)로 전달되는 상태 읽기 데이터(SRD)은 “동작 성공”을 가리키는 값을 가질 수 있다. 따라서, 상술한 상황에서 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다. 따라서 비정상적인 동작 패스(Pass) 판단에 대해, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있는 구조가 필요하다.

도 2는 본 발명에 따른 반도체 메모리 장치 및 컨트롤러를 포함하는 반도체 시스템을 설명하기 위한 블록도이다. 도 2를 참조하면, 반도체 시스템(20)은 본 발명에 따른 반도체 메모리 장치(201) 및 컨트롤러(100)를 포함한다. 또한, 반도체 시스템(10)은 사용자 장치(user device)인 호스트(HOST)와 연결된다.

도 2의 시스템(20)에서, 컨트롤러(100)는 반도체 메모리 장치(201)에 커맨드를 전송한 후 해당 커맨드에 따른 동작의 수행이 완료되었는지 여부를 확인한다. 또한, 컨트롤러(100)는 해당 커맨드에 따른 동작의 수행이 성공하였는지 또는 실패하였는지 여부를 확인할 수 있다. 상기 확인을 위해, 컨트롤러(100)는 프로그램 커맨드, 읽기 커맨드 또는 소거 커맨드를 전송한 후, 반도체 메모리 장치(201)에 대해 상태 읽기를 수행할 것이다. 컨트롤러(100)가 반도체 메모리 장치(201)에 상태 읽기 요청(SRR)을 전송하면, 반도체 메모리 장치(201)는 컨트롤러(100)에 최종 상태 데이터(FSD)를 제공할 것이다. 이 경우, 반도체 메모리 장치(201)는 최종 상태 데이터(FSD)를 통해 상기 커맨드에 따른 동작이 완료하였는지, 또는 상기 커맨드에 따른 동작을 수행 중인지, 또는 상기 커맨드에 따른 동작을 실패하였는지에 관한 정보를 컨트롤러(100)로 전달할 수 있다. 보다 구체적으로, 컨트롤러(100)로부터 수신된 상태 읽기 요청(SRR)은 반도체 메모리 장치(201)의 상태 저장부(230)로 전달된다. 상태 읽기 요청(SRR)에 대응하여, 상태 저장부(230)는 상태 읽기 데이터(SRD)를 출력한다. 한편, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(201)의 상태 확인부는 상태 읽기 데이터(SRD)를 수신하고, 이에 기초하여 최종 상태 데이터(FSD)를 출력한다. 최종 상태 데이터(FSD)는 반도체 메모리 장치(201)로부터 컨트롤러(100)로 전달된다.

즉, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(201)는, 상태 저장부(230)로부터 상태 읽기 데이터(SRD)를 수신하여 최종 상태 데이터(FSD)를 출력하는 상태 확인부(240)를 포함한다. 최종 상태 데이터(FSD)는 상태 읽기 데이터(SRD)에 기초하여 생성된다. 최종 상태 데이터(FSD)는 상태 읽기 데이터(SRD)에 더하여, 이에 보완적으로 반도체 메모리 장치(201)의 동작 상태에 대한 추가적인 동작 확인에 관한 정보를 포함하게 된다. 따라서, 수신한 커맨드에 따른 동작 수행이 정상적으로 완료되지 않은 상황에서도 상태 읽기 데이터(SRD)가 “동작 실패”를 나타내는 값으로 업데이트 되지 않는 경우가 발생하더라도, 추가적인 동작 확인을 통해 최종 상태 데이터(FSD)를 생성하여 컨트롤러(100)로 전달할 수 있다. 따라서, 반도체 메모리 장치(201) 및 메모리 시스템(20) 전체의 동작 신뢰성이 향상된다.

도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.

도 3을 참조하면, 반도체 메모리 장치(201)는 데이터가 저장되는 메모리 셀 어레이(210)와, 메모리 셀 어레이(210)에 소거 동작, 프로그램 동작 및 리드 동작 등을 수행하도록 구성된 주변 회로(220)와, 주변 회로(220)를 제어하도록 구성된 제어 로직(250)을 포함할 수 있다. 또한, 본 발명의 실시예에 따른 반도체 메모리 장치(201)는 상태 저장부(250) 및 상태 확인부(240)를 더 포함한다. 상태 저장부(250)는 메모리 셀 어레이(210)에 대한 동작 상태를 상태 읽기 데이터(SRD)로서 저장한다. 상태 확인부(240)는 상태 읽기 데이터(SRD) 및 메모리 셀 어레이(210)의 동작에 기초하여 최종 상태 데이터(FSD)를 생성한다. 생성된 최종 상태 데이터(FSD)는 입출력 인터페이스(227)를 통해 컨트롤러(100)로 전달될 수 있다.

메모리 셀 어레이(210)는 다수의 메모리 블록들(미도시)을 포함하며, 메모리 블록들은 다수의 셀 스트링들(미도시)을 포함한다. 예를 들면, 셀 스트링들은 드레인 셀렉트 트랜지스터들, 메모리 셀들 및 소스 셀렉트 트랜지스터들을 포함하며, 비트라인들(BL)에 연결된다. 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결되고, 메모리 셀들의 게이트들은 워드라인들(WL)에 연결되며, 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인들(SSL)에 연결된다.

주변 회로(220)는 전압 생성 회로(221), 어드레스 디코더(223), 읽기 및 쓰기 회로(225) 및 입출력 인터페이스(227)를 포함한다. 전압 생성 회로(221)는 제어 로직(250)의 제어에 기초하여 각종 동작에 필요한 동작 전압들을 생성한다. 예를 들면, 전압 생성 회로(221)는 데이터 읽기 동작 시에 필요한 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다. 또한, 복수의 프로그램 펄스를 포함하는 프로그램 전압, 프로그램 패스 전압, 검증 전압, 소거 전압 등을 동작 전압으로써 생성한다.

어드레스 디코더(223)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(210)에 포함된 다수의 메모리 블록들 중 선택된 메모리 블록에 연결된 드레인 셀렉트 라인들(DSL), 워드라인들(WL) 및 소스 셀렉트 라인들(SSL)에 동작 전압들을 전달한다.

읽기 및 쓰기 회로(225)는 컬럼 어드레스(CADD)에 응답하여 메모리 셀 어레이(210)와 데이터를 주고받는다. 또한, 읽기 및 쓰기 회로(225)는 메모리 셀 어레이의 비트 라인들(BL1~BLm)과 각각 연결된 복수의 페이지 버퍼부(PB1~PBm)를 포함한다.

입출력 인터페이스(227)는 외부로부터 커맨드(CMD), 데이터(DATA) 및 어드레스(ADD)를 수신받는다. 또한, 입출력 인터페이스(227)는 상태 읽기 요청(SRR)을 수신한다. 상태 확인 동작 시, 입출력 인터페이스(227)는 상태 확인부(240)로부터 최종 상태 데이터를 수신하여 외부로 출력한다.

제어 로직(250)은 수신한 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 반도체 메모리 장치(201)의 전체적인 동작을 제어할 수 있다. 한편, 외부로부터 상태 읽기 요청(SRR)이 수신되면, 제어 로직(250)은 상태 읽기 제어 신호(SRC)를 상태 저장부(230)로 출력한다. 상태 저장부(230)는 메모리 셀 어레이(210)에 대한 동작 상태를 상태 읽기 데이터(SRD)로 저장할 수 있다. 한편, 상태 저장부(230)는 제어 로직(250)으로부터 수신되는 상태 읽기 제어 신호(SRC)에 기초하여, 상태 읽기 신호(SRD)를 상태 확인부(240)로 출력한다. 상태 확인부(240)는 메모리 셀 어레이의 동작을 확인하여, 확인 결과를 상태 확인 데이터(미도시)로서 생성한다. 또한, 상태 확인부(240)는 상태 읽기 신호(SRD) 및 상기 상태 확인 데이터에 기초하여 최종 상태 데이터(FSD)를 생성하고, 이를 입출력 인터페이스(227)로 출력한다. 본 명세서에서, 상기 상태 확인 데이터(SRD)는 제1 상태 데이터로도 지칭할 수 있다. 또한, 본 명세서에서, 상기 최종 상태 데이터는 제2 상태 데이터로도 지칭할 수 있다.

상기 제1 상태 데이터, 즉 상태 확인 데이터(SRD)는 메모리 셀 어레이(210)의 특정 동작, 예를 들면 프로그램 동작이 성공했는지 또는 실패했는지 여부를 나타내는 상태값일 수 있다. 상기 제1 상태 데이터를 저장하는 상태 저장부(230)는 상태 레지스터로 구현될 수 있다. 통상적인 경우, 상태 읽기 데이터(SRD)의 확인을 통해 커맨드에 따른 동작이 성공하였는지 또는 실패하였는지 여부를 판단하게 된다. 한편, 통상적으로 상태 읽기 데이터(SRD)는 기본 값으로서 “동작 성공”을 나타내는 값으로 저장되어 있고, 동작 수행 중 동작이 완료되지 못하거나 동작 중 오작동 등이 발생하는 경우 “동작 실패”를 나타내는 값으로 업데이트 된다. 일부 상황에서, 예를 들면 전원 전압이 원활하게 공급되지 않는 경우에, 수신한 커맨드에 따른 동작 수행이 정상적으로 완료되지 않은 상황에서도 상태 읽기 데이터(SRD)가 “동작 실패”를 나타내는 값으로 업데이트 되지 않는 경우가 발생할 수 있다. 이 경우, 커맨드에 따른 동작 수행이 실패하였음에도 불구하고, 도 1에 도시된 바와 같이 상태 읽기 데이터(SRD)가 “동작 성공”을 가리키는 값으로서 컨트롤러(100)에 전달될 수 있다. 따라서, 상술한 상황에서 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.

본 발명의 일 실시예에 따른 반도체 메모리 장치(201)는 상태 확인부(240)를 통해, 동작이 정상적으로 수행되었는지 여부를 나타내는 상기 상태 확인 데이터를 생성할 수 있다. 또한, 상태 읽기 데이터(SRD) 및 상기 상태 확인 데이터에 기초하여, 최종 상태 데이터(FSD)를 생성한다. 생성된 최종 상태 데이터(FSD)가 상태 읽기 데이터(SRD) 대신 컨트롤러(100)에 전달된다. 이에 따라, 커맨드에 따른 동작이 정상적으로 수행되지 않았음에도 불구하고 상태 저장부(230)에 저장된 상태 읽기 데이터(SRD)는 “동작 성공”을 가리키는 값을 가질 수 있으나, 이 경우 상태 확인부(240)에 의한 추가적인 상태 확인을 통해 보다 신뢰성 높은 동작 확인이 가능하다. 이를 통해, 비정상적인 프로그램 패스(Program Pass)가 상태 읽기 데이터로서 컨트롤러로 전달되는 상황을 방지할 수 있다. 상태 확인부(240)의 보다 상세한 구성 및 동작은 도 4 내지 도 11을 참조하여 후술하기로 한다.

도 4는 도 2에 도시된 상태 확인부의 예시적인 실시 예를 나타내는 블록도이다.

도 4를 참조하면, 상태 확인부(300)는 동작 확인부(310) 및 논리합 회로(OR circuit, 330)를 포함할 수 있다. 도 4에 도시된 바와 같이, 논리합 회로(330)는 논리합 게이트(OR gate)로서 구성될 수 있다. 동작 확인부(310)는 메모리 셀 어레이(210)에 대한 동작을 확인하여, 상태 확인 데이터(SC)를 생성할 수 있다. 논리합 회로(330)는 상태 저장부(230)로부터 입력되는 상태 읽기 데이터(SRD) 및 동작 확인부(310)로부터 입력되는 상태 확인 데이터(SC)를 논리합 연산하여 최종 상태 데이터(FSD)로서 출력할 수 있다.

전술한 바와 같이, 통상적으로 상태 저장부(230)에 저장되는 상태 읽기 데이터(SRD)는 기본 값으로서 “동작 성공”을 나타내는 값으로 저장되어 있고, 동작 수행 중이거나 동작 중 오작동 등이 발생하는 경우 “동작이 정상적으로 완료되지 않음”을 나타내는 값으로 업데이트 된다. 예시적인 실시 예에서, 상기 “동작 성공”을 나타내는 값은 “0”의 논리값일 수 있고, 상기 “동작 미완료”를 나타내는 값은 “1”의 논리값일 수 있다. 이 경우, 동작 수행이 올바르게 완료되지 않아 상태 읽기 데이터(SRD)가 “동작 미완료”를 나타내는 “1”의 논리값으로 업데이트 되는 경우, 상태 확인 데이터(SC)가 나타내는 논리값과는 무관하게, 논리합 회로(330)는 “1”의 논리값을 출력한다. 상기 “1”의 논리값은 입출력 인터페이스(227)를 통해 컨트롤러(100)로 전달되며, 컨트롤러(100)의 입장에서는 반도체 메모리 장치(201)의 동작이 올바르게 완료되지 않았음을 알 수 있게 된다.

한편, 위의 예에서, 동작 수행이 올바르게 완료되지 않았으나 상태 읽기 데이터(SRD)는 “0”의 값을 유지하는 경우에, 논리합 회로(330)는 상태 확인 데이터(SC)의 값에 의존하여 최종 상태 데이터(FSD)를 출력한다. 즉, 상태 확인 데이터(SC)가 “0”의 논리값을 가리키는 경우 최종 상태 데이터(FSD)는 “0”의 논리값을 가리키고, 상태 확인 데이터(SC)가 “1”의 논리값을 가리키는 경우 최종 상태 데이터(FSD)는 “1”의 논리값을 가리키게 된다. 한편, 동작 확인부(310)는 메모리 셀 어레이(210)의 동작이 완료되지 않은 경우 “1”의 값을 상태 확인 데이터(SC)로 출력하고, 메모리 셀 어레이(210)의 동작이 완료되는 경우 “0”의 값을 상태 확인 데이터(SC)로 출력한다. 동작 확인부(310)가 메모리 셀 어레이(210)의 동작 완료 여부를 확인하는 과정은, 상태 저장부(230)의 상태 읽기 데이터(SRD)가 업데이트되는 과정과는 상이하다. 따라서, 비정상적인 상황에서 상태 읽기 데이터(SRD)가 업데이트 되지 않는 경우라 하더라도, 동작 확인부(310)는 메모리 셀 어레이(210)의 동작 완료 여부를 정상적으로 확인할 수 있다. 동작 확인부(310)의 예시적인 구성에 대해서는 도 5a 내지 도 7을 참조하여 후술하기로 한다.

한편, 도 4에서는 상태 확인 데이터(SC) 및 상태 읽기 데이터(SRD)를 논리합 연산하는 논리합 회로(330)가 포함되었으나, 논리합 회로(330) 대신에 논리곱 회로가 사용될 수 있음을 알 수 있을 것이다. 즉, 도 4에서 상태 확인 데이터(SC), 상태 읽기 데이터(SRD) 및 최종 상태 데이터(FSD)의 관계는 다음 수식 1과 같다.

[수학식 1]

FSD = SC+SRD

한편, 다음 수식 2를 참조하면, 논리곱 연산을 통해 최종 상태 데이터(FSD)를 도출할 수 있음을 알 수 있다.

[수학식 2]

따라서, 상태 확인 데이터(SC) 및 상태 읽기 데이터(SRD)를 논리부정 연산(NOT operation)한 후에, 논리곱 회로(AND circuit)를 통해 논리곱 연산(AND operation)하고, 그 결과를 다시 논리부정 연산하여 최종 상태 데이터(FSD)를 생성할 수도 있다. 일 실시 예에서, 상기 논리곱 회로는 논리곱 게이트(AND gate)로서 구성될 수 있다.

도 5a는 도 4의 동작 확인부의 일 실시 예를 나타내는 블록도이다.

도 5a를 참조하면, 동작 확인부(310_1)는 프로그램 펄스 카운터(311), 기준 카운트 저장부(313) 및 펄스 카운트 비교부(315)를 포함한다. 프로그램 펄스 카운터(311)는 메모리 셀 어레이의 프로그램 동작 시에, 프로그램 펄스의 인가 횟수를 카운트 한다. 기준 카운트 저장부(313)는 상기 프로그램 펄스의 인가 횟수와 비교하는 기준인 기준 카운트 값을 저장한다. 펄스 카운트 비교부(315)는 상기 프로그램 펄스의 인가 횟수와, 상기 기준 카운트 값을 비교하여 상태 확인 데이터(SC_1)를 생성한다.

프로그램 펄스 카운터(311)는 초기에 0의 값을 저장한다. 한편, 프로그램 펄스가 메모리 셀 어레이(110)에 인가될 때마다 저장되어 있는 값을 1씩 증가하여 업데이트한다.

예를 들어, 상기 기준 카운트 저장부(313)에 저장되는 기준 카운트 값은 일반적으로 프로그램 동작이 완료되는데 통상적으로 인가되는 프로그램 펄스의 인가 횟수 또는 그보다 작은 값으로 결정될 수 있다. 예를 들어, 통상적으로 프로그램 펄스가 10회 인가되어야 프로그램 동작이 완료된다고 할 때, 프로그램 펄스가 2회 정도밖에 인가되지 않은 경우라면 프로그램 동작이 완료되지 않았을 것이다. 그럼에도 불구하고, 상태 저장부(230)에 저장된 상태 읽기 데이터(SRD)가 정상적으로 업데이트 되지 않아 프로그램 완료를 나타내는 “0”의 값을 저장하고 있을 수 있다.

위와 같은 상황에서, 기준 카운트 저장부(313)에 저장되는 기준 카운트 값이 3이라면, 펄스 카운트 비교부(315)는 프로그램 펄스의 인가 횟수가 3보다 작은 경우 “1”의 값을 출력하고, 프로그램 펄스의 인가 횟수가 3 또는 그보다 큰 경우 “0”의 값을 출력한다. 따라서, 이 경우 상태 확인부(300)는 프로그램 펄스의 인가 횟수가 1회 또는 2회인 경우에는 상태 읽기 데이터(SRD)의 값과 상관없이 “1”의 논리값을 나타내는 최종 상태 데이터(FSD)를 출력한다. 한편, 상태 확인부(300)는 프로그램 펄스의 인가 횟수가 3회 이상인 경우에는 상태 읽기 데이터(SRD)의 값에 따라 최종 상태 데이터(FSD)를 출력하게 된다. 상기 기준 카운트 값은 필요에 따라, 그리고 실험적으로 결정될 수 있다.

상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치(201)의 상태 확인부(240)는 보조적으로 프로그램 펄스의 인가 횟수에 따라 보조적으로 프로그램 완료 여부를 판단하므로, 상태 저장부(230)의 상태 읽기 데이터(SRD)가 정상적으로 업데이트 되지 않는 경우에 대비할 수 있다. 특히, 프로그램 동작의 초기에 상태 저장부(230)가 정상적으로 업데이트 되지 않아 발생하는 오류를 바로잡을 수 있다.

도 5b는 도 4의 동작 확인부의 다른 실시 예를 나타내는 블록도이다.

도 5b를 참조하면, 동작 확인부(310_2)는 전류 감지 회로(321) 및 감지 결과 저장부(323)를 포함한다. 전류 감지 회로(Current Sensing Circuit; CSC, 321)은 메모리 셀 어레이(210)의 프로그램 동작 시에, 선택된 메모리 셀들 중 적어도 일부의 메모리 셀들이 목표로 하는 문턱 전압에 도달하였는지 여부를 나타내는 체크 신호(CS)를 생성한다. 감지 결과 저장부(323)는 체크 신호(CS)를 상태 확인 데이터(SC_2)로서 저장한다.

전류 감지 회로(321)는 후술하게 될 비트 설정 신호에 기초하여, 프로그램 대상으로 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달한 메모리 셀들의 개수가 미리 결정된 제1 기준값보다 작은 경우에는 “1”의 논리값에 대응하는 체크 신호(CS)를 생성한다. 한편, 전류 감지 회로(321)는 상기 비트 설정 신호에 기초하여, 프로그램 대상으로 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달한 메모리 셀들의 개수가 미리 결정된 제1 기준값과 같거나 그보다 큰 경우에는 “0”의 논리값에 대응하는 체크 신호(CS)를 생성한다. 따라서, 감지 결과 저장부는 상기 체크 신호(CS)에 따라 “1”의 논리값 또는 “0”의 논리값에 대응하는 상태 확인 데이터(SC_2)를 저장한다.

전류 감지 회로(321)는 필요에 따라 다양한 방식으로 구성될 수 있다. 한편, 전류 감지 회로(321)의 일 예시에 대해서 도 6 및 도 7을 참조하여 후술하기로 한다.

도 5c는 도 4의 동작 확인부의 또다른 실시 예를 나타내는 블록도이다. 도 5를 참조하면, 동작 확인부(310_3)는 페일 비트 카운터(331), 기준 비트수 저장부(333) 및 페일 비트 비교부(335)를 포함한다. 프로그램 동작 시에, 페일 비트 카운터(331)는 프로그램 동작의 대상으로 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달하지 못한 메모리 셀들의 개수를 카운트한다. 한편, 기준 비트수 저장부(333)는 상태 확인 데이터(SC_3)의 생성 기준이 되는 기준 비트수를 저장한다. 페일 비트 비교부(335)는 기준 비트수 저장부(333)에 저장되어 있는 상기 기준 비트수 및 페일 비트 카운터(331)의 카운트 결과를 비교하여, 상태 확인 데이터(335)를 생성한다.

페일 비트 카운터(331)는 프로그램 동작 중에, 프로그램 페일 된 메모리 셀들의 개수를 카운트 할 수 있다. 일 실시예에서, 페일 비트 카운터(331)는 검증 전압을 인가하여 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들을 카운트하도록 동작할 수 있다. 페일 비트 카운터(331)는 필요에 따라 다양하게 구성될 수 있다. 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 페일 비트 카운터(331)의 다양한 예는 널리 알려진 것이므로, 페일 비트 카운터(331)의 구체적인 구성에 대한 기재는 생략하기로 한다.

페일 비트 비교부(335)는, 페일 비트 카운터(331)에 의해 카운트된, 프로그램 페일된 메모리 셀들의 개수를 기준 비트수와 비교한다. 한편, 상기 카운트 메모리 셀들의 개수가 상기 기준 비트수 값보다 큰 경우 1의 값을 상기 상태 확인 데이터(SC_3)로서 생성하고, 상기 카운트 결과가 상기 기준 비트수와 같거나 그보다 작은 경우 0의 값을 상기 상태 확인 데이터(SC_3)로서 생성한다. 따라서, 목표로 하는 문턱 전압에 도달하지 못한 메모리 셀들의 개수가 기준 비트수보다 큰 경우, 동작 확인부(310_3)는 “1”의 값을 출력하고, 이 경우 상태 읽기 데이터(SRD)와 무관하게 상태 확인부(240)는 “1”의 값을 출력한다. 한편, 목표로 하는 문턱 전압에 도달하지 못한 메모리 셀들의 개수가 기준 비트수와 같거나 그보다 작은 경우, 동작 확인부(310_3)는 “1”의 값을 최종 상태 데이터(FSD)로서 출력하고, 이 경우 상태 확인부(240)는 상태 읽기 데이터(SRD)에 의존하는 최종 상태 데이터(FSD)를 출력한다.

도 6은 도 3의 읽기 및 쓰기 회로의 일 실시 예를 나타내는 블록도이다.

도 6을 참조하면, 읽기 및 쓰기 회로(400)는 제 1 내지 제 m 페이지 버퍼부들(401_1~401_3m)을 포함한다. 도 6의 제 1 내지 제 m 페이지 버퍼부들(401_1~401_3m)은 도 3에 도시된 페이지 버퍼부들(PB1~PBm)에 각각 대응할 수 있다. 도 6에서, 인식의 편의를 위해 제 2 내지 m 페이지 버퍼부들(401_2~401_m)의 내부 구성들은 생략된다. 그러나, 제 2 내지 제 m 페이지 버퍼부들(401_2~401_m)은 제 1 페이지 버퍼부(401_1)와 마찬가지로 구성됨이 이해될 것이다.

제1 페이지 버퍼부(401_1)는 프리차지 회로(410), 비트 라인 선택 회로(420), 래치 회로(430), 입출력 회로(440), 그리고 감지 노드(DN)와 접지 사이에 직렬 연결되는 제어 트랜지스터(T) 및 감지 트랜지스터(DT)를 포함한다.

프리차지 회로(410)는 센스 노드(SO)에 연결된다. 프리차지 회로(410)는 검증 동작이 시작되면, 센스 노드(SO)를 소정의 전압으로 프리차지하도록 구성된다.

비트 라인 선택 회로(420)는 제 1 비트 라인(BL1)과 센스 노드(SO) 사이에 연결된다. 비트 라인 선택 회로(420)는 센스 노드(SO)의 프리 차지 후에 센스 노드(SO)와 제 1 비트 라인(BL1)을 전기적으로 연결하도록 구성된다. 해당 메모리 셀의 문턱 전압에 따라, 센스 노드(SO)의 전압이 결정된다.

래치 회로(430)는 센스 노드(SO)의 전압에 대응하는 데이터 비트를 저장한다. 즉, 래치 회로(430)는 해당 메모리 셀의 문턱 전압에 대응하는 데이터를 저장한다. 래치 회로(430)는 적어도 하나 이상의 래치(latch)를 포함할 수 있다. 래치 회로(430)에 저장된 데이터는 다시 센스 노드(SO)에 반영된다.

입출력 회로(440)는 래치 회로(430) 및 입출력 인터페이스(227, 도 1 참조) 사이에 연결된다. 입출력 회로(440)는 읽기 동작 시에 래치 회로(230)에 임시 저장된 데이터를 입출력 인터페이스(227)에 출력하고, 프로그램 동작 시에 입출력 인터페이스(227)로부터 제공된 데이터를 래치 회로(430)에 전달한다.

제어 트랜지스터(CT)는 검증 신호(VS)에 응답하여 턴온 또는 턴오프된다. 검증 신호(VS)는 제어 로직(250)으로부터 수신된다. 감지 트랜지스터(DT)는 센스 노드(SO)의 전압에 따라 턴온 또는 턴 오프된다. 결과적으로, 센스 노드(SO)의 전압에 따라, 감지 노드(DN)의 전압이 결정될 것이다.

도 6에 도시되지는 않으나, 각 페이지 버퍼의 감지 노드(DN)는 공통 연결된다. 그리고, 감지 노드(DN)는 패스 및 페일 체크 회로(150)에 연결된다.

도 7은 도 5b의 전류 감지 회로의 예시적인 실시 예를 나타내는 회로도이다. 도 7을 참조하면, 전류 감지 회로는 감지기(510) 및 패스 및 페일 체크 회로(530)를 포함한다. 감지기(510)는 복수의 제어 트랜지스터들(CT1~CTm) 및 복수의 감지 트랜지스터들(DT1~DTm)을 포함한다. 도 6을 참조한 설명과 같이, 각 제어 트랜지스터(예를 들면, CT1) 및 각 감지 트랜지스터(예를 들면, DT1)는 하나의 페이지 버퍼부(예를 들면, 도 1의 PB1)에 포함된다. 즉, 복수의 제어 트랜지스터들(CT1~CTm) 및 복수의 감지 트랜지스터들(DT1~DTm)은 읽기 및 쓰기 회로(225)에 포함된다.

하나의 제어 트랜지스터(예를 들면, CT1) 및 하나의 감지 트랜지스터(예를 들면, DT1)는 감지 노드(DN) 및 기준 노드 사이에 직렬 연결된다. 복수의 제어 트랜지스터들(CT1~CTm) 및 복수의 감지 트랜지스터들(DT1~DTm)은 감지 노드(DN)와 기준 노드 사이에 병렬 연결된다. 복수의 제어 트랜지스터들(CT1~CTm) 및 복수의 감지 트랜지스터들(DT1~DTm)은 제 1 라인(L1)을 통해 흐르는 전류가 기준 노드로 방출되는 경로들을 제공한다.

복수의 제어 트랜지스터들(CT1~CTm)은 제어 로직(250)으로부터 검증 신호(VS)를 수신한다. 복수의 제어 트랜지스터들(CT1~CTm)은 검증 신호(VS)에 응답하여 턴온된다. 검증 동작 시에, 검증 신호(VS)는 논리 값 "1"로서 활성화되고, 복수의 제어 트랜지스터들(CT1~CTm)은 턴온될 것이다.

제 1 내지 제 m 감지 트랜지스터들(DT1~DTm)은 각각 제 1 내지 제 m 센스 노드들(SO1~SOm)에 응답하여 동작한다. 예시적인 실시 예로서, 각 센스 노드는 해당 메모리 셀의 문턱 전압이 검증 전압보다 작을 때 논리 값 "1"을 가질 수 있다. 이때, 해당 메모리 셀은 프로그램 페일된 메모리 셀에 해당한다. 각 센스 노드는 해당 메모리 셀의 문턱 전압이 검증 전압보다 클 때, 논리 값 "0"을 가질 수 있다. 이때, 해당 메모리 셀은 프로그램 패스된 메모리 셀에 해당한다.

프로그램 동작 및 검증 동작이 반복됨에 따라, 논리 값 "0"을 가지는 센스 노드들(SO1~SOm)의 개수는 증가하고, 논리 값 "1"을 가지는 센스 노드들(SO1~SOm)의 개수는 감소할 것이다. 즉, 턴온되는 감지 트랜지스터들의 개수가 감소할 것이다. 따라서, 제 1 라인(L1)을 통해 흐르는 전류가 기준 노드로 방출되는 경로들은 차단될 것이다. 결과적으로, 감지 노드(DN)의 전압은 증가할 것이다.

패스 및 페일 체크 회로(550)는 커런트 미러(551), 기준 비트 설정기(552) 및 비교기(553)를 포함한다.

커런트 미러(551)는 제 1 라인(L1)을 통해 감지기(310)에 연결되고, 제 2 라인(L2)을 통해 기준 비트 설정기(552)에 연결된다. 커런트 미러(551)는 전원 노드(Vdd)를 통해 전원 전압을 수신한다. 커런트 미러(551)는 제어 로직(250)으로부터 감지 전류 제어 신호들(SDC) 및 미러링 전류 제어 신호들(SMC)을 수신하고, 감지 전류 제어 신호들(SDC) 및 미러링 전류 제어 신호들(SMC)에 따라 동작한다. 도 7 도시된 감지 전류 제어 신호들(SDC)은 제 1 내지 제 r 감지 전류 제어 신호들(SDC1~SDCr)을 의미하고, 미러링 전류 제어 신호들(SMC)은 제 1 내지 제 r 감지 전류 제어 신호들(SMC1~SMCr)을 의미한다.

커런트 미러(551)는 커런트 미러부(350), 복수의 제 1 트랜지스터들(T11~T1r), 그리고 복수의 제 2 트랜지스터들(T21~T2r)을 포함한다.

커런트 미러(551)는 제 1 라인(L1)에 흐르는 전류를 제 2 라인에 미러링한다. 커런트 미러(551)는 제 1 라인(L1)에 연결되는 복수의 제 3 트랜지스터들(T31~T3r) 및 제 2 라인(L2)에 연결되는 복수의 제 4 트랜지스터들(T41~T4r)을 포함한다. 도 7에는 복수의 제 3 트랜지스터들(T31~T3r) 및 복수의 제 4 트랜지스터들(T41~T4r)이 제공되는 것으로 도시된다. 그러나, 이는 예시적인 것으로서, 제 1 라인(L1)에 연결되는 적어도 하나의 제 3 트랜지스터, 그리고 제 2 라인(L2)에 연결되는 적어도 하나의 제 4 트랜지스터가 제공될 수 있다.

복수의 제 3 트랜지스터들(T31~T3r)은 각각 제 1 라인(L1)과 복수의 제 1 트랜지스터들(T11~T1r) 사이에 연결된다. 복수의 제 3 트랜지스터들(T31~T3r) 각각은 서로 연결되는 게이트 및 드레인을 갖는다. 복수의 제 4 트랜지스터들(T41~T4r)은 각각 제 2 라인(L2)과 복수의 제 2 트랜지스터들(T21~T2r) 사이에 연결된다. 복수의 제 3 트랜지스터들(T31~T3r) 및 복수의 제 4 트랜지스터들(T41~T4r)의 게이트들은 서로 연결된다.

복수의 제 1 트랜지스터들(T11~T1r)은 전원 노드(Vdd)와 커런트 미러(551) 사이에 병렬 연결된다. 복수의 제 1 트랜지스터들(T11~T1r)은 각각 제 1 내지 제 r 감지 전류 제어 신호들(SDC1~SDCr)에 응답하여 턴온 또는 턴 오프된다. 복수의 제 2 트랜지스터들(T21~T2r)은 전원 노드(Vdd)와 커런트 미러(551) 사이에 병렬 연결된다. 복수의 제 2 트랜지스터들(T21~T2r)은 각각 제 1 내지 제 r 미러링 전류 제어 신호들(SMC1~SMCr)에 응답하여 턴온된다.

감지 전류 제어 신호들(SDC1~SDCr) 및 미러링 전류 제어 신호들(SMC1~SMCr)을 조절함으로써, 제 1 및 제 2 라인들(L1, L2)에 흐르는 전류들이 조절될 수 있다. 예시적인 실시 예로서, 감지 전류 제어 신호들(SDC1~SDCr)에 따라 복수의 제 1 트랜지스터들(T11~T1r) 중 턴온되는 트랜지스터들의 개수가 조절되고, 제 1 라인(L1)에 흐르는 전류량이 조절될 수 있다. 예를 들면, 복수의 제 1 트랜지스터들(T11~T1r) 중 턴온되는 트랜지스터들의 개수가 감소할수록, 제 1 라인(L1)에 흐르는 전류량은 감소할 것이다.

예시적인 실시 예로서, 미러링 전류 제어 신호들(SMC1~SMCr)에 따라 복수의 제 2 트랜지스터들(T21~T2r) 중 턴온되는 트랜지스터들의 개수가 조절되고, 제 2 라인(L2)에 흐르는 전류량이 조절될 수 있다. 예를 들면, 복수의 제 2 트랜지스터들(T21~T2r) 중 턴온되는 트랜지스터들의 개수가 감소할수록, 제 2 라인(L2)에 흐르는 전류량은 감소할 것이다.

기준 비트 설정기(552)는 제 2 라인(L2)을 통해 커런트 미러(551)에 연결된다. 기준 비트 설정기(552)는 검증 신호(VS)에 응답하여 동작한다. 기준 비트 설정기(552)는 제어 로직(250, 도 1 참조)으로부터 비트 설정 신호들(BS)을 수신한다. 기준 비트 설정기(552)의 임피던스 값은 비트 설정 신호들(BS)에 따라 조절된다. 비트 설정 신호들(BS)은 검증 동작의 결과를 패스로 취급하기 위한 프로그램 페일된 메모리 셀들의 최소 개수에 대응할 것이다. 즉, 비트 설정 신호들(BS)은 도 5b를 참조하여 전술한, 제1 기준값에 대응할 수 있다. 기준 비트 설정기(552)의 임피던스 값이 증가할 때, 비교 노드(CN)의 전압은 증가할 것이다.

비교기(553)는 감지 노드(DN)와 비교 노드(CN)의 전압들을 비교하고, 체크 신호(CS)를 발생하도록 구성된다. 감지 노드(DN)의 전압이 비교 노드(CN)의 전압보다 클 때, 체크 신호(CS)를 활성화할 것이다. 활성화된 체크 신호(CS)를 수신한 제어 로직(250)은 프로그램을 종료할 것이다. 감지 노드(DN)의 전압이 비교 노드(CN)의 전압보다 작을 때, 체크 신호(CS)를 비활성화할 것이다. 비활성화된 체크 신호(CS)에 응답하여, 제어 로직(250)은 프로그램 동작을 재수행하도록 반도체 메모리 장치(201)를 제어할 것이다.

제 1 및 제 2 라인들(L1, L2)에 동일한 전류가 흐른다고 가정한다. 기준 비트 설정기(552)의 임피던스 값에 따라 비교 노드(CN)의 전압이 결정된다. 그리고, 프로그램 동작 및 검증 동작이 반복적으로 수행됨에 따라, 제 1 내지 제 m 감지 트랜지스터들(DT1~DTm) 중 턴온되는 트랜지스터들의 개수가 감소하고, 감지 노드(DN)의 전압이 증가한다. 제 1 내지 제 m 감지 트랜지스터들(DT1~DTm) 중 턴온되는 트랜지스터들의 개수가 비트 설정 신호들(BS)에 대응하는 최소 개수에 도달할 때, 감지 노드(DN)의 전압은 비교 노드(CN)의 전압보다 커진다. 이에 따라, 체크 신호(CS)는 활성화된다.

이와 같이, 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달한 메모리 셀들의 개수가 미리 결정된 제1 기준값보다 작은 경우, 체크 신호(CS)는 활성화되지 않으며, 따라서 “1”의 논리값을 갖는 상태 확인 데이터(SC_2)가 감지 결과 저장부(323)에 저장된다. 또한, 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달한 메모리 셀들의 개수가 미리 결정된 제1 기준값과 같거나 그보다 큰 경우, 체크 신호(CS)가 활성화되며, 따라서 “0”의 논리값을 갖는 상태 확인 데이터(SC_2)가 감지 결과 저장부(323)에 저장된다.

도 6 및 도 7을 참조하여 설명한 전류 감지 회로는 예시적인 것으로서, 다른 형태의 다양한 전류 감지 회로가 도 5b의 전류 감지 회로(321)로서 사용될 수 있다.

도 8은 도 2에 도시된 상태 확인부의 다른 실시 예를 나타내는 블록도이다.

도 8을 참조하면, 상태 확인부(600)는 제1 동작 확인부(610), 제2 동작 확인부(620) 및 논리합 회로(630)를 포함한다. 도 4의 상태 확인부(300)와 비교하여 보면, 도 8의 상태 확인부(600)는 두 개의 동작 확인부들(610, 620)을 포함한다. 상기 제1 및 제2 동작 확인부들(610, 620)은 도 5a 내지 도 5c를 참조하여 설명한 동작 확인부들(310_1, 310_2, 310_3) 중에서 선택될 수 있다. 한편, 논리합 회로(630)는 제1 동작 확인부(610)로부터 출력되는 제1 상태 확인 데이터, 제2 동작 확인부(620)로부터 출력되는 제2 상태 확인 데이터 및 상태 읽기 데이터(SRD)를 논리합 연산한다. 도 8에 도시된 상태 확인부(600)는 2 개의 동작 확인부(610, 620)를 포함하므로, 보다 정확하게 반도체 메모리 장치의 동작 상태를 확인할 수 있다. 따라서, 반도체 메모리 장치의 동작 신뢰성이 향상된다.

도 9는 도 2에 도시된 상태 확인부의 또다른 실시 예를 나타내는 블록도이다.

도 9를 참조하면, 상태 확인부(700)는 제1 동작 확인부(710), 제2 동작 확인부(720), 제3 동작 확인부(730) 및 논리합 회로를 포함한다. 도 9에서 상기 논리합 회로는 도시된 논리합 게이트들(740, 750, 760)로서 구성될 수 있다. 도 8의 상태 확인부(600)와 비교하여 보면, 도 9의 상태 확인부(700)는 세 개의 동작 확인부들(710, 720, 730)을 포함한다. 상기 제1 내지 제3 동작 확인부들(710, 720, 730)은 도 5a 내지 도 5c를 참조하여 설명한 동작 확인부들(310_1, 310_2, 310_3) 각각에 대응될 수 있다. 한편, 논리합 게이트들(740, 750, 760)은 제1 동작 확인부(710)의 제1 상태 확인 데이터, 제2 동작 확인부(720)의 제2 상태 확인 데이터, 제3 동작 확인부(730)의 제3 상태 확인 데이터 및 상태 읽기 데이터(SRD)를 논리곱 연산한다. 도 9에 도시된 상태 확인부(700)는 3 개의 동작 확인부(710, 720, 730)를 포함하므로, 보다 정확하게 반도체 메모리 장치의 동작 상태를 확인할 수 있다. 따라서, 반도체 메모리 장치의 동작 신뢰성이 향상된다.

도 8 및 도 9에 도시된 상태 확인부들은 논리합 회로를 포함하여 구성되었다. 그러나 도 4를 참조하여 전술한 바와 같이, 도 8 및 도 9의 상태 확인부들은 또한 논리곱 회로를 포함하여 구성될 수도 있다.

도 10 도 2에 도시된 상태 확인부의 또다른 실시 예를 나타내는 블록도이다.

도 10을 참조하면, 상태 확인부(800)는 제1 동작 확인부(810), 제2 동작 확인부(820), 제3 동작 확인부(830) 및 논리합 회로들(840, 850, 860)을 포함한다는 점에서 도 9의 상태 확인부(700)과 유사하다. 그러나, 도 10의 상태 확인부(800)는 스위칭부(870) 및 스위치 제어부(880)를 더 포함한다는 점에서 도 9의 상태 확인부(700)와 상이하다.

스위칭부(870)는 제1 내지 제3 동작 확인부들(810, 820, 830)와 논리합 회로들(840, 850) 사이에 배치된다. 한편, 스위칭부(870)는 제1 내지 제3 스위치(SW1~SW3)를 포함한다. 제1 스위치는 제1 동작 확인부(810)의 출력단과 연결되는 제1 단자, 접지(Ground)와 연결되는 제2 단자 및 논리합 회로(840)의 제1 입력과 연결되는 제3 단자를 포함한다. 제1 스위치는 스위치 제어부(880)로부터 수신되는 스위치 제어 신호(SCS)에 기초하여, 상기 제1 단자 및 상기 제2 단자 중 어느 하나를 상기 제3 단자와 연결한다. 상기 제1 단자와 상기 제3 단자가 연결된 경우, 논리합 회로(840)는 제1 동작 확인부(810)로부터의 상태 확인 데이터를 수신하게 된다. 따라서 이 경우 제1 동작 확인부(810)로부터의 상태 확인 데이터를 반영하여 최종 상태 데이터(FSD)가 생성된다. 반면, 상기 제2 단자와 상기 제3 단자가 연결된 경우, 논리합 회로(840)는 접지 전압으로부터 “0”의 논리값을 나타내는 데이터를 수신한다. 이 경우 제1 동작 확인부(810)의 상태 확인 데이터는 논리합 회로(840)에 전달되지 않으며, 최종 상태 데이터(FSD)에는 제1 동작 확인부(810)의 상태 확인 데이터가 반영되지 않는다.

제2 스위치(SW2) 및 제3 스위치(SW3) 또한 제1 스위치(SW1)와 유사하게 동작한다. 따라서, 스위치 제어부(880)로부터의 스위치 제어 신호(SCS)에 따라 제1 내지 제3 동작 확인부(810, 820, 830)의 상태 확인 데이터를 모두 반영하여 최종 상태 데이터(FSD)를 생성할 수도 있고, 제1 내지 제3 동작 확인부(810, 820, 830)의 상태 확인 데이터 중 일부만을 반영하여 최종 상태 데이터(FSD)를 생성할 수도 있으며, 최종 상태 데이터(FSD)의 생성에 제1 내지 제3 동작 확인부(810, 820, 830)의 상태 확인 데이터를 전혀 반영하지 않을 수도 있다. 따라서, 필요에 따라 스위치 제어부(880)의 제어를 통해 제1 내지 제3 동작 확인부(810, 820, 830)의 상태 확인 데이터를 선택적으로 반영하여 최종 상태 데이터를 생성할 수 있다.

도 10에서 도시된 상태 확인부는 논리합 회로를 이용하여 구성되었다. 그러나 도 4를 참조하여 전술한 바와 같이, 도 10의 상태 확인부는 논리합 회로 대신 논리곱 회로를 포함하여 구성될 수도 있다. 이 경우, 각각의 논리합 회로들(840, 850, 860)은 논리곱 회로들로 대체되고, 제1 내지 제3 동작 확인부(810, 820, 830)는 논리 반전된 상태 확인 데이터를 스위칭부로 전달한다. 또한, 상태 읽기 데이터(SRD)는 논리 반전되어 입력될 것이다. 또한 스위칭부 내 각 스위치들(SW1, SW2, SW3)의 제2 단자는 접지에 연결되는 대신, “1”의 논리값을 나타내는 전원 전압에 연결될 수 있다. 한편, 논리합 회로(860)를 대체하는 논리곱 회로로부터 출력되는 데이터가 논리 반전되어 최종 상태 데이터(FSD)로 출력될 수 있음을 알 수 있을 것이다. 위와 같은 구성을 통해, 논리곱 회로를 이용하더라도 도 10에 도시된 상태 확인부(800)와 동일한 출력 결과인 최종 상태 데이터(FSD)를 생성할 수 있음을 알 수 있을 것이다.

도 11은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.

도 11을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 상태 읽기 커맨드를 수신하는 단계(S110), 상태 저장부(230)에 저장된 상태 읽기 데이터(SRD)를 참조하는 단계(S130), 동작 확인부(310)의 상태 확인 데이터(SC)와 상태 읽기 데이터(SRD)에 기초하여 최종 상태 데이터(FSD)를 생성하는 단계(S150) 및 생성된 최종 상태 데이터(FSD)를 컨트롤러(100)로 전달하는 단계(S170)를 포함한다.

단계(S110)에서, 반도체 메모리 장치(201)는 컨트롤러(100)로부터 상태 읽기 커맨드를 수신한다. 상기 상태 읽기 커맨드는 도 1 및 도 2를 참조하여 전술한 상태 읽기 요청(SRR)에 대응하는 커맨드일 수 있다. 한편, 도 14를 참조하여 후술하는 바와 같이 반도체 메모리 장치(201)가 호스트와 직접 연결되는 구성에서, 상기 상태 읽기 커맨드는 호스트로부터 수신될 수도 있다.

단계(S130)에서, 상태 저장부(230)에 저장된 상태 읽기 데이터(SRD)가 참조된다. 참조된 상태 읽기 데이터(SRD)는 상태 확인부(240)로 전달된다. 상태 확인부는 도 4, 도 8, 도 9 및 도 10에 도시된 상태 확인부 중 어느 하나일 수 있다.

단계(S150)에서, 동작 확인부(310)의 상태 확인 데이터(SC)와 상태 읽기 데이터(SRD)에 기초하여 최종 상태 데이터(FSD)를 생성한다. 동작 확인부도 도 5a, 도 5b, 도 5c에 도시된 동작 확인부들 중 어느 하나일 수 있다. 실시예에 따라, 도 5a, 도 5b, 도 5c에 도시된 동작 확인부들 중 둘 이상의 동작 확인부의 상태 확인 데이터에 기초하여 최종 상태 데이터(FSD)가 생성될 수도 있다.

단계(S170)에서, 생성된 최종 상태 데이터(FSD)가 컨트롤러(100)로 전달된다. 도 3에 도시된 바와 같이, 최종 상태 데이터(FSD)는 입출력 인터페이스(227)를 통해어 컨트롤러로 전달될 수 있다. 한편, 도 14를 참조하여 후술하는 바와 같이 반도체 메모리 장치(201)가 호스트와 직접 연결되는 구성에서, 최종 상태 데이터(FSD)는 호스트로 직접 전달될 수도 있다.

도 12는 도 3의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.

도 12를 참조하면, 메모리 시스템(1000)은 컨트롤러(100) 및 반도체 메모리 장치(201)를 포함한다. 반도체 메모리 장치(201)는 도 3을 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 반도체 메모리 장치(201)는 도 2를 참조하여 설명된 메모리 시스템(20)의 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(100)는 호스트(Host) 및 반도체 메모리 장치(201)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(100)는 반도체 메모리 장치(201)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(100)는 반도체 메모리 장치(201)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(100)는 반도체 메모리 장치(201) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(100)는 반도체 메모리 장치(201)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(201) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(201) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(100)의 제반 동작을 제어한다. 또한 컨트롤러(100)는 쓰기 동작 시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.

호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1140)는 반도체 메모리 장치(201)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(201)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(201)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(100)의 구성 요소로서 제공될 수 있다.

컨트롤러(100) 및 반도체 메모리 장치(201)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(100) 및 반도체 메모리 장치(201)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(100) 및 반도체 메모리 장치(201)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(100) 및 반도체 메모리 장치(201)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(201) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(201) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 13은 도 12의 메모리 시스템의 응용 예를 보여주는 블록도이다.

도 13을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.

도 13에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2 또는 도 3을 참조하여 설명된 반도체 메모리 장치(201) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 9를 참조하여 설명된 컨트롤러(100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.

도 14은 도 13을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 14에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 14에서, 도 13을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 12를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 12 및 도 13을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

10: 반도체 시스템 100: 컨트롤러
200: 반도체 메모리 장치 210: 메모리 셀 어레이
220: 주변 회로 230: 상태 저장부
240: 상태 확인부 250: 제어 로직

Claims

복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 메모리 셀 어레이에 대한 데이터 프로그램 동작, 데이터 읽기 동작 및 데이터 소거 동작을 수행하도록 동작하는 주변 회로;
상기 메모리 셀 어레이에 대한 상기 데이터 쓰기 동작, 데이터 읽기 동작 및 데이터 소거 동작을 수행하도록, 상기 주변 회로를 제어하는 제어 로직;
상기 메모리 셀 어레이에 대한 동작 상태를 나타내는 제1 상태 데이터를 저장하는 상태 저장부; 및
상기 제1 상태 데이터 및 상기 메모리 셀 어레이의 동작에 기초하여 제2 상태 데이터를 생성하는 상태 확인부를 포함하는, 반도체 메모리 장치.
제1 항에 있어서, 상기 상태 저장부는 상태 레지스터로 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
제1 항에 있어서, 상기 상태 확인부는:
상기 메모리 셀 어레이에 대한 동작을 확인하여 상태 확인 데이터를 생성하는 적어도 하나의 동작 확인부; 및
상기 상태 확인 데이터 및 상기 제1 상태 데이터를 입력 받아 상기 제2 상태 데이터를 출력하는 논리합 회로(OR circuit)를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제3 항에 있어서, 상기 동작 확인부는,
상기 메모리 셀 어레이의 동작이 완료된 경우 0의 값을 상기 상태 확인 데이터로서 출력하고, 상기 메모리 셀 어레이의 동작이 완료되지 않은 경우 1의 값을 상기 상태 확인 데이터로서 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
제3 항에 있어서, 상기 동작 확인부는:
상기 프로그램 동작 시에 상기 메모리 셀 어레이에 인가되는 프로그램 펄스의 인가 횟수를 카운트하는 프로그램 펄스 카운터;
상기 상태 확인 데이터의 생성 기준이 되는 기준 카운트 값을 저장하는 기준 카운트 저장부; 및
상기 프로그램 펄스 카운터에 저장되어 있는 상기 인가 횟수 및 상기 기준 카운트 값을 비교하여 상기 상태 확인 데이터를 생성하는 펄스 카운트 비교부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제4 항에 있어서, 상기 펄스 카운트 비교부는, 상기 인가 횟수가 상기 기준 카운트 값보다 작은 경우 1의 값을 상기 상태 확인 데이터로서 생성하고, 상기 인가 횟수가 상기 기준 카운트 값과 같거나 그보다 큰 경우 0의 값을 상기 상태 확인 데이터로서 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
제3 항에 있어서, 상기 동작 확인부는:
상기 프로그램 동작 시에 선택된 메모리 셀들 중 적어도 일부의 메모리 셀들이 목표로 하는 문턱 전압에 도달하였는지 여부를 나타내는 체크 신호를 생성하는 전류 감지 회로; 및
상기 체크 신호를 상기 상태 확인 데이터로서 저장하는 감지 결과 저장부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제7 항에 있어서, 상기 감지 결과 저장부는,
상기 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달한 메모리 셀들의 개수가 미리 결정된 제1 기준값보다 작은 경우 1의 값을 상기 상태 확인 데이터로서 저장하고, 상기 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달한 메모리 셀들의 개수가 상기 제1 기준값과 같거나 그보다 큰 경우 0의 값을 상기 상태 확인 데이터로서 저장하는 것을 특징으로 하는, 반도체 메모리 장치.
제3 항에 있어서, 상기 동작 확인부는:
상기 프로그램 동작 시에, 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달하지 못한 메모리 셀들의 개수를 카운트하는 페일 비트 카운터;
상기 상태 확인 데이터의 생성 기준이 되는 기준 비트수를 저장하는 기준 비트수 저장부; 및
상기 기준 비트수 저장부에 저장되어 있는 상기 기준 비트수 및 페일 비트 카운터의 카운트 결과를 비교하여 상기 상태 확인 데이터를 생성하는 페일 비트 비교부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제9 항에 있어서,
상기 페일 비트 비교부는, 상기 카운트 결과가 상기 기준 비트수 값보다 큰 경우 1의 값을 상기 상태 확인 데이터로서 생성하고, 상기 카운트 결과가 상기 기준 비트수와 같거나 그보다 작은 경우 0의 값을 상기 상태 확인 데이터로서 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
제3 항에 있어서, 상기 상태 확인부는:
상기 적어도 하나의 동작 확인부와 상기 논리합 회로 사이에 배치되는 스위칭부; 및
상기 스위칭부를 제어하는 스위치 제어부를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제11 항에 있어서, 상기 스위칭부는:
상기 적어도 하나의 동작 확인부의 출력단과 연결되는 제1 단자, 접지와 연결되는 제2 단자 및 상기 논리합 회로의 입력단에 연결되는 제3 단자를 포함하는 적어도 하나의 스위치를 포함하고,
상기 스위치는 상기 스위치 제어부로부터 수신되는 스위치 제어 신호에 기초하여, 상기 제1단자 및 제2 단자 중 어느 하나를 상기 제3 단자와 선택적으로 연결하도록 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
제1 항에 있어서, 상기 상태 확인부는:
상기 메모리 셀 어레이에 대한 동작을 확인하여 상태 확인 데이터를 생성하는 적어도 하나의 동작 확인부; 및
상기 상태 확인 데이터 및 상기 제1 상태 데이터를 입력 받아 상기 제2 상태 데이터를 출력하는 논리곱 회로(AND circuit)를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제13 항에 있어서, 상기 상태 확인부는:
상기 적어도 하나의 동작 확인부와 상기 논리곱 회로 사이에 배치되는 스위칭부; 및
상기 스위칭부를 제어하는 스위치 제어부를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제14 항에 있어서, 상기 스위칭부는:
상기 적어도 하나의 동작 확인부의 출력단과 연결되는 제1 단자, 전원 전압과 연결되는 제2 단자 및 상기 논리곱 회로의 입력단에 연결되는 제3 단자를 포함하는 적어도 하나의 스위치를 포함하고,
상기 스위치는 상기 스위치 제어부로부터 수신되는 스위치 제어 신호에 기초하여, 상기 제1단자 및 제2 단자 중 어느 하나를 상기 제3 단자와 선택적으로 연결하도록 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
제1 항에 있어서, 상기 상태 확인부는:
상기 메모리 셀 어레이에 대한 동작을 확인하여 제1 및 제2 상태 확인 데이터를 각각 생성하는 제1 및 제2 동작 확인부; 및
상기 제1 및 제2 상태 확인 데이터 및 상기 제1 상태 데이터를 입력 받아 상기 제2 상태 데이터를 출력하는 논리합 회로를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제16 항에 있어서, 상기 제1 동작 확인부는:
상기 프로그램 동작 시에 상기 메모리 셀 어레이에 인가되는 프로그램 펄스의 인가 횟수를 카운트하는 프로그램 펄스 카운터;
상기 상태 확인 데이터의 생성 기준이 되는 기준 카운트 값을 저장하는 기준 카운트 저장부; 및
상기 프로그램 펄스 카운터에 저장되어 있는 상기 인가 횟수 및 상기 기준 카운트 값을 비교하여 상기 제1 상태 확인 데이터를 생성하는 펄스 카운트 비교부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제17 항에 있어서, 상기 펄스 카운트 비교부는, 상기 인가 횟수가 상기 기준 카운트 값보다 작은 경우 1의 값을 상기 제1 상태 확인 데이터로서 생성하고, 상기 인가 횟수가 상기 기준 카운트 값과 같거나 그보다 큰 경우 0의 값을 상기 제1 상태 확인 데이터로서 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
제17 항에 있어서, 상기 제2 동작 확인부는:
상기 프로그램 동작 시에 선택된 메모리 셀들 중 적어도 일부의 메모리 셀들이 목표로 하는 문턱 전압에 도달하였는지 여부를 나타내는 체크 신호를 생성하는 전류 감지 회로; 및
상기 체크 신호를 상기 제2 상태 확인 데이터로서 저장하는 감지 결과 저장부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제19 항에 있어서, 상기 감지 결과 저장부는,
상기 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달한 메모리 셀들의 개수가 미리 결정된 제1 기준값보다 작은 경우 1의 값을 상기 제2 상태 확인 데이터로서 저장하고, 상기 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달한 메모리 셀들의 개수가 상기 제1 기준값과 같거나 그보다 큰 경우 0의 값을 상기 제2 상태 확인 데이터로서 저장하는 것을 특징으로 하는, 반도체 메모리 장치.
제17 항에 있어서, 상기 제2 동작 확인부는:
상기 프로그램 동작 시에, 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달하지 못한 메모리 셀들의 개수를 카운트하는 페일 비트 카운터;
상기 상태 확인 데이터의 생성 기준이 되는 기준 비트수를 저장하는 기준 비트수 저장부; 및
상기 기준 비트수 저장부에 저장되어 있는 상기 기준 비트수 및 페일 비트 카운터의 카운트 결과를 비교하여 상기 제2 상태 확인 데이터를 생성하는 페일 비트 비교부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제21 항에 있어서,
상기 페일 비트 비교부는, 상기 카운트 결과가 상기 기준 비트수 값보다 큰 경우 1의 값을 상기 제2 상태 확인 데이터로서 생성하고, 상기 카운트 결과가 상기 기준 비트수와 같거나 그보다 작은 경우 0의 값을 상기 제2 상태 확인 데이터로서 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
제1 항에 있어서, 상기 상태 확인부는:
상기 메모리 셀 어레이에 대한 동작을 확인하여 제1, 제2 및 제3 상태 확인 데이터를 각각 생성하는 제1, 제2 및 제3 동작 확인부; 및
상기 제1, 제2 및 제3 상태 확인 데이터 및 상기 제1 상태 데이터를 입력 받아 상기 제2 상태 데이터를 출력하는 논리합 회로를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제23 항에 있어서, 상기 제1 동작 확인부는:
상기 프로그램 동작 시에 상기 메모리 셀 어레이에 인가되는 프로그램 펄스의 인가 횟수를 카운트하는 프로그램 펄스 카운터;
상기 상태 확인 데이터의 생성 기준이 되는 기준 카운트 값을 저장하는 기준 카운트 저장부; 및
상기 프로그램 펄스 카운터에 저장되어 있는 상기 인가 횟수 및 상기 기준 카운트 값을 비교하여 상기 제1 상태 확인 데이터를 생성하는 펄스 카운트 비교부를 포함하고,
상기 제2 동작 확인부는:
상기 프로그램 동작 시에 선택된 메모리 셀들 중 적어도 일부의 메모리 셀들이 목표로 하는 문턱 전압에 도달하였는지 여부를 나타내는 체크 신호를 생성하는 전류 감지 회로; 및
상기 체크 신호를 상기 제2 상태 확인 데이터로서 저장하는 감지 결과 저장부를 포함하며,
상기 제3 동작 확인부는:
상기 프로그램 동작 시에, 선택된 메모리 셀들 중 목표로 하는 문턱 전압에 도달하지 못한 메모리 셀들의 개수를 카운트하는 페일 비트 카운터;
상기 상태 확인 데이터의 생성 기준이 되는 기준 비트수를 저장하는 기준 비트수 저장부; 및
상기 기준 비트수 저장부에 저장되어 있는 상기 기준 비트수 및 페일 비트 카운터의 카운트 결과를 비교하여 상기 제3 상태 확인 데이터를 생성하는 페일 비트 비교부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.