KR20030076284A - 박막자성체 기억장치 - Google Patents

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KR20030076284A
KR20030076284A KR10-2003-0014772A KR20030014772A KR20030076284A KR 20030076284 A KR20030076284 A KR 20030076284A KR 20030014772 A KR20030014772 A KR 20030014772A KR 20030076284 A KR20030076284 A KR 20030076284A
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Abstract

데이터 기록시에, 제1 드라이버는, 기록데이터에 따라 제1 공유노드와 제1 및 제2 전압의 한쪽을 전기적으로 접속한다. 제2 드라이버는, 제2 공유노드와 제1 및 제2 전압의 다른쪽을 전기적으로 접속한다. 각 비트선의 일단측과 제1 공유노드를 각각 전기적으로 결합하기 위한 복수의 제1 스위치회로와, 타단측과 제2 공유노드를 각각 전기적으로 결합하는 복수의 제2 스위치회로를 설치한다. 열선택결과에 따라 대응하는 비트선의 제1 및 제2 스위치회로를 온한다. 따라서, 각 비트선마다 드라이버를 설치하지 않고 데이터 기록을 실행할 수 있다.

Description

박막자성체 기억장치{THIN FILM MAGNETIC MEMORY DEVICE}
본 발명은, 박막자성체 기억장치에 관한 것으로, 보다 특정적으로는, 자기터널접합(MTJ : Magnetic Tunnel Junction)을 갖는 메모리셀을 구비한 랜덤액세스 메모리에 관것이다.
저소비전력으로 불휘발적인 데이터의 기억이 가능한 기억장치로서, MRAM(Magnetic Random Access Memory) 디바이스가 주목되고 있다. MRAM 디바이스는, 반도체 집적회로에 형성된 복수의 박막자성체를 사용하여 불휘발적인 데이터기억을 행하고, 박막자성체의 각각에 대하여 랜덤 액세스가 가능한 기억장치이다.
특히, 최근에는 자기터널접합을 이용한 박막자성체인 터널자기 저항소자를 메모리셀에 사용함으로써 MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되어 있다. 자기터널접합을 갖는 메모리셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers,TA7.2, Feb. 2000., "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000., 및 "A256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001. 등의 기술문헌에 개시되어 있다.
도 30은, 자기터널 접합부를 갖는 메모리셀(이하, 간단히「MTJ 메모리셀」이라고도 칭함)의 구성을 나타내는 개략도이다.
도 30을 참조하면, MTJ 메모리셀은, 기억데이터 레벨에 따라 전기저항이 변화되는 터널자기 저항소자(TMR)와, 데이터 판독시에 터널자기 저항소자(TMR)를 통과하는 센스전류 Is의 경로를 형성하기 위한 액세스소자(ATR)를 구비한다. 액세스소자 ATR은, 대표적으로는 전계효과형 트랜지스터로 형성되므로, 이하에서는, 액세스소자(ATR)를 액세스 트랜지스터(ATR)라고도 칭한다. 액세스 트랜지스터(ATR)는, 터널자기 저항소자(TMR)와 직렬로 접속된다.
MTJ 메모리셀에 대하여, 데이터 기록을 지시하기 위한 디지트선(DL)과, 데이터 판독을 실행하기 위한 워드선(WL)과, 데이터 판독 및 데이터 기록에 있어서, 기억데이터의 데이터 레벨에 따른 전기신호를 전달하기 위한 데이터선인 비트선(BL)이 배치된다.
도 31은, MTJ 메모리셀로부터의 데이터 판독동작을 설명하는 개념도이다.
도 31을 참조하면, 터널자기 저항소자(TMR)는, 고정된 일정한 자화방향을 갖는 강자성체층(이하, 간단히「고정자화층」이라고도 칭함)(FL)과, 외부로부터의 인가자계에 따른 방향으로 자화되는 강자성체층(이하, 간단히 「자유자화층」이라고도 칭함)(VL)을 갖는다. 고정자화층(FL) 및 자유자화층(VL)의 사이에는, 절연체막으로 형성되는 터널배리어(터널막)(TB)가 설치된다. 자유자화층(VL)은, 기록되는 기억데이터의 레벨에 따라, 고정자화층(FL)과 동일방향 또는 고정자화층(FL)과 반대방향으로 자화된다. 이것들의 고정자화층(FL), 터널배리어(TB) 및 자유자화층(VL)에 의해, 자기터널접합이 형성된다.
데이터 판독시에 있어서는, 워드선(WL)의 활성화에 따라 액세스 트랜지스터(ATR)가 턴온하여, 터널자기 저항소자(TMR)는, 비트선(BL)과 접지전압(GND)과의 사이에 접속된다. 이것에 의해, 터널자기 저항소자(TMR)의 양단에 비트선 전압에 따른 바이어스 전압이 인가되어, 터널막에 터널전류가 흐른다. 이와 같은 터널전류를 사용함으로써, 데이터 판독시에, 비트선(BL)∼터널자기 저항소자(TMR)∼액세스 트랜지스터(ATR)∼접지전압(GND)의 전류경로로 센스전류를 흐르게 할 수 있다.
터널자기 저항소자(TMR)의 전기저항은, 고정자화층(FL) 및 자유자화층(VL)의 각각의 자화방향의 서로 대향관계에 따라 변화된다. 구체적으로는, 터널자기 저항소자(TMR)의 전기저항값은, 고정자화층(FL)의 자화방향과 자유자화층(VL)의 자화방향이 평행한 경우에 최소값 Rmin이 되고, 양자의 자화방향이 반대(반평행)방향인 경우에 최대치 Rmax가 된다.
따라서, 자유자화층(VL)을 기억데이터에 따른 방향으로 자화하면, 센스전류 Is에 의해 터널자기 저항소자(TMR)에서 생기는 전압변화는, 기억데이터 레벨에 따라 다르다. 따라서, 예를 들면 비트선(BL)을 일정전압으로 프리차지한 후에, 터널자기 저항소자(TMR)에 센스전류 Is를 흐르지 않고, 비트선(BL)의 전압을 검지함으로써, MTJ 메모리셀의 기억데이터를 판독할 수 있다.
도 32는, MTJ 메모리셀에 대한 데이터 기록동작을 설명하기 위한 개념도이다.
도 32를 참조하면, 데이터 기록시에 있어서는, 워드선(WL)이 비활성화되어, 액세스 트랜지스터(ATR)는 턴오프된다. 이 상태로, 자유자화층(VL)을 기록데이터에 따른 방향으로 자화하기 위한 데이터 기록전류가, 디지트선(DL) 및 비트선(BL)에 각각 흐른다.
도 33은, 데이터 기록시에서의 데이터 기록전류와 터널자기 저항소자의 자화방향과의 관계를 설명하는 개념도이다.
도 33을 참조하면, 횡축 H(EA)은, 터널자기 저항소자(TMR) 내의 자유자화층(VL)에서 자화용이축(EA : Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 세로축 H(HA)은, 자유자화층(VL)에서 자화곤란축(HA : Hard Axis) 방향으로 작용하는 자계를 나타낸다. 자계 H(EA) 및 H(HA)은, 비트선(BL) 및 디지트선(DL)을 각각 흐르는 전류에 의해 생기는 2개의 자계의 한쪽씩에 각각 대응한다.
MTJ 메모리셀에서는, 고정자화층(FL)의 고정된 자화방향은, 자유자화층(VL)의 자화용이축에 따라 있고, 자유자화층(VL)은, 기억데이터의 레벨("1" 및 "0")에 따라, 자화용이축 방향을 따라서, 고정자화층(FL)과 평행 혹은 반평행(반대)방향으로 자화된다. MTJ 메모리셀은, 자유자화층(VL)의 2종류의 자화방향과 대응시켜, 1비트의 데이터("1" 및 "0")를 기억할 수 있다.
자유자화층(VL)의 자화방향은, 인가되는 자계 H(EA) 및 H(HA)의 합이, 도면중에 표시되는 아스테로이드 특성선의 외측의 영역에 도달하는 경우에만 새롭게 재기록할 수 있다. 즉, 인가된 데이터 기록자계가 아스테로이드 특성선의 내측의 영역에 해당하는 강도인 경우에는, 자유자화층(VL)의 자화방향은 변화하지 않는다.
아스테로이드 특성선에 나타나는 바와 같이, 자유자화층(VL)에 대하여 자화곤란축방향의 자계를 인가함으로써, 자화용이축에 따른 자화방향을 변화시키는 데 필요한 자화 임계치를 하강시킬 수 있다.
도 33에 나타난 예와 같이 데이터 기록시의 동작점을 설계한 경우에는, 데이터 기록대상인 MTJ 메모리셀에서, 자화용이축 방향의 데이터 기록자계는, 그 강도가 HWR이 되도록 설계된다. 즉, 이 데이터 기록자계 HWR을 얻을 수 있도록, 비트선(BL) 또는 디지트선(DL)을 흐르는 데이터 기록전류의 값이 설계된다. 일반적으로, 데이터 기록자계 HWR은, 자화방향이 전환에 필요한 스위칭자계 HSW와, 마진분 △H와의 합으로 표시된다. 즉, HWR=HSW+△H로 표시된다.
MTJ 메모리셀의 기억데이터, 즉 터널자기 저항소자(TMR)의 자화방향을 재기록하기 위해서는, 디지트선(DL)과 비트선(BL)과의 양쪽에 소정레벨 이상의 데이터 기록전류를 흐르게 할 필요가 있다. 이것에 의해, 터널자기 저항소자(TMR)중의 자유자화층(VL)은, 자화용이축(EA)에 따른 데이터 기록자계의 방향에 따라, 고정자화층(FL)과 평행 또는, 반대(반평행)방향으로 자화된다. 터널자기 저항소자(TMR)에일단 기록된 자화방향, 즉 MTJ 메모리셀의 기억데이터는, 새로운 데이터 기록이 실행되기까지 그 동안 불휘발적으로 유지된다.
이와 같이 터널자기 저항소자(TMR)는, 인가되는 데이터 기록자계에 의해 재기록 가능한 자화방향에 따라 그 전기저항이 변화되므로, 터널자기 저항소자(TMR)의 전기저항값 Rmax 및 Rmin과, 기억데이터의 레벨("1" 및 "0")과 각각 대응하여 설치함으로써, 불휘발적인 데이터기억을 실행할 수 있다.
도 34는, MTJ 메모리셀을 행렬형으로 집적배치하는 MRAM 디바이스의 열선택계 회로와 열선택의 대상이 되는 메모리 어레이의 구성을 나타내는 도면이다.
도 34를 참조하면, 메모리 어레이(MA)는, 행렬형으로 배치된 메모리셀을 포함하고, 열선택계 회로는, 메모리 어레이(MA)에 포함되는 메모리셀 열에 각각 대응하여 배치된 비트선 BL<0>∼BL<n>(이하, 총칭하여, 비트선(BL)이라고도 칭함)과, 메모리 어레이(MA)의 양측에 배치되어 각 비트선(BL)에 대하여 데이터 기록전류를 공급하는 기록전류 제어회로 BLCLa 및 BLCLb와, 기록전류 제어회로 BLCLa 및 BLCLb에 전류를 공급하는 전류원(600)과, 열선택을 실행하여 열선택결과를 열선택선 CSL 및 CSLR에 각각 전달하는 칼럼 디코더 200a 및 200b를 포함한다.
기록전류 제어회로 BLCLa는, 비트선 BL<0>∼BL<n>의 일단측에 각각 대응하여 설치되는 복수의 기록제어유닛 BLUa를 포함한다. 기록전류 제어회로 BLCLb는, 비트선 BL<0>∼BL<n>의 타단측에 각각 대응하여 설정되는 복수의 기록제어유닛 BLUb를포함한다. 여기서, 일단측은, 기록전류 제어회로 BLCLa측을 나타내는 것으로 하고, 타단측은, 기록전류 제어회로 BLCb측을 나타내는 것으로 한다.
칼럼디코더 200a는, 기록전류 제어회로 BLCLa에 포함되는 복수의 기록제어유닛 BLUa에 각각 대응하는 열선택선 CSL<0>∼CSL<n>(이하, 총괄하여 열선택선 CSL이라고도 칭함)에 대하여, 라이트 인에이블 WE가 활성화상태(「H」레벨)인 경우에 칼럼 어드레스 CA<y:0>(y:자연수)의 입력에 따라 열선택결과를 전달한다. 또한, 칼럼디코더 200b는, 기록전류 제어회로 BLCLb에 포함되는 복수의 기록제어유닛 BLUb에 각각 대응하는 열선택선 CSLR<0>∼CSLR<n>(이하, 열선택선 CSLR이라고도 칭함)에 대하여, 라이트 인에이블 WE가 활성화상태(「H」레벨)인 경우에 칼럼어드레스 CA<y:0>(y:자연수)의 입력에 따라 열선택결과를 전달한다. 또한, 칼럼어드레스 CA<y:0>는, 복수비트의 칼럼어드레스 CA<0>∼CA<y>를 총괄적으로 표기한 것이다. 이하에서는, 복수의 비트선으로 구성되는 이것 이외의 신호에 대해서도 해당 복수비트를 총괄적으로 나타내기 위해 동일한 표기를 사용하는 것으로 한다. 예를 들면, 신호 SIJ의 제1 비트로부터 제j 비트까지를 총괄적으로 신호 SIJ<i:j>라고도 표기한다. 또한, 이하에서는, 칼럼어드레스 CA<y:0>를 총괄적으로 칼럼어드레스 CA라고도 칭한다.
도 35는, 기록제어유닛 BLUa의 구성을 상세히 나타내는 회로도이다.
도 35를 참조하면, 기록제어유닛 BLUa는, 기록데이터 NWDT(기록데이터 WDT의 반전신호)와 열선택결과를 나타내는 열선택선 CSL의 전압레벨과의 NAND 논리연산결과를 출력하는 NAND 회로(52)와, NAND 회로(52)의 출력신호에 따라 상보적으로 활성화되는, P채널 MOS 트랜지스터(50) 및 N채널 MOS 트랜지스터(51)를 포함한다.
또한, 기록제어유닛 BLUb에 대해서도 동일한 구성이지만, NAND 회로(52)에 대하여 입력되는 신호를 괄호 내에서 나타내는 바와 같이 기록데이터 WDT로 치환하는 점이 다르다.
기록제어유닛 BLUa 및 BLUb의 동작에 대하여 설명한다. 비트선(BL)의 일단측에 배치되는 기록제어유닛 BLUa는, P채널 MOS 트랜지스터(50)의 활성화에 따라 비트선(BL)의 일단측을 전원전압(VCC)과 접속한다. 비트선(BL)의 타단측에 배치되는 기록제어유닛 BLUb는, N채널 MOS 트랜지스터(51)의 활성화에 따라 비트선(BL)의 타단측을 접지전압(GND)과 접속한다. 이것에 따라 비트선(BL)의 일단측으로부터 타단측에 대하여 데이터 기록전류 i0이 공급된다. 한편, 비트선(BL)의 일단측에 배치되는 기록제어유닛 BLUa는, N채널 MOS 트랜지스터(51)의 활성화에 따라 비트선(BL)의 일단측을 접지전압(GND)과 접속한다. 비트선(BL)의 타단측에 배치되는 기록제어유닛 BLUb는, P채널 MOS 트랜지스터(50)의 활성화에 따라 비트선(BL)의 타단측을 전원전압(VCC)과 접속한다. 이것에 따라 비트선(BL)의 타단측으로부터 일단측에 대하여 데이터 기록전류 i1이 공급된다.
다시 도 34를 참조하면, 여기서, 데이터 기록전류 i0은, 기록전류 제어회로 BLCLa로부터 기록전류 제어회로 BLCLb로 향하는 방향에 따라 비트선(BL)에 대하여 흐르는 것으로 한다. 또한, 데이터 기록전류 i1은, 기록전류 제어회로 BLCLb로부터 기록전류 제어회로 BLCLa로 향하는 방향에 따라 비트선(BL)에 대하여 흐르는 것으로 한다.
도 36은, 비트선 BL<0>이 선택된 경우에서의 각 신호선의 신호파형도이다. 비트선 BL<0>에 데이터 기록전류 i0을 공급하는 경우에 대하여 설명한다.
기록데이터 WDT가 「H」레벨로 된 시간 tA에서, 기록데이터 WDT(「H」레벨)가, 기록전류 제어회로 BLCLb에 입력된다. 또한, 인버터(30)를 통해 반전신호인 기록데이터 NWDT(「L」레벨)가, 기록전류 제어회로 BLCLa에 입력된다.
다음에, 시간 tB에서, 라이트 인에이블 WE가 활성화(「H」레벨)되고, 기록전류 제어회로 BLCLa에 대응하여 설치되는 칼럼디코더 200a는, 라이트 인에이블 WE 및 칼럼어드레스 CA의 입력에 따라 열선택선 CSL<0>∼CSL<n> 중에서 열선택선 CSL<0>을 선택적으로 활성화(「H」레벨)한다. 또한, 다른쪽의 기록전류 제어회로 BLCLb에 대응하여 설치되는 칼럼디코더 200b는, 라이트 인에이블 WE 및 칼럼어드레스 CA의 입력에 따라 열선택선 CSLR<0>∼CSLR<n> 중에서 열선택선CSLR<0>을 선택적으로 활성화(「H」레벨)한다.
이것에 따라, 열선택선 CSL<0> 및 CSLR<0>에 대응하는 비트선 BL<0>의 양측에 배치된 2개의 기록제어유닛 BLUa 및 BLUb가 활성화된다. 열선택선 CSL<0>에 대응하는 기록제어유닛 BLUa는, 선택비트선 BL<0>의 일단측을 접지전압(GND)과 접속한다. 한편, 열선택선 CSLR<0>에 대응하는 기록제어유닛 BLUb는, 선택비트선 BL<0>의 타단측을 전원전압(VCC)과 접속한다. 따라서 선택된 비트선 BL<0>에는 데이터 기록전류 i1이, 비트선 BL<0>의 타단측으로부터 일단측으로 향하는 방향으로 공급된다. 이와 같이 하여 기록데이터 WDT의 레벨에 따른 방향의 데이터 기록전류 i0 또는 i1을 선택대상이 되는 선택비트선에 대하여 공급할 수 있다.
그렇지만, 이와 같은 구성으로는, 비트선(BL) 마다 메모리 어레이의 양측에 열선택결과와 데이터 신호와의 결과에 따른 디코드를 행하는 기록제어유닛(BLU)을 설치할 필요가 있고, 기록전류 제어회로의 회로대역의 면적이 커져 버린다.
이와 같은 문제는, 대용량화된 메모리 어레이에 있어서는 특히 현저하게 된다.
왜냐하면, 데이터 기록시에 디지트선이나 비트선에 흐르는 전류의 최대치는 배선저항과 전원전압에 의해 제약된다. 따라서, 비트선(BL) 1개에 접속되는 메모리셀수가 많아지면 비트선의 배선저항이 커지기 때문에 비트선이 긴 배선화에 따른 배선저항의 증대를 피하기 위해 메모리 어레이를 복수의 메모리 블록으로 분할함과 동시에 비트선을 분할하여 계층화하는 것이 필요하게 된다. 이러한 구성하에서는, 메모리 블록마다 도 34에 나타낸 바와 같은 기록전류 제어회로의 구성을 각 메모리 블록의 양측에 설치하는 것이 필요하게 되기 때문이다. 따라서, 기록계 회로의 회로대역의 면적이 증대한다. 또한, 데이터 판독에 있어서는, 각 비트선마다 비트선을 선택하기 위한 게이트 트랜지스터를 설치할 필요가 있기 때문에 판독계 회로의 회로대역의 면적도 증대한다는 문제가 있다.
도 1은 본 발명의 실시예 1에 따른 MRAM 디바이스(1)의 전체구성도이다.
도 2는 본 발명의 실시예 1에 따른 열선택계 회로 및 열선택의 대상이 되는 메모리 어레이의 구성도이다.
도 3은 선택비트선 BL<0>이 선택된 경우의 데이터 기록에서의 각 신호선의 신호파형도이다.
도 4는 본 발명의 실시예 1의 변형예 1에 따른 열선택계 회로의 회로구성도이다.
도 5는 본 발명의 실시예 1의 변형예 2에 따른 열선택계 회로의 회로구성도이다.
도 6은 본 발명의 실시예 2에 따른 열선택계 회로의 회로구성도이다.
도 7은 행선택계 회로의 메모리 블록의 주변영역의 회로구성도이다.
도 8은 디코드회로의 회로구성도이다.
도 9는 메모리 블록을 선택한 경우에서의 선택비트선에 데이터 기록전류를 흐르게 하는 경우의 각 신호선의 신호파형도이다.
도 10은 본 발명의 실시예 3에 따른 열선택계 회로의 회로구성도이다.
도 11은 로우디코더(410)에서, 로우어드레스의 입력에 따라 생성되는 선택신호 ES의 디코드 표이다.
도 12는 디코드회로의 회로구성도이다.
도 13은 선택신호 및 기록데이터에 따라 각 디코드회로에서 생성되는 디코드신호의 디코드 표이다.
도 14는 본 발명의 실시예 3의 변형예 1에 따른 열선택계 회로의 회로구성도이다.
도 15는 디코드회로의 회로구성도이다.
도 16은 선택신호및 기록데이터에 따라 각 디코드회로에서 생성되는 디코드신호의 디코드 표이다.
도 17은 본 발명의 실시예 3의 변형예 2에 따른 열선택계 회로의 회로구성도이다.
도 18은 본 발명의 실시예 4에 따른 열선택계 회로의 회로구성도이다.
도 19는 메모리 어레이에서 비트선이 선택된 경우의 타이밍 차트도이다.
도 20은 본 발명의 실시예 5에 따른 열선택계 회로의 회로구성도이다.
도 21은 본 발명의 실시예 5의 변형예 1에 따른 열선택계 회로의 개념도이다.
도 22는 인접하는 2개의 메모리 블록의 사이에 배치된 기록전류 제어회로의 회로구성도이다.
도 23은 본 발명의 실시예 6에 따른 열선택계 회로의 회로구성도이다.
도 24는 드라이버 유닛에 포함되는 드라이버의 회로구성도이다.
도 25는 기준비트선을 갖는 메모리 블록의 일부영역을 나타내는 구성도이다.
도 26은 본 발명의 실시예 6에 따른 열선택계 회로의 동작을 나타내는 타이밍 차트도이다.
도 27은 본 발명의 실시예 6의 변형예 1에 따른 열선택계 회로의 회로구성도이다.
도 28은 메모리 블록 및 메모리 블록의 일부영역을 나타내는 도면이다.
도 29는 본 발명의 실시예 6의 변형예 1에 따른 열선택계 회로의 동작을 나타내는 타이밍 차트도이다.
도 30은 자기터널 접합부를 갖는 메모리셀의 구성을 나타내는 개략도이다.
도 31은 MTJ 메모리셀로부터의 데이터 판독동작을 설명하는 개념도이다.
도 32는 MTJ 메모리셀에 대한 데이터 기록동작을 설명하는 개념도이다.
도 33은 데이터 기록시에서의 데이터 기록전류와 터널자기 저항소자의 자화방향과의 관계를 설명하는 개념도이다.
도 34는 MTJ 메모리셀을 행렬형으로 집적배치하는 MRAM 디바이스의 열선택계 회로의 구성도이다.
도 35는 기록제어유닛 BLUa의 회로구성도이다.
도 36은 선택비트선이 선택된 경우에서의 각 신호선의 신호파형도이다.
*도면의 주요부분에 대한 부호의 설명
1 : MRAM 디바이스30 : 인버터
200a, 200b, 200, 210 : 칼럼디코더300 : 비트선 선택회로
400, 410 : 로우디코더500, 510 : DL/WL드라이버
600 : 전류원700 : 앰프
BLCa, BLCb, BLC#a, BLC#b, BLCL, BLCC0, BLCC1, BLCC# : 기록전류 제어회로
본 발명의 목적은, 기록전류 제어회로의 면적을 축소하고, 또한, 대용량의 MRAM 디바이스에 대해서도 회로전체의 면적을 축소하는 것을 가능하게 하는 박막자성체 기억장치를 제공하는 것이다.
본 발명에 있는 국면에 따른 박막자성체 기억장치에 있어서, 메모리 어레이와, 복수의 비트선과, 복수의 열선택선과, 어드레스 디코더와, 제1 및 제2 기록제어회로를 포함한다. 메모리 어레이에는, 각각이 자기적으로 기록된 데이터를 기억하는 복수의 메모리셀이 행렬형으로 배치된다. 복수의 비트선은, 복수의 메모리셀 열에 각각 대응하여 설치된다. 복수의 열선택선은, 복수의 메모리셀 열에 각각 대응하여 설치된다. 어드레스 디코더는, 데이터 기록시에, 열선택결과에 따라 복수의 열선택선의 전압을 설정한다. 제1 및 제2 기록제어회로는, 메모리 어레이의 양측에 각각 대응하여 배치되고, 데이터 기록시에 복수의 비트선 중 선택비트선에 기록데이터에 따른 방향의 기록전류를 공급한다. 제1 기록제어회로는, 제1 드라이버와, 복수의 제1 스위치회로를 갖는다. 제1 드라이버는, 데이터 기록시에, 제1 및 제2 전압의 기록데이터에 따른 한쪽과 제1 공유노드를 전기적으로 접속한다. 복수의 제1 스위치회로는, 각각이 복수의 비트선의 각각의 일단측과 제1 공유노드와의 사이에 설치되고, 복수의 열선택선 중 대응하는 1개의 전압레벨에 따라 온한다. 제2 기록제어회로는, 제2 드라이버와, 복수의 제2 스위치회로를 갖는다. 제2 드라이버는, 데이터 기록시에, 제1 및 제2 전압의 기록데이터에 따른 다른쪽과 제2 공유노드를 전기적으로 접속한다. 복수의 제2 스위치회로는, 각각이 복수의 비트선의 각각의 타단측과 제2 공유노드와의 사이에 설치되고, 각각이 복수의 열선택선 중 대응하는 1개의 전압레벨에 따라 온한다.
본 발명의 박막자성체 기억장치는, 각 기록제어회로에서 각 비트선(BL)의 일단측 및 타단측에 각각 대응하여 열선택결과에 따라 온/오프하는 1개씩의, 트랜지스터 게이트를 배치하는 것만으로 된다.
따라서, 본 발명의 박막자성체 기억장치의 주된 이점은, 기록제어회로의 부품수를 대폭 삭감할 수 있으므로 기록제어회로의 면적을 축소하는 것이다.
본 발명의 다른 국면에 따른 박막자성체 기억장치에 있어서, 제1번째로부터 제N번째까지의 N개(N:2 이상의 자연수)까지의 N개의 메모리 블록과, 복수의 비트선과, 제1로부터 제(N+1)번째의 (N+1)개의 기록제어회로를 구비한다. N개의 메모리 블록은, 각각이 행렬형의 자기적으로 기록된 데이터를 기억하는 복수의 메모리셀을 가지며, 동시에 서로 메모리셀 열을 공유한다. 복수의 비트선은, 복수의 메모리셀 열에 각각 대응하여 설치되고, N개의 메모리 블록에 의해 공유된다. (N+1)개의 기록제어회로는, 각 메모리 블록에 대하여 행방향으로 인접하는 영역을 사용하여 각 메모리 블록과 교대로 배치된다. 각 (N+1)개의 기록제어회로는, 복수의 비트선과 접속되어, 데이터 기록시에 선택비트선에 기록데이터의 레벨에 따른 데이터 기록전류를 공급하고, N개의 메모리 블록 중 제I번째(I:1~N까지의 자연수)의 메모리 블록이 선택된 경우에 있어서, 제1번째부터 제I번째까지의 기록제어회로의 각각은, 복수의 비트선 중 선택비트선과 제1 및 제2 전압의 기록데이터에 따른 한쪽을 전기적으로 접속하고, 제(I+1)번째로부터 제(N+1)번째까지의 기록제어회로의 각각은, 복수의 비트선 중 선택비트선과 제1 및 제2 전압의 기록데이터에 따른 다른쪽을 전기적으로 접속한다.
본 발명의 박막자성체 기억장치는, 2개의 메모리 블록 사이에 배치된 기록제어회로를 메모리 블록 사이에서 공유하여 사용할 수 있다.
따라서, 본 발명의 박막자성체 기억장치의 이점은, 대용량화되어 메모리 블록으로 분할된 구성에 있어서, 전체로서 기록제어회로의 면적을 축소할 수 있다.
본 발명의 또 다른 국면에 따른 박막자성체 기억장치에 있어서, 메모리 어레이와, 복수의 비트선과, 제1 및 제2 기록제어회로와, 복수의 제1 및 제2 데이터선과, 제1 및 제2 어드레스 디코더를 포함한다. 메모리 어레이에는, 각각이 자기적으로 기록된 데이터를 기억하는 복수의 메모리셀이 행렬형으로 배치된다. 복수의 비트선은 복수의 메모리셀 열에 각각 대응하여 설치된다. 복수의 비트선은, 복수의 메모리셀 열에 각각 대응하여 설치된다. 제1 및 제2 기록제어회로는, 메모리 어레이의 양측에 각각 배치되고, 데이터 기록시에 복수의 비트선 중 선택된 선택비트선에 데이터 기록전류를 공급한다. 메모리 어레이는, 행방향으로 복수의 블록유닛으로 분할된다. 복수의 제1 및 제2 데이터는, 복수의 블록유닛에 각각 대응하여 설치된다. 제1 어드레스 디코더는, 데이터 기록시에, 복수의 제1 및 제2 데이터선 중 선택블록유닛에 대응하는 제1 및 제2 데이터선에 대하여 기록데이터에 따른 상기의 제1 및 제2 데이터 신호를 각각 전달한다. 제1 기록제어회로는, 복수의 블록유닛에 각각 대응하여 설치되는 복수의 제1 기록제어유닛을 포함한다. 제2 기록제어회로는, 복수의 블록유닛에 각각 대응하여 설치되는 복수의 제2 기록제어유닛을 포함한다. 각 제1 기록제어유닛은, 제1 드라이버와, 복수의 제1 스위치회로를 갖는다. 제1 드라이버는, 데이터 기록시에, 대응하는 제1 데이터선에 전달된 제1 데이터 신호에 따라 각 제1 기록제어유닛마다 설치된 제1 공유노드와 제1 및 제2 전압의 한쪽을 전기적으로 접속한다. 복수의 제1 스위치회로는, 제1 공유노드와 대응하는 블록유닛 중 비트선군 각각과의 사이의 접속을 제어한다. 각 제2 기록제어유닛은, 제2 드라이버와, 복수의 제2 스위치회로를 갖는다. 제2 드라이버는, 데이터 기록시에, 대응하는 제2 데이터선에 전달된 제2 데이터 신호에 따라 각 제2 기록제어유닛마다 설치된 제2 공유노드와 제1 및 제2 전압의 다른쪽을 전기적으로 접속한다. 복수의 제2 스위치회로는, 제2 공유노드와 대응하는 블록유닛 중 비트선군 각각과의 사이의 접속을 제어한다. 제2 어드레스 디코더는, 열선택결과에 따라 복수의 제1 및 제2 스위치회로를 선택적으로 온한다.
본 발명의 박막자성체 기억장치는, 메모리 어레이를 복수의 블록유닛으로 분할하고, 복수의 블록유닛에 각각 대응하여 기록제어유닛이 설치된다. 각 기록제어유닛에 있어서, 각 비트선(BL)의 일단측 및 타단측에 각각 대응하여 열선택결과에 따라 온/오프하는 제1 및 제2 트랜지스터를 설치함으로써, 선택비트선에 데이터 기록전류를 공급할 수 있다.
따라서, 본 발명의 박막자성체 기억장치의 이점은, 계층비트선의 구성에 있어서, 기록제어유닛에 포함되는 트랜지스터 게이트의 제어에 의해 실행할 수 있으므로, 기록제어회로의 부품수를 대폭 삭감하여, 기록제어회로의 면적을 축소할 수 있는 것이다.
본 발명의 또 다른 국면에 따른 박막자성체 기억장치에 있어서, 제1번째로부터 제N번째까지의 N개(N:2 이상의 자연수)의 메모리 블록과, 제1번째로부터 제(N+1)번째의 (N+1)개의 기록제어회로와, 제1 및 제2 데이터선과, 제1 및 복수의 제2 어드레스 디코더를 포함한다. N개의 메모리 블록은 각각이 행렬형의 자기적으로 기록된 기억데이터를 갖는 복수의 메모리셀을 가지며, 동시에 서로 메모리셀을 공유한다. 또한, 각 메모리셀은, 복수의 메모리셀 열에 각각 대응하여 설치되는 복수의 비트선을 포함한다. (N+1)개의 기록제어회로는, 각 메모리 블록에 대하여 열방향에 N개의 메모리 블록과 교대로 배치되고, 각각이 데이터 기록시에 선택비트선에 대하여 기록데이터의 레벨에 따른 데이터 기록전류를 공급한다. 제1 데이터선은, 홀수번째의 기록제어회로에 대하여 공통으로 배치된다. 제2 데이터선은, 짝수번째의 기록제어회로에 대하여 공통으로 배치된다. 제1 어드레스 디코더는, 데이터 기록시에, 제1 및 제2 데이터선에 대하여 기록데이터에 따른 상보의 제1 및 제2 데이터 신호를 각각 전달한다. 데이터 기록시에 N개의 메모리 블록 중 선택된 메모리 블록에 인접하는 2개의 기록제어회로가 선택되는 각 기록제어회로는, 제1 및 제2 접속제어회로의 적어도 한쪽과, 드라이버를 갖는다. 제1 접속제어회로는, 각 메모리 블록에서의 복수의 비트선의 일단측과 각 기록제어회로마다 설치된 공유노드와의 접속을 제어한다. 제2 접속제어회로는, 각 메모리 블록에서의 복수의 비트선의 타단측과 공유노드와의 접속을 제어한다. 드라이버는, 데이터 기록시에, 제 l 및 제2 데이터선 중 어느 한쪽과 접속되고, 제1 및 제2 데이터 신호의 한쪽에 따라 공유노드와 제1 및 제2 전압 중 어느 한쪽을 전기적으로 접속한다. 복수의 제2 어드레스 디코더는, 복수의 기록제어회로에 각각 대응하여 설치되고, 각각이 메모리 블록 선택신호 및 열선택결과에 따라 제1 및 제2 접속제어회로 중 어느 한쪽을 제어한다.
본 발명의 박막자성체 기억장치는, 2개의 메모리 블록 사이에 배치된 기록제어 회로를 2개의 메모리 블록에 있어서 공유하여 사용할 수 있다.
따라서, 본 발명의 박막자성체 기억장치의 이점은, 대용량화되어 메모리 블록이 분할된 구성에서, 각 메모리 블록과 교대로 배치되는 각 기록제어회로를 전체로서 축소하여, 기록제어회로의 회로대역의 면적을 축소할 수 있는 것이다.
본 발명의 또 다른 국면에 따른 박막자성체 기억장치에 있어서, 메모리 어레이와, 복수의 데이터선쌍과, 복수의 드라이버 유닛과, 제1 및 제2 접속제어회로와, 어드레스 디코더를 포함한다. 메모리 어레이에는, 각각이 자기적으로 기록된 데이터를 기억하는 복수의 메모리셀이 행렬형으로 배치된다. 메모리 어레이는, 복수의 메모리셀 열에 각각 대응하여 설치되는 복수의 비트선을 포함한다. 또한, 메모리 어레이는, 행방향에 복수의 블록유닛으로 분할된다. 복수의 데이터선쌍은, 복수의 블록유닛에 각각 대응하여 설치된다. 복수의 드라이버 유닛은, 복수의 데이터선쌍에 각각 대응하여 설치되고, 데이터 기록시에 열선택결과에 따라 선택적으로 대응하는 데이터선쌍에 대하여 데이터 기록전류를 공급한다. 제1 접속제어회로는, 각 데이터선쌍마다 설치된다. 제2 접속제어회로는, 각 데이터선쌍마다 설치된다. 각 데이터선쌍은 제1 및 제2 데이터선을 포함한다. 제1 접속제어회로는, 각각 대응하는 블록유닛중에 포함되는 비트선의 일단측과 대응하는 제1 데이터선과의 사이의 접속을 제어하기 위한 복수의 제1 스위치회로를 포함한다. 제2 접속제어회로는, 각각 대응하는 블록유닛중에 포함되는 각 비트선의 타단측과 대응하는 제2 데이터선과의 사이의 접속을 각각 제어하기 위한 복수의 제2 스위치회로를 포함한다. 어드레스 디코더는, 열선택결과에 따라, 복수의 제1 및 제2 스위치회로를 선택적으로온한다.
본 발명의 박막자성체 기억장치는, 메모리 어레이를 복수의 블록유닛으로 분할하고, 각 블록유닛에 각각 대응하여 접속제어회로가 설치된다. 각 접속제어회로는, 대응하는 데이터선쌍과 각 블록유닛에 포함되는 각 비트선과의 접속을 제어한다. 즉, 각 접속제어회로에, 각 비트선(BL)의 일단측 및 타단측에 각각 대응하여 열선택결과에 따라 온/오프하는 스위치회로를 설치한다. 이것에 따라, 선택비트선에 데이터 기록전류를 공급할 수 있다.
따라서, 본 발명의 박막자성체 기억장치의 이점은, 데이터 기록동작을 계층비트선의 구성에 있어서, 각 접속제어회로에 포함되는 트랜지스터의 제어에 의해 실행할 수 있으므로, 기록계 회로의 부품수를 대폭 삭감하여, 기록계 회로의 면적을 축소할 수 있는 것이다.
[발명의 실시예]
본 발명의 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 또한, 도면중 동일 또는 해당부분에는 동일부호를 붙여 그 설명은 반복하지 않는다.
(실시예 1)
도 1은, 본 발명의 실시예 1에 따른 MRAM 디바이스 1의 전체구성도이다,
도 1을 참조하면, 본 발명의 실시예에 따른 MRAM 디바이스(1)는, 행렬형으로 배치된 MTJ 메모리셀(MC)을 갖는 메모리 어레이(MA)를 구비한다. 메모리 어레이(MA)에서, MTJ 메모리셀(MC)의 행에 각각 대응하여 복수의 워드선(WL) 및 복수의 디지트선(DL)이 배치된다. 또한, MTJ 메모리셀(MC)의 열에 각각 대응하여 비트선(BL)이 배치된다. 메모리 어레이(MA)의 구성은, 도 34에서 나타낸 메모리 어레이의 구성과 동일하다.
MRAM 디바이스(1)는, 또한 어드레스 신호에 의해 표시되는 로우어드레스 RA에 따라, 행선택을 실행하는 로우디코더(400)와, 라이트 인에이블 WE가 활성화상태인 경우에 어드레스 신호에 의해 표시되는 칼럼어드레스 CA에 따라 메모리 어레이(MA)에서의 열선택을 실행하는 칼럼디코더(200a, 200b)와, 데이터 판독시에 있어서 칼럼디코더(200a, 200b)의 열선택지시에 따라 메모리 어레이(MA)에 포함되는 비트선(BL)을 선택하고, 판독된 신호를 앰프(700)에 대하여 출력하는 비트선 선택회로(300)와, 비트선, 선택회로(300)에서 출력된 신호를 증폭하여 판독데이터 RDT로서 출력하는 앰프(700)를 구비한다.
MRAM 디바이스(1)는, 또한, 데이터 기록에 있어서 칼럼디코더(200a, 200b)의 열선택지시에 따라 메모리 어레이(MA)에 포함되는 비트선(BL)에 대하여 기록데이터 WDT에 따른 전류를 공급하는 기록전류 제어회로(BLCa, BLCb)와, 데이터 기록에 있어서 비트선(BL)에 흐르는 데이터 기록전류를 공급하기 위한 전류원(600)을 구비한다.
MRAM 디바이스(1)는, 또한, 로우디코더(400)로부터의 행선택결과에 따라 선택워드선 및 디지트선을 활성화하는 DL/WL 드라이버 대역(zone) 500 및 510을 구비한다.
또한, 기록데이터 WDT는, 기록전류 제어회로 BLCa에 입력되어, 반전된 기록데이터 NWDT가 인버터(30)로부터 기록전류 제어회로 BLCb로 입력된다. 또한, 각 비트선(BL)의 프리차지를 실행하기 위한 프리차지신호 BLPRE가 기록전류 제어회로 BLCa에 대하여 입력된다.
도 2는, 본 발명의 실시예 1에 따른 열선택계 회로 및 열선택의 대상이 되는 메모리 어레이의 구성도이다.
도 2를 참조하면, 메모리 어레이(MA)는, 행렬형으로 배치된 메모리셀을 갖는다. 열선택계 회로는, 메모리 어레이(MA)에 포함되는 열메모리셀에 각각 대응하여 설치된 비트선 BL<0>∼BL<n>과, 칼럼어드레스 CA에 따라 열선택선 CSL<0>∼CSL<n> 및 열선택선 CSLR<0>∼CSLR<n>을 각각 선택적으로 활성화하는 칼럼디코더(200a, 200b)와, 입력되는 기록데이터 WDT 및 NWDT에 따라 선택된 비트선(BL)에 대하여 각각 데이터 기록전류를 공급하는 기록전류 제어회로(BLCa, BLCb)와, 전류원(600)을 포함한다.
이 열선택계 회로는, 도 34에 나타낸 종래의 열선택계 회로와 비교하여, 기록전류 제어회로 BLCLa 및 BLCLb를 각각 기록전류 제어회로 BLCa 및 BLCb로 치환한 점이 다르다. 기록전류 제어회로 BLCa에는 기록데이터 WDT가 입력되고, 기록전류 제어회로 BLCLb에는, 인버터(30)를 통해 반전하는 기록데이터 NWDT가 입력된다.
기록전류 제어회로 BLCa는, 기록데이터 WDT에 따라 전원전압(VCC) 및 접지전압(GND) 중 어느 한쪽과 노드 NA를 전기적으로 접속하는 인버터 INV와, 비트선 BL<0>∼BL<n>과 노드 NA를 각각 전기적으로 접속하는 N채널 MOS 트랜지스터 TR0∼TRn(이하, 총칭하여, 트랜지스터 TR이라고도 칭함)와, 비트선 BL<0>∼BL<n>의프리차지를 실행하는 PU를 포함한다. 또한, N채널 MOS 트랜지스터 TR0∼TRn을 간단히 트랜지스터 TR0∼TRn이라고도 칭한다. 트랜지스터 TR0∼TRn의 각각의 게이트는, 열선택선 CSL<0>∼CSL<n>의 열선택결과를 각각 받는다.
프리차지 유닛 PU는, 비트선 BL<0>∼BL<n>에 각각 대응하여 설치되는 N채널 MOS 트랜지스터 NT0∼NTn을 포함한다. 또한, N채널 MOS 트랜지스터 NT0∼NTn의 각각의 게이트는, 프리차지신호 BLPRE의 입력을 받는다. 프리차지신호 BLPRE는, 칩의 활성시에 데이터 판독 및 데이터 기록의 실행기간을 제외하고 활성화된다.
기록전류 제어회로 BLCb는, 기록데이터 NWDT에 따라 전원전압 VCC 및 접지전압 GND 중 어느 한쪽과 노드 NB를 전기적으로 접속하는 인버터 INVR과, 비트선 BL<0>∼BL<n>과 노드 NB를 각각 전기적으로 접속하는 N채널 MOS 트랜지스터 TRR0∼TRRn(이하, 총칭하여, 트랜지스터 TRR이라고도 칭함)를 포함한다. 또한, N채널 MOS 트랜지스터 TRR0∼TRRn을 간단히 트랜지스터 TRR0∼TRRn이라고도 칭한다. 트랜지스터 TRR0∼TRRn의 각각의 게이트는, 열선택선 CSLR<0>∼CSLR<n>의 열선택결과를 각각 받는다.
도 3을 사용하여, 비트선 BL<0>이 선택된 경우의 데이터 기록에 대하여 설명한다.
도 2 및 도 3을 참조하면, 데이터 기록실행 전의 시간 t0에서 기록데이터 WDT가 「H」레벨로 설정된다. 이것에 의해, 「H」레벨의 기록데이터가, 기록전류 제어회로 BLCLa에 입력되고, 또한 인버터(30)를 통해 반전된 「L」레벨의 기록데이터 NWDT가, 기록전류 제어회로 BLCLb에 입력된다. 인버터 INV 및 INVR은, 기록데이터 WDT 및 반전한 기록데이터 NWDT에 각각 따른 전압으로, 노드 NA 및 노드 NB를 각각 구동한다. 이것에 따라, 인버터 INV는, 노드 NA의 전압레벨을 노드 NA와 접지전압 GND를 접속하여 「L」레벨로 설정한다. 인버터 INVR은, 노드 NB의 전압레벨을 노드 NB와 전원전압 VCC를 접속하여 「H」레벨로 설정한다.
또한, 시간 t1까지 데이터 기록의 실행을 나타내는 라이트 인에이블 WE는, 「L」레벨이므로 거기까지의 시간 t1까지의 기간에서는 프리차지신호 BLPRE는「H」레벨로 설정되어 있다. 따라서, 각 비트선(BL)과 접지전압(GND)과는 전기적으로 결합되어 프리차지상태로 되어 있다. 시간 t1에서 라이트 인에이블 WE는 「H」레벨로 설정된다. 따라서, 프리차지 신호 BLPRE가 「L」레벨로 되어, 프리차지가 종료한다.
다음에, 라이트 인에이블 WE가 활성화(「H」레벨)된 시간 t1에, 기록전류 제어회로 BLCLa에 대응하는 칼럼디코더 200a는, 칼럼어드레스 CA에 따라 열선택선 CSL<0>∼CSL<n> 중에서 선택적으로 열선택선 CSL<0>을 선택한다. 또한, 기록전류 제어회로 BLCLb에 대응하는 칼럼디코더 200b는, 라이트 인에이블 WE가 활성화된 상태에서, 칼럼어드레스 CA에 따라 열선택선 CSLR<0>∼CSLR<n> 중에서 선택적으로 열선택선 CSLR<0>을 선택한다.
기록전류 제어회로 BLCa 및 BLCb는, 열선택선 CSL<0> 및 CSLR<0>의 선택에 따라, 대응하는 트랜지스터 TR0 및 TRR0을 온한다. 이것에 따라 선택된 비트선 BL<0>의 타단측이 「H」레벨, 일단측이 「L」레벨로 설정되므로 선택비트선 BL<0>에 대하여 기록전류 제어회로 BLCb로부터 기록전류 제어회로 BLCa로 향하는 방향에대하여 데이터 기록전류 i1이 흐른다.
따라서, 선택비트선 BL<0>에 대응하는 메모리셀에 대하여 기록데이터의 레벨에 따른 기억데이터를 기록할 수 있다.
다음에, 라이트 인에이블 WE가 「L」레벨로 되는 시간 t2에서, 열선택선 CSL<0> 및 CSLR<0>은, 비활성화된다. 또한, 이것에 따라 프리차지 신호 BLPRE가 「H」레벨로 된다. 따라서, 각 비트선(BL)은, 「L」레벨로 프리차지되어 다음 동작사이클로의 준비가 행해진다. 따라서, 데이터 기록이 실행되기까지의 시간 t1까지의 기간에서 각 비트선(BL)은, 접지전압(GND)에 해당하는 「L」레벨로 프리차지되어, 시간 t1에서, 프리차지가 종료한다. 이와 같이 하여 기록데이터 WDT의 레벨에 따른 방향의 데이터 기록전류 i0 또는 i1을 선택대상이 되는 선택비트선에 대하여 공급할 수 있다.
본 구성은, 각 비트선(BL)이 양측에 설치되는 노드 NA 및 노드 NB를 공유하고, 이 공유하는 노드 NA 및 NB(이하, 공유노드 NA 및 NB라고도 칭함)를, 기록데이터 WDT에 따라 전원전압(VCC) 및 접지전압(GND)으로 상보적으로 구동한다.
따라서, 본 구성은, 종래예와 같이 각 비트선(BL)의 양단에 각각 대응하여, 기록데이터와 열선택결과와의 디코드 기능을 갖는 도 34에 나타낸 기록제어유닛을 설치할 필요가 없다. 즉, 각 기록전류 제어회로에서 각 비트선(BL)의 양측에 각각 대응하여 열선택결과에 따라 온/오프하는 1개씩의 트랜지스터 게이트를 배치하는 것만으로 된다. 본 구성에 의해, 기록전류 제어회로의 부품수를 종래부터도 대폭 삭감할 수 있으므로, 그 회로면적을 축소할 수 있다.
또한, 본 발명의 실시예 1에서는, 공유노드 NA 및 NB에 데이터 기록전류를 공급하는 인버터 INV 및 INVR을 기록전류 제어회로 BLCa 및 BLCb 내에 각각 배치하는 구성을 예시하였지만, 이것들의 인버터 INV 및 INVR에 대해서는, 기록전류 제어회로 BLCa 및 BLCb의 외부에 배치하는 구성으로 해도 된다. 또한, 게이트를 구성하는 트랜지스터로서 N채널 MOS 트랜지스터 TR(TRR)을 사용한 구성에 대하여 설명했지만, 이것 대신에, P채널 MOS 트랜지스터를 사용하여, N채널 MOS 트랜지스터에 주어지고 있던 신호의 반전신호를 게이트에 제공하여 동일한 구성으로 하는 것도 가능하다.
(실시예 1의 변형예 1)
도 4는, 본 발명의 실시예 1의 변형예 1에 따른 열선택계 회로의 회로구성도이다.
도 4를 참조하면, 본 발명의 실시예 1의 변형예 1에 따른 열선택계 회로는, 도 2에서 나타낸 실시예 1의 열선택계 회로와 비교하여, 기록전류 제어회로 BLCa 및 BLCb가, 기록전류 제어회로 BLC＃a 및 BLC＃b로 치환되는 점이 다르다. 그 밖의 점은 도 2에서 설명한 구성과 동일하므로 그 상세한 설명은 반복하지 않는다.
기록전류 제어회로 BLC＃a에서는, 기록전류 제어회로 BLCa에서의 인버터 INV대신에, 인버터 IV0∼IVn으로 구성되는 인버터군 IVGa가 배치된다.
인버터 IV0∼IVn은, 비트선 BL<0>∼BL<n>에 각각 대응하여 설치되고, 기록데이터 WDT에 따라, 전원전압 VCC 및 접지전압 GND 중 어느 한쪽과 공유노드 NA를 전기적으로 접속한다.
이와 같이 하여, 기록전류 제어회로 BLC#b에서는, 기록전류 제어회로 BLCb에서의 인버터 INVR 대신에, 인버터 IVR0∼IVRn이 배치된다. 인버터 IVR0∼IVRn은, 기록데이터 NWDT에 따라, 전원전압 VCC 및 접지전압 GND 중 어느 한쪽과 공유노드 NB를 전기적으로 접속한다.
본 실시예 1의 변형예 1은, 실시예 1에서 설명한 인버터를 분산적으로 배치한 구성이며, 회로동작은 실시예 1과 동일하다. 구체적으로는, 기록데이터 WDT에 따라 드라이버가 되는 인버터군 IVGa를 구성하는 인버터 IV0∼IVn은, 도 2에서 나타낸 인버터 INV와 마찬가지로 동작한다. 또한, 기록데이터 NWDT에 따라 인버터군 IVGa를 구성하는 인버터 IVR0∼IVRn은, 도 2에서 나타낸 인버터 INVR과 마찬가지로 동작한다.
본 구성으로 함으로써, 인버터 IV0∼IVn에 의해, 인버터 INV와 동등한 전류공급력이 있으면 되므로, 이 (N+1)개의 인버터를 소형화하고 효율적으로 배치할 수 있다. 이것에 의해 실시예 1의 구성보다도 더 회로면적을 소형화할 수 있다.
(실시예 1의 변형예 2)
도 5는, 본 발명의 실시예 1의 변형예 2에 따른 열선택계 회로의 회로구성도이다.
도 5를 참조하면, 본 발명의 실시예 1의 변형예 2에 따른 열선택계 회로는, 실시예 1의 변형예 1에 따른 열선택계 회로와 비교하여, 칼럼디코더(200)가 한쪽에만 배치되어 있는 점이 다르다. 또한, 열선택선 CSL<0>∼CSL<n>은, 메모리 어레이(MA)를 걸쳐 배치되어 있고, 대응하는 비트선(BL)의 일단측 및 타단측에 각각 배치되어 있는 트랜지스터 TR 및 TRR의 각 게이트와 접속되어 있다. 그 밖의 점은 실시예 1의 변형예 1의 도 4에서 나타내는 구성과 동일하므로 그 설명은 반복하지 않는다.
즉, 본 구성에서는, 하나의 칼럼디코더(200)에 의해 기록전류 제어회로 BLC＃a 및 BLC＃b의 각각에 포함되는 트랜지스터 TR 및 TRR의 온/오프가 제어된다.
본 구성으로 함으로써 열선택선 CSL을 기록전류 제어회로 BLC＃a 및 BLC＃b가 공유함으로써, 열선택선의 갯수를 삭감할 수 있다.
또한, 칼럼디코더(200)가 한쪽에만 배치되는 구성이므로, 디코더 대역의 면적이 축소된다. 따라서, 실시예 1의 변형예 1보다도 더 열선택계 회로전체의 면적을 축소할 수 있다.
(실시예 2)
본 발명의 실시예 2에서는, 대용량화에 따라 복수의 메모리 블록으로 분할된 메모리 어레이의 구성으로의 본원 발명의 적용에 대하여 설명한다.
도 6을 참조하면, 열방향으로, 행렬형으로 배치된 메모리셀을 포함하는 메모리 블록 MB0∼MBn(이하, 총칭하여, 메모리 블록 MB라고도 칭함)이 설치된다.
본 실시예에 따른 열선택계 회로는, 메모리 블록 MB0∼MBn에 각각 대응하여 한쪽에 설치된 기록전류 제어회로 BLC#a0∼BLC#an(이하, 총괄하여 기록전류 제어회로 BLC#a이라고도 칭함)과, 메모리 블록 MB0∼MBn에 각각 대응하여 다른쪽에 설치된 기록전류 제어회로 BLC#b0∼BLC#bn(이하, 총괄하여 기록전류 제어회로 BLC#b라고도 칭함)과, 기록전류 제어회로 BLC#a0∼BLC#an에 각각 대응하여 설치된 디코드회로 BFa0∼BFan(이하, 총괄하여 디코드회로 BFa라고도 칭함)과, 기록전류 제어회로 BLC#b0∼BLC#bn에 각각 대응하여 설치된 디코드회로 BFb0∼BFbn(이하, 총괄하여 디코드회로 BFb라고도 칭함)과, N개의 메모리 블록 MB에 대하여 열선택결과를 전달하는 공유의 열선택선 CSL<0>∼CSL<n>을 포함한다.
도 7은, 도 6에서 나타낸 행선택계 회로의 메모리 블록 MB0의 주변영역의 회로구성도이다.
도 7을 참조하면, 본 실시예의 열선택계 회로의 구성은, 도 4의 열선택계 회로와 비교하여, 기록전류 제어회로 BLC#a0 및 BLC#b0에 각각 대응하여 디코드회로 BFa0 및 BFb0이 설치되는 점이 다르다.
디코드회로 BFa0 및 BFb0은, 기록데이터 WDT 및 블록선택신호 BS에 따라 디코드결과인 디코드신호를 기록전류 제어회로 BLC＃a0 및 BLC＃b0에 각각 입력한다.
기록전류 제어회로 BLC＃a0 및 BLC＃b0은, 도 4에서 나타낸 기록제어회로 BLC#a 및 BLC#b와 동일한 구성이므로 그 설명은 반복하지 않는다.
도 8은, 디코드회로 BFa0 및 BFb0의 회로구성도이다.
도 8a를 참조하면, 디코드회로 BFa0은, 기록데이터 WDT 및 블록선택신호 BS의 입력에 따라 NAND 논리연산결과를 출력하는 NAND 회로(10)와, NAND 회로(10)의 출력신호의 반전신호를 디코드신호 DB로서 출력하는 인버터(11)를 포함한다. 또한,다른 디코드회로 BFa의 구성에 대해서도 동일하다.
도 8b를 참조하면, 디코드회로 BFb0은, 기록데이터 WDT의 인버터(12)를 통해 반전신호의 입력과 블록선택신호 BS와의 입력에 따라 NAND 논리연산결과를 출력하는 NAND 회로(13)와, NAND 회로(13)의 출력신호의 반전신호를 디코드신호 NDB로서 출력하는 인버터(14)를 포함한다. 또, 다른 디코드회로 BFb의 구성에 대해서도 동일하다.
디코드회로 BFa 및 BFb는, 대응하는 메모리 블록 MB가 선택되어 있는 경우에는, 기록데이터에 따라 상보적으로 디코드신호 DB 및 NDB를 「H」레벨 및 「L」레벨 중 한쪽에 설정한다. 또한, 대응하는 메모리 블록 MB가 비선택인 경우에는 디코드신호 DB 및 NDB를 모두 「L」레벨로 설정한다.
도 9를 참조하면, 메모리 블록 MB0을 선택한 경우에서의 비트선 BL<0>의 데이터 기록전류에 대하여 설명한다.
데이터 기록실행 전의 시간 t4에서, 기록데이터 WDT가 「H」레벨로 설정된다. 기록데이터 WDT(「H」레벨) 및 블록선택신호 BS<0>(「H」레벨)이, 디코드회로 BFa0 및 BFb0에 입력된다. 이것에. 디코드회로 BFb0은, 디코드신호 NDB0을「L」레벨로 설정한다. 이것에 따라, 디코드회로 BFa0은, 디코드신호 DB<0>를 「H」레벨로 설정한다. 디코드회로 BFb0은, 디코드신호 NDB<0>를 「L」레벨로 설정한다. 따라서, 기록전류 제어회로 BLC#a0의 드라이버인 각 인버터 IV는, 이 디코드신호 DB<0>(「H」레벨)의 입력에 따라 공유노드 NA와 접지전압 GND를 전기적으로 결합시킨다. 기록전류 제어회로 BLC#b0의 드라이버인 각 인버터 IVR은, 또한, 이 디코드신호 NDB<0>(「L」레벨)의 입력에 따라 공유노드 NB와 전원전압 VCC를 전기적으로 결합시킨다. 즉, 공유노드 NA를「L」레벨로 설정하고, 공유노드 NB를「H」레벨로 설정한다. 한편, 시간 t5에서 라이트 인에이블 WE는, 「H」레벨이 된다.
다음에, 시간 t5에, 라이트 인에이블 WE가 활성화되면 칼럼디코더(200)는, 칼럼어드레스 CA에 따라 열선택선 CSL<0>∼CSL<n> 중에서 열선택선 CSL<0>을 선택한다. 또, 데이터 기록동작시작의 시간 t5까지 프리차지신호 BLPRE는, 「H」레벨로 설정되어 있다. 따라서, 각 비트선(BL)은, 접지전압(GND)에 해당하는 「L」레벨로 프리차지되어 있고, 시간 t5에서, 프리차지가 종료한다.
열선택선 CSL<0>의 선택에 따라, 대응하는 트랜지스터 TR0 및 TRR0이 온한다. 이것에 따라 선택된 비트선 BL<0>의 타단측이 「H」레벨, 일단측이 「L」레벨로 설정되어 있으므로 선택비트선 BL<0>에, 대하여 기록전류 제어회로 BLC#b0에서 기록전류 제어회로 BLC#a0으로 향하는 방향으로 데이터 기록전류 i1이 흐른다.
다음에, 시간 t6에서, 라이트 인에이블 WE가 「L」레벨로 되고, 열선택선 CSL<0>에 전달되어 있던 열선택결과(「H」레벨)가 「L」레벨로 된다. 또한, 프리차지신호 BLPRE가 「H」레벨로 되어, 각 비트선(BL)은, 「L」레벨로 프리차지되고, 다음 사이클로 구비된다. 이와 같이 하여 선택된 메모리 블록 MB에 대하여 데이터 기록을 실행할 수 있다.
본 구성으로 함으로써, 대용량화되어 메모리 블록이 분할된 구성에서도, 실시예 1과 마찬가지로 기록전류 제어회로를 소형화 할 수 있다. 또한, 칼럼디코더(200)를 각 메모리 블록 MB에 의해 공유할 수 있으므로 열선택계 회로전체의 면적을 더 축소할 수 있다.
(실시예 3)
본 발명의 실시예 3은, 기록전류 제어회로를 인접하는 메모리 블록 사이에서 공유 가능한 구성으로 함으로써 열선택계 회로의 면적의 축소를 목적으로 한다.
도 10은, 본 발명의 실시예 3에 따른 열선택계 회로의 회로구성도이다.
도 10을 참조하면 실시예 3에 따른 열선택계 회로는, 메모리 어레이를 분할하고, 열방향으로 8개의 메모리 블록 MB0∼MB7이 배치되어 있다. 또한, 각 메모리 블록 MB의 양측에 각각 배치되는 9개의 기록전류 제어회로 BLCL0∼BLCL8(이하 총괄하여 기록전류 제어회로 BLCL이라고도 칭함)이 설치된다. 즉, 기록전류 제어회로 BLCL0∼BLCL8의 각각의 사이에 메모리 블록 MB0∼MB7이 각각 배치된 구성이다. 또한, 각 기록전류 제어회로 BLCL에 대응하여 디코드회로 BF#가 설치된다.
또한, 메모리 어레이는 복수의 메모리 블록으로 분할되지만 비트선 BL<0>∼BL<n>은 분할되지 않고, 각 열에 대응하여 1개의 비트선(BL)이 메모리 블록 MB0∼MB7로 공유된다. 또한 각 비트선(BL)은 기록전류 제어회로(BLCL0∼BLCL8)와 접속되어 있다.
각 기록제어회로 BLCL은, 복수의 기록제어유닛 BLU를 포함하고, 각 기록제어유닛 BLU는, 각 비트선(BL)에 대응하여 설치된다. 또한, 기록제어유닛 BLU는, NAND 회로와 인버터를 포함하고, 대응하는 열선택선 CSL 및 디코드신호 DB의 입력에 따라 대응하는 비트선(BL)에 데이터 기록전류를 공급한다.
또한, 로우디코더 410은, 로우어드레스 RA<2:0> 및 라이트 인에이블 WE의 입력을 받아 활성화하는 기록전류 제어회로를 선택하기 위한 선택신호 ES를 생성한다.
도 11은, 로우디코더(410)에서, 로우어드레스 RA<2:0>의 입력에 따라 생성되는 선택신호 ES의 디코드 표이다.
도 11에 표시되는 바와 같이 로우디코더(410)에서 3비트의 로우어드레스 RA의 조합에 따라 메모리 블록 MB0∼MB7 중 어느 하나를 선택하는 선택신호 ES0∼ES8(이하, 총칭하여 선택신호 ES라고도 칭함)이 생성된다.
도 12는, 디코드회로 BF#의 회로구성도이다.
도 12를 참조하면, 디코드회로 BF#은, 배타적 OR 회로(20)를 포함한다. 배타적 OR 회로(20)는, 기록데이터 WDT 및 선택신호 ES의 입력을 받아 배타적 OR 논리연산결과를 디코드신호 DB로서 출력한다.
도 13을 참조하면, 여기서는 도 11의 로우어드레스 RA에 따른 선택메모리 블록 MB에서, 기록데이터 WDT의 입력에 따른 데이터 기록전류가 공급되는 경우의 생성되는 각 디코드신호 DB가 표시되어 있다. 이하에서는, 디코드신호 DB0∼DB8을 총칭하여 디코드신호 DB라고도 칭한다.
본 발명의 실시예 3의 데이터 기록에 대하여 설명한다.
일예로서, 메모리 블록 MB1 중 맨 처음의 비트선 BL<0>에 대응하는 메모리셀에 대하여 「H」레벨의 기록데이터 WDT를 기록하는 경우에서의 동작에 대하여 설명한다.
도 10∼도 13을 참조하면, 우선, 로우디코더(410)는, 로우어드레스 RA에 따라, 선택메모리 블록 MB1 및 MB1보다도 칼럼디코더(200) 측에 위치하는 MB0에 각각 대응하는 선택신호 ES<1> 및 ES<0>를, 모두 「H」레벨로 설정한다. 그 밖의 선택신호 ES<2>∼ES<8>는, 모두「L」레벨로 설정된다.
다음에, 기록데이터 WDT(「H」레벨)가 입력되면 , 각 디코드회로 BF#은, 각각 디코드신호 DB<0> 및 DB<1>을 모두 「L」레벨로 설정하고, 디코드신호 DB2∼DB8을 「H」레벨로 설정한다. 또한, 칼럼디코더(200)는, 칼럼어드레스 CA에 따라 열선택선 CSL<0>을 활성화(「H」레벨)한다.
이것에 따라, 기록전류 제어회로 BLCL0에서, 열선택선 CSL<0>에 대응하는 기록제어유닛 BLU는, 입력된 디코드신호 DB0 및 열선택결과에 따라 공유의 비트선 BL<0>과 접지전압 GND를 전기적으로 결합한다.
또한, 기록전류 제어회로 BLCL1에서, 열선택선 CSL<0>에 대응하는 기록제어유닛 BLU는, 입력된 디코드신호 DB1 및 열선택결과에 따라 공유의 비트선 BL<0>과 접지전압 GND를 전기적으로 결합한다.
또한, 기록전류 제어회로 BLCL2∼BLCL8에서, 열선택선 CSL<0>에 대응하는 기록제어유닛 BLU는, 각각 공유의 비트선 BL<0>과 전원전압 VCC를 전기적으로 결합한다.
그렇게 하면, 메모리 블록 MB0에 대응하는 영역의 공유의 비트선 BL<0>에는 전류가 흐르지 않지만, 메모리 블록 MB1에 대응하는 영역의 공유의 비트선 BL<0>에는, 기록전류 제어회로 BLCL2로부터 기록전류 제어회로 BLCL1로 향하는 방향으로데이터 기록전류 i1이 공급된다. 따라서, 메모리 블록 MB1에서, 비트선 BL<0>에 대응하는 메모리셀에 대하여 「H」레벨의 기록데이터를 기록할 수 있다.
그 밖의 메모리 블록이 선택된 경우에도 마찬가지로, 데이터 기록전류 i1을 선택메모리 블록 MB의 선택비트선 BL에 공급하는 경우에는, 선택메모리 블록에 대응하는 영역까지의 공유비트선 BL을 각 기록전류 제어회로 BLCL가 접지전압 GND와 접속하고, 선택메모리 블록 이후에 대응하는 영역의 공유비트선 BL을 각 기록전류 제어회로 BLCL이 전원전압 VCC와 전기적으로 결합시킴으로써, 선택된 메모리 블록에만 대하여 데이터 기록전류를 공급할 수 있다. 예를 들면, I번째(I:0∼7)의 메모리 블록을 선택하여, I번째의 메모리 블록의 비트선에 대하여 데이터 기록전류를 공급하는 경우에는, 0번째로부터 I번째까지의 기록전류 제어회로에서, 공유비트선과 접지전압 GND를 접속하고, (I+1)번째로부터 최종단(7번째)까지의 기록전류 제어회로에서, 공유비트선과 전원전압 VCC를 접속한다.
따라서, 기록전류 제어회로를 인접하는 메모리 블록 사이에서 공유할 수 있으므로, 실시예 2와 비교하여 기록전류 제어회로 전체의 회로면적을 축소할 수 있다.
(실시예 3의 변형예 1)
도 14는, 본 발명의 실시예 3의 변형예 1에 따른 열선택계 회로의 회로구성도이다.
도 14에 표시되는 열선택계 회로는, 도 10에서 표시되는 열선택계 회로와 비교하여, 기록전류 제어회로 BLCL0을 기록전류 제어회로 BLCa에 치환하고, 다른 기록전류 제어회로 BLCL1∼BLCL8을 기록전류 제어회로 BLCb1∼BLCb8로 치환한 점이 다르다. 또한, 각 기록전류 제어회로 BLCb1∼BLCb8은, 도 2에서 나타낸 기록전류 제어회로 BLCb와 동일한 구성이다. 또한, 디코드회로 BF#를 디코드회로 BF#a로 치환한 점이 다르다. 그 밖의 점에 대해서는 도 10에서 표시되는 구성과 동일하므로 그 상세한 설명은 반복하지 않는다.
또한, 기록전류 제어회로 BLCa는, 도시하지 않지만 프리차지 유닛 PU를 포함한다.
도 15는, 디코드회로 BF#a의 회로구성도이다.
도 15를 참조하면, 디코드회로 BF#a는, 배타적 OR 회로(20)와, 인버터(21)를 포함한다. 디코드회로 BF#a는, 도 12의 디코드회로 BF#와 비교하여, 인버터(21)를 더 설치하는 점에서 다르다. 즉, 배타적 OR 회로(20)는, 기록데이터 WDT 및 선택신호 ES의 입력을 받아 배타적 OR 논리연산결과를 출력한다. 인버터(21)는, 배타적 OR 논리연산결과의 반전신호를 디코드신호 DB로서 출력한다.
도 16은, 도 11에서 나타낸 선택신호 ES 및 기록데이터 WDT에 따라 각 디코드회로 BF#a에서 생성되는 디코드신호 DB0∼DB8의 디코드 표이다.
도 16을 참조하면, 메모리 블록 MB0∼MB7은, 로우어드레스 RA에 관한 도 11과 동일한 디코드결과에 따라 선택된다. 더욱이 여기서는, 각 메모리 블록이 선택된 경우에서의 기록데이터 WDT의 레벨에 따른 데이터 기록전류를 공급하기 위한 각 디코드신호 DB의 설정이 표시되어 있다.
일예로서, 메모리 블록 MB1 중 선두의 비트선 BL<0>에 대응하는 메모리셀에 대하여 「H」레벨의 기록데이터 WDT를 기록하는 경우에서의 동작에 대하여 설명한다.
이 경우에는, 도 11에 나타내는 바와 같이, 로우디코더(410)는, 로우어드레스 RA에 따라 선택신호 ES<0> 및 ES<1>을, 모두 「H」레벨로 설정한다. 그 밖의 선택신호 ES<2>∼ES<8>는, 모두「L」레벨이(로) 된다.
다음에, 기록데이터 WDT(「H」레벨)가 입력되면 , 각 디코드회로 BF#a는, 각각 디코드신호 DB<0> 및 DB<1>은 모두 「H」레벨로 설정된다. 한편, 디코드신호 DB<2>∼DB<8>는, 「L」레벨로 설정된다. 이것에 따라, 기록전류 제어회로 BLCa에서, 드라이버인 인버터 INV는, 공유노드 NA와 접지전압 GND를 전기적으로 결합한다.
또한, 기록전류 제어회로 BLCb1은, 드라이버인 인버터 INVR에 의해 공유노드 NB와 접지전압 GND를 전기적으로 결합한다. 또한, 기록전류 제어회로 BLCb2∼BLCb8에서, 드라이버인 인버터 INVR은, 공유노드 NB와 전원전압 VCC를 전기적으로 결합한다.
그렇게 하면, 메모리 블록 MB0에 대응하는 영역의 공유의 비트선 BL<0>에는 전류가 흐르지 않지만, 메모리 블록 MB1에 대응하는 영역의 공유의 비트선 BL<0>에는, 기록전류 제어회로 BLCL2로부터 기록전류 제어회로 BLCL1로 향하는 방향으로 데이터 기록전류 i1이 공급된다.
따라서, 메모리 블록 MB1에서, 비트선 BL<0>에 대응하는 메모리셀에 대하여「H」레벨의 기록데이터를 기록할 수 있다.
이러한 구성으로 함으로써, 실시예 3과 마찬가지로 인접하는 메모리 블록 사이에서 기록전류 제어회로를 공유 가능하게 함과 동시에, 각 기록전류 제어회로의 부품수를 삭감하여, 전체의 열선택계 회로의 면적을 더 축소하는 것이 가능하게 된다.
(실시예 3의 변형예 2)
도 17은, 본 발명의 실시예 3의 변형예 2에 따른 열선태계 회로의 회로구성도이다.
도 17에 표시되는 실시예 3의 변형예 2에 따른 열선택계 회로는, 도 14에 표시되는 열선택계 회로와 비교하여 기록전류 제어회로 BLCa를 기록전류 제어회로 BLC＃a로 치환함과 동시에, 기록전류 제어회로 BLCb1∼BLCb8을 각각 기록전류 제어회로 BLC#b1∼BLC#b8로 치환한 점이 다르다. 그 외의 점은 동일하므로 그 설명은 반복하지 않는다. 또, 도 17의 기록전류 제어회로 BLC#a는, 도시하지 않지만 프리차지 유닛 PU를 포함한다.
본 구성에서도 도 11 및 도 16의 디코드 표에 따라, 실시예 3의 변형예 1과 동일한 데이터 기록을 실행할 수 있다.
각 기록전류 제어회로 BLC를 각 기록전류 제어회로 BLC#으로 치환하여 구성할 수 있으므로, 각 기록전류 제어회로 BLC#에 배치되는 이 (N+1)개의 인버터 IV를 소형화하여 효율적으로 배치할 수 있다. 따라서, 실시예 3의 변형예 1보다도 더욱전체의 열선택계 회로의 면적을 축소할 수 있다.
(실시예 4)
본 실시예 4에서는, 계층화된 비트선을 갖는 메모리 어레이에서의 본원 발명의 적용에 대하여 설명한다.
도 18은, 본 발명의 실시예 4에 따른 열선택계 회로의 회로구성도이다.
도 18을 참조하면, 메모리 어레이(MA)는 분할되어, 행방향으로 배치된 블록유닛 BU0∼BUn(이하, 총칭하여, 블록유닛 BU라고도 칭함)을 가지며, 각 블록유닛 BU는, 4개씩의 메모리셀 열을 갖고, 각 메모리셀 열에 대응하여 비트선이 설치된다.
본 발명의 실시예 4에 따른 열선택계 회로는, 메모리 어레이(MA)에 포함되는 블록유닛에 각각 대응하여 설치되는 데이터선쌍 DAL<0>, NDAL<0>∼DAL<n>, NDAL<n>(이하, 총칭하여, 데이터선쌍 DAL, NDAL이라고도 칭함)과, 칼럼어드레스 CA의 상위비트CAH<m:0>(m:자연수) 및 기록데이터 WDT의 입력에 따라 선택적으로 데이터선쌍 DAL, NDAL을 선택하고, 각각 상보의 데이터 신호를 전달하는 칼럼디코더(210)와, 라이트 인에이블 WE가 활성화된 상태에서 입력되는 하위비트의 칼럼어드레스 CAL<1:0>(1:자연수)에 따라 비트선(BL)과 직교방향으로 배치된 열선택선 CSL<0>∼CSL<3>을 활성화시키는 디코드회로 DC와, 기록전류 제어회로 BLCC0 및 BLCC1과, 전류원(600)을 포함한다.
기록전류 제어회로 BLCC0은, 블록유닛 BU0∼BUn에 각각 대응하여 설치되는기록제어유닛 BLCUa0∼BLCUan(이하, 총칭하여, 기록제어유닛 BLCUa라고도 칭함)을 갖는다. 또한, 기록전류 제어회로 BLCC1은, 블록유닛 BU0∼BUn에 각각 대응하여 설치되는 기록제어유닛 BLCUb0∼BLCUbn(이하, 총칭하여, 기록제어유닛 BLCUb라고도 칭함)을 갖는다.
또한, 기록전류 제어회로 BLCC0에서, 각 기록제어유닛 BLCUa와 접속된 4개씩의 비트선 중 1개를 선택하기 위한 4개의 열선택선 CSL<0>∼CSL<3>이 각 기록제어유닛 BLCUa에 공통으로 설치되어 있다. 마찬가지로 기록전류 제어회로 BLCC1에서, 각 기록제어유닛 BLCUb와 접속된 4개씩의 비트선 중 1개를 선택하기 위한 4개의 열선택선 CSL<0>∼CSL<3>이 각 기록제어유닛 BLCUb에 공통으로 설치된다.
기록전류 제어회로 BLCC0에 대응하여 배치된 디코드회로 DC는, 라이트 인에이블 WE가 활성화상태인 경우에 하위비트의 칼럼어드레스 CAL<1:0>(1:자연수)에 따라 열선택선 CSL<0>∼CSL<3> 중 1개를 선택적으로 활성화시킨다. 마찬가지로 기록전류 제어회로 BLCC1에 대응하여 배치된 디코드회로 DC에 대해서도 마찬가지로 열선택선 CSL<0>∼CSL<3> 중 1개를 선택적으로 활성화시킨다.
여기서, 대표적으로, 기록제어유닛 BLCUa0에 대하여 설명한다.
기록제어유닛 BLCUa0은, 인버터 IVa0∼IVa3과, N채널 MOS 트랜지스터 NTa0∼NTa3을 포함한다. 각 인버터 IVa0∼IVa3으로 구성되는 인버터군 IVGUa는, 각각 데이터선 DAL<0>에 전달된 데이터 신호에 따라 전원전압(VCC) 및 접지전압(GND)의 한쪽과 공유노드 NA<0>를 전기적으로 결합시킨다. N채널 MOS 트랜지스터 NTa0∼NTa3은, 비트선 BL<0>∼BL<3>에 각각 대응하여 설치되고, 각각 선택적으로활성화되는 열선택선 CSL<0>∼CSL3에 따라 공유노드 NA<0>와 선택된 비트선(BL)을 전기적으로 결합한다.
기록제어유닛 BLCUb0에 대해서도 동일하다.
기록제어유닛 BLCUb0은, 인버터 IVb0∼IVb3으로 구성되는 인버터군 IVGUb와, N채널 MOS 트랜지스터 NTb0∼NTb3을 포함한다. 각 인버터 IVb0∼IVb3은, 각각 데이터선 NDAL0에서의 데이터 신호에 따라 전원전압(VCC) 및 접지전압(GND)의 한쪽과 공유노드 NB를 전기적으로 결합시킨다. N채널 MOS 트랜지스터 NTb0∼NTb3은, 비트선 BL<0>∼BL<3>에 각각 대응하여 설치되며, 각각 선택적으로 활성화되는 열선택선 CSL<0>∼CSL3에 따라 공유노드 NB와 선택된 비트선 BL을 전기적으로 결합한다.
도 19를 참조하면, 메모리 어레이(MA)에서 비트선 BL<0>이 선택된 경우의 데이터 기록에 대하여 설명한다.
데이터 기록실행 전의 시간 t8에서, 기록데이터 WDT가 「H」레벨로 설정된다. 이것에 의해, 「H」레벨의 기록데이터가, 칼럼디코더(210)에 입력된다.
다음에, 칼럼디코더(210)는, 라이트 인에이블 WE가 활성화상태인 시간 t9에서, 칼럼어드레스 CAH의 입력에 따라 데이터선쌍 DAL<0>, NDAL<0>∼DAL<n>, NDAL<n> 중 어느 하나를 선택한다. 본 예에서는, 데이터선쌍 DAL<0>, NDAL<0>가 선택된다. 데이터선 NDAL<0>은, 「L」레벨의 데이터 신호를 전달한다. 따라서, 상보의 데이터 신호가 전달되는 데이터선 DA<0>은, 「H」레벨의 데이터 신호를 전달한다. 다른 데이터선쌍 DAL<1>, NDAL<1>∼DAL<n>, NDAL<n>는, 모두 각각 비선택상태이며, 대응하는 데이터선쌍 DAL, NDAL은「H」레벨로 설정된다. 이것에 따라, 기록전류 제어회로 BLCC0의 기록제어유닛 BLCUa0은, 「H」레벨의 데이터 신호에 따라 노드 NA<0>와 접지전압 GND를 전기적으로 결합시킨다. 기록전류 제어회로 BLCC1의 기록제어유닛 BLCUb0은, 「L」레벨의 데이터 신호에 따라 노드 NB<0>와 전원전압 VCC를 전기적으로 결합시킨다. 따라서, 공유노드 NA<0>는, 「L」레벨로 설정되며, 공유노드 NB<0>는, 「H」레벨로 설정된다.
또한, 각 디코드회로 DC는, 하위의 비트의 칼럼어드레스 CAL에 근거하여 열선택선 CSL<0>∼CSL<3> 중 어느 하나를 선택한다. 여기서는, 열선택선 CSL<0>이 활성화된다.
따라서, 열선택선 CSL<0>의 선택에 따라, 선택된 비트선 BL<0>의 타단측이 「H」레벨이며, 일단측이 「L」레벨이므로 선택된 비트선 BL<0>에는 기록전류 제어회로 BLCC1로부터 기록전류 제어회로 BLCC0으로 향하는 방향으로 「H」레벨의 기록데이터에 해당하는 데이터 기록전류 i1이 흐른다.
다음에, 시간 t10에서, 라이트 인에이블 WE가 「L」레벨이 된다. 이것에 따라, 데이터선쌍 DAL<0>, NDAL<0>은, 「H」레벨로 설정된다. 즉, 노드 NA<0> 및 NB<0>이 「L」레벨이 되어 다음 사이클로 구비된다.
이와 같이 하여, 4개의 비트선마다 대응하여 데이터선쌍 DAL, NDAL을 설치하여, 비트선을 계층화로 한 경우에서도 선택대상이 되는 선택비트선에 대하여 기록데이터 WDT의 레벨에 따른 데이터 기록전류 i0 또는 i1을 공급할 수 있다.
본 구성으로 함으로써, 비트선(BL)을 계층구조로 하는 것에 의해 열선택선 CSL의 갯수를 삭감할 수 있다. 따라서, 열선택계 회로에서의 부품수를 삭감할 수있다. 또한, 칼럼디코더도 공유하는 구성이므로 전체로서 칩 면적을 축소할 수 있다.
또한, 본 구성에서는, 각 기록제어유닛 BLCUa, BLCUb에서 복수의 인버터를 갖는 인버터군 IVGUa, IVGUb 구성을 나타냈지만, 인버터 IVGUa, IVGUb 대신에 하나의 인버터를 배치한 구성으로 하는 것도 가능하다.
(실시예 5)
본 발명의 실시예 5에서는, 대용량화에 따라 복수의 메모리 블록에 분할된 메모리 어레이의 구성에의 본원발명의 적용에 대하여 설명한다.
도 20을 참조하면, 본 발명의 실시예 5에 따른 열선택계 회로는, 실시예 4에서 설명한 열선택계 회로를 확장한 회로구성이다. 여기서는, 메모리 블록 MB1∼MBx로 분할된 구성에 대하여 나타낸다.
도 20을 참조하면, 기록전류 제어회로 BLCC0 및 BLCC1은, 각 메모리 블록 MB의 양측에 배치된다.
또한, 각 기록전류 제어회로 BLCC0 및 BLCC1에 대응하여 디코드회로 DC#가 설치된다. 메모리 블록 MB0에 대해서는, 각 디코드회로 DC#0이 기록전류 제어회로 BLCC0 및 BLCC1에 대응하여 각각 설치된다. 메모리 블록 MB1∼MBx에 대해서도 동일하다. 여기서, 디코더회로 DC#은, 각 디코드회로 DC#∼DC#x를 총칭한 것이다. 디코드회로 DC#은, 디코드회로 DC와 비교하여 블록선택신호 BS가 더 입력되는 점에서 다르다. 각 디코드회로 DC#은, 입력되는 라이트 인에이블 WE, 하위의 비트의 칼럼어드레스 CAL 및 블록선택신호 BS의 입력을 받아 열선택선 CSL<0>∼CSL<3>을 선택적으로 활성화한다.
또한, 메모리 블록 MB0∼MBx에 의해 공유되고, 공통으로 데이터선쌍 DAL<0>, NDAL<0>∼DAL<n>, NDAL<n>가 배치된다. 각 기록전류 제어회로 BLCC0은, 공통으로 배치된 데이터선 DAL<0>∼DAL<n>과 접속되며, 각 기록전류 제어회로 BLCC1은, 공통으로 배치된 데이터선 NDAL<0>∼NDAL<n>과 접속된다.
본 구성에서는, 블록선택신호 BS의 입력에 따라 메모리 블록 MB0∼MBx 중 어느 하나가 선택된다. 구체적으로는, 각 디코드회로 DC#0∼DC#x 중 하나가 선택된다. 선택메모리 블록 MB에서의 데이터 기록은, 도 19에서 설명한 실시예 4와 동일하므로 반복하지 않는다.
본 구성에 있어서, 데이터선 DAL 및 NDAL을 각 메모리 블록에 있어서 공유함으로써, 데이터선의 갯수를 삭감할 수 있다. 또한, 칼럼디코더(210)를 공유하여 사용할 수 있고, 따라서, 대용량화된 메모리 어레이에서의 열선택계 회로의 회로면적을 축소할 수 있다.
(실시예 5의 변형예 1)
본 발명의 실시예 5의 변형예 1은, 기록전류 제어회로를 인접하는 메모리 블록 사이에서 공유가능한 구성으로 함으로써 열선택계 회로의 회로면적의 축소를 목적으로 한다.
도 21을 참조하면 실시예 5의 변형예 1에 따른 열선택계 회로는, 도 20의 열선택계 회로와 비교하여, 인접하는 2개의 메모리 블록 MB의 사이에 배치된 기록전류 제어회로 BLCC0 및 BLCC1을 기록전류 제어회로 BLCC#에 치환한 점이 다르다. 다른 기록전류 제어회로에 대해서도 총괄하여 기록전류 제어회로 BLCC#으로 표기한다.
도 22를 참조하면, 대표적으로 표시되는 인접하는 2개의 메모리 블록 MB0 및 MB1의 사이에 배치된 기록전류 제어회로 BLCC#은, 기록제어유닛 BLCU#0∼BLCU#n을 포함한다.
또한, 메모리 블록 MB0에는, 블록유닛 BUL0∼BULn이 배치된다. 여기서는, 대표적으로 블록유닛 BUL0 및 BUL1에 대하여 도시하고 있다. 이 때문에 블록유닛 BUL0에 포함되는 4개의 메모리셀 열에 각각 대응하여 설치된 비트선 BLL<0>∼BLL<3>과, 블록유닛 BUL1에 포함되는 4개의 메모리셀 열에 각각 대응하여 설치된 비트선 BLL<4>∼BLL<7>가 대표적으로 표시된다.
또한, 메모리 블록 MB1에는, 블록유닛 BUR0∼BURn이 배치된다. 여기서는, 대표적으로 블록유닛 BUR0 및 BUR1에 대하여 도시되어 있다. 블록유닛 BUR0에 포함되는 각 메모리셀 열에 각각 대응하여 설치된 비트선 BLR<0>∼BLR<3>과, 블록유닛 BUR1에 포함되는 각 메모리셀 열에 각각 대응하여 설치된 비트선 BLR<4>∼BLR<7>가 표시된다.
또한, 메모리 블록 MB0에 대응하여 설치되는 디코드회로 DC#0 및 메모리 블록 MB1에 대응하여 설치되는 디코드회로 DC#1이 표시된다. 디코드회로 DC#0은, 기록전류 제어회로 BLCC#에서의 기록제어유닛 BLCU#에서, 메모리 블록 MB0측의 비트선 BLL에 대응하여 배치된 트랜지스터를 제어하는 열선택선 CSLL<0>∼CSLL<3>을 선택적으로 활성화시킨다. 디코드회로 DC#1은, 기록전류 제어회로 BLCC#에서의 기록제어유닛 BLCU#에서, 메모리 블록 MB1측의 비트선 BLR에 대응하여 배치된 트랜지스터를 제어하는 열선택선 CSLR<0>∼CSLR<3>의 열선택을 실행한다.
또한, 각 기록전류 제어회로 BLCC#은, 교대로 서로 다른 데이터선 DAL 및 데이터선 NDAL의 한쪽과 접속된다. 즉, 짝수번째의 기록제어회로 BLCC#은, 데이터선 DAL과 접속되고, 홀수번째의 기록전류 제어회로 BLCC#은, 데이터선 NDAL과 접속된다. 예를 들면, 메모리 블록 MB0과 MB1과의 사이에 배치된 기록전류 제어회로 BLCC#은, 데이터선 NDAL과 접속된다. 메모리 블록 MB1과 MB2와의 사이에 배치된 기록전류 제어회로 BLCC#은, 데이터선 DAL과 접속된다. 이후 동일하게 하여, 순서대로 교대로 데이터선 DAL과 NDAL이 접속된다. 여기서는, 대표적으로 데이터선 NDAL<0>과 접속되는 기록제어유닛 BLCU#0에 대하여 설명한다.
기록제어유닛 BLCU#0은, N채널 MOS 트랜지스터 NTb0∼NTb3과, N채널 MOS 트랜지스터 NTc0∼NTc3과, 인버터 IVb0∼IVb3으로 구성되는 인버터군 IVGUb를 포함한다.
기록제어유닛 BLCU#0은, 도 20에서 나타낸 인접하는 2개의 기록전류 제어회로 BLCC0 및 BLCC1에서, 전원전압 VCC 및 접지전압 GND의 한쪽과 비트선을 전기적으로 결합시키는 드라이버 인버터를 공유하는 구성이다.
구체적으로는, 각 인버터 IVb0∼IVb3은, 데이터선 NDAL<0>으로부터의 디코드신호 NDB<0>에 따라 공유노드 NB와 전원전압 VCC 및 접지전압 GND의 한쪽을 전기적으로 결합한다.
N채널 MOS 트랜지스터 NTb0∼NTb3은, 블록유닛 BUL0의 비트선 BLL<0>∼BLL<3>에 각각 대응하여 공유노드 NB0과의 사이에 배치되고, 열선택선 CSLL<0>∼CSLL<3>의 선택결과에 따라 온한다. 또한, N채널 MOS 트랜지스터 NTc0∼NTc3은, 블록유닛 BUR0의 비트선 BLR<0>∼BLR<3> 각각 대응하여 공유노드 NB0과의 사이에 배치되며, 열선택선 CSLR<0>∼CSLR3의 선택결과에 따라 온한다.
본 구성에서는, 예를 들면, 메모리 블록 MB0이 선택된 경우에는, 블록선택신호 BS0에 따라 디코드회로 DC#0이 활성화된다. 따라서, 이 기록전류 제어회로 BLCC#은, 선택적으로 활성화되는 열선택선 CSLL에 따라 인접하는 메모리 블록 MB0 및 MB1 중 메모리 블록 MB0의 비트선 BLL과 공유노드 NB를 선택적으로 전기적으로 결합한다.
한편, 디코드회로 DC#1은, 비활성화상태이므로 열선택선 CSLR은, 비선택상태이고, 인접하는 메모리 블록 MB1의 비트선 BLR과 공유노드 NB를 전기적으로 결합하지 않는다. 선택메모리 블록에서의 데이터 기록동작은, 실시예 5와 동일하다.
따라서, 본 구성에서는, 기록제어유닛 BLCU#에서, 드라이버에 해당하는 인버터를 인접하는 메모리 블록 MB의 각각에 배치되는 비트선에 대하여 공유하여 사용하는 것이 가능하게 된다.
즉, 기록전류 제어회로를 인접하는 메모리 블록 사이에서 공유가능한 구성으로 함으로써 실시예 5보다도 더욱 열선택계 회로의 회로면적을 축소할 수 있다.
또한, 본 구성에서, 기록제어유닛 BLCU#에서, 복수의 인터를 갖는 인버터군IVFUb의 구성을 나타냈지만, 인버터 IVGUb 대신에 하나의 인버터를 배치한 구성으로 하는 것도 가능하다.
(실시예 6)
본 발명의 실시예 6에서는, 또 다른 계층화된 비트선을 갖는 복수의 메모리 블록에서의 본원 발명의 적용에 대하여 설명한다.
도 23을 참조하면, 본 발명의 실시예 6에 따른 열선택계 회로는, 열방향으로 복수의 메모리 블록 MB가 배치되어 있다. 여기서는 대표적으로 메모리 블록 MB0 및 MB1이 표시되어 있다.
또한, 각 메모리 블록 MB는, 행방향으로 복수의 블록유닛 BU를 포함한다. 각 블록유닛 BU는, 일예로서 4개씩의 메모리셀 열을 가지며, 각 메모리셀 열에 대응하여 비트선이 설치된다.
메모리 블록 MB0에서, 여기서는 대표적으로 블록유닛 BU<0>와 BU<1>가 표시되어 있다. 블록유닛 BU<0>는, 4개의 메모리셀 열에 각각 대응하여 비트선 BL<0>∼BL<3>이 설치된다. 또한 마찬가지로 블록유닛 BU<1>에는 4개씩의 메모리셀 열에 각각 대응하여 비트선 BL<4>∼BL<7>가 설치된다.
또한 본 발명의 열선택계 회로는, 각 메모리 블록 MB에서의 동일 열을 구성하는 블록유닛 BU에 공유로서 설치된 2개의 데이터선 DAL, NDAL을 1쌍으로 한 데이터선쌍이 각각 설치된다.
도 23에서는 대표적으로 블록유닛 BU<0>의 동일 열을 구성하는 블록유닛에공통으로 데이터선 DAL<0>, NDAL<0>과 블록유닛 BU<1>와 동일 열을 구성하는 블록유닛에 공통으로 배치된 데이터선 DAL<1>, NDAL<1>가 대표적으로 표시되어 있다. 또, 데이터선 DAL은, 데이터선 DAL<0>, DAL<1> ···을 총괄적으로 표기한 것이다. 또한, 데이터선 NDAL은, 데이터선 NDAL<0>, NDAL<1> ···을 총괄적으로 표기한 것이다.
또한, 각 메모리 블록 MB마다 각 데이터선 DAL과 각 블록유닛 BU와의 접속을 제어하는 블록제어회로 BLCa와 데이터선 NDAL과 블록유닛 BU와의 접속을 제어하는 BLCb가 배치되어 있다.
도 23에서는 메모리 블록 MB0에 대응하여 각 데이터선 DAL과 각 블록유닛 BU와의 접속을 제어하는 블록제어회로 BLCa<0>와, 각 데이터선 NDAL과 각 블록유닛 BU와의 접속을 제어하는 블록제어회로 BLCb<0>가 표시되어 있다.
또한, 본 발명의 실시예 6에 따른 열선택계 회로에서, 각 데이터선쌍 DAL, NDAL에 대응하여 드라이버 유닛 DVU가 설치된다. 도 23에서는 데이터선쌍 DAL<0>, NDAL<0>에 대응하여 설치된 드라이버 유닛 DVU0이 대표적으로 표시되어 있다. 또한, 데이터선쌍 DAL<1>, NDAL<1>에 대응하여 설치된 드라이버 유닛 DVU1이 대표적으로 표시되어 있다. 다른 드라이버 유닛 DVU에 대해서도 동일한 구성이므로 그 설명은 반복하지 않는다.
또한, 본 발명의 실시예 6에 따른 열선택계 회로는, 상위비트의 칼럼어드레스 CAH<k:0>에 따라 선택적으로 드라이버 유닛 DVU를 활성화시키는 칼럼블록 선택신호 CBS를 생성하는 칼럼디코더(220)를 포함한다.
또한, 블록제어회로 BLCa는, 각 데이터선 DAL과 각 블록유닛 BU와의 접속을 제어하기 위한 블록제어유닛 BLTUa를 포함한다. 각 블록제어유닛 BLTUa는 동일한 구성이므로, 여기서는 대표적으로 블록유닛 BU<0>에 대응하여 설치된 블록제어유닛 BLTUa<0>에 대하여 설명한다.
블록제어유닛 BLTUa<0>는, 비트선 BL<0>∼BL<3>의 일단측과 데이터선 DAL<0>과의 접속을 각각 제어하기 위한 트랜지스터 NTa0∼NTa3을 포함한다. 트랜지스터 NTa0∼NTa3의 각각의 게이트는 열선택선 CSL<0>∼CSL0<3>과 접속되어 있다.
또한, 블록제어회로 BLCb는, 마찬가지로, 각 데이터선 NDAL과 각 블록유닛 BU와의 접속을 제어하기 위한 블록제어유닛 BLTUb를 포함한다. 각 블록제어유닛 BLTUb는 동일한 구성이므로 여기서는 대표적으로 블록유닛 BU<0>에 대응하여 설치된 블록제어유닛 BL, TUb<0>의 구성에 대하여 설명한다.
블록제어유닛 BLTUb<0>는, 비트선 BL<0>∼BL<3>의 타단측과 데이터선 NDAL<0>과의 사이의 접속을 각각 제어하기 위한 트랜지스터 NTb0∼NTb3을 포함한다. 각 트랜지스터 NTb<0>∼NTb<3>는, 각각 열선택선 CSLW0<0>∼CSLW0<3>과 각각 접속되어 있다. 다른 구성에 대해서도 동일하므로 그 설명을 반복하지 않는다.
또한, 본 발명의 실시예 6에 따른 열선택계 회로는, 각 블록제어회로 BLCa 및 BLCb에 대응하여 설치되는 디코더 DCa 및 DCb를 포함한다. 도 23에서는 대표적으로 블록제어회로 BLCa<0>에 대응하여 설치된 디코더 DCa<0>와 블록제어회로 BLCb<0>에 대응하여 설치된 디코더 DCb<0>가 대표적으로 표시되어 있다.
디코더 DCa<0>는, 하위비트의 칼럼어드레스 CAL<j:0>, 로우어드레스RA<x:0>, 라이트 인에이블 WE 및 리드신호 RD의 입력에 따라, 열선택선 CSL0<0>∼CSL0<3>을 선택적으로 활성화시킨다.
또한, 디코더 DCb<0>는, 하위비트의 칼럼어드레스 CAL<j:0>, 로우어드레스 RA<x:0>, 라이트 인에이블 WE 및 리드신호 RD의 입력에 따라 열선택선 CSLW0<0>∼CSLW0<3>을 선택적으로 활성화시킨다. 다른 디코더 DCa 및 DCb에서도 동일한 구성이므로 그 설명은 반복하지 않는다.
더욱이, 본 발명의 실시예 6에 따른 열선택계 회로는, 상위비트의 칼럼어드레스 CAH<k:0>의 입력에 따라, 각 드라이버 유닛 DVU로부터의 판독데이터를 선택적으로 전환하여 판독데이터 RDATA를 출력하는 셀렉터 SEL을 포함한다.
여기서, 드라이버 유닛 DVU의 구성에 대하여 설명한다. 여기서는 대표적으로 드라이버 유닛 DVU0의 구성에 대하여 설명한다. 드라이버 유닛 DVU0은, 데이터선 DAL<0>, NDAL<0>을 구동하는 드라이버 DRV0과, 데이터선 DAL<0>과 기준전류를 공급하는 기준비트선 REFBL과 접속되어, 데이터 판독시에 신호선의 통과전류차에 따른 판독데이터를 셀렉터 SEL에 출력하는 판독유닛 RCU0을 포함한다.
드라이버 DRV0은, 칼럼디코더(220)로부터의 칼럼블록 선택신호 CBS<0>, 기록데이터 WDT 및 라이트 인에이블 WE의 입력에 따라, 데이터선 DAL<0> 및 NDAL<0>을 전원전압(VCC) 및 접지전압(GND)의 한쪽 및 다른쪽과 각각 전기적으로 결합한다. 판독유닛 RCU0은, 라이트 인에이블 WE 및 칼럼블록 선택신호 CBS<0>에 따라 활성화되고, 데이터선 DAL<0>과 기준비트선 REFBL과의 통과전류차에 따른, 판독데이터를 셀렉터 SEL에 출력한다. 다른 드라이버 유닛에 대해서도 동일한 구성이므로 그 설명은 반복하지 않는다.
또한, 메모리 블록 MB에서는, 메모리셀 행에 대응하여 복수의 워드선(WL)이 배치되어 있다. 로우디코더(420)는, 각 메모리 블록 MB에 대응하여 각각 설치된다. 로우디코더(420)는, 로우어드레스 RA<x:0>의 입력에 따라, 워드선(WL)의 집합인 워드선군 WLP 중에서 선택적으로 1개의 워드선(WL)을 활성화시킨다.
도 24를 참조하면 본 발명의 실시예 6에 따른 드라이버 유닛 DVU에 포함되는 드라이버 DRV는, AND 회로(60)와, 인버터(61∼63)와, NAND 회로(64, 65)와, NOR 회로(66, 67)와, 정전류 공급회로(70, 71)와, 트랜지스터(80∼83)를 포함한다.
AND 회로 60은, 라이트 인에이블 WE와 칼럼블록 선택신호 CBS와의 입력에 따라, 이것들의 AND 논리연산결과를 NAND 회로(64, 65) 및 인버터(63)에 출력한다. NAND 회로(64)는, 기록데이터 WDT 및 AND 회로(60)로부터의 입력에 따라, 이것들의 NAND 논리연산결과를 트랜지스터(80)에 출력한다. 또한, NOR 회로(66)는, 인버터(62)를 개재하는 AND 회로(60)의 반전신호와 기록데이터 WDT와의 입력에 따라 그 NOR 논리연산결과를 트랜지스터(81)의 게이트에 출력한다.
NAND 회로 65는, AND 회로(60)와 인버터(61)를 통해 기록데이터 WDT의 반전신호와의 입력에 따라 그 NAND 논리연산결과를 트랜지스터(82)에 출력한다. NOR 회로 67은, 인버터 63을 통한 AND 회로 60의 반전신호와 인버터 61을 통하는 기록데이터 WDT의 반전신호와의 입력에 따라, 이것들의 NOR 논리연산결과를 트랜지스터(83)의 게이트에 출력한다.
트랜지스터 80 및 81은, 정전류원 70 및 접지전압 GND와의 사이에 직렬로 접속되어 그 접속노드는 데이터선 DAL과 전기적으로 결합되어 있다. 트랜지스터 82 및 83은, 정전류원 71 및 접지전압 GND와의 사이에 직렬로 접속되어 그 접속노드는 데이터선 NDAL과 전기적으로 결합되어 있다. 또한, 여기서는 트랜지스터 80 및 82은, 일예로서 P채널 MOS 트랜지스터로 한다. 또한, 트랜지스터 81 및 83은, 여기서는 일예로서 N채널 MOS 트랜지스터로 한다.
본 발명의 실시예 6에 따른 드라이버 DRV는, 라이트 인에이블 WE 및 칼럼블록 선택신호 CBS의 입력에 따라 활성화되고, 기록데이터 WDT의 신호에 응답하여 데이터선 DAL 및 NDAL을 정전류원 70 및 접지전압 GND 중 어느 한쪽 및 다른쪽과 각각 전기적으로 결합한다. 예를 들면 일예로서 라이트 인에이블 WE 및 칼럼블록 선택신호 CBS가 모두 「H」레벨, 기록데이터 WDT가 「H」레벨로 한다. 그렇게 하면 트랜지스터 80이 온하여, 데이터선 DAL과 정전류원 70이 전기적으로 결합된다. 한편 데이터선 NDAL은, NOR 회로 67의 출력신호에 응답하여 트랜지스터 83이 온하여, 접지전압 GND와 데이터선 NDAL이 전기적으로 결합된다. 또한 기록데이터 WDT가 「L」레벨인 것으로 한다. 그렇게 하면, 데이터선 DAL은 NOR 회로 66의 출력신호에 응답하여 트랜지스터 81이 온하여, 접지전압 GND와 데이터선 DAL이 전기적으로 결합된다. 한편 데이터선 NDAL은, NAND 회로 65의 출력신호에 응답하여 트랜지스터 82가 온하여, 정전류원 71과 데이터선 NDAL이 전기적으로 결합된다.
도 25를 참조하면, 기준비트선 REFBL을 갖는 메모리 블록 MB0의 일부영역은, 워드선 WL<0>과 비트선 BL<0>에 대응하여 설치된 메모리셀(MC)에 덧붙여, 메모리셀(MC)과 메모리셀 행을 공유하도록 배치된 기준저항부(RC)가 설치된다. 다른 메모리셀 행에서도 마찬가지로 메모리셀 행을 공유하도록 하여 기준비트선(REFBL) 및 각 워드선(WL)에 대응하여, 기준저항부(RC)가 배치된다. 기준저항부(RC)는, 액세스 트랜지스터(ATRd)와 저항소자(Rd)를 포함한다. 액세스 트랜지스터(ATRd) 및 저항소자(Rd)는, 기준비트선(REFBL)과 접지전압(GND)과의 사이에 직렬로 접속되어 있다.
예를 들면, 데이터 판독시에 있어서, 비트선 BL<0> 및 워드선 WL<0>에 대응하는 메모리셀(MC)이 선택된 경우에 대하여 생각한다. 로우어드레스 RA에 따라 워드선 WL<0>이 선택된 경우, 동일한 메모리셀 행을 구성하는 기준비트선 REFBL에 대응하는 기준저항부 RC에도 동일하게 액세스된다. 기준저항부 RC의 액세스 트랜지스터 ATRd는 온하고, 이것에 응답하여 판독유닛 RDU와 저항소자 Rd와의 사이에 전류경로가 형성되고, 기준비트선 REFBL을 통해 기준전류가 공급된다. 또한, 저항소자 Rd는, 전류경로가 형성된 경우에 기준비트선에 기준전류를 공급하는 바와 같은 저항값으로 미리 설정되어 있다. 구체적으로는, 저항소자 Rd의 저항값은, 도 33에서 설명한 터널자기 저항소자(TMR)의 최대치 Rmax 및 최소값 Rmin의 중간값으로 설정된다. 이것에 따라 메모리셀의 기억데이터 "1"에 대응하는 데이터 판독전류와 기억데이터 "0"에 대응하는 데이터 판독전류의 중간전류가 된다.
도 26의 타이밍 차트도를 사용하여, 본 발명의 실시예 6에 따른 열선택계 회로의 동작에 대하여 설명한다.
일예로서, 메모리 블록 MB0의 비트선 BL<0>에 데이터 기록을 실행하는 경우에 대하여 설명한다.
데이터 기록시에 칼럼어드레스 CA가 로우디코더(220)에 입력된다. 로우디코더(220)는, 상위비트의 칼럼어드레스 CAH에 응답하여 시간 T1에 칼럼블록 선택신호 CBS를 선택적으로 활성화시킨다. 여기서는, 칼럼블록 선택신호 CBS<0>가 「H」레벨로 된다. 또한, 데이터 기록시이기 때문에 라이트 인에이블 WE가 「H」레벨로 설정되고, 드라이버 유닛 DVU가 활성화된다. 여기서는, 칼럼블록 선택신호 CBS<0> 및 라이트 인에이블 WE에 응답하여 드라이버 유닛 DVU0이 활성화된다. 드라이버 유닛 DVU0은, 기록데이터 WDT에 따라, 데이터선 DAL<0>, NDAL<0>의 한쪽을 전류원과 접속하여 다른쪽을 접지전압 GND와 전기적으로 결합한다. 예를 들면 일예로서 기록데이터 WDT가 「H」레벨이라고 한다. 그렇게 하면, 이것에 따라 드라이버 유닛 DBU0은, 데이터선 DAL<0>과 정전류원 70을 전기적으로 결합하여, 데이터선 NDAL<0>과 접지전압 GND를 전기적으로 결합한다.
한편, 로우어드레스 RA<x:0>에 따라, 선택메모리 블록 MB에 대응하는 디코더 DCa 및 DCb가 선택된다. 여기서는, 로우어드레스 RA에 따라 메모리 블록 MB0에 대응하는 디코더 DCa<0> 및 DCb<0>이 선택된다. 이 선택과 함께 디코더 DCa<0>는, 하위비트의 칼럼어드레스 CAL<j:0>에 응답하여, 열선택선 CSL 중 1개를 선택적으로 활성화시킨다. 여기서는, 디코더 DCa<0>는, 열선택선 CSL0<0>∼CSL0<3> 중 열선택선 CSL<0>을 활성화시킨다. 이것에 응답하여 블록제어유닛 BLTUa<0>에서, 트랜지스터 NTa0이 온하고, 데이터선 DAL<0>과 비트선 BL<0>의 일단측이 전기적으로 결합된다.
또한, 디코더 DCb<0>는, 하위비트의 칼럼어드레스 CAL<j:0>에 응답하여, 열선택선 CSLW 중 1개를 선택적으로 활성화시킨다. 여기서는, 디코더 DCb<0>는, 열선택선 CSLW0<0>∼CSLW<3> 중 열선택선 CSLW<0>을 활성화시킨다. 이것에 응답하여 블록제어유닛 BLTUb<0>의 트랜지스터 NTb<0>가 온하고, 데이터선 NDAL<0>과 비트선 BL<0>의 타단측이 전기적으로 결합된다.
이것에 의해, 데이터선 DAL<0>∼트랜지스터 NTa0∼트랜지스터 NTb0∼데이터선 NDAL<0>의 경로로 데이터 기록전류가 공급되어, 데이터 기록이 실행된다.
다음에 일예로서, 메모리 블록 MB0의 비트선 BL<0>에 대응하는 메모리셀에 대하여 데이터 판독을 실행하는 경우에 대하여 설명한다.
데이터 판독시에 칼럼어드레스 CA가 로우디코더(220)에 입력된다. 로우디코더(220)는, 상위비트의 칼럼어드레스 CAH에 응답하여 시간 T2에 칼럼블록 선택신호 CBS를 선택적으로 활성화시킨다. 여기서는, 칼럼블록 선택신호 CBS<0>가 「H」레벨로 된다. 또한, 데이터 판독시이므로 리드신호 RD는 「H」레벨로 되어, 판독유닛 RCU가 활성화된다. 한편, 라이트 인에이블 WE는, 데이터 판독시에 있어서 「L」레벨로 설정되어 있으므로 드라이버 유닛 DVU는, 비활성화상태이다. 여기서는, 칼럼블록 선택신호 CBS<0> 및 리드신호 RD에 응답하여 판독유닛 RCU 0이 활성화되어, 데이터 판독전류와 기준전류와의 통과전류차에 따른 판독데이터를 출력한다.
한편, 로우어드레스 RA<x:0>에 따라, 선택메모리 블록 MB에 대응하는 디코더 DCa가 선택된다. 여기서는, 로우어드레스 RA에 따라 메모리 블록 MB0에 대응하는 디코더 DCa<0>가 선택된다. 이 선택과 함께 디코더 DCa<0>는, 하위비트의 칼럼어드레스 CAL<j:0>에 응답하여, 열선택선 CSL 중 1개를 선택적으로 활성화시킨다. 여기서는, 디코더 DCa<0>는, 열선택선 CSL0<0>∼CSL0<3> 중 열선택선 CSL<0>을 활성화시킨다. 이것에 응답하여 블록제어유닛 BLTUa<0>에서, 트랜지스터 NTa0이 온한다. 이것에 따라, 데이터선 DAL<0>과, 비트선 BL<0>의 일단측과가 전기적으로 결합된다. 한편, 디코더 DCb<0>는, 리드신호 RD의 입력을 받지 않기 때문에, 비활성상태이며, 열선택동작을 실행하지 않는다. 이것에 따라, 디코더 DCb<0>의 열선택에 의해 활성화되는 열선택선 CSLW<0>∼CSLW<3>은 모두 비활성상태이다.
또한 시간 T2에서, 로우어드레스 RA<x:0>의 입력에 응답하여 로우디코더(420)이 워드선군 WLP 중에서 1개의 워드선을 선택한다. 여기서는, 워드선 WL<0>이 활성화된 것으로 한다. 그렇다면 비트선 BL<0> 및 워드선 WL<0>에 대응하는 메모리셀(MC)이 선택된다. 이것에 의해, 데이터선 DAL<0>을 통해 메모리셀(MC)과 판독유닛 RCU0과의 사이에 전류경로가 형성되어, 데이터 판독전류가 판독유닛 RCU0으로부터 공급된다.
또한, 전술한 바와 같이 로우어드레스 RA에 따라 워드선 WL<0>이 선택된 경우, 동일한 메모리셀 행을 구성하는 기준비트선 REFBL에 대응하는 기준저항부 RMC에도 동일하게 액세스되고, 기준비트선 REFBL을 통해 기준전류가 공급된다.
이것에 따라, 판독유닛 RCU0은, 데이터선 DAL<0>을 통해 선택메모리셀을 흐르는 데이터 판독전류 및 기준비트선 REFBL을 흐르는 기준전류의 전류차에 따라, 판독데이터 RDATA를 셀렉터 SEL에 출력한다. 이것에 의해, 선택메모리셀에 기억된 데이터의 데이터 판독이 실행된다.
셀렉터 SEL은, 상위비트의 칼럼어드레스 CAH에 의한 선택결과를 반영하여 판독유닛 RCU0에서 받은 판독데이터 RDATA를 외부에 출력한다.
본 발명의 실시예 6에 따른 열선택계 회로의 구성에 의해 각 비트선에 공유한 데이터선을 사용함으로써, 각 비트선마다 대응하여 데이터 기록전류를 공급하는 드라이버를 설치할 필요가 없어지므로 드라이버 회로대역의 면적을 감소시킬 수 있다. 또한, 데이터 판독시에 있어서, 동일한 블록유닛를 구성하는 각 비트선에 공유한 데이터선을 사용하여 데이터 판독전류를 공급할 수 있으므로 신호선의 갯수를 삭감하여, 회로의 부품수 및 비트선 회로대역의 면적을 감소하는 것이 가능하다.
(실시예 6의 변형예 1)
도 27은, 본 발명의 실시예 6의 변형예 1에 따른 열선택계 회로의 회로구성도이다.
도 27을 참조하면, 본 발명의 실시예 6의 변형예 1에 따른 열선택계 회로는,
도 23에 나타내는 열선택계 회로와 비교하여, 각 메모리 블록 MB마다 메모리 블록 DMB를 배치한 점과, 기준비트선 REFBL을 제거함과 동시에 판독유닛 RCU를 데이터선 DAL 및 NDAL과 접속한 점과, 디코더 DCb와 치환하여 디코더 DC#b를 설치한 점과, 로우디코더 420과 치환하여 로우디코더 430을 설치한 점이 다르다. 그 밖의 점은 동일한 구성이므로 그 설명은 반복하지 않는다. 도 27에서는, 대표적으로 메모리 블록 MB0에 대응하여 설치된 메모리 블록 DMB0이 표시되어 있다. 또한, 디코더 DCb<0> 및 DCb<1>과 치환하여 디코더 DC#b<0> 및 DC#b<1>이 표시되어 있다.
메모리 블록 DMB는, 행렬형으로 배치된 기준메모리셀을 갖는다. 또한, 메모리 블록 DMB는, 메모리셀 행에 대응하여 워드선 RWL을 포함한다. 로우디코더(420)는, 데이터 판독시에 있어서 로우어드레스 RA에 따라 워드선군 WLP 중에서 1개를 선택하여, 칼럼어드레스 CA에 따라 워드선군 RWLP 중에서 1개를 선택하여 선택적으로 각각 활성화시킨다.
도 28은, 메모리 블록 MB0 및 메모리 블록 DMB0의 일부영역을 나타내는 도면이다.
도 28을 참조하면 메모리 블록 MB0은, 비트선 BL<0>, BL<1>과, 워드선 WL<0>, WL<1>을 포함한다. 메모리셀 행에 대응하여 비트선, BL<0> 및 BL<1>이 배치되어 있다. 또한 메모리셀 행에 대응하여 워드선 WL<0> 및 WL<1>이 배치되어 있다. 메모리 블록 DMB0은, 메모리 블록 MB0의 메모리셀 열을 공유하도록 기준메모리셀 RMC가 배치되어 있다.
여기서는, 대표적으로 비트선 BL<0>에 대응하여 설치된 기준메모리셀 RMCa가 표시되어 있다. 또한 비트선 BL<1>에 대응하여 설치된 기준메모리셀 RMCb가 표시되어 있다. 짝수열의 비트선 BL<0> 등에 배치된 기준메모리셀 RMCa는, 워드선 RWL<0>과 전기적으로 결합된다. 또한, 홀수열의 비트선 BL<1> 등에 배치된 기준메모리셀 RMCb는, 워드선 RWL<1>과 전기적으로 결합된다. 즉, 비트선(BL)의 짝수열번째에 대응하는 기준메모리셀 RMC는, 워드선 RWL<0>과 전기적으로 결합되고, 비트선(BL)의 홀수열번째에 대응하는 기준메모리셀 RMC는, 워드선 RWL<1>과 전기적으로 결합된다. 다른 구성에 대해서도 동일하므로 그 설명은 반복하지 않는다.
도 29의 타이밍 차트도를 사용하여 본 발명의 실시예 6의 변형예 1에 따른열선택계 회로의 동작에 대하여 설명한다.
일예로서 메모리 블록 MB0의 비트선 BL<0>에 데이터 기록을 실행하는 경우에 대하여 설명한다.
데이터 기록에 대해서는 상술한 실시예 6과 동일하므로 그 설명은 반복하지 않는다.
다음에 일예로서, 메모리 블록 MB0의 비트선 BL<0>에 대응하는 메모리셀에 대하여 데이터 판독을 실행하는 경우에 대하여 설명한다.
데이터 판독시에 칼럼어드레스 CA가 로우디코더(220)에 입력된다. 로우디코더(220)는, 상위비트의 칼럼어드레스 CAH에 응답하여 시간 T2에 칼럼블록 선택신호 CBS를 선택적으로 활성화시킨다. 여기서는, 칼럼블록 선택신호 CBS<0>가 「H」레벨로 된다. 또한, 데이터 판독시이므로 리드신호 RD는「H」레벨로 되어, 판독유닛 RCU가 활성화된다. 한편, 라이트 인에이블 WE는, 데이터 판독시에 있어서「L」레벨로 설정되어 있으므로 드라이버 유닛 DVU는, 비활성화상태이다. 여기서는, 칼럼블록 선택신호 CBS<0> 및 리드신호 RD에 응답하여 판독유닛 RCU0이 활성화되어, 데이터 판독전류와 기준전류와의 통과전류차에 따른 판독데이터를 출력한다.
한편, 로우어드레스 RA<x:0>에 따라, 선택메모리 블록 MB에 대응하는 디코더 DCa 및 DCb가 선택된다. 여기서는, 로우어드레스 RA에 따라 메모리 블록 MB0에 대응하는 디코더 DCa<0> 및 DC#b<0>이 선택된다. 이 선택과 함께 디코더 DCa<0>는, 하위비트의 칼럼어드레스 CAL<j:0>에 응답하여, 열선택선 CSL 중 1개를 선택적으로 활성화시킨다. 여기서는, 디코더 DCa<0>는, 열선택선 CSL0<0>∼CSL0<3> 중 열선택선 CSL0<0>을 활성화시킨다. 이것에 응답하여 블록제어유닛 BLTUa<0>에서, 트랜지스터 NTa0이 온하여, 데이터선 DAL<0>과 비트선 BL<0>의 일단측이 전기적으로 결합된다.
한편, 디코더 DC#b<0>는, 리드신호 RD의 입력을 받아 동작한다. 여기서, 데이터 판독시에 있어서, 디코더 DC#b<0>는, 데이터 기록시와는 다른 열선택동작을 실행한다. 구체적으로는, 데이터 기록시에 짝수열의 비트선에 대응하는 열선택선 CSLW를 활성화하는 경우에는, 데이터 판독시에 홀수열의 비트선을 선택한다. 예를 들면, 디코더 DCb<0>는, 하위비트의 칼럼어드레스 CAL<j:0>에 따라 데이터 기록시에 열선택선 CSLW0<0>을 활성화시키는 경우에는, 데이터 판독시에는 일예로서 홀수열의 비트선에 대응하는 열선택선 CSLW0<1>을 활성화시킨다. 이것에 따라, 비트선 BL<1>의 타단측과 데이터선 NDAL<0>가 전기적으로 결합된다.
또한 시간 T2에서, 로우어드레스 RA<x:0>의 입력에 응답하여 로우디코더(420)가 워드선군 WLP의 중에서 1개의 워드선(WL)을 선택하여, 칼럼어드레스 CAL<j:0>에 따라 워드선군 DWLP 중에서 1개의 워드선 DWL을 각각 선택한다. 여기서는, 워드선 WL<0> 및 워드선 RWL<1>이 활성화되는 것으로 한다.
이것에 따라, 비트선 BL<0> 및 워드선 WL<0>에 대응하는 메모리셀(MC)이 선택된다. 이것에 의해, 데이터선 DAL<0>을 통해 메모리셀 MC와 판독유닛 RCU0과의 사이에 전류경로가 형성되고, 데이터 판독전류가 판독유닛 RCU0으로부터 공급된다.
또한, 비트선 BL<1> 및 워드선 RWL<1>에 대응하는 기준메모리셀 RMCb가 선택된다. 이것에 의해, 데이터선 NDAL<0>을 통해 기준메모리셀 DMCb와 판독유닛 RCU0과의 사이에 전류경로가 형성되고, 기준전류가 판독유닛 RCU0으로부터 공급된다.
이것에 따라, 판독유닛 RCU0은, 데이터선 DAL<0>을 통해 선택메모리셀에 흐르는 데이터 판독전류 및 데이터선 NDAL<0>을 통해 기준메모리셀에 흐르는 기준전류의 전류차에 따라, 판독데이터 RDATA를 셀렉터 SEL에 출력한다. 즉, 선택메모리셀에 기억된 데이터의 데이터 판독이 실행된다.
셀렉터 SEL은, 판독유닛 RCU0에서의 판독데이터 RDATA를 받아 외부에 출력한다.
본 발명의 열선택계 회로의 구성에 의해 각 비트선에 공유의 데이터선을 사용함으로써, 각 비트선마다 대응하여 데이터 기록전류를 공급하는 드라이버를 설치할 필요는 없고 드라이버 회로대역의 면적을 감소시킬 수 있다. 또한, 데이터 판독시에 있어서, 각 비트선에 공유의 데이터선을 사용하여 데이터 판독전류를 공급할 수 있으므로 신호선의 갯수를 삭감하여, 회로의 부품수 및 비트선 회로대역의 면적을 감소하는 것이 가능하다.
또한, 기준비트선 REFBL을 삭제할 수 있으므로 실시예 6보다도 더 부품수를 삭감할 수 있다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 기재의 박막자성체 기억장치는, 각 기록제어회로에서 각 비트선(BL)의 일단측 및 타단측에 각각 대응하여 열선택결과에 따라 온/오프하는 1개씩의 트랜지스터 게이트를 배치한 것만으로도 된다. 따라서, 기록제어회로의 부품수를 대폭 삭감할 수 있으므로 기록제어회로의 면적을 축소할 수 있다.
본 발명에 기재의 박막자성체 기억장치는, 제1 및 제2 드라이버는, 복수의 제1 및 제2 드라이버 유닛으로 구성되어, 각각 제1 및 제2 드라이버와 동등한 전류공급력이 있으면 되므로, 복수의 드라이버를 소형화하여 효율적으로 배치할 수 있다. 따라서, 더욱 기록제어회로의 회로면적을 소형화할 수 있다.
본 발명에 기재의의 박막자성체 기억장치는, 각 메모리 블록마다 제1 및 제2 기록제어회로를 설치하여 각 메모리 블록에 있어서, 데이터 기록을 실행할 수 있다. 따라서, 대용량화되어 메모리 블록이 분할된 구성에서도 기록제어회로를 소형화할 수 있고, 전체로서 기록제어회로의 면적을 축소할 수 있다.
본 발명에 기재의 박막자성체 기억장치는, 2개의 메모리 블록 사이에 배치된 기록제어회로를 메모리 블록 사이에서 공유하여 사용할 수 있다. 대용량화되어 메모리 블록이 분할된 구성에서, 전체로서 기록제어회로의 면적을 더욱 축소할 수 있다.
본 발명에 기재의 박막자성체 기억장치는, 메모리 어레이를 복수의 블록유닛으로 분할하고, 복수의 블록유닛에 각각 대응하여 기록제어유닛이 설치된다. 각 기록제어유닛에서, 각 비트선(BL)의 일단측 및 타단측에 각각 대응하여 열선택결과에따라 온/오프하는 제1 및 제2 트랜지스터를 설치함으로써, 선택비트선에 데이터 기록전류를 공급할 수 있다. 따라서, 계층비트선의 구성에서, 기록제어유닛에 포함되는 트랜지스터 게이트의 제어에 의해 실행할 수 있으므로, 기록제어회로의 부품수를 대폭 삭감하여, 기록제어회로의 면적을 축소할 수 있다.
본 발명에 기재의 박막자성체 기억장치는, 복수의 메모리 블록으로 분할된 경우에서, 메모리 블록마다 기록제어회로를 배치하고, 각 메모리 블록에 있어서, 데이터 기록을 실행할 수 있다. 따라서, 대용량화되어 메모리 블록이 분할된 구성에서도 기록제어회로를 소형화할 수 있고, 전체로서 기록제어회로의 면적을 축소할 수 있다.
본 발명에 기재의 박막자성체 기억장치는, 2개의 메모리 블록 사이에 배치된 기록제어회로를 2개의 메모리 블록에 있어서 공유하여 사용할 수 있다. 따라서, 대용량화되어 메모리 블록이 분할된 구성에 있어서, 각 메모리 블록과 교대로 배치되는 각 기록제어회로를 전체로서 축소하여, 기록제어회로의 회로대역의 면적을 축소할 수 있다.
본 발명에 기재의 박막자성체 기억장치는, 메모리 어레이를 복수의 블록유닛으로 분할하고, 각 블록유닛에 각각 대응하여 접속제어회로가 설치된다. 각 접속제어회로는, 대응하는 데이터선쌍과 각 블록유닛에 포함되는 각 비트선과의 접속을 제어한다. 즉, 각 접속제어회로에, 각 비트선(BL)의 일단측 및 타단측에 각각 대응하여 열선택결과에 따라 온/오프하는 스위치회로를 설치한다. 이것에 따라, 선택비트선에 데이터 기록전류를 공급할 수 있다. 따라서, 데이터 기록동작을 계층비트선의 구성에서, 각 접속제어회로에 포함되는 트랜지스터의 제어에 의해 실행할 수 있으므로, 기록계 회로의 부품수를 대폭 삭감하여, 기록계 회로의 면적을 축소할 수 있다.
본 발명에 기재의 박막자성체 기억장치는, 데이터 판독시에 있어서, 각 접속제어회로에 설치되고, 각 비트선(BL)의 일단측 및 타단측에 각각 대응하여 열선택결과에 따라 온/오프하는 스위치회로를 선택함으로써, 선택비트선에 데이터 판독전류를 공급할 수 있다. 따라서, 데이터 판독동작을 계층비트선의 구성에 있어서, 각 접속제어회로에 포함되는 트랜지스터의 제어에 의해 실행할 수 있으므로, 판독계 회로의 부품수를 대폭 삭감하여, 판독계 회로의 면적을 축소할 수 있다.

Claims (3)

  1. 각각이 행렬형의 자기적으로 기록된 데이터를 기억하는 복수의 메모리셀을 가지며, 서로 메모리셀 열을 공유하는 제1번째로부터 제N번째까지의 N개(N:2이상의 자연수)의 메모리 블록과,
    복수의 메모리셀 열에 각각 대응하여 설치되고, 상기 N개의 메모리 블록에 의해 공유되는 복수의 비트선과,
    각 상기 메모리 블록에 대하여 행방향으로 인접하는 영역을 사용하여 각 상기 메모리 블록과 교대로 배치되는 제1번째로부터 제(N+1)번째의 (N+1)개의 기록제어회로를 구비하고,
    각 상기 기록제어회로는, 상기 복수의 비트선과 접속되고, 상기 데이터 기록시에 선택비트선에 기록데이터의 레벨에 따른 데이터 기록전류를 공급하며,
    제I번째(I:1∼N까지의 자연수)의 메모리 블록이 선택된 경우에서, 제1번째로부터 제I번째까지의 기록제어회로의 각각은, 상기 복수의 비트선 중 상기 선택비트선과 제1 및 제2 전압의 상기 기록데이터에 따른 한쪽을 전기적으로 접속하고, 제(I+1)번째로부터 제(N+1)번째까지의 기록제어회로의 각각은, 상기 복수의 비트선 중 상기 선택비트선과 상기 제1 및 제2 전압의 상기 기록데이터에 따른 다른쪽을 전기적으로 접속한 것을 특징으로 하는 박막자성체 기억장치.
  2. 각각이 자기적으로 기록된 데이터를 기억하는 복수의 메모리셀이 행렬형으로 배치된 메모리 어레이와,
    복수의 메모리셀 열에 각각 대응하여 설치되는 복수의 비트선과,
    상기 메모리 어레이의 양측에 각각 배치되고, 데이터 기록시에 상기 복수의 비트선 중 선택된 선택비트선에 데이터 기록전류를 공급하기 위한 제1 및 제2 기록제어회로를 구비하고,
    상기 메모리 어레이는, 행방향으로 복수의 블록유닛으로 분할되며,
    상기 복수의 블록유닛에 각각 대응하여 설치되는 복수의 제1 및 제2 데이터선과,
    상기 데이터 기록시에, 상기 복수의 제1 및 제2 데이터선 중 선택블록유닛에 대응하는 제1 및 제2 데이터선에 대하여 상기 기록데이터에 따른 상보의 제1 및 제2 데이터 신호를 각각 전달하는 제1 어드레스 디코더를 더 구비하고,
    상기 제1 기록제어회로는, 상기 복수의 블록유닛에 각각 대응하여 설치되는 복수의 제1 기록제어유닛을 포함하며,
    상기 제2 기록제어회로는, 상기 복수의 블록유닛에 각각 대응하여 설치되는 복수의 제2 기록제어유닛을 포함하고,
    각 상기 제1 기록제어유닛은,
    상기 데이터 기록시에, 대응하는 제1 데이터선에 전달된 상기 제1 데이터 신호에 따라 각 상기 제1 기록제어유닛마다 설치된 제1 공유노드와 상기 제1 및 제2 전압의 한쪽을 전기적으로 접속하는 제1 드라이버와,
    각각이 상기 제1 공유노드와 대응하는 블록유닛 중 비트선군 각각과의 사이의 접속을 제어하는 복수의 제1 스위치를 가지며,
    각 상기 제2 기록제어유닛은,
    상기 데이터 기록시에, 대응하는 제2 데이터선에 전달된 상기 제2 데이터 신호에 따라 각 상기 제2 기록제어유닛마다 설치된 제2 공유노드와 상기 제1 및 제2 전압의 다른쪽을 전기적으로 접속하는 제2 드라이버와,
    각각이 상기 제2 공유노드와 대응하는 블록유닛 중 상기 비트선군 각각과의 사이의 접속을 제어하기 위한 복수의 제2 스위치회로를 갖고,
    열선택결과에 따라 상기 복수의 제1 및 제2 스위치회로를 선택적으로 온하기 위한 제2 어드레스 디코더를 더 구비한 것을 특징으로 하는 박막자성체 기억장치.
  3. 각각이 자기적으로 기록된 데이터를 기억하는 복수의 메모리셀이 행렬형으로 배치된 메모리 어레이를 구비하고,
    상기 메모리 어레이는, 복수의 메모리셀 열에 각각 대응하여 설치되는 복수의 비트선을 포함하며,
    상기 메모리 어레이는, 행방향으로 복수의 블록유닛으로 분할되고,
    상기 복수의 블록유닛에 각각 대응하여 설치되는 복수의 데이터선쌍과,
    상기 복수의 데이터선쌍에 각각 대응하여 설치되고, 데이터 기록시에 열선택결과에 따라 선택적으로 대응하는 데이터선쌍에 대하여 데이터 기록전류를 공급하는 복수의 드라이버 유닛과,
    각 상기 데이터선쌍마다 설치되는 제1 접속제어회로와 제2 접속제어회로를 더 구비하고,
    각 상기 데이터선쌍은 제1 및 제2 데이터선을 포함하고,
    상기 제1 접속제어회로는, 각각이, 상기 대응하는 블록유닛중에 포함되는 각 비트선의 일단측과 대응하는 제1 데이터선과의 사이의 접속을 제어하기 위한 복수의 제1 스위치회로를 포함하며,
    상기 제2 접속제어회로는, 각각이, 상기 대응하는 블록유닛중에 포함되는 각 비트선의 타단측과 대응하는 제2 데이터선과의 사이의 접속을 제어하기 위한 복수의 제2 스위치회로를 포함하고,
    상기 열선택결과에 따라, 상기 복수의 제1 및 제2 스위치회로를 선택적으로 온하기 위한 어드레스 디코더를 더 구비한 것을 특징으로 하는 박막자성체 기억장치.
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