TW201443913A - 非揮發性隨機存取記憶體 - Google Patents

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Yutaka Shirai
Naoki Shimizu
Kenji Tsuchida
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Ji-Hyae Bae
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Yutaka Shirai
Naoki Shimizu
Kenji Tsuchida
Yoji Watanabe
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Yong-Ho Kim
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Abstract

根據一項實施例，一種記憶體包含：一記憶體胞陣列，其具有庫，各庫包含列；一第一字線，其對應於該等列而提供；一位址鎖存電路，其鎖存一第一列位址信號；一列解碼器，其啟動該等第一字線之一者；及一控制電路，該控制電路經組態以：當載入一第一命令時，執行基於一庫位址信號而啟動該等庫之一者之一第一操作，及在該位址鎖存電路中鎖存該第一列位址信號之一第二操作；及當載入該第一命令後載入一第二命令時執行藉由該列解碼器基於一第二列位址信號及在該位址鎖存電路中鎖存之該第一列位址信號而啟動該等第一字線之一者之一第三操作。

Description

非揮發性隨機存取記憶體
本文所描述之實施例大體上關於一種非揮發性隨機存取記憶體。
已研究及開發非揮發性隨機存取記憶體(諸如，磁隨機存取記憶體)作為用於替代揮發性記憶體(諸如，DRAM及SRAM)之記憶體。
為了減少開發成本及執行順暢替代，期望藉由使用與DRAM及SRAM之規格相同之規格操作非揮發性隨機存取記憶體。藉由使用非揮發性隨機存取記憶體，藉由(例如)增加形成一記憶體胞陣列之庫之數目及最小化此等庫中待啟動庫之數目以達成低功率消耗及長閉運算(normally-off computing)亦係可能的。
然而，若形成記憶體胞陣列之庫之數目增加，則用於選擇此等庫之各者之一位址之位元之數目亦增加。為了達成與如上文所描述之多功能DRAM及SRAM之規格相同之規格，必需建構一系統，在該系統中，甚至當一位址之位元之數目增加時，接針之數目不增加且操作速度不減小。
10‧‧‧非揮發性隨機存取記憶體
11‧‧‧記憶體核心
12‧‧‧周邊電路
13‧‧‧介面
14‧‧‧主機
21‧‧‧記憶體胞陣列
22‧‧‧列解碼器
23‧‧‧行解碼器
24‧‧‧命令及位址鎖存電路
25‧‧‧資料鎖存電路/控制電路
26‧‧‧控制電路/位址鎖存電路
27‧‧‧位址鎖存電路/資料鎖存電路
28‧‧‧時脈產生器
30-0‧‧‧主列解碼器
30-1‧‧‧主列解碼器
30-2‧‧‧主列解碼器
30-3‧‧‧主列解碼器
31-0‧‧‧子列解碼器
31-1‧‧‧子列解碼器
31-2‧‧‧子列解碼器
31-3‧‧‧子列解碼器
32A‧‧‧子陣列
32B‧‧‧子陣列
33‧‧‧NAND電路
34‧‧‧驅動器單元
35a‧‧‧p通道場效電晶體
35b‧‧‧n通道場效電晶體
36‧‧‧AND電路
37‧‧‧n通道場效電晶體
AB‧‧‧旗標
AC[z：0]‧‧‧行位址信號
Act‧‧‧作用命令
AR[y：0]‧‧‧列位址信號
B0‧‧‧庫
B1‧‧‧庫
B2‧‧‧庫
B3‧‧‧庫
BA0‧‧‧庫位址信號
BA1‧‧‧庫位址信號
BA2‧‧‧庫位址信號
BA[x：0]‧‧‧庫位址信號
Bank B0‧‧‧庫
Bank B1‧‧‧庫
Bank Bk‧‧‧庫
bCS‧‧‧晶片選擇信號
BL0‧‧‧位元線
BL1‧‧‧位元線
BLj-1‧‧‧位元線/奇數位元線
BLj-2‧‧‧偶數位元線
C1‧‧‧第一時脈循環/行位址信號
C2‧‧‧第二時脈循環/行位址信號
C3‧‧‧第三時脈循環/行位址信號
C4‧‧‧行位址信號
C5‧‧‧行位址信號
C6‧‧‧行位址信號
C7‧‧‧行位址信號
C_A‧‧‧行位址信號/行位址信號之一部分
CA0‧‧‧命令及位址終端
CA1‧‧‧命令及位址終端
CA2‧‧‧命令及位址終端
CA3‧‧‧命令及位址終端
CA4‧‧‧命令及位址終端
CA5‧‧‧命令及位址終端
CA6‧‧‧命令及位址終端
CA7‧‧‧命令及位址終端
CA8‧‧‧命令及位址終端
CA9‧‧‧命令及位址終端
CA[n：0]‧‧‧命令及位址信號
C_B‧‧‧行位址信號/行位址信號之另一部分
CK‧‧‧時脈信號
CKE‧‧‧時脈啟用信號
CLK‧‧‧內部時脈信號
CMD‧‧‧命令信號
CNT‧‧‧控制信號
DIN[m：0]‧‧‧寫入資料
DOUT[m：0]‧‧‧讀取資料
H‧‧‧庫預先充電命令/預先作用命令/第一列位址信號
L‧‧‧庫預先充電命令/預先作用命令
MC‧‧‧記憶體胞
MTJ‧‧‧磁阻元件
MWL0‧‧‧主字線
MWL1‧‧‧主字線
MWL2‧‧‧主字線
MWL3‧‧‧主字線
PCG‧‧‧庫預先充電命令
R0‧‧‧第二列位址信號組/位元
R1‧‧‧第二列位址信號組/位元
R2‧‧‧第二列位址信號組/位元
R3‧‧‧第二列位址信號組/位元
R4‧‧‧第二列位址信號組/位元
R5‧‧‧第二列位址信號組/位元
R6‧‧‧第二列位址信號組/位元
R7‧‧‧第二列位址信號組/位元
R8‧‧‧第二列位址信號組/位元
R9‧‧‧第二列位址信號組/位元
R10‧‧‧第二列位址信號組/位元
R11‧‧‧第二列位址信號組/位元
R12‧‧‧第二列位址信號組/位元
R13‧‧‧第二列位址信號組/位元
R14‧‧‧上位元/第一列位址信號
R15‧‧‧上位元/第一列位址信號/位元
R16‧‧‧上位元/第一列位址信號/位元
R17‧‧‧上位元/第一列位址信號/位元
R_A‧‧‧列位址信號/第一列位址信號/第一列位址信號之一部分
R_B‧‧‧列位址信號/第一列位址信號/第一列位址信號之另一部分/第二列位址信號之一部分/第二列位址信號
R_C‧‧‧列位址信號/第二列位址信號/第二列位址信號之一部分/第二列位址信號之另一部分/第二列位址信號
R_D‧‧‧列位址信號/第二列位址信號/第二列位址信號之另一部分
R/W‧‧‧讀取/寫入命令
R/W&AP‧‧‧具有自動預先充電命令(第一命令)之一讀取/寫入
S/A‧‧‧感測放大器
SWL00‧‧‧子字線
SWL01‧‧‧子字線
SWL02‧‧‧子字線
SWL03‧‧‧子字線
SWL0t‧‧‧子字線
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
t5‧‧‧時間
t6‧‧‧時間
Tr‧‧‧選擇電晶體
WL0‧‧‧字線
WLi-1‧‧‧字線
X‧‧‧區域
Φ1‧‧‧第一列位址信號
Φ20‧‧‧第二列位址信號組
Φ21‧‧‧第二列位址信號組
Φ22‧‧‧第二列位址信號組
Φ23‧‧‧第二列位址信號組
Φ24‧‧‧第二列位址信號組
Φ25‧‧‧第二列位址信號組
Φ26‧‧‧第二列位址信號組
Φ27‧‧‧第二列位址信號組
↑‧‧‧內部時脈信號之一個時脈循環之高邊
↓‧‧‧內部時脈信號之一個時脈循環之低邊
圖1係展示一非揮發性隨機存取記憶體之一圖；圖2係展示一介面之規格之一圖；圖3係展示一記憶體核心及周邊電路之一圖；圖4係展示一記憶體胞陣列之一圖； 圖5係展示第一實施例之一時序圖；圖6係展示第二實施例之一時序圖；圖7、圖8、圖9、圖10、圖11及圖12係展示第二實施例之命令及位址之載入之實例之圖；圖13係展示第三實施例之一時序圖；圖14係展示第四實施例之一時序圖；圖15、圖16及圖17係展示第四實施例之命令及位址之載入之實例之圖；圖18及圖19係展示一階層式字線結構之圖；圖20係展示第二實施例之主/子字線之啟動時序之一變動之一圖；及圖21係展示第四實施例之主/子字線之啟動時序之一變動之一圖。
一般而言，根據一項實施例，一種非揮發性隨機存取記憶體包括：一記憶體胞陣列，其具有庫，各庫包含列；一第一字線，其對應於列而提供；一位址鎖存電路，其鎖存一第一列位址信號；一列解碼器，其啟動第一字線之一者；及一控制電路，該控制電路經組態以：當載入一第一命令時執行基於一庫位址信號而啟動庫之一者之一第一操作，及在位址鎖存電路中鎖存第一列位址信號之一第二操作；及當載入第一命令後載入一第二命令時執行藉由列解碼器基於在位址鎖存電路中鎖存之一第二列位址信號及第一列位址信號而啟動第一字線之一者之一第三操作。
[非揮發性隨機存取記憶體]
圖1展示一非揮發性隨機存取記憶體。
一非揮發性隨機存取記憶體10包含一記憶體核心11、周邊電路12 及介面13。
記憶體核心11包含用於儲存資料之複數個磁阻元件(記憶體胞)。周邊電路12執行針對記憶體核心11之資料讀取/寫入。
介面13接收用於讀取/寫入之控制信號CNT、用於控制讀取/寫入之操作時序之一時脈信號CK，及用於判定用於讀取/寫入之一內部操作及指定在記憶體核心11中待存取之記憶體胞之一位址之一命令及位址信號CA[n：0]。
再者，介面13輸出讀取資料DOUT[m：0]且接收寫入資料DIN[m：0]。
CA[n：0]意指(n+1)位元命令及位址信號CA[n]、CA[n-1]、...、CA[0]。DOUT[m：0]意指(m+1)位元讀取資料DOUT[m]、DOUT[m-1]、...、DOUT[0]。DIN[m：0]意指(m+1)位元寫入資料DIN[m]、DIN[m-1]、...、DIN[0]。
注意，n及m都係自然數。
圖2展示介面之規格。
為了(例如)平行輸出讀取資料DOUT[m：0]及接收寫入資料DIN[m：0]，非揮發性隨機存取記憶體10之介面13具有兩個資料路徑系統，藉此改良處理能力。
然而，將相同資料路徑系統用作一輸入路徑及輸出路徑亦係可能的。
在本實施例中，根據控制信號CNT及命令及位址信號CA[n：0]，(控制信號CNT僅包括一時脈啟用信號CKE及一晶片選擇信號bCS)，且基於使用CA[n：0]之一經寫碼命令來執行讀取、寫入等之命令之一解碼。
注意，CK係用於同步執行上文所描述之資料輸入/輸出及命令輸入之一時脈信號。
圖3展示記憶體核心及周邊電路。
記憶體核心11包含一記憶體胞陣列21、列解碼器22及行解碼器23。記憶體胞陣列21包含k(k係2或更大的一自然數)個庫B0、B1、...、Bk。因為可獨立啟動庫B0、B1、...、Bk，所以可在讀取/寫入期間藉由(例如)僅啟動必要庫來減小功率消耗。
列解碼器22解碼(例如)用於選擇k個庫B0、B1、...、Bk之一者之一x位元庫位址信號BA[x：0]，及用於在經選擇庫中選擇一列之一y位元列位址信號AR[y：0]。列位址信號AR[y：0]亦可包含(例如)一上位元、中位元及下位元。
行解碼器23解碼(例如)用於在記憶體胞陣列21中選擇一行之一z位元行位址信號AC[z：0]。
周邊電路12包含一命令及位址鎖存電路24、資料鎖存電路25、控制電路26、位址鎖存電路27及時脈產生器28。
命令及位址鎖存電路24自一主機14接收命令及位址信號CA[n：0]。即，命令及位址鎖存電路24暫時保持用於判定用於讀取/寫入之一內部操作之一命令信號CMD，及用於在記憶體核心11中指定一位址之一位址信號ADD。
命令信號CMD傳送至控制電路25。控制電路25基於來自主機14之控制信號CNT及命令信號CMD控制一內部操作。
位址信號ADD之庫位址信號BA[x：0]傳送至列解碼器22，位址信號ADD之列位址信號AR[y：0]傳送至位址鎖存電路26，且位址信號ADD之行位址信號AC[z：0]傳送至行解碼器23。
在如將稍後描述之此實施例中，當輸入用於在一經選擇庫中啟動一字線(列)之一作用命令(active command)時，輸入列位址信號AR[y：0]之一部分至位址鎖存電路26。再者，當輸入在作用命令之前之一預定命令時，預先將列位址信號AR[y：0]之另一部分輸入至位址 鎖存電路26。
如上文所描述，在輸入作用命令之前預先輸入列位址信號AR[y：0]之一部分。因此，甚至使當(例如)用於在記憶體胞陣列21中選擇一字線(列)之列位址信號AR[y：0]之位元之數目增加時，仍可將非揮發性隨機存取記憶體併入系統，而不需增加接針之數目且不減小操作速度，即，未改變規格。
注意，預定命令係(例如)用於預先充電一經選擇庫之一庫預先充電命令。當輸入庫預先充電命令時，列解碼器22接收庫位址信號BA[x：0]，且開始預先充電經選擇庫。
作用命令係用於執行啟動在一經選擇庫中之複數個字線之一者(經選擇字線)之一作用操作(active operation)之一命令。庫預先充電命令係用於執行一庫預先充電操作之一命令，庫預先充電操作將用於讀取/寫入之複數個庫之一者(經選擇庫)設定在一初始狀態(預先充電狀態)中。
資料鎖存電路27暫時保持讀取資料DOUT[m：0]或寫入資料DIN[m：0]。經由行解碼器23自一經選擇庫中之一記憶體胞讀取讀取資料DOUT[m：0]。經由行解碼器23將寫入資料DIN[m：0]寫入至在一經選擇庫中之一記憶體胞。
時脈產生器28基於來自主機14之時脈信號CK產生一內部時脈信號CLK。將內部時脈信號CLK輸入至命令及位址鎖存電路24、控制電路25、位址鎖存電路26及資料鎖存電路27，且控制此等電路之操作時序。
圖4展示記憶體胞陣列之一實例。
在此實例中，將解釋在記憶體胞陣列中之一個庫Bk之配置。再者，採納一磁隨機存取記憶體作為非揮發性隨機存取記憶體之一實例。
沿著列方向及行方向以一陣列之形式配置複數個記憶體胞MC。一對一對應於複數個列而形成複數個字線WL0至WLi-1，且在庫Bk中在列方向延行。複數個位元線BL0至BLj-1在庫Bk中在行方向延行。注意，i係2或更大之一自然數，及j係2或更大之一偶數。
一個記憶體胞MC包含串聯連接之一個磁阻元件MTJ及一個選擇電晶體(FET：場效電晶體)Tr。一個記憶體胞MC包含一個控制節點及兩個電流節點。
控制節點經連接至一個字線WLi-1。兩個電流節點之一者經連接至一偶數位元線BLj-2，且另一者經連接至一奇數位元線BLj-1。
磁阻元件MTJ包含：一第一鐵磁層(磁化釘紮層)，在該第一鐵磁層中，磁化方向係不變的；一第二鐵磁層(磁化自由層)，在該第二鐵磁層中，磁化方向係可變的；及一絕緣層(穿隧障壁層)，其形成在第一鐵磁層與第二鐵磁層之間。
磁阻元件MTJ係(例如)能夠藉由一自旋轉移扭矩電流改變在第二鐵磁層中之磁化方向之一自旋轉移扭矩元件。即，在偶數位元線BLj-2與奇數位元線BLj-1之間流動之一自旋轉移扭矩電流(雙向電流)判定磁阻元件MTJ之第二鐵磁層中之磁化方向。
注意，磁阻元件MTJ可為：一垂直磁化型元件，其中殘餘磁化之磁化方向與膜表面(第一鐵磁層或第二鐵磁層與絕緣層之間之介面)垂直；或一面內磁化型元件，其中此磁化方向與膜表面平行。
[實施例]
下文將解釋使用圖1、圖2及圖3中展示之非揮發性隨機存取記憶體之實施例。
即，先決條件係記憶體胞陣列包含：複數個庫，各庫包含複數個列；及一對一對應於複數個列而形成之複數個字線。
．第一實施例及第二實施例
圖5展示根據第一實施例之一時序圖。
藉由(例如)圖3中所展示之時脈產生器28產生內部時脈信號CLK。在內部時脈信號CLK之一第一時脈循環(一個時脈循環)C1中，輸入(載入)一庫預先充電命令(第一命令)PCG。
當在啟動複數個庫中之一作用中庫(active bank)之狀態中根據該作用中庫輸入庫預先充電命令PCG時，基於一庫位址信號執行一庫預先充電操作(第一操作)，且亦在圖3中所展示之位址鎖存電路26中執行鎖存第一列位址信號R_A及R_B之一預先作用(preactive)操作(第二操作)。
即，第一實施例具有當輸入庫預先充電命令PCG時，增加預先載入第一列位址信號R_A及R_B之一操作(一區域X)作為與庫預先充電操作分離之一新預先作用操作。
藉由使用(例如)兩個時脈循環，執行庫預先充電操作作為非揮發性隨機存取記憶體之一內部操作，且藉由使用(例如)一個時脈循環，執行預先作用操作作為與非揮發性隨機存取記憶體之庫預先充電操作之內部操作分離之一內部操作。
在內部時脈信號CLK之一第二時脈循環(一個時脈循環)C2中，輸入(載入)一作用命令(第二命令)Act。
當輸入作用命令Act時，圖3中所展示之控制電路25載入第二列位址信號R_C及R_D，且基於第二列位址信號R_C及R_D，及圖3中所展示之位址鎖存電路26中鎖存之第一列位址信號R_A及R_B，藉由圖3中所展示之列解碼器22執行啟動在記憶體胞陣列21中之複數個字線之一者之一作用操作(第三操作)。
注意，圖3中所展示之位址鎖存電路26保持鎖存第一列位址信號R_A及R_B直到輸入作用命令Act。
藉由使用(例如)四個時脈循環，執行作用操作作為非揮發性隨機 存取記憶體之一內部操作。
再者，於內部時脈信號CLK之一第三時脈循環(一個時脈循環)C3中輸入(載入)一讀取/寫入命令R/W。
當輸入讀取/寫入命令R/W時，圖3中所展示之控制電路25執行接收行位址信號C_A及C_B之一操作。
在上文所描述之第一實施例中，與基於作用命令Act輸入列位址信號R_C及R_D之時間分離之在基於庫預先充電命令PCG在輸入列位址信號R_A及R_B之時間中，列位址信號R_A及R_B之輸入係預先可用的。
因此，甚至當(例如)用於在圖3所展示之記憶體胞陣列21中選擇複數個字線(複數個列)之全列位址信號之位元之數目增加時，仍可將非揮發性隨機存取記憶體併入系統中，而無需增加接針之數目且不減小取決於基於作用命令Act輸入位址信號之增加之操作速度，即，不大幅改變規格。
圖6展示根據第二實施例之一時序圖。
當與第一實施例相比較時，第二實施例具有基於內部時脈信號CLK之一個時脈循環之高邊(↑)及低邊(↓)載入命令及位址信號之特徵。
藉由(例如)圖3中所展示之時脈產生器28產生內部時脈信號CLK。在內部時脈信號CLK之一第一時脈循環(一個時脈循環)C1之高邊(時間t1)處，輸入(載入)一庫預先充電命令(第一命令)PCG。
再者，在第一時脈循環(一個時脈循環)C1之高邊(時間t1)處輸入(載入)一第一列位址信號之一部分R_A，且在第一時脈循環(一個時脈循環)C1之低邊(時間t2)處輸入(載入)第一列位址信號之另一部分R_B。
當在啟動複數個庫中之一作用中庫之狀態中將庫預先充電命令 PCG輸入該作用中庫中時，基於一庫位址信號執行一庫預先充電操作(第一操作)，且亦在圖3中所展示之位址鎖存電路26中執行鎖存第一列位址信號R_A及R_B之一預先作用操作(第二操作)。
即，第二實施例亦具有當輸入庫預先充電命令PCG時增加預先載入第一列位址信號R_A及R_B之一操作(一區域X)作為與庫預先充電操作分離之新預先作用操作之特徵。
藉由使用(例如)兩個時脈循環，執行庫預先充電操作作為非揮發性隨機存取記憶體之一內部操作，且藉由使用(例如)一個時脈循環，執行預先作用操作作為與非揮發性隨機存取記憶體之庫預先充電操作之內部操作分離之一內部操作。
在內部時脈信號CLK之一第二時脈循環(一個時脈循環)C2之高邊(時間t3)處，輸入(載入)一作用命令(第二命令)Act。
再者，在第二時脈循環(一個時脈循環)C2之高邊(時間t3)處輸入(載入)一第二列位址信號之一部分R_C，且在第二時脈循環(一個時脈循環)C2之低邊(時間t4)處輸入(載入)第二列位址信號之另一部分R_D。
當輸入作用命令Act時，圖3中所展示之控制電路25藉由圖3中所展示之列解碼器22基於第二列位址信號R_C及R_D而執行啟動記憶體胞陣列21中之複數個字線之一者之一作用操作(第三操作)，且在圖3中所展示之位址鎖存電路26中鎖存第一列位址信號R_A及R_B。
注意，圖3中所展示之位址鎖存電路26保持鎖存第一列位址信號R_A及R_B直到輸入作用命令Act。
藉由使用(例如)四個時脈循環，執行作用操作作為非揮發性隨機存取記憶體之一內部操作。
再者，在內部時脈信號CLK之一第三時脈循環(一個時脈循環)C3之高邊(時間t5)處輸入(載入)一讀取/寫入命令R/W。
此外，在第三時脈循環(一個時脈循環)C3之高邊(時間t5)處輸入(載入)一行位址信號之一部分C_A，且在第三時脈循環(一個時脈循環)C3之低邊(時間t6)處輸入(載入)行位址信號之另一部分C_B。
當輸入讀取/寫入命令R/W時，圖3中所展示之控制電路25藉由圖3中所展示之行解碼器23基於行位址信號C_A及C_B選擇在記憶體胞陣列21中之複數個位元線對之一者執行一讀取/寫入操作。
如上文所描述，在與基於作用命令輸入列位址信號R_C及R_D之時間分離之基於庫預先充電命令PCG輸入列位址信號R_A及R_B之時間中，列位址之輸入係預先可用的。
因此，甚至當(例如)用於在圖3中所展示之記憶體胞陣列21中選擇複數個字線(複數個列)之全列位址信號之位元之數目增加時，仍可將非揮發性隨機存取記憶體併入系統中，而無需增加接針之數目且不減小取決於基於作用命令之輸入位址信號之增加之操作速度，即，不大幅改變規格。
圖7、圖8、圖9、圖10、圖11及圖12展示在第一實施例及第二實施例中之命令及位址之載入之實例。
在此等圖式中，CLK表示基於自一時脈終端(接針)輸入之時脈信號CK產生之一內部時脈信號。再者，CA0至CA0表示自命令及位址終端(接針)輸入之命令及位址信號。
在實例中，命令及位址終端CA0至CA9之數目係10。然而，為了使解釋清楚地可理解，終端之數目係10，且因此不限於此值。
再者，在以下解釋中假定在記憶體胞陣列中之庫之數目係八，且用於選擇此等庫之庫位址信號BA0、BA1及BA2之位元之數目係三。然而，此等數目亦如此設定以使解釋容易理解，且因此不限於此等值。
此外，在實例中，假定全列位址信號具有自R0至R17之18個位 元，且當輸入庫預先充電命令PCG時輸入之一第一列位址信號(全列位址信號之一部分)具有上位元R14至R17。
此等數目亦係實例，然而，對此實施例重要的係，當輸入庫預先充電命令PCG時預先輸入全列位址信號之一部分。
圖7及圖8係實例，其中，在庫預先充電命令中，兩種庫位址之一指派係可用的，且作為預先充電操作之一目標之一庫及作為預先作用操作之一目標之一庫之一指派係分別可用的。
在圖7之「情況1a」中，基於內部時脈信號CLK之高邊(↑)，將庫預先充電命令(H、H、L、H)自命令及位址終端CA0至CA3載入至非揮發性隨機存取記憶體中。
再者，基於內部時脈信號CLK之高邊(↑)，將用於判定是否執行一所有庫預先充電操作之一旗標AB自命令及位址終端CA4載入至非揮發性隨機存取記憶體中。所有庫預先充電操作係使所有作用中庫返回至待命狀態之庫之一操作。
此外，基於內部時脈信號CLK之高邊(↑)，將作為預先充電操作之目標之庫位址信號BA0、BA1及BA2自命令及位址終端CA7至CA9載入至非揮發性隨機存取記憶體中。
之後，基於內部時脈信號CLK之低邊(↓)，將第一列位址信號(全列位址信號之上位元R14至R17)自命令及位址終端CA3至CA6載入至非揮發性隨機存取記憶體中(預先作用操作)。
再者，基於內部時脈信號CLK之低邊(↓)，將作為預先作用操作之目標之庫位址信號BA0、BA1及BA2自命令及位址終端CA7至CA9載入至非揮發性隨機存取記憶體中。
注意，在圖7中，X意指在內部時脈信號CLK之高邊(↑)或低邊(↓)處未用以載入一命令或位址信號之終端。
圖8中之「情況1b」係圖7中之「情況1a」之一修改。
圖8中所展示之此實例與圖7中所展示之實例不同處在於，基於內部時脈信號CLK之高邊(↑)及低邊(↓)將第一列位址信號(全列位址信號之上位元R14至R17)載入至非揮發性隨機存取記憶體中。
即，在此實例中，基於內部時脈信號CLK之高邊(↑)，將全列位址信號之上位元R14及R15自命令及位址終端CA5及CA6載入至非揮發性隨機存取記憶體中，且基於內部時脈信號CLK之低邊(↓)，將全列位址信號之上位元R16及R17自命令及位址終端CA5及CA6載入至非揮發性隨機存取記憶體中(預先作用操作)。
其餘與圖7中所展示之實例相同，所以將省略重複解釋。
圖9及圖10係實例，其中一庫位址之一指派僅係一種，且作為預先充電操作之一目標之一庫相同於作為預先作用操作之一目標之一庫。
圖9中之「情況2a」與圖7中之「情況1a」不同處在於，僅基於內部時脈信號CLK之高邊(↑)，將庫位址信號BA0、BA1及BA2載入至非揮發性隨機存取記憶體中，因為後預先充電操作與作用操作具有相同庫作為一目標。
即，在此實例中，基於內部時脈信號CLK之高邊(↑)，將庫位址信號BA0、BA1及BA2自命令及位址終端CA7至CA9載入至非揮發性隨機存取記憶體中，且基於內部時脈信號CLK之低邊(↓)輸入之庫位址信號不存在。
其餘與圖7中所展示之實例相同，所以將省略重複解釋。
圖10中之「情況2b」與圖8中之「情況1b」不同處在於，僅基於內部時脈信號CLK之高邊(↑)，將庫位址信號BA0、BA1及BA2載入至非揮發性隨機存取記憶體中，因為後預先充電操作及作用操作具有相同庫作為目標。
即，在此實例中，基於內部時脈信號CLK之高邊(↑)，將庫位址 信號BA0、BA1及BA2自命令及位址終端CA7至CA9載入至非揮發性隨機存取記憶體中，且不基於內部時脈信號CLK之低邊(↓)輸入。
其餘與圖8中所展示之實例相同，所以將省略重複解釋。
在圖7至圖10之情況中，僅藉由庫預先充電命令執行庫預先充電操作及預先作用操作。相比而言，在圖11及圖12中，新定義預先作用命令，僅基於庫預先充電命令執行庫預先充電操作，僅基於預先作用命令執行庫預先作用操作，且藉由在相同時脈中之一高邊及一低邊持續輸入庫預先充電命令及預先作用命令。
下文將藉由持續輸入庫預先充電命令及預先作用命令解釋與圖7中之「情況1a」相同之用於實現內部操作之一實例及與圖8中之「情況1b」相同之用於實現內部操作之一實例。
圖11係與圖7中之「情況1a」相同之用於實現內部操作之一實例。
在此實例中，「情況3a-1」、「情況3a-2」或「情況3a-3」係可選擇的。
例如，「情況3a-1」係基於「情況1a」，且除庫預先充電命令(H、H、L、H)之外，亦基於內部時脈信號CLK之低邊(↓)，將預先作用命令(L、H)自命令及位址終端CA0及CA1載入至非揮發性隨機記憶體中。
在「情況3a-2」中，僅執行「情況3a-1」中之庫預先充電操作。在此情況中，僅基於內部時脈信號CLK之高邊(↑)載入命令及位址信號，且在內部時脈信號CLK之低邊(↓)處不載入。
在「情況3a-3」中，僅執行「情況3a-1」中之預先作用操作。在此情況中，僅基於內部時脈信號CLK之低邊(↓)載入命令及位址信號，且在內部時脈信號CLK之高邊(↑)處不載入。
圖12係與圖8中之「情況1b」相同之用於實現內部操作之一實 例。
在此實例中，「情況3b-1」、「情況3b-2」或「情況3b-3」係可選擇的。
例如，「情況3b-1」係基於「情況1b」，且除庫預先充電命令(H、H、L、H)之外，亦基於內部時脈信號CLK之低邊(↓)，將預先作用命令(L、H)自命令及位址終端CA0及CA1載入至非揮發性隨機存取記憶體中。
在「情況3b-2」中，僅執行在「情況3b-1」中之庫預先充電操作。在此情況中，僅基於內部時脈信號CLK之高邊(↑)載入命令及位址信號，且在內部時脈信號CLK之低邊(↓)處不載入。
在「情況3b-3」中，僅執行在「情況3b-1」中之預先作用操作。在此情況中，僅基於內部時脈信號CLK之低邊(↓)載入命令及位址信號，且在內部時脈信號CLK之高邊(↑)處不載入。
．第三及第四實施例
圖13展示根據第三實施例之一時序圖。
藉由(例如)圖3中所展示之時脈產生器28產生內部時脈信號CLK。於內部時脈信號CLK之一第一時脈循環(一個時脈循環)C1中具有自動預先充電命令(第一命令)之一讀取/寫入R/W&AP輸入(載入)。
當在啟動複數個庫中之作用中庫之狀態中將具有自動預先充電命令之讀取/寫入R/W&AP輸入至作用中庫時，基於庫位址信號執行庫預先充電操作(第一操作)，且亦執行在圖3中所展示之位址鎖存電路26中鎖存一第一列位址信號R_A之一預先作用操作(第二操作)。
即，第三實施例具有當輸入具有自動預先充電命令之讀取/寫入R/W&AP時將預先載入第一列位址信號R_A之操作(一區域X)作為與庫預先充電操作分離之新預先作用操作之特徵。
再者，當輸入具有自動預先充電命令之讀取/寫入R/W&AP時， 圖3中所展示之控制電路25執行接收行位址信號C_A及C_B之一操作。
藉由使用(例如)兩個時脈循環，執行庫預先充電操作作為非揮發性隨機存取記憶體之一內部操作，且藉由使用(例如)一個時脈循環，執行預先作用操作作為與非揮發性隨機存取記憶體之庫預先充電操作之內部操作分離之一內部操作。
此外，於內部時脈信號CLK之一第二時脈循環(一個時脈循環)C2中將一作用命令(第二命令)Act輸入(載入)。
當輸入作用命令Act時，圖3中所展示之控制電路25載入第二列位址信號R_B及R_C，且，基於第二列位址信號R_B及R_C及在圖3中所展示之位址鎖存電路26中鎖存之第一列位址信號R_A，藉由圖3中所展示之列解碼器22執行啟動在記憶體胞陣列21中之複數個字線之一者之一作用操作(第三操作)。
注意，圖3中所展示之位址鎖存電路26保持鎖存第一列位址信號R_A，直到輸入作用命令Act。
藉由使用(例如)四個時脈循環，執行作用操作作為非揮發性隨機存取記憶體之一內部操作。
在如上文所描述之第三實施例中，在與基於作用命令輸入列位址信號R_B及R_C之時間分離之基於庫預先充電命令輸入列位址信號R_A之時間中，列位址信號R_A之輸入係預先可用的。
因此，甚至當(例如)用於在圖3中所展示之記憶體胞陣列21中選擇複數個字線(複數個列)之全列位址信號R_A、R_B及R_C之位元數目增加時，仍可將非揮發性隨機存取記憶體併入系統中，而無需增加接針之數目且不減少操作速度(其取決於輸入位址信號之增加)，即，不大幅改變規格。
圖14展示根據第四實施例之一時序圖。
當與第三實施例相比較時，第四實施例具有基於內部時脈信號CLK之一個時脈循環之高邊(↑)及低邊(↓)載入命令及位址信號之特徵。
藉由(例如)圖3中所展示之時脈產生器28產生內部時脈信號CLK。在內部時脈信號CLK之一第一時脈循環(一個時脈循環)C1之高邊(時間t1)處輸入(載入)具有自動預先充電命令(第一命令)之一讀取/寫入R/W&AP。
再者，在第一時脈循環(一個時脈循環)C1之高邊(時間t1)處輸入(載入)一行位址信號之一部分C_A，且在第一時脈循環(一個時脈循環)C1之低邊(時間t2)處輸入(載入)行位址信號之另一部分C_B。
此外，在第一時脈循環(一個時脈循環)C1之低邊(時間t2)處輸入(載入)一第一列位址信號R_A。
當在啟動複數個庫中之一作用中庫之狀態中將具有自動預先充電命令之讀取/寫入R/W&AP輸入至該作用中庫時，基於庫位址信號執行庫預先充電操作(第一操作)，且亦執行在圖3中所展示之位址鎖存電路26中鎖存第一列位址信號R_A之一預先作用操作(第二操作)。
即，第四實施例亦具有當輸入具有自動預先充電命令之讀取/寫入R/W&AP時增加預先載入第一列位址信號R_A之一操作(一位址X)作為與庫預先充電操作分離之新預先作用操作之特徵。
藉由使用(例如)兩個時脈循環，執行庫預先充電操作作為非揮發性隨機存取記憶體之一內部操作，且藉由使用(例如)一個時脈循環執行預先作用操作作為與非揮發性隨機存取記憶體之庫預先充電操作之內部操作分離之一內部操作。
在內部時脈信號CLK之一第二時脈循環(一個時脈循環)C2之高邊(時間t3)處輸入(載入)一作用命令(第二命令)Act。
再者，在第二時脈循環(一個時脈循環)C2之高邊(時間t3)處輸入 (載入)一第二列位址信號之一部分R_B，且在第二時脈循環(一個時脈循環)C2之低邊(時間t4)處輸入(載入)第二列位址信號之另一部分R_C。
當輸入作用命令Act時，圖3中所展示之控制電路25基於第二列位址信號R_B及R_C及在圖3中所展示之位址鎖存電路26中鎖存之第一列位址信號R_A，藉由圖3中所展示之列解碼器22執行啟動在記憶體胞陣列21中之複數個字線之一者之一作用操作(第三操作)。
注意，圖3中所展示之位址鎖存電路26保持鎖存第一列位址信號R_A，直到輸入作用命令Act。
藉由使用(例如)四個時脈循環，執行作用操作作為非揮發性隨機存取記憶體之一內部操作。
如上文所描述，在與基於作用命令Act輸入列位址信號R_B及R_C之時間分離之基於庫預先充電命令PCG輸入列位址信號R_A之時間中，列位址信號之輸入係預先可用的。
因此，甚至當(例如)用於在圖3中所展示之記憶體胞陣列21中選擇複數個字線(複數個列)之全列位址信號R_A、R_B及R_C之位元之數目增加時，仍可將非揮發性隨機存取記憶體併入系統中，而無需增加接針數目且不減小取決於基於作用命令Act輸入位址信號之增加之操作速度，即，不大幅改變規格。
圖15、圖16及圖17展示在第三實施例及第四實施例中之命令及位址之載入之實例。
在此等圖式中，CLK表示基於自一時脈終端(接針)輸入之時脈信號CK產生之一內部時脈信號。再者，CA0至CA9表示自命令及位址終端(接針)輸入之命令及位址信號。
在實例中，命令及位址終端CA0至CA9之數目係10。然而，終端之數目係10為了使解釋清楚可理解，且因此不限於此值。
再者，在以下解釋中，假定記憶體胞陣列中之庫之數目係八，且用於選擇此等庫之庫位址信號BA0、BA1及BA2之位元之數目係三。然而，此等數目亦如此設定以使解釋容易理解，且因此不限於此等值。
此外，在實例中，假定全列位址信號具有自R0至R17之18個位元，且當輸入具有自動預先充電命令之讀取/寫入R/W&AP時輸入之一第一列位址信號(全列位址信號之一部分)具有上位元R14至R17。
此等數目亦係實例，然而，對此實施例重要的係，當輸入庫預先充電命令PCG時，預先輸入全列位址信號之一部分。
圖15中之「情況4」係一庫位址之一分配僅係一種之一實例，且作為預先充電操作之一目標之一庫相同於作為預先作用操作之一目標之一庫。
如圖15中所展示，基於內部時脈信號CLK之高邊(↑)，將具有自動預先充電之讀取/寫入自命令及位址終端CA0至CA2(H、L、H/L)載入至非揮發性隨機存取記憶體中，且亦基於內部時脈信號CLK之低邊(↓)，將具有自動預先充電之讀取/寫入自命令及位址終端CA0(H(AP))載入至非揮發性隨機存取記憶體中。
再者，基於內部時脈信號CLK之高邊(↑)，將行位址信號C1及C2自命令及位址終端CA5及CA6載入至非揮發性隨機存取記憶體中，且基於內部時脈信號CLK之低邊(↓)，將行位址信號C3至C7自命令及位址終端CA1至CA5載入至非揮發性隨機存取記憶體中。
在此實例中，全行位址信號具有自C1至C7之七個位元。
此外，基於內部時脈信號CLK之高邊(↑)，將作為具有自動預先充電操作之目標之庫位址信號BA0、BA1及BA2自命令及位址終端CA7至CA9載入至非揮發性隨機存取記憶體中。
再者，基於內部時脈信號CLK之低邊(↓)，將第一列位址信號(全 列位址信號之上位元R14至R17)自命令及位址終端CA6至CA9載入至非揮發性隨機存取記憶體中(預先作用操作)。
注意，圖15中，X意指在內部時脈信號CLK之高邊(↑)或低邊(↓)處未用以載入一命令或位址信號之終端。
圖16及圖17係庫位址之兩種分配係可利用的實例，在具有自動預先充電命令之讀取/寫入中分別分配作為預先充電操作之一目標之一庫及作為預先作用操作之一目標之一庫。
在圖16之「情況5a」中，基於內部時脈信號CLK之高邊(↑)，將具有自動預先充電命令之讀取/寫入自命令及位址終端CA0至CA2(H、L、H/L)載入至非揮發性隨機存取記憶體中，且亦基於內部時脈信號CLK之低邊(↓)，將具有自動預先充電命令之讀取/寫入自命令及位址終端CA0(H(AP))載入至非揮發性隨機存取記憶體中。
再者，基於內部時脈信號CLK之高邊(↑)，將行位址信號C1及C2自命令及位址終端CA5及CA6載入至非揮發性隨機存取記憶體中，且基於內部時脈信號CLK之低邊(↓)，將行位址信號C3及C4自命令及位址終端CA1及CA2載入至非揮發性隨機存取記憶體中。
在此實例中，全行位址信號具有自C1至C4四個位元。
此外，基於內部時脈信號CLK之高邊(↑)，將作為讀取/寫入之目標之庫位址信號BA0、BA1及BA2自命令及位址終端CA7至CA9載入至非揮發性隨機存取記憶體中。
再者，基於內部時脈信號CLK之低邊(↓)，將作為自動預先充電操作及預先作用操作之目標之庫位址信號BA0、BA1及BA2自命令及位址終端CA7至CA9載入至非揮發性隨機存取記憶體中。
此外，基於內部時脈信號CLK之低邊(↓)，將第一列位址信號(全列位址信號之上位元R14至R17)自命令及位址終端CA3至CA6載入至非揮發性隨機存取記憶體中(預先作用操作)。
注意，在圖16中，X意指在內部時脈信號CLK之高邊(↑)或低邊(↓)處未用以載入一命令或位址信號之終端。
在圖17之「情況5b」中，基於內部時脈信號CLK之高邊(↑)，將具有自動預先充電命令之讀取/寫入自命令及位址終端CA0至CA2(H、L、H/L)載入至非揮發性隨機存取記憶體中，且亦基於內部時脈信號CLK之低邊(↓)，將具有自動預先充電命令之讀取/寫入自命令及位址終端CA0(H(AP))載入至非揮發性隨機存取記憶體中。
再者，基於內部時脈信號CLK之高邊(↑)，將行位址信號C1至C4自命令及位址終端CA3至CA6載入至非揮發性隨機存取記憶體中。
在此實例中，全行位址信號具有自C1至C4四個位元。
此外，基於內部時脈信號CLK之高邊(↑)，將作為讀取/寫入之目標之庫位址信號BA0、BA1及BA2自命令及位址終端CA7至CA9載入至非揮發性隨機存取記憶體中。
再者，基於內部時脈信號CLK之低邊(↓)，將作為自動預先充電操作及預先作用操作之目標之庫位址信號BA0、BA1及BA2自命令及位址終端CA7至CA9載入至非揮發性隨機存取記憶體中。
此外，基於內部時脈信號CLK之低邊(↓)，將第一列位址信號(全列位址信號之上位元R14至R17)自命令及位址終端CA3至CA6載入至非揮發性隨機存取記憶體中(預先作用操作)。
注意，在圖17中，X意指在內部時脈信號CLK之高邊(↑)或低邊(↓)處未用以載入一命令或位址信號之終端。
「情況5b」之一特性係用於基於內部時脈信號CLK之高邊(↑)輸入讀取/寫入之所有位址信號。因此，可獨立於內部時脈信號CLK之低邊(↓)執行命令，此與「情況5a」不同。
[應用實例]
當將第一實施例至第四實施例與階層式字線類型記憶體胞陣列 組合時，第一實施例至第四實施例變得非常有效。
此係因為階層式字線系統包含，當選擇一記憶體胞陣列之一字線(一列)時，藉由首先使用一上位址選擇複數個子字線共有之一個主字線之步驟，且接著藉由使用一中或下位址選擇包含於所選擇主字線中之複數個子字線之一者之步驟。
即，可藉由將第一實施例及第二實施例與階層式字線類型記憶體胞陣列組合來增加非揮發性隨機存取記憶體之操作速度。
圖18展示階層式字線類型記憶體陣列。
在此實例中，記憶體胞陣列包含複數個庫B0至B3。複數個庫B0至B3之各者包含主列解碼器30-0至30-3、子列解碼器31-0至31-3、子陣列32A及32B以及感測放大器S/A。
注意，庫B0至B3之數目不限於四，且需要的僅係兩個或兩個以上。亦注意，在一個庫Br(r係0至3之一者)中之子陣列32A及32B之數目不限於兩個，且亦可為三個或三個以上。
主字線MWL0至MWL3在列方向自主列解碼器30-0至主列解碼器30-3延行。複數個子字線SWLr0至SWLrt(t係一自然數)在列方向自子列解碼器31-0至子列解碼器31-3延行。
一個主字線MWLr係為複數個子字線SWLr0至SWLrt共有的。例如，主字線MWL0係為複數個子字線SWL01至SWL0t共有的。
感測放大器S/A在行方向配置於子陣列32A及32B之兩端處。一對位元線BL0及BL1在行方向自子陣列32A及32B延行。
圖19展示圖18中所展示之主列解碼器及子列解碼器。
因為在複數個庫中之主列解碼器及子列解碼器具有相同配置，下文將解釋在圖18中所展示之主列解碼器30-0及子列解碼器31-0。此外，為使以下解釋清楚可理解，應假定為主字線MWL0共有之子字線SWL01至SWL03之數目係四。
主列解碼器30-0基於一列位址信號之上位元控制主字線MWL0之啟動。
例如，當將記憶體胞陣列與上文所描述之第一實施例至第四實施例組合時，作為主列解碼器30-0之一NAND電路33接收當輸入庫預先充電命令PCG或具有自動預先充電命令之讀取/寫入R/W&AP時預先載入之一第一列位址信號(例如，R14至R17)Φ1。
在此實例中，當第一列位址信號Φ1之所有位元係「H」時，啟動主字線MWL0。即，主字線MWL0改變至「L」。
如稍後將描述，主字線MWL0之啟動時序可為載入庫預先充電命令PCG或具有自動預先充電命令之讀取/寫入R/W&AP之時序，或可為在其後載入作用命令Act之時序。
當主字線MWL係「L」(啟動)時，在一驅動器單元34中，一p通道FET(場效電晶體)35a係開啟且一n通道FET 35b係關閉。即，在此時間點亦啟動子列解碼器31-0。
子列解碼器31-0基於列位址信號之中位元或下位元控制在子陣列32A及32B中之子字線SWL00至SWL03之啟動。
例如，當將記憶體胞陣列與上文所描述之第一實施例至第四實施例組合時，作為子列解碼器31-0之一AND電路36接收當輸入作用命令Act時載入之第二列位址信號組(例如，R0至R13)Φ20至Φ27。
在此實例中，當第二列位址信號組Φ20之所有位元係「H」時，啟動在子陣列32A中之子字線SWL00。
即，在此時間點，來自被輸入第二列位址信號組Φ20之AND電路36之輸出係「H」，且對應於第二列位址信號組Φ20之啟動器單元34中之一n通道FET 37係關閉的。
因此，來自被輸入第二列位址信號組Φ20之AND電路36之輸出「H」傳送至在子陣列32A中之子字線SWL00。
在此時間點，第二列位址信號組Φ21至Φ27中之列位址信號之至 少一者係「L」。即，由於來自被輸入此等列位址信號組Φ21至Φ27之AND電路36之輸出係所有「L」，所以撤銷啟動在子陣列32A中之子字線SWL01至SWL03及在子陣列32B中之所有子字線SWL00至SWL03。
子字線SWL00之啟動時序係(例如)載入作用命令Act之時序。
注意，在此實例中，主字線MWL0及子字線SWL00之啟動時序係不同的，但其等亦可為相同的。
當主字線MWL0及子字線SWL00之啟動時序相同時，此啟動時序可為載入庫預先充電命令PCG或具有自動充電命令之讀取/寫入R/W&AP之時序，或在其後載入作用命令Act之時序。
圖20及圖21展示圖18及圖19中所展示之階層式字線系統中之主字線及子字線之啟動時序。
圖20對應於上文所描述之第一實施例及第二實施例。
參考圖20，t1至t4對應於圖6中所展示之t1至t4，且列位址信號R_A、R_B、R_C及R_D對應於圖6中所展示之列位址信號R_A、R_B、R_C及R_D。
在實例A中，在時間t1處鎖存R_A，在時間t2處鎖存R_B，且在時間t3處鎖存R_C。在時間t4處，鎖存R_D，且基於列位址信號R_A、R_B、R_C及R_D執行啟動圖18及圖19中所展示之主字線MWL0及子字線SWL00之一操作。
在實例B中，在時間t1處鎖存R_A。在時間t2處，鎖存R_B，且基於列位址信號R_A及R_B執行啟動圖18及圖19中所展示之主字線MWL0之一操作。在時間t3處，鎖存R_C。在時間t4處，鎖存R_D，且基於列位址信號R_C及R_D執行啟動圖18及圖19中所展示之子字線SWL00之一操作。
注意，基於R_A及R_B之一部分啟動主字線MWL0，及基於R_B、R_C及R_D之一部分啟動子字線SWL00亦係可能的。
在實例C中，在時間t1處鎖存R_A。在時間t2處，鎖存R_B，且基於列位址信號R_A及R_B執行啟動圖18及圖19中所展示之主字線MWL0及子字線SWL00之一操作。再者，在時間t3處鎖存R_C，且在時間t4處鎖存R_D。使用列位址信號R_C及R_D是為了(例如)判定待連接至感測放大器S/A之一記憶體胞之目的，而不是為了選擇主字線MWL0及子字線SWL00之目的。
實例A、實例B及實例C係實例。可在除實例A、實例B及實例C所描述之時序外之一時序中啟動主字線MWL0及子字線SWL00。
圖21對應於上文所描述之第三實施例及第四實施例。
參考圖21，t2至t4對應於圖14中所展示之t2至t4，且列位址信號R_A、R_B及R_C對應於圖14中所展示之列位址信號R_A、R_B及R_C。
在實例A中，在時間t2處鎖存R_A，在時間t3處鎖存R_B，且在時間t4處鎖存R_C。再者，在時間t4處，基於列位址信號R_A、R_B及R_C執行啟動圖18及圖19中所展示之主字線MWL0及子字線SWL00之一操作。
在實例B中，在時間t2處鎖存R_A，且基於列位址信號R_A執行啟動圖18及圖19中所展示之主字線MWL0之一操作。再者，在時間t3處鎖存R_B，且在時間t4處鎖存R_C。此外，在時間t4處，基於列位址信號R_B及R_C執行啟動圖18及圖19中所展示之子字線SWL00之一操作。
在實例C中，在時間t2處，鎖存R_A，且基於列位址信號R_A執行啟動圖18及圖19中所展示之主字線MWL0及子字線SWL00之一操作。再者，在時間t3處鎖存R_B，且在時間t4處鎖存R_C。使用列位址信號R_B及R_C是為了(例如)判定待連接至感測放大器S/A之一記憶體胞之目的，而不是為了選擇主字線MWL0及子字線SWL00之目的。
實例A、實例B及實例C係實例。可在除實例A、實例B及實例C所描述之時序外之一時序中啟動主字線MWL0及子字線SWL00。
雖然已描述某些實施例時，然而僅以實例之方式表示此等實施例，且並不意欲限制本發明之範疇。實際上，本文所描述之新穎實施例可以多種其他形式體現；此外，可在部脫離本發明之精神之情況下，做出以本文所描述之實施例之形式之各種省略、取代及改變。隨附申請專利範圍及其等之等效物意欲涵蓋在本發明之範疇及精神內之此等形式或修改。
10‧‧‧非揮發性隨機存取記憶體
11‧‧‧記憶體核心
12‧‧‧周邊電路
13‧‧‧介面
CA[n：0]‧‧‧命令及位址信號
CK‧‧‧時脈信號
CNT‧‧‧控制信號
DIN[m：0]‧‧‧寫入資料
DOUT[m：0]‧‧‧讀取資料

Claims (35)

  1. 一種非揮發性隨機存取記憶體，其包括：一記憶體胞陣列，其具有庫，各庫包含列；一第一字線，其對應於該等列而提供；一位址鎖存電路，其鎖存一第一列位址信號；一列解碼器，其啟動該等第一字線之一者；及一控制電路，其經組態以：當載入一第一命令時執行基於一庫位址信號而啟動該等庫之一者之一第一操作，及在該位址鎖存電路中鎖存該第一列位址信號之一第二操作，及當該第一命令後載入一第二命令時，執行藉由該列解碼器基於一第二列位址信號及在該位址鎖存電路中鎖存之該第一列位址信號而啟動該等第一字線之一者之一第三操作。
  2. 如請求項1之記憶體，其中該第一命令係一庫預先充電命令，及該第一操作係待按該庫預先充電命令執行之一庫預先充電操作。
  3. 如請求項2之記憶體，其中當該第二命令後輸入一讀取/寫入命令時，該控制電路執行接收一行位址信號之一操作。
  4. 如請求項1之記憶體，其中該第一命令係具有自動預先充電命令之一讀取/寫入，及該第一操作係待按具有自動預先充電命令之該讀取/寫入執行之一庫預先充電操作。
  5. 如請求項4之記憶體，其中當輸入該第一命令時，該控制電路執行接收一行位址信號之一操作。
  6. 如請求項1之記憶體，其進一步包括經組態以一起選擇該等列之一第二字線，其中該列解碼器基於該第一列位址信號而啟動該第二字線，及基於該第二列位址信號而啟動該等第一字線之一者。
  7. 如請求項6之記憶體，其中當輸入該第二命令時，啟動該等第一字線之一者及該第二字線。
  8. 如請求項6之記憶體，其中當輸入該第一命令時，啟動該第二字線，及當輸入該第二命令時，啟動該等第一字線之一者。
  9. 如請求項1之記憶體，其進一步包括經組態以一起選擇該等列之一第二字線，其中該列解碼器基於該第一列位址信號及該第二列位址信號而啟動該第二字線。
  10. 如請求項1之記憶體，其中該位址鎖存電路保持鎖存該第一列位址信號，直到輸入該第二命令。
  11. 如請求項1之記憶體，其中該第二命令係一作用命令，該第三操作係待按該作用命令執行之一作用操作，及該第二操作係為該作用操作準備之一預先作用操作。
  12. 如請求項1之記憶體，其中同時選擇作為該第二操作之一目標之一庫及作為該第一操作之一目標之一庫。
  13. 如請求項1之記憶體，其中獨立於作為該第一操作之一目標之一庫，選擇作為該第二操作之一目標之一庫。
  14. 如請求項1之記憶體，其進一步包括經組態以產生一內部時脈信號之一時脈產生器， 其中基於該內部時脈信號之一個時脈循環之一高邊而輸入該第一命令及該庫位址信號。
  15. 如請求項1之記憶體，其進一步包括經組態以產生一內部時脈信號之一時脈產生器，其中基於該內部時脈信號之一個時脈循環之一高邊而輸入該第一命令，一第三命令判定該第二操作係為該第三操作準備之一操作，及基於該一個時脈循環之一低邊而輸入該第三命令。
  16. 如請求項1之記憶體，其進一步包括經組態以產生一內部時脈信號之一時脈產生器，其中基於該內部時脈信號之一個時脈循環之一高邊而輸入該庫位址信號，及基於該一個時脈循環之一低邊而輸入一庫位址信號，該庫位址信號指定作為該第一列位址信號之一目標之一庫。
  17. 如請求項1之記憶體，其進一步包括經組態以產生一內部時脈信號之一時脈產生器，其中基於該內部時脈信號之一個時脈循環之一高邊及低邊之至少一者輸入該第一列位址信號。
  18. 如請求項1之記憶體，其進一步包括經組態以產生一內部時脈信號之一時脈產生器，其中基於該內部時脈信號之一個時脈循環之一高邊而輸入該第二命令及該第二列位址信號。
  19. 如請求項1之記憶體，其進一步包括經組態以產生一內部時脈信號之一時脈產生器，其中基於該內部時脈信號之一個時脈循環之一高邊及低邊之 至少一者輸入該第二列位址信號。
  20. 一種非揮發性隨機存取記憶體，其包括：一記憶體胞陣列，其包含庫，各庫包含列；第一字線，其等一對一對應於該等列而形成；一位址鎖存電路，其經組態以鎖存一第一列位址信號；一列解碼器，其經組態以啟動該等第一字線之一者；一時脈產生器，其經組態以產生一內部時脈信號；及一控制電路，其經組態以基於該內部時脈信號之一個時脈循環之一高邊而接收一第一命令，及基於該一個時脈循環之一低邊而接收一第二命令。
  21. 如請求項20之記憶體，其中當輸入該第一命令時，該控制電路執行基於一庫位址信號而啟動該等庫之一者之一第一操作，當輸入該第二命令時，執行在該位址鎖存電路中鎖存該第一列位址信號之一第二操作，及當該第二命令後輸入一第三命令時，執行藉由該列解碼器基於一第二列位址信號及在該位址鎖存電路中鎖存之該第一列位址信號而啟動該等第一字線之一者之一第三操作。
  22. 如請求項21之記憶體，其進一步包括經組態一起選擇該等列之一第二字線，其中該列解碼器基於該第一列位址信號而啟動該第二字線，及基於該第二列位址信號而啟動該等第一字線之一者。
  23. 如請求項22之記憶體，其中當輸入該第三命令時，啟動該等第一字線之一者及該第二字線。
  24. 如請求項22之記憶體，其中當輸入該第二命令時，啟動該第二字線，及 當輸入該第三命令時，啟動該等第一字線之一者。
  25. 如請求項21之記憶體，其進一步包括經組態以一起選擇該等列之一第二字線，其中該列解碼器基於該第一列位址信號及該第二列位址信號而啟動該第二字線。
  26. 如請求項21之記憶體，其中該位址鎖存電路保持鎖存該第一列位址信號，直到輸入該第三命令。
  27. 如請求項21之記憶體，其中該第一命令係一庫預先充電命令，且該第一操作係待按該庫預先充電命令執行之一庫預先充電操作，該第二命令係一預先作用命令，且該第二操作係待按該預先作用命令執行之一預先作用操作，及該第三命令係一作用命令，且該第三操作係待按該作用命令執行之一作用操作。
  28. 如請求項27之記憶體，其中當該第三命令後輸入一讀取/寫入命令時，該控制電路執行接收一行位址信號之一操作。
  29. 如請求項21之記憶體，其中該第一命令係具有自動預先充電命令之一讀取/寫入，且該第一操作係待按具有自動預先充電命令之該讀取/寫入執行之一庫預先充電操作，該第二命令係一預先作用命令，且該第二操作係待按該預先作用命令執行之一預先作用操作，及該第三命令係一作用命令，且該第三操作係待按該作用命令執行之一作用操作。
  30. 如請求項29之記憶體，其中當輸入該第一命令時，該控制電路執行接收一行位址信號之一操作。
  31. 如請求項21之記憶體，其中同時選擇作為該第二操作之一目標之一庫及作為該第一操作之一目標之一庫。
  32. 如請求項21之記憶體，其中獨立於作為該第一操作之一目標之一庫，選擇作為該第二操作之一目標之一庫。
  33. 如請求項21之記憶體，其中基於該一個時脈循環之該高邊而輸入該庫位址信號。
  34. 如請求項21之記憶體，其中基於該一個時脈循環之該高邊而輸入該庫位址信號，及基於該一個時脈循環之該低邊而輸入一庫位址信號，該庫位址信號用於指定作為該第一列位址信號之一目標之一庫。
  35. 如請求項21之記憶體，其中基於該一個時脈循環之該高邊及低邊之至少一者輸入該第一列位址信號。
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