KR20200052214A - 비휘발성 메모리에서의 위치 의존적 임피던스 완화 - Google Patents
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Abstract
비휘발성 메모리 셀들의 스트링들, 스트링들에 접속되는 제1 세트의 통로들, 및 스트링들에 접속되는 제2 세트의 통로들을 포함하는 장치가 개시된다. 제1 세트의 통로들은 각자의 스트링들의 위치에 의존하는 제1 임피던스들을 갖는다. 제2 세트의 통로들은 제2 임피던스들을 갖는다. 장치는, 또한, 비휘발성 메모리 셀들에 대한 메모리 동작들 동안 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하도록 구성된 하나 이상의 제어 회로들을 포함한다.
Description
우선권 주장
본 출원은, 2018년 12월 27일자로 출원되었고 발명의 명칭이 "IMPEDANCE MISMATCH MITIGATION SCHEME"인 Rabkin 외의 미국 특허 출원 제16/233,780호의 일부 계속 출원이고, 상기 미국 특허 출원 제16/233,780호는 2018년 11월 6일자로 출원되었고 발명의 명칭이 "ERASE OPERATION IN 3D NAND"인 Rabkin 외의 미국 특허 출원 제16/182,031호의 일부 계속 출원이며, 상기 미국 특허 출원들 둘 모두는 그들 전체가 본 명세서에 참고로 포함된다.
통로는 트랜지스터와 같은 전기 컴포넌트에 신호(예컨대, 전압 펄스)를 제공하는 데 사용될 수 있다. 통로는 전기 전도성 경로를 포함할 수 있다. 통로는 와이어, 트레이스, 송신 라인, 트랙, 패드, 층, 리드, 금속, 인쇄 회로 보드 또는 조립체의 일부분, 전도성 재료, 및 전기 신호를 전달 또는 운반할 수 있는 다른 재료를 포함할 수 있다.
임피던스 오정합들은 전기 회로 내의 상이한 통로들 사이에서 발생할 수 있다. 2개의 통로들 사이의 임피던스 오정합은 2개의 통로들을 따라서 상이한 전압 강하들을 초래할 수 있다. 2개의 통로들 사이의 임피던스 오정합은 2개의 통로들을 따라서 상이한 RC(저항-커패시턴스) 지연들을 초래할 수 있다.
유사한 도면번호의 요소들은 상이한 도면들 내의 공통 컴포넌트들을 지칭한다.
도 1은 메모리 디바이스의 기능 블록도이다.
도 2는 메모리 시스템의 일 실시예를 도시한 블록도이다.
도 3은 예시적인 3D 구성의 블록들의 세트를 포함하는 메모리 디바이스의 사시도이다.
도 3a는 2개의 평면들을 갖는 메모리 구조물의 블록도이다.
도 3b는 모놀리식 3차원 메모리 어레이의 하나의 예시적인 실시예의 일부분의 사시도이다.
도 3c는 4개의 평면들을 갖는 메모리 구조물의 도면을 도시한다.
도 3d는 메모리 셀들을 포함하는 블록의 일부분의 평면도를 도시한다.
도 4는 도 3c의 선 AA를 따르는 예시적인 단면도를 도시한다.
도 5는 예시적인 트랜지스터(590)를 도시한다.
도 6a는 도 4의 스택의 영역(522)의 확대도(close-up view)를 도시한다.
도 6b는 도 4의 스택의 영역(523)의 확대도를 도시한다.
도 6c는 메모리 구조물에 전압들을 인가하기 위한 회로들의 일 실시예의 상세한 사항들을 도시하는 도면이다.
도 7은 소거 동작을 수행하기 위한 프로세스의 일 실시예를 도시한다.
도 8은 양면(two-sided) 소거 동안 NAND 스트링 내에서의 정공들 및 전자들의 이동을 도시한다.
도 9a 및 도 9b는 NAND 스트링 및 NAND 스트링의 선택 트랜지스터들에 전압들을 제공할 수 있는 통로들의 실시예들의 도면이다.
도 10은 예시적인 전압 펄스를 도시한다.
도 10a, 도 10b, 및 도 10c는 메모리 디바이스를 동작시키는 실시예에서의 가능한 전압 펄스들을 도시한다.
도 11은 양면 게이트 유도 드레인 누설(gate induced drain leakage, GIDL) 소거의 프로세스의 일 실시예의 흐름도이다.
도 12a, 도 12b, 및 도 12c는 양면 GIDL 소거의 실시예들의 전압 펄스들을 도시한다.
도 13a 및 도 13b는 NAND 스트링 및 선택 트랜지스터들에 접속된 통로들의 실시예들의 개략도들이다.
도 14a 및 도 14b는 선택 라인에 전압 펄스를 제공하도록 구성된 회로부의 실시예들의 도면들이다.
도 15a는 양면 GIDL 소거의 일 실시예에서, 선택 트랜지스터들에서 발생하는 전압 펄스들의 그래프이다.
도 15b는 양면 GIDL 소거의 일 실시예에서, 통로들에 인가되는 전압 펄스들의 그래프이다.
도 16은 양면 GIDL 소거의 일 실시예에서, 선택 트랜지스터들에서 발생하는 전압 펄스들을 도시한다.
도 17은 양면 GIDL 소거의 일 실시예에서, 다양한 통로들에 인가되는 전압 펄스들의 도면이다.
도 18은 양면 GIDL 소거의 일 실시예의 전압 펄스들을 도시한다.
도 19는 통로들 사이의 임피던스 차이들을 보상하도록 구성된 장치의 일 실시예의 도면이다.
도 20은 통로들 사이의 임피던스 오정합을 완화시키는 프로세스의 일 실시예의 흐름도이다.
도 21은 통로들 사이의 임피던스 오정합을 완화시키는 프로세스의 일 실시예의 흐름도이다.
도 22는 비휘발성 메모리 셀들의 블록들(BLK)을 포함하는 평면의 도면이다.
도 23은 비휘발성 메모리 셀들의 블록들(BLK)을 포함하는 평면의 도면이다.
도 24는 선택된 블록으로의 통로들의 일 실시예를 예시하기 위한 도면이다.
도 25는 선택된 블록으로의 통로들의 일 실시예를 예시하기 위한 도면이다.
도 26은 도 23 내지 도 25에서의 메모리 시스템을 위해 생성될 수 있는 여러 신호들에 대한 선택된 블록들에서의 전압 대 시간을 도시하는 그래프이다.
도 27은 임피던스 오정합을 보상하는 프로세스의 일 실시예의 흐름도이다.
도 28은 도 23 내지 도 25에서의 메모리 시스템을 위해 생성될 수 있는 여러 신호들에 대한 선택된 블록들에서의 전압 대 시간을 도시하는 그래프이다.
도 29는 감지 증폭기들 및 SGD 드라이버로부터의 신호들의 타이밍을 제어하는 일 실시예의 추가의 상세한 사항들을 도시한다.
도 30은 보상 파라미터들의 일 실시예를 도시하는 표이다.
도 31은 감지 증폭기로부터의 비트 라인 전압 및 SGD 드라이버로부터의 SGD 전압의 정상 상태 크기들을 제어하는 일 실시예의 표이다.
도 1은 메모리 디바이스의 기능 블록도이다.
도 2는 메모리 시스템의 일 실시예를 도시한 블록도이다.
도 3은 예시적인 3D 구성의 블록들의 세트를 포함하는 메모리 디바이스의 사시도이다.
도 3a는 2개의 평면들을 갖는 메모리 구조물의 블록도이다.
도 3b는 모놀리식 3차원 메모리 어레이의 하나의 예시적인 실시예의 일부분의 사시도이다.
도 3c는 4개의 평면들을 갖는 메모리 구조물의 도면을 도시한다.
도 3d는 메모리 셀들을 포함하는 블록의 일부분의 평면도를 도시한다.
도 4는 도 3c의 선 AA를 따르는 예시적인 단면도를 도시한다.
도 5는 예시적인 트랜지스터(590)를 도시한다.
도 6a는 도 4의 스택의 영역(522)의 확대도(close-up view)를 도시한다.
도 6b는 도 4의 스택의 영역(523)의 확대도를 도시한다.
도 6c는 메모리 구조물에 전압들을 인가하기 위한 회로들의 일 실시예의 상세한 사항들을 도시하는 도면이다.
도 7은 소거 동작을 수행하기 위한 프로세스의 일 실시예를 도시한다.
도 8은 양면(two-sided) 소거 동안 NAND 스트링 내에서의 정공들 및 전자들의 이동을 도시한다.
도 9a 및 도 9b는 NAND 스트링 및 NAND 스트링의 선택 트랜지스터들에 전압들을 제공할 수 있는 통로들의 실시예들의 도면이다.
도 10은 예시적인 전압 펄스를 도시한다.
도 10a, 도 10b, 및 도 10c는 메모리 디바이스를 동작시키는 실시예에서의 가능한 전압 펄스들을 도시한다.
도 11은 양면 게이트 유도 드레인 누설(gate induced drain leakage, GIDL) 소거의 프로세스의 일 실시예의 흐름도이다.
도 12a, 도 12b, 및 도 12c는 양면 GIDL 소거의 실시예들의 전압 펄스들을 도시한다.
도 13a 및 도 13b는 NAND 스트링 및 선택 트랜지스터들에 접속된 통로들의 실시예들의 개략도들이다.
도 14a 및 도 14b는 선택 라인에 전압 펄스를 제공하도록 구성된 회로부의 실시예들의 도면들이다.
도 15a는 양면 GIDL 소거의 일 실시예에서, 선택 트랜지스터들에서 발생하는 전압 펄스들의 그래프이다.
도 15b는 양면 GIDL 소거의 일 실시예에서, 통로들에 인가되는 전압 펄스들의 그래프이다.
도 16은 양면 GIDL 소거의 일 실시예에서, 선택 트랜지스터들에서 발생하는 전압 펄스들을 도시한다.
도 17은 양면 GIDL 소거의 일 실시예에서, 다양한 통로들에 인가되는 전압 펄스들의 도면이다.
도 18은 양면 GIDL 소거의 일 실시예의 전압 펄스들을 도시한다.
도 19는 통로들 사이의 임피던스 차이들을 보상하도록 구성된 장치의 일 실시예의 도면이다.
도 20은 통로들 사이의 임피던스 오정합을 완화시키는 프로세스의 일 실시예의 흐름도이다.
도 21은 통로들 사이의 임피던스 오정합을 완화시키는 프로세스의 일 실시예의 흐름도이다.
도 22는 비휘발성 메모리 셀들의 블록들(BLK)을 포함하는 평면의 도면이다.
도 23은 비휘발성 메모리 셀들의 블록들(BLK)을 포함하는 평면의 도면이다.
도 24는 선택된 블록으로의 통로들의 일 실시예를 예시하기 위한 도면이다.
도 25는 선택된 블록으로의 통로들의 일 실시예를 예시하기 위한 도면이다.
도 26은 도 23 내지 도 25에서의 메모리 시스템을 위해 생성될 수 있는 여러 신호들에 대한 선택된 블록들에서의 전압 대 시간을 도시하는 그래프이다.
도 27은 임피던스 오정합을 보상하는 프로세스의 일 실시예의 흐름도이다.
도 28은 도 23 내지 도 25에서의 메모리 시스템을 위해 생성될 수 있는 여러 신호들에 대한 선택된 블록들에서의 전압 대 시간을 도시하는 그래프이다.
도 29는 감지 증폭기들 및 SGD 드라이버로부터의 신호들의 타이밍을 제어하는 일 실시예의 추가의 상세한 사항들을 도시한다.
도 30은 보상 파라미터들의 일 실시예를 도시하는 표이다.
도 31은 감지 증폭기로부터의 비트 라인 전압 및 SGD 드라이버로부터의 SGD 전압의 정상 상태 크기들을 제어하는 일 실시예의 표이다.
상이한 통로들에서의 임피던스 차이들을 보상하기 위한 기법들이 제공된다. 본 명세서에서, "통로"는 통로를 따라서 전기 신호(예컨대, 전압 펄스 또는 전류 펄스)를 송신할 수 있는 임의의 유형적인 매체이다. 비휘발성 메모리 셀들 상에서의 메모리 동작들 동안 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위한 기법들이 제공된다. 제1 세트의 통로들 및 제2 세트의 통로들은, 일 실시예에서, 비휘발성 메모리 셀들의 블록들에 각각 접속된다. 제1 세트의 통로들은 서로 중첩될 수 있다. 예를 들어, 제1 세트의 통로들은 비휘발성 메모리 셀들의 상이한 블록들 내의 비휘발성 메모리 셀들의 스트링들에 접속된 비트 라인을 따라서 존재할 수 있다. 제2 세트의 통로들은 서로 중첩될 수 있다. 예를 들어, 제2 세트의 통로들은 비휘발성 메모리 셀들의 스트링들에 접속된 글로벌 선택 라인을 따라 존재할 수 있다. 제1 세트의 통로들의 임피던스들은, 일 실시예에서, 메모리 동작을 위해 선택되는 블록의 위치에 의존한다. 제2 세트의 통로들의 임피던스는, 일부 실시예들에서, 선택된 블록의 위치에 의존한다.
위치 의존적 임피던스 오정합은, 일부 실시예들에서, 2개의 신호들의 시작 시간들이 위치 의존적 차이를 갖게 할 수 있다. 예를 들어, (선택된 블록에서의) 비트 라인 전압과 (선택된 블록에서의) 선택 라인 전압 사이의 시작 시간의 차이는 선택된 블록의 위치에 의존할 수 있다. 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위해, 제1 세트의 통로들에 인가되는 제1 신호들 및 제2 세트의 통로들에 인가되는 제2 신호들의 시작 시간들은, 일 실시예에서, 선택된 비휘발성 메모리 셀들의 위치에 기초하여 제어된다.
위치 의존적 임피던스 오정합은, 일부 실시예들에서, 2개의 신호들의 정상 상태 크기들 사이의 관계가 위치 의존적 차이를 갖게 할 수 있다. 예를 들어, (선택된 블록에서의) 비트 라인 전압과 (선택된 블록에서의) 선택 라인 전압 사이의 정상 상태 크기들의 차이는 선택된 블록의 위치에 의존할 수 있다. 이러한 전압 차이는, 일부 실시예들에서, 선택 트랜지스터의 2개의 단자들에 걸쳐서 나타난다. 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위해, 제1 세트의 통로들에 인가되는 제1 신호들 및 제2 세트의 통로들에 인가되는 제2 신호들의 정상 상태 크기들은, 일 실시예에서, 선택된 비휘발성 메모리 셀들의 위치에 기초하여 제어된다.
위치 의존적 임피던스 오정합은, 일부 실시예들에서, 2개의 신호들의 램프(ramp) 시간들 사이의 관계가 위치 의존적 차이를 갖게 할 수 있다. 예를 들어, (선택된 블록에서의) 비트 라인 전압과 (선택된 블록에서의) 선택 라인 전압 사이의 램프 시간들의 차이는 선택된 블록의 위치에 의존할 수 있다. 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위해, 제1 세트의 통로들에 인가되는 제1 신호들 및 제2 세트의 통로들에 인가되는 제2 신호들의 램프 시간들은, 일 실시예에서, 선택된 비휘발성 메모리 셀들의 위치에 기초하여 제어된다.
일부 실시예들에서, 제1 트랜지스터에 접속된 제1 통로와 제2 트랜지스터에 접속된 제2 통로 사이의 위치 의존적 임피던스 차이들을 보상하기 위한 기법들이 제공된다. 위치는, 일 실시예에서, 메모리 셀들의 평면 내의 선택된 블록의 위치이다. 그러나, 제1 및/또는 제2 통로에 인가되는 신호(예컨대, 전압)에 기초하여 보상을 행하는 것이 아니라, 일 실시예에서, 트랜지스터들에 접속된 제3 및 제4 통로들에 인가되는 신호들(예컨대, 전압 펄스들)에 기초하여 보상이 행해진다. 일 실시예에서, 제3 및 제4 통로들에 인가되는 전압 펄스들은 제1 및 제2 통로들의 상이한 임피던스들을 보상하기 위해 상이한 정상 상태 크기들을 갖는다. 본 기법은, 예를 들어, 2개의 트랜지스터들에 걸친 실질적으로 동일한 드레인-게이트 전압 또는 실질적으로 동일한 소스-게이트 전압을 생성하는 데 이용될 수 있다. 예를 들어, 본 기법은 메모리 셀들의 스트링의 하나의 단부에 있는 제1 선택 트랜지스터에 걸쳐서 그리고 스트링의 다른 단부에 있는 제2 선택 트랜지스터에 걸쳐서 동일한 드레인-게이트 전압을 야기하도록 사용될 수 있다. 일 실시예에서, 본 기법은 선택 트랜지스터들에 게이트 전압들을 제공하는 선택 라인 드라이버들에 대한 블록 의존적 보상들을 이용하여, 상이한 블록들 내의 드레인측 선택 트랜지스터들에 접속된 비트 라인을 따라서 존재하는 제1 세트의 통로들과 상이한 블록들 내의 소스측 선택 트랜지스터들에 접속된 소스 라인을 따르는 제2 세트의 통로들 사이의 블록 의존적 임피던스 차이들을 보상한다. 본 기법은, 예를 들어, 제1 및 제2 통로들에 인가되는 전압들에 기초하여 보상을 행하는 것이 가능하지 않거나 바람직하지 않을 때 적용될 수 있다. 예를 들어, 일부 경우에, 동일한 전압 펄스가 제1 및 제2 통로들 양측 모두에 인가될 수 있다. 그러나, 동일한 전압 펄스가 제1 및 제2 통로들에 인가되는 것이 필요조건은 아니다.
일 실시예에서, 제1 통로는 NAND 스트링 상의 제1 선택 트랜지스터의 단자(예컨대, "비트 라인 단자")에 접속된 비트 라인을 포함하고, 제2 통로는 NAND 스트링 상의 제2 선택 트랜지스터의 단자(예컨대, "소스 라인 단자")에 접속된 소스 라인을 포함하고, 제3 통로는 제1 선택 트랜지스터의 제어 단자(예컨대, 게이트 단자)에 접속된 제1 선택 라인을 포함하고, 제4 통로는 제2 선택 트랜지스터의 제어 단자(예컨대, 게이트 단자)에 접속된 제2 선택 라인을 포함한다. 제1 통로 및 제2 통로는, 일 실시예에서, 상이한 임피던스들을 갖는다. 예를 들어, 비트 라인 및 소스 라인은 상이한 임피던스들을 가질 수 있다. 제1 통로 및 제2 통로에 인가되는 전압 펄스들은, 일 실시예에서, 실질적으로 동일한 크기 및 실질적으로 동일한 시작 시간을 갖는다. 그러나, 상이한 통로 임피던스들로 인해, 전압 크기들 및/또는 시작 시간들은, 일 실시예에서, 비트 라인 및 소스 라인에 접속된 선택 트랜지스터들의 단자들에서 상이하다. 제1 및 제2 선택 라인들에 인가되는 전압들은, 일 실시예에서, 비트 라인 및 소스 라인에 접속된 선택 트랜지스터들의 단자들에서의 상이한 전압 크기들 및/또는 시작 시간들을 보상하는 데 사용된다. 이는, 일 실시예에서, 제1 선택 트랜지스터의 경우에는 게이트 단자-비트 라인 단자 전압에 대해, 그리고 제2 선택 트랜지스터의 경우에는 게이트 단자-소스 라인 단자 전압에 대해 실질적으로 동일한 크기가 되게 한다. 일 실시예에서, 이는 2개의 선택 트랜지스터들에 걸친 실질적으로 동일한 크기의 게이트 유도 드레인 누설(GIDL) 전압을 생성한다. 아래에서 추가로 논의되는 바와 같이, GIDL 전압은 트랜지스터 내의 GIDL 전류를 트리거하는 드레인-게이트 전압이다. 일 실시예에서, 이는 2개의 선택 트랜지스터들에 실질적으로 동일한 크기의 게이트 유도 드레인 누설(GIDL) 전류를 생성한다. GIDL 전류는, 일 실시예에서, 양면 GIDL 소거에 사용된다.
잘 이해되는 바와 같이, 전압은 2개의 지점들 사이의 전위의 차이이다. 본 명세서에서, "전압"이라는 용어가 회로 내의 소정 지점과 관련하여 사용될 때(예컨대, 비트 라인 전압), 이는, 공통 지점에 대해 명시적으로 언급할 필요 없이, 회로 내의 명시된 지점과 일부 공통 지점(예컨대, 접지) 사이의 전위의 차이를 지칭하고 있는 것임이 이해될 것이다. 일부 경우에, "전압"이라는 용어는 2개의 지점들(예컨대, 트랜지스터의 게이트 단자 및 비트 라인 단자)과 관련하여 사용될 것이다. 이 경우에, 전압은 2개의 명시된 지점들 사이의 전위의 차이이다.
일부 메모리 디바이스들 내의 메모리 셀들을 소거하기 위한 한 가지 기법은 p-웰 기판을 고전압으로 바이어싱하여 NAND 채널을 충전하는 것이다. 메모리 셀들의 제어 게이트들에 소거 인에이블 전압이 인가되는 한편, NAND 채널은 고전압 상태에 있어서 비휘발성 저장 요소들(메모리 셀들)을 소거한다. 메모리 셀들을 소거하는 것에 대한 다른 접근법은 게이트 유도 드레인 누설(GIDL) 전류를 생성하여 NAND 스트링 채널을 충전하는 것이다. 메모리 셀들의 제어 게이트들에 소거 인에이블 전압이 인가되는 한편, 스트링 채널 전위를 유지하여 메모리 셀들을 소거한다.
GIDL 전류는, 일 실시예에서, 선택 트랜지스터에 드레인-게이트 전압을 야기함으로써 생성된다. GIDL 전류를 생성하는 트랜지스터 드레인-게이트 전압은 본 명세서에서 GIDL 전압으로 지칭된다. 선택 트랜지스터 드레인 전압이 선택 트랜지스터 제어 게이트 전압보다 현저히 더 높을 때 GIDL 전류를 생성할 수 있다. GIDL 전류는 캐리어 생성, 즉 대역간 터널링(band-to-band tunneling) 및/또는 트랩-보조 생성(trap-assisted generation)으로 인한 전자-정공 쌍 생성의 결과이다. 일 실시예에서, GIDL 전류는 한 가지 타입의 캐리어들, 예컨대 정공들이 주로 NAND 채널 내로 이동하게 하여, 이에 의해, 채널의 전위를 상승시킬 수 있다. 다른 타입의 캐리어들, 예컨대 전자들은 전기장에 의해 비트 라인의 방향으로 또는 소스 라인의 방향으로 채널로부터 추출된다. 소거 동안, 홀들은 채널로부터 메모리 셀들의 전하 저장 영역까지 터널링하고 거기에서 전자들과 재결합하여, 메모리 셀들의 임계 전압을 낮출 수 있다.
GIDL 전류는 NAND 스트링의 단부의 어느 쪽에서든 생성될 수 있다. 제1 GIDL 전압은 비트 라인에 접속된 선택 트랜지스터(예컨대, 드레인측 선택 트랜지스터)의 2개의 단자들 사이에 생성되어, 제1 GIDL 전류를 생성하게 할 수 있다. 제2 GIDL 전압은 소스 라인에 접속된 선택 트랜지스터(예컨대, 소스측 선택 트랜지스터)의 2개의 단자들 사이에 생성되어, 제2 GIDL 전류를 생성하게 할 수 있다. NAND 스트링의 한쪽 단부에서만의 GIDL 전류에 기초한 소거는 단면(one-sided) GIDL 소거로 지칭된다. NAND 스트링의 양측 단부들에서의 GIDL 전류에 기초한 소거는 양면 GIDL 소거로 지칭된다.
일부 실시예들에서, 비휘발성 메모리 셀들의 효율적인 양면 GIDL 소거를 위한 기술이 본 명세서에 개시된다. 일부 실시예들에서, 하나 이상의 제어 회로들은 양면 GIDL 소거 동안 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하도록 구성된다. 예를 들어, 사용되는 보상은, 일부 실시예들에서, 소거를 위해 선택된 블록의 위치에 의존한다. NAND 스트링의 2개의 단부들에서의 GIDL 전압들 사이에 비대칭이 있는 경우, 양면 GIDL 소거는 부정적인 영향을 받을 수 있다. 일 실시예는 NAND 스트링의 2개의 단부들 각각에서의 전압들(예컨대, GIDL 전압들)을 균등화한다. 전압 펄스는, 이 용어가 본 명세서에 정의된 바와 같이, 전압이 초기 전압으로부터 정상 상태 크기로 변화(예컨대, 증가)하는 제1 과도 기간, 전압(정상 상태 전압으로 지칭됨)이 정상 상태 크기에서 비교적 안정적으로 유지되는 동안의 정상 상태 기간, 및 전압이 정상 상태 크기로부터 최종 전압으로 변화(예컨대, 감소)하는 제2 과도 기간을 갖는다. 초기 전압, 정상 상태 전압, 및 최종 전압은 비교적 안정적인 전압들이다. 최종 전압은 초기 전압과 동일한 크기를 가질 필요는 없다. 초기 전압이 정상 상태 전압보다 낮은 경우, 최종 전압은 정상 상태 전압보다 작거나 클 수 있다. 초기 전압이 정상 상태 전압보다 큰 경우, 최종 전압은 정상 상태 전압보다 작거나 클 수 있다. 전압이 정상 상태 기간 동안 비교적 안정적이지만, 예를 들어 잡음 또는 다른 비이상적인 인자들로 인해, 정상 상태 기간 동안 정상 상태 크기에서 일부 작은 변동들이 있을 수 있다. 따라서, 전압 펄스의 정상 상태 크기는 본 명세서에서 정상 상태 기간 동안의 평균 전압으로서 정의된다. 실질적으로 동일한 정상 상태 전압 크기들을 갖는 NAND 스트링의 각각의 단부에서 소거 전압 펄스들(예컨대, GIDL 전압 펄스들)을 생성하기 위한 기법들이 본 명세서에 개시된다. 본 명세서에서, 정상 상태 전압 크기들의 차이가 더 큰 정상 상태 전압 크기의 3% 이내인 경우, "2개의 전압 펄스들은 실질적으로 동일한 정상 상태 전압 크기를 갖는다". 일 실시예에서, 2개의 실질적으로 대칭적인 소거 전압 펄스들의 정상 상태 전압 크기들의 차이는 더 큰 정상 상태 전압 크기의 2% 내에 있다. 일 실시예에서, 2개의 실질적으로 대칭적인 소거 전압 펄스들의 정상 상태 전압 크기들의 차이는 더 큰 정상 상태 전압 크기의 1% 내에 있다. 2개의 전압 펄스들이 실질적으로 동일한 정상 상태 전압 크기들을 갖지 않는 경우, 그들의 정상 상태 전압 크기들은 상이한 것으로 정의된다.
일부 실시예들에서, 실질적으로 대칭적인 NAND 스트링의 각각의 단부에 있는 선택 트랜지스터들에서 전압 펄스들을 생성하기 위한 기법들이 본 명세서에 개시된다. 이러한 전압 펄스들은, 본 명세서에 개시되는 바와 같이, GIDL 전압 펄스들, 또는 GIDL 소거 동안 선택 트랜지스터들의 단자들에 인가되는 다른 전압 펄스들일 수 있다. 본 명세서에서, 2개의 전압 펄스들이 실질적으로 동일한 정상 상태 전압 크기들을 갖고 2개의 전압들 중 어느 하나의 전압의 제1 과도 기간 동안의 임의의 주어진 시간에서의 전압 크기들의 차이가 2개의 전압들의 더 큰 정상 상태 크기의 3% 내에 있는 경우, "2개의 전압 펄스들은 실질적으로 대칭적이다". 제2 과도 기간은 2개의 전압 펄스들이 실질적으로 대칭적인지의 여부에 있어서의 요인이 아니다. 일 실시예에서, 2개의 실질적으로 대칭적인 전압 펄스들의 정상 상태 전압 크기들의 차이는 더 큰 정상 상태 크기의 2% 이내이고, 2개의 전압들 중 어느 하나의 전압의 제1 과도 기간 동안의 임의의 주어진 시간에서의 2개의 실질적으로 대칭적인 전압들의 전압 크기들의 차이는 더 큰 정상 상태 크기의 2% 이내이다. 일 실시예에서, 2개의 실질적으로 대칭적인 전압 펄스들의 정상 상태 전압 크기들의 차이는 더 큰 정상 상태 크기의 1% 이내이고, 2개의 전압들 중 어느 하나의 전압의 제1 과도 기간 동안의 임의의 주어진 시간에서의 2개의 실질적으로 대칭적인 전압들의 전압 크기들의 차이는 더 큰 정상 상태 크기의 1% 이내이다.
본 명세서에서, 2개의 전압 펄스들이 실질적으로 동일한 정상 상태 전압 크기들을 갖지 않는 경우 또는 2개의 전압들 중 어느 하나의 전압의 제1 과도 기간 동안의 임의의 주어진 시간에서의 전압 크기들의 차이가 2개의 전압들의 더 큰 정상 상태 크기의 3% 초과인 경우, "2개의 전압 펄스들은 비대칭적이다".
NAND 스트링의 2개의 단부들에서의 GIDL 전류들 사이에 비대칭이 있는 경우, 양면 GIDL 소거는 부정적인 영향을 받을 수 있다. 일 실시예에서, NAND 스트링의 2개의 단부들에서의 GIDL 전류들은 서로 균등화되고, 이는 소거 효율을 개선한다. 이러한 GIDL 전류들을 균등화하는 데 사용되는 보상은, 일부 실시예들에서, 선택된 블록의 위치에 의존한다. GIDL 전류는, 일 실시예에서, GIDL 전압 펄스에 대한 비선형 과도 응답을 포함한다. GIDL 전류의 크기가 반드시 GIDL 전압 펄스의 크기를 긴밀하게 추적하는 것은 아니다. GIDL 전류는 피크 전류까지 급속하게 증가하고 이어서 감소할 수 있다. GIDL 전류의 증가는, 일 실시예에서, GIDL 전압이 제1 과도 기간 동안 증가하고 있는 동안에 발생한다. GIDL 전류가 GIDL 전압의 정상 상태 기간 동안 증가할 수 있다는 것이 가능하지만, 이것이 필수적인 것은 아니다. GIDL 전류는 정상 상태 기간 동안 피크 전류에서 유지될 수 있지만, 이것이 필수적인 것은 아니다. GIDL 전류는, GIDL 전압이 (제1 과도 기간 동안) 여전히 증가하고 있는 동안 그리고/또는 GIDL 전압의 정상 상태 기간 동안 감소할 수 있다.
일부 실시예들에서, NAND 스트링의 각각의 단부에서 GIDL 전압들이 선택 트랜지스터들에 인가되는 동안, NAND 스트링의 각각의 단부에 실질적으로 동일한 전류 크기를 갖는 GIDL 전류들을 생성하기 위한 기법들이 본 명세서에 개시되어 있다. 사용되는 보상은, 일부 실시예들에서, 선택된 블록의 위치에 의존한다. 본 명세서에서, 2개의 GIDL 전류들의 크기가 2개의 GIDL 전류들의 더 큰 피크 크기의 3% 이내인 경우, "2개의 GIDL 전류들은 실질적으로 동일한 크기를 갖는다". 일 실시예에서, NAND 스트링의 각각의 단부에서의 GIDL 전류들은 임의의 주어진 시간에 실질적으로 동일한 전류 크기를 갖는 한편, NAND 스트링의 대향 단부들에서 선택 트랜지스터들에 인가되는 어느 하나의 GIDL 전압 펄스는 제1 과도 기간 내에 있다(예컨대, 정상 상태 크기로 증가됨). 일 실시예에서, 어느 하나의 GIDL 전압의 제1 과도 기간 동안 임의의 주어진 시간에 NAND 스트링의 각각의 단부에서의 2개의 GIDL 전류들의 전류의 차이는 더 큰 피크 GIDL 전류 크기의 2% 이내이다. 일 실시예에서, 어느 하나의 GIDL 전압의 제1 과도 기간 동안 임의의 주어진 시간에 NAND 스트링의 각각의 단부에서의 2개의 GIDL 전류들의 전류의 차이는 더 큰 피크 GIDL 전류 크기의 1% 이내이다.
일 실시예에서, NAND 스트링의 각각의 단부에서의 GIDL 전류들은 실질적으로 동일한 전류 크기를 갖는 한편, NAND 스트링의 대향 단부들에서 선택 트랜지스터들에 인가되는 어느 하나의 GIDL 전압 펄스는 정상 상태 기간 내에 있다. 일 실시예에서, 어느 하나의 GIDL 전압의 정상 상태 기간 동안 임의의 주어진 시간에 NAND 스트링의 각각의 단부에서의 2개의 GIDL 전류들의 전류의 차이는 더 큰 피크 GIDL 전류 크기의 2% 이내이다. 일 실시예에서, 어느 하나의 GIDL 전압의 정상 상태 기간 동안 임의의 주어진 시간에 NAND 스트링의 각각의 단부에서의 2개의 GIDL 전류들의 전류의 차이는 더 큰 피크 GIDL 전류 크기의 1% 이내이다.
일부 실시예들에서, 실질적으로 대칭적인 NAND 스트링의 각각의 단부에서 GIDL 전류들을 생성하기 위한 기법들이 본 명세서에 개시된다. 실질적으로 대칭적인 NAND 스트링의 각각의 단부에서 GIDL 전류들을 생성하는 데 사용되는 보상은, 일부 실시예들에서, 선택된 블록의 위치에 의존한다. 본 명세서에서, 2개의 GIDL 전압들 중 어느 하나의 GIDL 전압의 제1 과도 기간 및 정상 상태 기간 양측 모두 동안의 임의의 주어진 시간에 GIDL 전류 크기들의 차이가 2개의 GIDL 전류들의 더 큰 피크 크기의 3% 이내인 경우, "2개의 GIDL 전류들은 실질적으로 대칭적이다". GIDL 전압들의 제2 과도 기간은 2개의 GIDL 전류들이 실질적으로 대칭적인지의 여부에 있어서의 요인이 아니다. 일 실시예에서, 2개의 GIDL 전압들 중 어느 하나의 전압의 제1 과도 기간들 및 정상 상태 기간들 동안의 임의의 주어진 시간에 2개의 실질적으로 대칭적인 GIDL 전류들의 전류 크기의 차이는 더 큰 피크 GIDL 전류 크기의 2% 이내에 있다. 일 실시예에서, 2개의 GIDL 전압들 중 어느 하나의 전압의 제1 과도 기간들 및 정상 상태 기간들 동안의 임의의 주어진 시간에 2개의 실질적으로 대칭적인 GIDL 전류들의 전류 크기의 차이는 더 큰 피크 GIDL 전류 크기의 1% 이내에 있다.
NAND 스트링의 각각의 단부에서 실질적으로 대칭적인 GIDL 전압 펄스들 및/또는 실질적으로 대칭적인 GIDL 전류들을 생성하는 것은 양면 GIDL 소거 효율을 개선한다. 실질적으로 동일한 정상 상태 크기를 갖는 NAND 스트링의 각각의 단부에서 GIDL 전압 펄스들을 그리고/또는 실질적으로 동일한 정상 상태 크기를 갖는 NAND 스트링의 각각의 단부에서 GIDL 전류들을 생성하는 것은 양면 GIDL 소거 효율을 개선한다. 소거 속도는 양면 GIDL 소거의 실시예들을 수행할 때 개선된다. 전류 소비는 양면 GIDL 소거의 실시예들을 수행할 때 감소될 수 있다. 전력 소비는 양면 GIDL 소거의 실시예들을 수행할 때 감소될 수 있다.
NAND 스트링의 각각의 단부에서 GIDL 전압 펄스들에서의 비대칭이 발생할 가능성이 있을 수 있는 한 가지 이유는 NAND 스트링의 각각의 단부에 있는 선택 트랜지스터들로 전압들을 전달하는 통로들에 대한 임피던스들의 차이들로 인한 것이다. 통로들의 임피던스들은, 일부 실시예들에서, 선택된 블록의 위치에 의존한다. 일 실시예에서, 비트 라인을 따라서 존재하는 제1 통로는 NAND 스트링의 일 단부에 있는 제1 선택 트랜지스터로 전압을 전달하고, 소스 라인을 따라서 존재하는 제2 통로는 NAND 스트링의 다른 단부에 있는 제2 선택 트랜지스터로 전압을 전달한다. 제1 통로 및 제2 통로는 상이한 임피던스들을 가질 수 있다. 상이한 임피던스들은, 적어도 부분적으로, 상이한 비트 라인 임피던스 및 소스 라인 임피던스로 인한 것일 수 있다. 예를 들어, 제1 통로 및 제2 통로는 상이한 저항들 및/또는 커패시턴스들을 가질 수 있다. 따라서, 제1 통로 및 제2 통로는 상이한 RC 지연들을 가질 수 있다. 제1 통로 및 제2 통로는 각자의 제1 통로 및 제2 통로를 따른 상이한 전압 강하들을 가질 수 있다. 일 실시예에서, 상이한 임피던스들은 선택 트랜지스터들의 단자들에서 GIDL 전압 펄스들을 생성할 때 보상된다.
GIDL 펄스의 비대칭이 NAND 스트링의 각각의 단부에서 발생할 수 있는 한 가지 이유는 NAND 스트링의 각각의 단부에서의 구조적 차이들로 인한 것이다. 일부 NAND 스트링들에 대해, NAND 스트링의 각각의 단부에서의 선택 트랜지스터들의 드레인-게이트 전압들이 동일한 크기를 갖는다 하더라도, GIDL 전류들이 상이한 크기들을 가질 수 있도록 2개의 단부들 사이에 비대칭이 있을 수 있다. GIDL 전류들에서의 이러한 비대칭에 대한 가능한 이유는 NAND 스트링의 각각의 단부에서의 상이한 도핑으로 인한 것이다. 실질적으로 동일한 크기를 갖는 NAND 스트링의 각각의 단부에서 GIDL 전류들을 생성하기 위한 기법들이 본 명세서에 개시된다. 일 실시예에서, NAND 스트링의 각각의 단부에 있는 선택 트랜지스터들에서 생성되는 GIDL 전압들은 실질적으로 동일한 크기를 갖는 GIDL 전류들을 생성하기 위해 상이한 크기들을 갖는다.
도 1 내지 도 6c는 본 명세서에서 제안되는 기술을 구현하는 데 사용될 수 있는 메모리 시스템의 일례를 설명한다. 도 1은 예시적인 메모리 시스템(100)의 기능 블록도이다. 도 1에 도시된 컴포넌트들은 전기 회로들이다. 메모리 시스템(100)은 하나 이상의 메모리 다이들(108)을 포함한다. 하나 이상의 메모리 다이들(108)은 완전한 메모리 다이들 또는 부분 메모리 다이들일 수 있다. 일 실시예에서, 각각의 메모리 다이(108)는 메모리 구조물(126), 제어 회로부(110), 및 판독/기록/소거 회로들(128)을 포함한다. 메모리 구조물(126)은 로우(row) 디코더(124)를 통해 워드 라인들에 의해 그리고 컬럼(column) 디코더(132)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기록/소거 회로들(128)은 SB1, SB2,..., SBp(감지 회로부)를 포함한 다수의 감지 블록들(150)을 포함하고, 하나의 페이지의 메모리 셀들이 동시에 판독 또는 프로그래밍되는 것을 허용한다. 또한, 많은 스트링들의 메모리 셀들이 동시에 소거될 수 있다.
일부 시스템들에서는, 하나 이상의 메모리 다이(108)와 동일한 패키지(예컨대, 착탈식 저장 카드) 내에 제어기(122)가 포함된다. 그러나, 다른 시스템들에서, 제어기는 메모리 다이(108)로부터 분리될 수 있다. 일부 실시예들에서, 제어기는 메모리 다이(108)와는 상이한 다이 상에 있을 것이다. 일부 실시예들에서는, 하나의 제어기(122)가 다수의 메모리 다이(108)와 통신할 것이다. 다른 실시예들에서, 각각의 메모리 다이(108)는 그 자신의 제어기를 갖는다. 커맨드들 및 데이터가 데이터 버스(120)를 통하여 호스트(140)와 제어기(122) 사이에서 전달되고, 라인들(118)을 통하여 제어기(122)와 하나 이상의 메모리 다이(108) 사이에서 전달된다. 일 실시예에서, 메모리 다이(108)는 라인들(118)에 접속된 한 세트의 입력 및/또는 출력(I/O) 핀들을 포함한다.
제어 회로부(110)는 판독/기록/소거 회로들(128)과 협력하여 메모리 구조물(126)에 대한 메모리 동작들(예컨대, 기록, 판독, 소거, 및 기타)을 수행하며, 상태 기계(112), 온-칩 어드레스 디코더(114), 및 전력 제어 회로(116)를 포함한다. 일 실시예에서, 제어 회로부(110)는 버퍼들, 예컨대 레지스터들, ROM 퓨즈(fuse)들, 및 디폴트 값들, 예컨대, 베이스 전압들 및 다른 파라미터들을 저장하기 위한 다른 저장 디바이스들을 포함한다.
온-칩 어드레스 디코더(114)는 디코더들(124, 132)에 의해 사용되는 하드웨어 어드레스에 호스트(140) 또는 제어기(122)에 의해 사용되는 어드레스들 사이의 어드레스 인터페이스를 제공한다. 전력 제어 회로(116)는 메모리 동작들 동안 워드 라인들, 비트 라인들, 및 선택 라인들에 공급되는 전력 및 전압들을 제어한다. 전력 제어 회로(116)는, 일 실시예에서, 전압 회로부를 포함한다. 전력 제어 회로(116)는 전압들을 생성하기 위한 전하 펌프들을 포함할 수 있다. 감지 블록들은 비트 라인 드라이버들을 포함한다. 전력 제어 회로(116)는, 일 실시예에서, 상태 기계(112)의 제어 하에서 실행된다. 일 실시예에서, 전력 제어 회로(116)는 P1 회로부(922), P2 회로부(924), P3 회로부(926), 및 P4 회로부(928)를 포함한다(도 9a, 도 9b, 도 13a, 도 13b 참조). 일 실시예에서, 전력 제어 회로(116)는 P5 회로부(1922), P6 회로부(1924), P7 회로부(1926), 및 P8 회로부(1928)를 포함한다(도 19 참조).
상태 기계(112) 및/또는 제어기(122)(또는 동등하게 기능화된 회로들)는, 도 1에 도시된 다른 회로들 전부 또는 그들의 서브세트와 조합하여, 본 명세서에 기술되는 기능들을 수행하는 제어 회로로 간주될 수 있다. 제어 회로는 하드웨어만을 포함할 수 있거나, 또는 (펌웨어를 비롯한) 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 예를 들어, 본 명세서에서 기술되는 기능들을 수행하도록 펌웨어에 의해 프로그래밍된 제어기가 제어 회로의 일례이다. 제어 회로는 프로세서, PGA(Programmable Gate Array, FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 집적 회로 또는 다른 타입의 회로를 포함할 수 있다.
(온-칩 또는 오프-칩) 제어기(122)(이는, 일 실시예에서, 전기 회로임)는, 하나 이상의 프로세서(122c), ROM(122a), RAM(122b), 메모리 인터페이스(MI)(122d) 및 호스트 인터페이스(HI)(122e)를 포함할 수 있으며, 이들은 모두 상호접속된다. 저장 디바이스들(ROM(122a), RAM(122b))은 한 세트의 명령어들(펌웨어를 포함함)과 같은 코드(소프트웨어)를 저장하고, 하나 이상의 프로세서들(122c)은 한 세트의 명령어들을 실행하여 본 명세서에서 기술되는 기능을 제공하도록 동작가능하다. 대안으로 또는 추가로, 하나 이상의 프로세서들(122c)은 하나 이상의 워드 라인에 접속된 메모리 셀들의 예약된 영역과 같은 메모리 구조물 내의 저장 디바이스로부터의 코드에 액세스할 수 있다. RAM(122b)은 (아래에서 논의되는) 캐싱 프로그램 데이터를 포함한, 제어기(122)에 대한 데이터를 저장하기 위한 것일 수 있다. ROM(122a), RAM(122b) 및 프로세서(122c)와 통신 상태에 있는 메모리 인터페이스(122d)는 제어기(122)와 하나 이상의 메모리 다이(108) 사이에 전기적 인터페이스를 제공하는 전기 회로이다. 예를 들어, 메모리 인터페이스(122d)는 신호들의 포맷 또는 타이밍을 변경할 수 있고, 버퍼를 제공할 수 있고, 서지(surge)들로부터 분리될 수 있고, I/O를 래칭할 수 있고, 등등일 수 있다. 하나 이상의 프로세서들(122c)은 메모리 인터페이스(122d)를 통해 제어 회로부(110)(또는 메모리 다이(108)의 다른 컴포넌트)에 커맨드들을 발행할 수 있다. 호스트 인터페이스(122e)는 호스트(140)로부터 커맨드들, 어드레스들 및/또는 데이터를 수신하여 호스트(140)에 데이터 및/또는 스테이터스(status)를 제공하기 위해 호스트(140)의 데이터 버스(120)와의 전기적 인터페이스를 제공한다.
일 실시예에서, 메모리 구조물(126)은 다수의 메모리 레벨들이 웨이퍼와 같은 단일 기판 위에 형성되는 비휘발성 메모리 셀들의 3차원 메모리 어레이를 포함한다. 메모리 구조물은 실리콘(또는 다른 타입의) 기판 위에 활성 영역이 배치된 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨들에 모놀리식으로 형성되는 임의의 타입의 비휘발성 메모리를 포함할 수 있다. 일례에서, 비휘발성 메모리 셀들은 전하 트래핑(charge-trapping) 재료를 갖는 수직 NAND 스트링들을 포함한다.
다른 실시예에서, 메모리 구조물(126)은 비휘발성 메모리 셀들의 2차원 메모리 어레이를 포함한다. 일례에서, 비휘발성 메모리 셀들은 플로팅 게이트들을 활용하는 NAND 플래시 메모리 셀들이다. 다른 타입들의 메모리 셀들(예컨대, NOR-타입 플래시 메모리)이 또한 사용될 수 있다.
메모리 구조물(126)에 포함된 메모리 어레이 아키텍처 또는 메모리 셀의 정확한 타입은 상기의 예들로 제한되지 않는다. 많은 상이한 타입들의 메모리 어레이 아키텍처들 또는 메모리 기술들이 메모리 구조물(126)을 형성하는 데 이용될 수 있다. 어떠한 특정의 비휘발성 메모리 기술도 본 명세서에서 제안되는 새롭게 청구되는 실시예들의 목적을 위해 필요하지는 않다. 메모리 구조물(126)의 메모리 셀들에 대한 적합한 기술들의 다른 예들은 ReRAM 메모리, 자기저항 메모리(예컨대, MRAM, 스핀 전달 토크 MRAM(Spin Transfer Torque MRAM), 스핀 궤도 토크 MRAM(Spin Orbit Torque MRAM)), 상변화(phase change) 메모리(예컨대, PCM) 등을 포함한다. 메모리 구조물(126)의 메모리 셀 아키텍처들에 대한 적합한 기술들의 예들은 2차원 어레이, 3차원 어레이, 교차점 어레이(cross-point array), 적층형 2차원 어레이, 수직 비트 라인 어레이 등을 포함한다.
ReRAM, PCMRAM, 또는 교차점 메모리의 일례는 X 라인들 및 Y 라인들(예컨대, 워드 라인들 및 비트 라인들)에 의해 액세스되는 교차점 어레이에 배열되는 가역적 저항-스위칭 요소들을 포함한다. 다른 실시예에서, 메모리 셀들은 전도성 브리지 메모리 요소들을 포함할 수 있다. 전도성 브리지 메모리 요소는 또한 프로그래밍가능 금속화 셀로 지칭될 수 있다. 전도성 브리지 메모리 요소는 고체 전해질 내의 이온들의 물리적 재배치에 기초하여 상태 변경 요소로서 사용될 수 있다. 일부 경우에 있어서, 전도성 브리지 메모리 요소는 2개의 고체 금속 전극들, 즉 비교적 불활성인 하나의 고체 금속 전극(예컨대, 텅스텐) 및 전기화학적으로 활성인 다른 하나의 고체 금속 전극(예컨대, 은 또는 구리)을 포함할 수 있는데, 이때 2개의 전극들 사이에는 얇은 고체 전해질 필름이 있다. 온도가 증가함에 따라, 이온들의 이동도가 또한 증가하여, 전도성 브리지 메모리 셀에 대한 프로그래밍 임계치가 감소하게 한다. 따라서, 전도성 브리지 메모리 요소는 온도에 따라 광범위한 프로그래밍 임계치들을 가질 수 있다.
자기저항 메모리(MRAM)는 자기 저장 요소들에 의해 데이터를 저장한다. 요소들은 2개의 강자성 플레이트들로 형성되는데, 이들 각각은 얇은 절연 층에 의해 분리되는 자화(magnetization)를 보유할 수 있다. 2개의 플레이트들 중 하나는 특정 극성으로 설정된 영구 자석이고; 다른 플레이트의 자화는 외부 자기장의 것을 저장 메모리에 매칭시키도록 변경될 수 있다. 메모리 디바이스가 그러한 메모리 셀들의 그리드로부터 구성된다. 프로그래밍에 대한 일 실시예에서, 각각의 메모리 셀은 한 쌍의 기록 라인들 사이에 놓이며, 이 라인들은 서로에 대해 직각이고, 하나는 셀 위에서 그리고 하나는 셀 아래에서 셀에 평행하게 배열된다. 전류가 그들을 통과할 때, 유도 자기장이 생성된다.
상변화 메모리(PCM)는 칼코겐화물 유리의 고유 거동을 이용한다. 일 실시예는 GeTe - Sb2Te3 초격자를 사용하여, 레이저 펄스(또는 다른 광원으로부터의 광 펄스)로 게르마늄 원자의 배위(co-ordination) 상태를 간단히 변화시킴으로써 비-열적 상변화를 달성한다. 따라서, 프로그래밍의 도즈(dose)들은 레이저 펄스들이다. 메모리 셀들은 메모리 셀들이 광을 수신하는 것을 차단함으로써 금지될 수 있다. 본 명세서에서 "펄스"의 사용은 사각 펄스를 필요로 하는 것이 아니라 사운드, 전류, 전압, 광, 또는 기타 파의 (연속적 또는 불연속적) 진동 또는 버스트(burst)를 포함한다는 점에 유의한다.
당업자는, 본 명세서에서 설명되는 기술이 단일의 특정 메모리 구조물에 제한되는 것이 아니라, 본 명세서에서 설명되는 바와 같은 기술의 사상 및 범주 내에서 그리고 당업자에 의해 이해되는 바와 같이 많은 관련 메모리 구조물들을 커버함을 인식할 것이다.
도 2는 제어기(122)의 일 실시예의 더 상세한 사항들을 도시한 예시적인 메모리 시스템(100)의 블록도이다. 도 2의 제어기는 플래시 메모리 제어기이지만, 비휘발성 메모리(108)가 플래시로 제한되지 않는다는 것에 유의한다. 따라서, 제어기(122)는 플래시 메모리 제어기의 예로 제한되지 않는다. 본 명세서에 사용되는 바와 같이, 플래시 메모리 제어기는, 플래시 메모리에 저장된 데이터를 관리하고 컴퓨터 또는 전자 디바이스와 같은 호스트와 통신하는 디바이스이다. 플래시 메모리 제어기는 본 명세서에 기술된 특정 기능에 더하여 다양한 기능을 가질 수 있다. 예를 들어, 플래시 메모리 제어기는 메모리가 적절하게 동작하고 있음을 보장하도록, 불량한 플래시 메모리 셀들을 매핑 아웃(mapping out)하도록, 그리고 향후의 결함(failed) 셀들을 대신하기 위한 여분의 메모리 셀들을 할당하도록 플래시 메모리를 포맷화할 수 있다. 여분의 셀들의 일부는, 플래시 메모리 제어기를 동작시키고 다른 특징들을 구현하기 위하여 펌웨어를 보유하는 데 사용될 수 있다. 동작 시, 호스트가 플래시 메모리로부터 데이터를 판독하거나 그에 데이터를 기록할 필요가 있는 경우, 이는 플래시 메모리 제어기와 통신할 것이다. 호스트가, 데이터가 판독/기록될 논리적 어드레스를 제공하는 경우, 플래시 메모리 제어기는 호스트로부터 수신된 논리적 어드레스를 플래시 메모리 내의 물리적 어드레스로 변환할 수 있다. (대안으로, 호스트는 물리적 어드레스를 제공할 수 있다). 플래시 메모리 제어기는 또한, 마모 레벨링(wear leveling)(달리 반복적으로 기록될 메모리의 특정 블록들의 마모를 피하도록 기록들을 분포시킴) 및 가비지 수집(garbage collection)(블록이 풀(full)이 된 후에, 데이터의 유효 페이지들만을 새로운 블록으로 이동시켜, 풀 블록이 소거 및 재사용될 수 있게 함)과 같은, 그러나 그에 제한되지 않는, 다양한 메모리 관리 기능들을 수행할 수 있다.
제어기(122)와 비휘발성 메모리 다이(108) 사이의 인터페이스는 토글 모드(Toggle Mode) 200, 400, 또는 800과 같은 임의의 적합한 플래시 인터페이스일 수 있다. 일 실시예에서, 메모리 시스템(100)은 카드 기반 시스템, 예컨대, SD(Secure Digital) 또는 마이크로-SD(Micro Secure Digital) 카드일 수 있다. 대안의 실시예에서, 메모리 시스템(100)은 임베디드 메모리 시스템의 일부일 수 있다. 예를 들어, 플래시 메모리는 호스트 내에 임베드될 수 있다. 다른 예에서, 메모리 시스템(100)은 솔리드 스테이트 드라이브(solid state drive, SSD)의 형태일 수 있다.
일부 실시예들에서, 비휘발성 메모리 시스템(100)은 제어기(122)와 비휘발성 메모리 다이(108) 사이에 단일 채널을 포함하고, 본 명세서에서 설명되는 주제는 단일 메모리 채널을 갖는 것으로 제한되지 않는다. 예를 들어, 일부 메모리 시스템 아키텍처들에서, 2개, 4개, 8개 또는 그 이상의 채널들이, 제어기 용량에 따라, 제어기와 메모리 다이 사이에 존재할 수 있다. 도면에 단일 채널이 도시되어 있더라도, 본 명세서에서 설명된 임의의 실시예에는, 제어기와 메모리 다이 사이에 하나 초과의 채널이 존재할 수 있다.
도 2에 도시된 바와 같이, 제어기(122)는 호스트와 인터페이싱하는 프론트엔드 모듈(front end module)(208), 하나 이상의 비휘발성 메모리 다이(108)와 인터페이싱하는 백엔드 모듈(back end module)(210), 및 이제 상세히 설명될 기능들을 수행하는 다양한 다른 모듈들을 포함한다.
도 2에 도시된 제어기(122)의 컴포넌트들은, 예를 들어, 다른 컴포넌트들과 함께 사용하기 위하여 설계된 패키징된 기능적 하드웨어 유닛(예컨대, 전기 회로), 관련된 기능들 중 특정 기능을 통상 수행하는 (마이크로)프로세서 또는 프로세싱 회로부에 의해 실행가능한 프로그램 코드(예컨대, 소프트웨어 또는 펌웨어)의 일부, 또는 더 큰 시스템과 인터페이싱하는 자립형 하드웨어 또는 소프트웨어 컴포넌트의 형태를 취할 수 있다. 예를 들어, 각각의 모듈은 ASIC, FPGA, 회로, 디지털 논리 회로, 아날로그 회로, 이산 회로들의 조합, 게이트들, 또는 임의의 다른 타입의 하드웨어, 또는 이들의 조합을 포함할 수 있다. 대안으로 또는 추가로, 각각의 모듈은 제어기(122)가 본 명세서에서 기술되는 기능들을 수행하기 위해 프로세서를 프로그래밍하도록 프로세서 판독가능 디바이스(예컨대, 메모리) 내에 저장된 소프트웨어를 포함할 수 있다. 도 2에 도시된 아키텍처는 도 1에 도시된 제어기(122)의 컴포넌트들(즉, RAM, ROM, 프로세서, 인터페이스)을 사용할 수 있는(또는 사용할 수 없는) 하나의 예시적인 구현예이다.
제어기(122)의 모듈들을 다시 참조하면, 버퍼 관리자/버스 제어기(214)는, RAM(216) 내의 버퍼들을 관리하고 제어기(122)의 내부 버스 중재를 제어한다. ROM(218)은 시스템 부트 코드(system boot code)를 저장한다. 도 2에 제어기(122)와 분리되어 위치된 것으로 도시되어 있지만, 다른 실시예들에서, RAM(216) 및 ROM(218) 중 하나 또는 양측 모두는 제어기 내에 위치될 수 있다. 또 다른 실시예들에서, RAM 및 ROM의 일부분들은 제어기(122) 내부와 제어기 외부에 양측 모두에 위치될 수 있다. 추가로, 일부 구현예들에서, 제어기(122), RAM(216), 및 ROM(218)은 별도의 반도체 다이 상에 위치될 수 있다.
프론트엔드 모듈(208)은 호스트 또는 다음 레벨의 저장 제어기와의 전기적 인터페이스를 제공하는 호스트 인터페이스(220) 및 물리 계층 인터페이스(PHY)(222)를 포함한다. 호스트 인터페이스(220)의 타입의 선택은 사용되는 메모리의 타입에 종속될 수 있다. 호스트 인터페이스들(220)의 예들은 SATA, SATA 익스프레스, SAS, 파이버 채널(Fibre Channel), USB, PCIe, 및 NVMe를 포함하지만 이로 제한되지 않는다. 호스트 인터페이스(220)는, 전형적으로, 데이터, 제어 신호들, 및 타이밍 신호들에 대한 전달을 가능하게 한다.
백엔드 모듈(210)은 ECC(Error Correction Code) 엔진(224)을 포함하고, 이 ECC 엔진은 호스트로부터 수신된 데이터 바이트들을 인코딩하고 비휘발성 메모리로부터 판독된 데이터 바이트들을 디코딩 및 에러 정정한다. 커맨드 시퀀서(command sequencer)(226)는 비휘발성 메모리 다이(108)로 송신될 커맨드 시퀀스들, 예컨대, 프로그램 및 소거 커맨드 시퀀스들을 생성한다. RAID(Redundant Array of Independent Dies) 모듈(228)은 RAID 패리티(parity)의 생성 및 결함 데이터의 복구를 관리한다. RAID 패리티는 비휘발성 메모리 시스템(100)에 기록되는 데이터에 대한 무결성 보호(integrity protection)의 추가 레벨로서 사용될 수 있다. 일부 경우들에서, RAID 모듈(228)은 ECC 엔진(224)의 일부일 수 있다. RAID 패리티는 통상의 명칭이 암시하는 바와 같이 여분의 다이 또는 다이들로서 추가될 수 있지만, 이는 또한, 예컨대 여분의 평면, 또는 여분의 블록, 또는 블록 내의 여분의 WL들로서, 기존의 다이 내에 추가될 수 있다는 것에 유의하여야 한다. 메모리 인터페이스(230)는 비휘발성 메모리 다이(108)에 커맨드 시퀀스들을 제공하고, 비휘발성 메모리 다이(108)로부터 스테이터스 정보를 수신한다. 일 실시예에서, 메모리 인터페이스(230)는 토글 모드 200, 400, 또는 800 인터페이스와 같은 DDR(Double Data Rate) 인터페이스일 수 있다. 플래시 제어 계층(232)은 백엔드 모듈(210)의 전체 동작을 제어한다.
일 실시예는 (메모리 다이 상의 회로들과 함께) 메모리 셀들의 기록 및 판독을 관리하기 위해 사용될 수 있는 기록/판독 관리자(236)를 포함한다. 일 실시예는 (메모리 다이 상의 회로들과 함께) 메모리 셀들의 소거를 관리하기 위해 사용될 수 있는 소거 관리자(234)를 포함한다. 소거 관리자(234)는, 도 1에 도시된 회로들 전부 또는 그들의 서브세트와 조합하여, 소거 제어기로 간주될 수 있다.
도 2에 도시된 시스템(100)의 추가 컴포넌트들은 비휘발성 메모리 다이(108)의 메모리 셀들의 마모 레벨링을 수행하는 매체 관리 계층(238)을 포함한다. 시스템(100)은, 또한, 제어기(122)와 인터페이싱할 수 있는 외부 전기적 인터페이스들, 외부 RAM, 저항들, 커패시터들, 또는 다른 컴포넌트들과 같은 다른 개별 컴포넌트들(240)을 포함한다. 대안의 실시예들에서, 물리 계층 인터페이스(222), RAID 모듈(228), 매체 관리 계층(238) 및 버퍼 관리/버스 제어기(214) 중 하나 이상은 제어기(122)에서 필수가 아닌 선택적인 컴포넌트들이다.
FTL(Flash Translation Layer) 또는 MML(Media Management Layer)(238)은 호스트와의 인터페이싱 및 플래시 에러들을 다룰 수 있는 플래시 관리의 일부로서 통합될 수 있다. 특히, MML은 플래시 관리에서의 모듈일 수도 있고, NAND 관리의 실질을 담당할 수도 있다. 특히, MML(238)은, 호스트로부터의 기록들을 다이(108)의 메모리(126)로의 기록들로 변환하는 메모리 디바이스 펌웨어에서의 알고리즘을 포함할 수 있다. MML(238)이 필요할 수 있는데, 그 이유는, 1) 메모리가 제한된 내구성을 가질 수 있고/있거나; 2) 메모리(126)가 단지 다수의 페이지들로만 기록될 수 있고/있거나; 3) 메모리(126)가 그것이 블록으로서 소거되지 않는 한 기록되지 않을 수 있기 때문이다. MML(238)은 호스트에 대해 가시적(visible)이지 않을 수 있는 메모리(126)의 이러한 잠재적인 제한들을 이해한다. 따라서, MML(238)은 호스트로부터의 기록들을 메모리(126)로의 기록들로 변환하는 것을 시도한다. 후술되는 바와 같이, MML(238)을 사용하여 불규칙(erratic) 비트들이 식별 및 기록될 수 있다. 불규칙 비트들의 이러한 기록은 블록들 및/또는 워드 라인들(워드 라인들 상의 메모리 셀들)의 건전성(health)을 평가하는 데 사용될 수 있다.
제어기(122)는 하나 이상의 메모리 다이(108)와 인터페이싱할 수 있다. 일 실시예에서, 제어기(122) 및 다수의 메모리 다이들(비휘발성 저장 시스템(100)을 함께 포함)은 호스트 내부의 하드 디스크 드라이브 대신에, NAS 디바이스로서, 랩톱에서, 태블릿에서, 서버에서, 등등에서 에뮬레이팅(emulate)할 수 있거나, 대체할 수 있거나, 사용될 수 있는 SSD를 구현한다. 추가로, SSD는 하드 드라이브로서 작동하게 될 필요는 없다.
비휘발성 저장 시스템의 일부 실시예들은 하나의 제어기(122)에 접속되는 하나의 메모리 다이(108)를 포함할 것이다. 그러나, 다른 실시예들은 하나 이상의 제어기들(122)과 통신하는 다수의 메모리 다이(108)를 포함할 수 있다. 일례에서, 다수의 메모리 다이는 한 세트의 메모리 패키지들로 그룹화될 수 있다. 각각의 메모리 패키지는 제어기(122)와 통신하는 하나 이상의 메모리 다이를 포함한다. 일 실시예에서, 메모리 패키지는 하나 이상의 메모리 다이가 상부에 장착된 인쇄 회로 보드(또는 유사한 구조물)를 포함한다. 일부 실시예들에서, 메모리 패키지는 메모리 패키지의 메모리 다이들을 케이싱(encase)하기 위한 몰딩 재료를 포함할 수 있다. 일부 실시예들에서, 제어기(122)는 메모리 패키지들 중 임의의 것으로부터 물리적으로 분리된다.
도 3은 도 1a의 메모리 구조물(126)의 예시적인 3D 구성의 블록들의 세트를 포함하는 메모리 디바이스(300)의 사시도이다. 기판 상에는, 메모리 셀들(저장 요소들)의 예시적인 블록들(BLK0, BLK1, BLK2, BLK3), 및 블록들에 의한 사용을 위한 회로부를 갖는 주변 영역들이 있다. 기판은 x-y 평면에서 연장되는 주 표면을 갖는다. 블록들은 주 표면 위에 형성될 수 있다. 주변 영역(304)이 각각의 블록의 에지를 따라서 이어지는 한편, 주변 영역(305)은 블록들의 세트의 단부에 있다.
각각의 주변 영역은 회로부를 포함할 수 있고, 이 회로부는 블록들의 제어 게이트 층들, 비트 라인들 및 소스 라인들에 접속될 수 있는 전압 드라이버들을 포함하지만 이들로 제한되지 않는다. 제어 게이트 층들은 메모리 셀 트랜지스터들의 제어 게이트들뿐만 아니라 선택 트랜지스터들의 제어 게이트들을 가질 수 있다. 주변 영역들(304, 305)은 도 1에 도시된 온-다이 회로부의 일부 또는 전부를 포함할 수 있다. 예를 들어, 주변 영역들(304, 305)은 도 1에 도시된 감지 블록들(150) 중 일부 또는 전부를 포함할 수 있다. 주변 영역들(304, 305)은 도 1에 도시된 판독/기록/소거 회로들(128) 중 일부 또는 전부를 포함할 수 있다. 주변 영역들(304, 305)은 도 1에 도시된 제어 회로부(110)의 전부 또는 일부를 포함할 수 있다.
기판(301)은, 또한, 회로부의 신호들을 운반하기 위한 전도성 통로들로 패턴화되는 하나 이상의 하부 금속 층들과 함께, 블록들 아래의 회로부(어레이 아래의 회로부로도 지칭됨)를 지지할 수 있다. 예를 들어, 기판(301)은 도 1에 도시된 온-다이 회로의 일부 또는 전부를 포함할 수 있다. 예를 들어, 기판(301)은 도 1에 도시된 감지 블록들(150) 중 일부 또는 전부를 포함할 수 있다. 기판(301)은 도 1에 도시된 판독/기록/소거 회로들(128) 중 일부 또는 전부를 포함할 수 있다. 기판(301)은 도 1에 도시된 제어 회로부(110)의 전부 또는 일부를 포함할 수 있다.
블록들은 메모리 디바이스의 중간 영역(302)에 형성된다. 메모리 디바이스의 상부 영역(303)에는, 하나 이상의 상부 금속 층이 회로부의 신호들을 반송하기 위한 전도성 통로들로 패턴화된다. 각각의 블록은 메모리 셀들의 적층된 영역을 포함하며, 여기서 스택의 교번하는 레벨들은 워드 라인들을 표현한다. 하나의 가능한 접근법에서, 각각의 블록은 대향하는 계층형(tiered) 측면들을 가지며, 이로부터 수직 접점들이 상부 금속 층으로 상향으로 연장되어 전도성 경로들에 대한 접속부들을 형성한다. 일례로서 4개의 블록들이 도시되어 있지만, 2개 이상의 블록들이 사용되어, x-방향 및/또는 y-방향으로 연장될 수 있다.
하나의 가능한 접근법에서, 블록들은 평면 내에 있고, x-방향에서의 평면의 길이는 워드 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(워드 라인 또는 SGD 라인 방향)을 표현하고, y-방향에서의 평면의 폭은 비트 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(비트 라인 방향)을 표현한다. z-방향은 메모리 디바이스의 높이를 표현한다. 블록들은 또한 다수의 평면들로 배열될 수 있다.
도 3a는 2개의 평면들(320, 330)로 분할된 메모리 구조물(126)의 하나의 예시적인 편성(organization)을 설명하는 블록도이다. 이어서, 각각의 평면은 M개의 블록들로 분할된다. 일례에서, 각각의 평면은 약 2000개의 블록들을 갖는다. 그러나, 상이한 개수의 블록들 및 평면들이 또한 사용될 수 있다. 일 실시예에서, 메모리 셀들을 포함하는 블록은 소거 단위이다. 즉, 블록의 모든 메모리 셀들은 함께 소거된다. 다른 실시예들에서, 메모리 셀들은 다른 이유들로, 예컨대, 메모리 구조물(126)을 편성하여 신호전달 및 선택 회로들을 인에이블시키기 위하여, 블록들로 그룹화될 수 있다. 일 실시예에서, 블록은 접속된 메모리 셀들의 그룹을 표현하는데, 이는 블록의 메모리 셀들이 비단선(unbroken) 워드 라인들과 비단선 비트 라인들의 공통 세트를 공유하기 때문이다. 도 3a의 구조물에서, 양측 평면들(320, 330) 모두의 블록 0 및 블록 M-1은 메모리 구조물의 에지에 있다(또는, 달리, 메모리 구조물의 에지 영역/섹션에 위치되는 것으로 언급됨).
도 3b는 복수의 비휘발성 메모리 셀들을 포함하는 메모리 구조물(126)을 포함할 수 있는 모놀리식 3차원 메모리 어레이의 하나의 예시적인 실시예의 일부분의 사시도이다. 예를 들어, 도 3b는 메모리를 포함하는 하나의 블록의 일부분을 도시한다. 도시된 구조물은 교번하는 유전체 층들 및 전도성 층들의 스택 위에 위치된 한 세트의 비트 라인들(BL)을 포함하며, 이때 재료들의 수직 컬럼들이 유전체 층들 및 전도성 층들을 통과하여 연장된다. 예시적인 목적을 위해, 유전체 층들 중 하나의 유전체 층은 D로 마킹되고 전도성 층들(워드 라인 층들로도 지칭됨) 중 하나의 전도성 층은 W로 마킹된다. 교번하는 유전체 층들 및 전도성 층들의 수는 특정 구현 요건들에 기초하여 달라질 수 있다. 일 세트의 실시예들은 108 내지 300개의 교번하는 유전체 층들 및 전도성 층들을 포함한다. 하나의 예시적인 실시예는 96개의 데이터 워드 라인 층들, 8개의 선택 층들, 6개의 더미 워드 라인 층들 및 110개의 유전체 층들을 포함한다. 108 내지 300개 초과 또는 미만의 층들이 또한 사용될 수 있다. 교번하는 유전체 층들 및 전도성 층들은, 일 실시예에서, 국소 상호접속부들(LI)에 의해 4개의 "핑거(finger)들" 또는 서브블록들로 분할된다. 도 3b는 2개의 핑거들 및 2개의 국소 상호접속부들(LI)을 도시한다. 교번하는 유전체 층들 및 워드 라인 층들 아래에는 소스 라인 층(SL)이 있다. 재료들(메모리 홀(hole)들로도 알려짐)의 수직 컬럼들이 교번하는 유전체 층들 및 전도성 층들의 스택에 형성된다. 예를 들어, 수직 컬럼들/메모리 홀들 중 하나가 MH로 마킹된다. 도 3b에서, 유전체 층들은 판독기가 교번하는 유전체 층들 및 전도성 층들의 스택 내에 위치된 메모리 홀들을 볼 수 있도록 시스루(see-through)로 도시되어 있다는 것에 유의하여야 한다. 일 실시예에서, NAND 스트링들은 수직 컬럼/메모리 홀을 전하 트래핑 재료를 포함하는 재료들로 충전함으로써 형성되어, 수직 컬럼의 메모리 셀들을 생성한다. 각각의 메모리 셀은 데이터의 하나 이상의 비트들을 저장할 수 있다.
도 3c는 4개의 평면들을 갖는 메모리 구조물의 도면을 도시한다. 도면은, 일 실시예에서, 소스 라인 드라이버들에 대한 위치들을 예시한다. 4개의 평면들(352, 354, 356, 358)이 도 3a에서 사용된 것과 유사한 x-y 관점으로 도시되어 있다. 도 3c에는 블록들이 명확히 도시되어 있지 않다. 여러 소스 라인 드라이버들(362, 364, 366, 368)이 도시되어 있다. 소스 라인 드라이버들(362 내지 368)은 도 3c의 일 실시예에서 어레이 아래의 회로부에 위치된다. 평면(352)은 메모리 셀들의 블록들 아래에 소스 라인 드라이버(362)를 갖는다. 평면(354)은 메모리 셀들의 블록들 아래에 소스 라인 드라이버(364)를 갖는다. 평면(356)은 메모리 셀들의 블록들 아래에 소스 라인 드라이버(366)를 갖는다. 평면(358)은 메모리 셀들의 블록들 아래에 소스 라인 드라이버(368)를 갖는다. 일부 실시예들에서, 소스 라인 드라이버들(362, 364, 366, 368)은 메모리 어레이 내의 다양한 요소들에 전력을 제공하는 데 사용된다. 7개의 션트 영역들(382)이 각각의 평면에 도시되어 있다. 션트 영역들(382)은 소스 라인 드라이버들로부터 전압들/전력을 전달하는 데 사용된다.
2개의 비트 라인 탭 영역들이 각각의 평면에 대해 도시되어 있다. 평면(352)은 비트 라인 탭 영역들(372a, 372b)을 갖는다. 평면(354)은 비트 라인 탭 영역들(374a, 374b)을 갖는다. 평면(356)은 비트 라인 탭 영역들(376a, 376b)을 갖는다. 평면(358)은 비트 라인 탭 영역들(378a, 378b)을 갖는다. 비트 라인 탭 영역들은 감지 증폭기들로부터 비트 라인들로 전압들을 전달하는 데 사용된다. 감지 증폭기들은, 일 실시예에서, 어레이 아래의 회로부에 위치된다. 감지 증폭기들은 도 3c에 도시되어 있지 않지만, 비트 라인 탭 영역들(378a, 378b)의 일반적인 영역 내의 어레이 아래에 위치될 수 있다. 비트 라인들은, 일 실시예에서, 어레이 위에 위치된다.
일부 실시예들에서, 적어도 일부 메모리 동작들을 위해, 소스 라인 드라이버로부터의 전압이 비트 라인들에 제공될 수 있다. 예를 들어, 소스 라인 드라이버로부터의 전압은 소거 동작의 일 실시예 동안 소스 라인 및 비트 라인들 양측 모두에 제공된다. 비트 라인 탭 영역들이 션트 영역들(382)과 교차하는 지점들은, 일부 실시예들에서, 매립형 소스 라인 드라이버들을 갖는다. 매립형 소스 라인 드라이버는, 일 실시예에서, 감지 증폭기를 사용하여 비트 라인에 전압을 제공하는 것과는 반대로, 소스 라인 드라이버로부터의 전압을 비트 라인으로 선택적으로 전달하는 데 사용된다. 따라서, 비트 라인 전압은, 일부 실시예들에서, 소스 라인 드라이버 또는 감지 증폭기 중 어느 하나로부터 올 수 있다.
도 3d는 메모리 구조물(126)로부터의 하나의 블록의 일부분의 평면도를 도시하는 블록도이다. 도 3d에 도시된 블록의 일부분은 도 3a의 블록 2 내의 부분(340)에 대응한다. 도 3d에서 알 수 있는 바와 같이, 도 3d에 도시된 블록은 332의 방향으로 연장된다. 일 실시예에서, 메모리 어레이는 많은 층들을 갖지만; 도 3d는 상단 층만을 도시한다.
도 3d는 수직 컬럼들을 표현하는 복수의 원들을 도시한다. 수직 컬럼들 각각은 다수의 선택 트랜지스터들(선택 게이트 또는 셀렉트 게이트로도 지칭됨) 및 다수의 메모리 셀들을 포함한다. 일 실시예에서, 각각의 수직 컬럼은 NAND 스트링을 구현한다. 예를 들어, 도 3d는 수직 컬럼들(422, 432, 442, 452)을 도시한다. 수직 컬럼(422)은 NAND 스트링(482)을 구현한다. 수직 컬럼(432)은 NAND 스트링(484)을 구현한다. 수직 컬럼(434)은 NAND 스트링(485)을 구현한다. 수직 컬럼(442)은 NAND 스트링(486)을 구현한다. 수직 컬럼(452)은 NAND 스트링(488)을 구현한다. 수직 컬럼들의 더 상세한 사항들은 아래에서 제공된다. 도 3d에 도시된 블록이 화살표(330)의 방향으로 그리고 화살표(332)의 방향으로 연장되기 때문에, 블록은 도 3d에 도시된 것보다 더 많은 수직 컬럼들을 포함한다.
도 3d는, 또한, 비트 라인들(411, 412, 413, 414, …, 419)을 포함하는 한 세트의 비트 라인들(415)을 도시한다. 도 3d는 블록의 일부분만이 도시되어 있기 때문에 24개의 비트 라인들을 도시한다. 24개 초과의 비트 라인들이 블록의 수직 컬럼들에 접속된 것이 고려된다. 수직 컬럼들을 표현하는 원들 각각은 하나의 비트 라인에 대한 그의 접속부를 나타내도록 "x"를 갖는다. 예를 들어, 비트 라인(414)은 수직 컬럼들(422, 432, 442, 452)에 접속된다. 일부 실시예들에서, 비트 라인들은 메모리 구조물(325) 위에 위치되고 평면의 전체 길이를 따라서(예컨대, 평면(320)의 상단으로부터 평면(320)의 저부까지) 이어진다. 각각의 비트 라인은 다른 블록들(도 3d에는 도시되지 않음) 내의 수직 컬럼에 접속된다. 예를 들어, 비트 라인들은 평면(예컨대, 평면(320 또는 330))에서 블록 0, 블록 1, 블록 2,... 블록 M-1 내의 수직 컬럼들에 접속된다.
도 3d에 도시된 블록은 다양한 층들을 수직 컬럼들 아래의 소스 라인에 접속시키는 한 세트의 국소 상호접속부들(402, 404, 406, 408, 410)을 포함한다. 국소 상호접속부들(402, 404, 406, 408, 410)은, 또한, 블록의 각각의 층을 4개의 영역들로 분할하는 역할을 하는데; 예를 들어, 도 3d에 도시된 상단 층은 핑거들 또는 서브블록들로 지칭되는 영역들(420, 430, 440, 450)로 분할된다. 메모리 셀들을 구현하는 블록의 층들에서, 4개의 영역들은 국소 상호접속부들에 의해 분리되는 워드 라인 핑거들로 지칭된다. 일 실시예에서, 블록의 공통 레벨 상의 워드 라인 핑거들은 함께 접속되어 단일 워드 라인을 형성한다. 다른 실시예에서, 동일한 레벨 상의 워드 라인 핑거들은 서로 접속되지 않는다. 하나의 예시적인 구현예에서, 비트 라인은 영역들(420, 430, 440, 450) 각각 내의 하나의 수직 컬럼에만 접속된다. 그러한 구현예에서, 각각의 블록은 활성 컬럼들의 16개의 로우들을 갖고, 각각의 비트 라인은 각각의 블록 내의 4개의 로우들에 접속된다. 일 실시예에서, 공통 비트 라인에 접속된 4개의 로우들의 모두는 (서로 접속된 동일한 레벨 상의 상이한 워드 라인 핑거들을 통하여) 동일한 워드 라인에 접속되고; 그러므로, 시스템은 소스측 선택 라인들 및 드레인측 선택 라인들을 사용하여 메모리 동작(프로그래밍, 검증, 판독, 및/또는 소거)을 거치는 4개 중 하나(또는 다른 하나의 서브세트)를 선택한다.
도 3d가 블록 내에 수직 컬럼들의 4개의 로우들, 4개의 영역들 및 수직 컬럼들의 16개의 로우들을 갖는 각각의 영역을 도시하지만, 그러한 정확한 수들은 하나의 예시적인 구현예이다. 다른 실시예들은 블록당 더 많거나 더 적은 영역들, 영역당 수직 컬럼들의 더 많거나 더 적은 로우들, 및 블록당 수직 컬럼들의 더 많거나 더 적은 로우들을 포함할 수 있다.
도 3d는 또한 스태거링(staggering)된 수직 컬럼들을 도시한다. 다른 실시예들에서, 스태거링의 상이한 패턴들이 사용될 수 있다. 일부 실시예들에서, 수직 컬럼들은 스태거링되지 않는다.
도 4는 도 3d의 선 AA를 따르는 예시적인 단면도를 도시한다. 블록은 교번하는 전도성 층들 및 유전체 층들의 스택(510)을 포함한다. 이 예에서, 전도성 층들은 데이터 워드 라인 층들(또는 워드 라인들) WLL0 내지 WLL14 외에도 SGD 층, SGS 층들, 더미 워드 라인 층들(또는 워드 라인들) DWLd, DWLs를 포함한다. 유전체 층들은 DL0 내지 DL19로 라벨링된다. 또한, NAND 스트링들 NS1 및 NS2를 포함하는 스택의 영역들이 도시되어 있다. 각각의 NAND 스트링은 메모리 홀(432 또는 434)을 포함하고, 이 메모리 홀은 워드 라인들에 인접한 메모리 셀들을 형성하는 재료들로 충전된다. 스택의 영역(522)이 도 6a에 더 상세히 도시되어 있다. 스택의 영역(523)이 도 6b에 더 상세히 도시되어 있다. 더 많은 또는 더 적은 SGD 층들, SGS 층들, 더미 워드 라인 층들, 및 데이터 워드 라인 층들이 있을 수 있음에 유의한다.
스택 밑에는 소스 라인(SL)(511)이 있다. 하나의 접근법에서, 소스 라인(SL)의 일부분은 블록 내의 메모리 셀들의 각각의 스트링의 소스 단부와 접촉하는 폴리실리콘 층(511a)을 포함한다. 폴리실리콘 층(511a)은 NAND 스트링 채널(도 4에는 도시되지 않음)과 전기 접촉한다. 폴리실리콘 층(511a)은 금속(예컨대, 텅스텐) 층(511b)과 접촉한다. 소스 라인(511)은, 일 접근법에서, 평면 내의 블록들 모두에 의해 공유될 수 있다.
NS1은 스택(516)의 저부(516b)에서는 소스 단부(513)를 그리고 스택의 상단(516a)에서는 드레인 단부(515)를 갖는다. 금속 충전 슬릿들(404, 406)은 스택을 가로질러서 상호접속부들로서 주기적으로 제공되고, 이들은 스택을 관통하여 연장되어, 예컨대 소스 라인을 스택 위의 라인에 접속시킨다. 슬릿들은 워드 라인들의 형성 동안 사용될 수 있고, 후속으로, 금속으로 충전될 수 있다. 비트 라인(414)의 일부분이 또한 도시되어 있다. 전도성 비아(521)는 NAND 스트링(484)의 드레인 단부(515)를 비트 라인(414)에 접속시킨다.
하나의 접근법에서, 메모리 셀들을 포함하는 블록은 교번하는 제어 게이트 층들 및 유전체 층들의 스택을 포함하고, 메모리 셀들은 스택 내의 수직으로 연장되는 메모리 홀들에 배열된다.
하나의 접근법에서, 각각의 블록은, 수직 상호접속부들이 SGS, WL 및 SGD 층들을 포함하는 각각의 층에 접속되고 전압 소스들에 대한 수평 경로들로 상향으로 연장되는 테라스형(terraced) 에지를 포함한다.
도 5는 예시적인 트랜지스터(590)를 도시한다. 트랜지스터는 제어 게이트(CG), 드레인(D), 소스(S) 및 채널(CH)을 포함한다. 제어 게이트는 제어 단자 또는 게이트 단자로도 지칭될 수 있다. 제어 게이트는, 일 실시예에서, 전도성 층들(예컨대, SGD, DWL, WLL, SGS) 중 하나의 전도성 층의 일부분에 의해 형성된다. 드레인 및 소스는 트랜지스터의 단자들로도 지칭될 수 있다. 트랜지스터의 어느 물리적 단자들이 소스 및 드레인으로서 기능하는지는 트랜지스터에 인가되는 전압들에 의존할 수 있다는 것에 유의한다. 트랜지스터는 선택 게이트 또는 메모리 셀의 일부일 수 있다. 트랜지스터가 선택 게이트의 일부인 경우에, 드레인은 소거 절차의 일부분 동안 제어 게이트보다 현저히 더 높은 전압으로 바이어싱될 수 있으며, 이는 GIDL 전류를 초래할 수 있다. 예를 들어, 드레인은 제1 전압으로 바이어싱될 수 있는 한편, 제어 게이트는 제2 전압으로 바이어싱된다. GIDL 전류는 NAND 스트링의 채널에 드레인 전압을 전달하는 것을 도울 수 있어서, 메모리 셀들의 채널이 메모리 셀들을 소거하기에 충분히 높은 전압에 있을 수 있게 한다.
메모리 셀 트랜지스터의 경우에, 제어 게이트 전압은 소거 동안 0 V와 같은 낮은 값으로 설정될 수 있어서, 채널-제어 게이트 전압이 유의미한 전기장을 생성하게 한다. 일 실시예에서, 채널로부터의 홀들과 메모리 셀들의 전하 트래핑 영역 내의 전자들의 캐리어 재조합은 메모리 셀의 Vth의 저하를 초래한다. 선택 게이트 트랜지스터의 경우에, 제어 게이트 전압은 10 V와 같은 더 높은 값으로 설정될 수 있어서, 채널-제어 게이트 전압이 트랜지스터의 Vth를 낮추기에 충분히 높지 않게 한다.
일 실시예에서, 선택 게이트 트랜지스터는 메모리 셀의 메모리 필름과 동일한 재료를 갖는 영역을 갖는다. 이러한 재료는 선택 게이트 트랜지스터 내의 게이트 유전체로서의 역할을 한다. 이 경우에, 선택 게이트 트랜지스터의 임계 전압은 메모리 셀 트랜지스터의 임계 전압이 변경될 수 있는 방법과 유사하게 변경될 수 있다. 일 실시예에서, 선택 게이트 트랜지스터는 메모리 필름 재료를 갖는 것이 아니라, 게이트 유전체로서 단일 유전체(예컨대, 실리콘 이산화물)를 갖는다. 그러한 경우에, 선택 게이트 트랜지스터의 임계 전압은 게이트에 인가되는 전압에 의해서는 유의미한 방식으로 변경될 수 없다.
도 6a는 도 4의 스택의 영역(522)의 확대도를 도시한다. 메모리 셀들은 워드 라인 층과 메모리 홀의 교차부에 스택의 상이한 레벨들에서 형성된다. 이 예에서, SGS 트랜지스터(670)는 더미 메모리 셀(671) 아래에 제공된다. SGS 트랜지스터(670)는, 일 실시예에서, 하나 이상의 게이트 층들을 포함할 수 있다. SGS 트랜지스터 게이트 층들은, 일 실시예에서, 동일한 전압원에 전기적으로 접속될 수 있다. 데이터 메모리 셀들(672, 673)은 더미 메모리 셀(671) 위에 있다. 다수의 층들이, 예컨대 원자층 침착을 이용하여, 메모리 홀(630)의 측벽(SW)을 따라서 그리고/또는 각각의 워드 라인 층 내에 침착될 수 있다. 예를 들어, 재료들에 의해 메모리 홀 내에 형성되는 각각의 필러(pillar)(699) 또는 컬럼은 차단 산화물/블록 하이-k 재료(660), 질화규소(Si3N4) 또는 다른 질화물과 같은 전하 트래핑 층(663) 또는 필름, 터널링 층(664), 채널(665), 및 유전체 코어(666)를 포함할 수 있다. 채널(665)은 실리콘, 실리콘 게르마늄 등과 같은 반도체로부터 형성된다. 일 실시예에서, 채널(665)은 다결정 반도체로부터 형성된다. 일 실시예에서, 채널(665)은 결정질 반도체로부터 형성된다. 워드 라인 층은 텅스텐과 같은 전도성 금속(662)을 포함할 수 있다. 층(660)에 인접한 워드 라인 층의 일부분은 제어 게이트로 지칭된다. 예를 들어, 제어 게이트들(651, 652, 653, 654)이 제공된다. 이 예에서, 금속을 제외한 층들 모두가 메모리 홀에 제공된다. 다른 접근법들에서, 층들 중 일부는 제어 게이트 층 내에 있을 수 있다. 추가 필러들이 상이한 메모리 홀들에 유사하게 형성된다. 필러는 NAND 스트링의 컬럼 활성 영역을 형성할 수 있다.
메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관된 전하 트래핑 층의 일부에 저장된다. 이러한 전자들은 채널로부터 전하 트래핑 층 내로 그리고 터널링 층을 통해 인출된다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가된다. 일 실시예에서, 소거 동안, 정공들은 채널로부터 전하 트래핑 층으로 터널링하여 전자들과 재결합하여, 이에 의해, 메모리 셀들의 Vth를 감소시킨다.
메모리 홀들 각각은 차단 산화물 층, 전하 트래핑 층, 터널링 층 및 채널 층을 포함하는 복수의 환형 층들로 충전될 수 있다. 메모리 홀들 각각의 코어 영역은 유전체 재료로 충전되고, 복수의 환형 층들은 메모리 홀들 각각에서 코어 영역과 워드 라인 사이에 있다.
NAND 스트링은 채널의 길이가 기판 상에 형성되지 않기 때문에 플로팅 바디 채널을 갖는 것으로 간주될 수 있다. 또한, NAND 스트링은 복수의 워드 라인 층들에 의해 스택에서 서로의 위에 제공되고, 유전체 층들에 의해 서로로부터 분리된다.
소스 라인(511)은 폴리실리콘 층(511a) 및 금속 층(511b)을 포함한다. 폴리실리콘 층(511a)은 채널(665)과 직접 접촉한다. 따라서, 채널(665)은 폴리실리콘 층(511a)과 전기 접촉한다. 채널(665)은, 이 예에서, p-웰과 직접 전기 접촉하지 않는다. 따라서, 도 6a에서의 구성은 채널(665)을 충전하기 위한 전압으로 p-웰 전압을 상승시킴으로써 메모리 셀들이 소거되는 것을 허용하지 않는다. 그러나, 채널(665)이 p-웰과 직접 전기 접촉한다 하더라도, 양면 GIDL 소거가 여전히 수행될 수 있다는 것에 유의한다. 따라서, 본 명세서에 개시되는 양면 GIDL 소거의 실시예들은 도 6a의 구성으로 제한되지 않는다.
영역(635)에 의해 나타내진 채널(665)의 일부분이, 일 실시예에서, n-타입 도너로 도핑된다. 예를 들어, 영역(635)에 의해 나타내진 채널(665)의 부분은 인(phosphorus) 또는 비소(arsenic)로 도핑될 수 있다. 도핑은, 일 실시예에서, N+이다. 채널(665)의 나머지는, 일 실시예에서, 의도적으로 도핑되지 않는다. 그러나, 채널(665)의 비도핑된 부분은 p-로서 거동할 수 있다. 따라서, 일 실시예에서, 채널(665)의 비도핑된 부분과 영역(635) 사이의 계면에서 채널(665) 내에 N+/p-접합부가 있다.
도 6b는 도 4의 스택의 영역(523)의 확대도를 도시한다. 메모리 셀들은 워드 라인 층과 메모리 홀의 교차부에 스택의 상이한 레벨들에서 형성된다. 이 예에서, SGD 트랜지스터(680)는 더미 메모리 셀(681) 및 데이터 메모리 셀들(682, 683) 위에 제공된다. SGD 트랜지스터(680)는, 일 실시예에서, 하나 이상의 게이트 층들을 포함할 수 있다. SGD 트랜지스터 게이트 층들은, 일 실시예에서, 동일한 전압원에 전기적으로 접속될 수 있다. 재료들에 의해 메모리 홀 내에 형성되는 필러(pillar)(699) 또는 컬럼은 차단 산화물/블록 하이-k 재료(660), 질화규소(Si3N4) 또는 다른 질화물과 같은 전하 트래핑 층(663) 또는 필름, 터널링 층(664), 채널(665), 및 유전체 코어(666)를 포함할 수 있다. 제어 게이트들(691, 692, 693, 694)이 제공된다. 이 예에서, 제어 게이트들을 제외한 층들 모두가 메모리 홀에 제공된다. 다른 접근법들에서, 층들 중 일부는 제어 게이트 층 내에 있을 수 있다. 추가 필러들이 상이한 메모리 홀들에 유사하게 형성된다.
폴리실리콘 플러그(675)가 채널(665)과 전도성 비아(421) 사이에 전기 접점을 형성한다. 폴리실리콘 플러그(675)는, 일 실시예에서, n-타입 도너로 도핑된다. 예를 들어, 폴리실리콘 플러그(675)는 인 및/또는 비소로 도핑될 수 있다. 도핑은, 일 실시예에서, N+이다. 채널(665)은, 일 실시예에서, 의도적으로 도핑되지 않는다. 그러나, 채널(665)은 p-로서 거동할 수 있다. 따라서, 일 실시예에서, 폴리실리콘 플러그(675)와 채널(665) 사이의 계면에 N+/p- 접합부가 존재한다.
위에서 논의된 바와 같이, 트랜지스터(670) 근처에 N+/p- 접합부가 또한 있을 수 있다. 이러한 2개의 N+/p- 접합부들은 상이한 도핑 농도들을 가질 수 있다. 예를 들어, 영역(635) 내의 N+ 농도는 폴리실리콘 플러그(675) 내의 N+ 농도와 상이할 수 있다. 이는, 그러한 트랜지스터들이 동일한 드레인-게이트 전압들(또는 GIDL 전압들)을 갖는다 하더라도, 트랜지스터들(670, 680)에서 상이한 크기의 GIDL 전류를 초래할 수 있다. 일 실시예에서, 상이한 크기의 드레인-게이트 전압들(또는 GIDL 전압들)이, NAND 스트링의 각각의 단부에서(예컨대, 트랜지스터들(670, 680)에서) 실질적으로 동일한 크기의 GIDL 전류를 달성하기 위해 NAND 스트링의 각각의 단부에서의 물리적 차이들(예컨대, 도핑 농도들)을 보상하도록 트랜지스터들(670, 680)의 단자들에서 의도적으로 생성된다. 이는 소거 속도를 개선할 수 있고/있거나, 전류 소비를 감소시킬 수 있고/있거나, 전력 소비를 감소시킬 수 있다.
도 6c는 메모리 구조물(126)에 전압들을 인가하기 위한 회로들의 일 실시예의 상세한 사항들을 도시하는 도면이다. 메모리 셀들의 2개의 블록들(700, 720)이 도시되어 있다. 도 6c의 회로들은 워드 라인들 및 선택 라인들에 전압들을 인가한다. 상태 기계(112)는, 일 실시예에서, 회로들에 제어 신호들을 제공한다. 예를 들어, 상태 기계(112)는 제어부(780), 고전압 발생기(High Voltage Generator, HV GEN)(772), 페이지 버퍼 드라이버(Page Buffer Driver, PB DRV)(774), 커맨드 레지스터(Command Register, CMD REG)(776) 및 입출력(I/O) 버퍼(778) 중 하나 이상에 제어 신호들을 발행할 수 있다. 일 실시예에서, 상태 기계(112)는 제어 신호들을 제어부(780)에 발행하며, 이는 이어서 HV GEN(772) 및 PB DRV(774)와 같은 다른 요소들을 제어한다.
일 실시예에서, HV GEN(772)은 워드 라인 드라이버(750)에 접속되어, 전압들의 크기들 및 타이밍을 제어한다. PB DRV(774)는 페이지 버퍼(740)에 접속되어 페이지 버퍼(740)를 제어한다. 페이지 버퍼(740)는 도 1의 SB1과 같은 감지 블록들을 포함할 수 있다.
저장 요소들을 포함하는 각각의 블록은, 하나의 가능한 실시예에서, 전송 트랜지스터(transfer transistor)들의 세트와 연관된다. 예를 들어, 이 예에서 선택된 블록인 블록(700), 예컨대 프로그래밍, 소거, 또는 감지 동작이 일어날 블록은, 전송 트랜지스터(704)에 접속되는 드레인측 선택 게이트(SGD), 전송 트랜지스터(706)에 접속되는 드레인측 더미 워드 라인(WLDD), 전송 트랜지스터(708)에 접속되는 워드 라인(WL47), 각자의 전송 트랜지스터들(도시되지 않음)에 접속되는 중간 워드 라인들(WL30 내지 WL1)(도시되지 않음), 전송 트랜지스터(710)에 접속되는 워드 라인(WL0), 전송 트랜지스터(712)에 접속되는 소스측 더미 워드 라인(WLDS), 및 전송 트랜지스터(714)에 접속되는 소스측 선택 게이트(SGS)를 포함한다.
블록(700)의 각각의 전송 트랜지스터의 제어 게이트는 공통 통로(703)를 통해 블록 디코더(BD)(702)에 접속된다. BD(702)는 전송 트랜지스터 드라이버(transfer transistor driver, TT DRV)(764)로부터의 전압 및 어드레스 레지스터(address register, ADD REG)(770)로부터의 제어 신호를 수신한다. 제어 신호는 어드레스를 포함한다. 어드레스가 BD(702)의 어드레스와 매칭되는 경우, BD(702)는 경로(703)를 통해 연관된 전송 트랜지스터들의 제어 게이트들에 전압을 전달하는 전도성 스위치로서 작용한다. 어드레스가 BD(702)의 어드레스와 매칭되지 않는 경우, BD(702)는 연관된 전송 트랜지스터들의 제어 게이트들에 전압을 전달하지 않는 비전도성 스위치로서 작용한다.
각각의 전송 트랜지스터는, 예를 들어, n-채널 MOSFET일 수 있고, 이는 좌측에 드레인 노드를 갖고 우측에 소스 노드를 갖는다. 각각의 전송 트랜지스터에 대한 드레인 노드는 고전압 전압 드라이버들(750)의 세트 내의 각자의 전압 드라이버에 접속된다. 각각의 드라이버는 온-칩 전하 펌프를 포함할 수 있다.
예를 들어, 전송 트랜지스터(704)는 드레인 선택 게이트 드라이버(SGD DRV)(752)에 접속되고, 전송 트랜지스터(706)는 더미 워드 라인 드라이버(WLDD DRV)(754)에 접속되고, 전송 트랜지스터(708)는 워드 라인 드라이버(WL47 DRV)(756)에 접속되고,..., 전송 트랜지스터(710)는 워드 라인 드라이버(WL0 DRV)(758)에 접속되고, 전송 트랜지스터(712)는 소스측 더미 워드 라인 드라이버(WLDS DRV)(760)에 접속되고, 전송 트랜지스터(714)는 소스 선택 게이트 드라이버(SGS DRV)에 접속된다. 각각의 전압 드라이버는 원하는 출력 전압을 제공하도록 독립적으로 제어될 수 있다.
유사한 배열물이, SGD 및 SGD DRV(752)에 접속된 전송 트랜지스터(724), WLDD 및 WLDD DRV(754)에 접속된 전송 트랜지스터(726), WL47 및 WL47 DRV(756)에 접속된 전송 트랜지스터(728), …, WL0 및 WL0 DRV(758)에 접속된 전송 트랜지스터(730), WLDS 및 WLDS DRV(760)에 접속된 전송 트랜지스터(732), 및 SGS 및 SGS DRV(762)에 접속된 전송 트랜지스터(734)를 포함하는 예시적인 선택되지 않은 블록(720)을 위해 사용된다.
평면에 대한 SGD 라인들은 본 명세서에서 로컬 SGD 라인들 및 글로벌 SGD 라인으로 지칭될 수 있다. 예를 들어, 블록(700) 내의 SGD 라인은 로컬 SGD 라인(757a)으로 지칭될 수 있다. 블록(720) 내의 SGD 라인은 로컬 SGD 라인(757b)으로도 지칭될 수 있다. SGD DRV(752)에 접속된 라인(755)은 본 명세서에서 글로벌 SGD 라인(예컨대, SGGg)으로 지칭될 수 있다. 각각의 로컬 SGD 라인(757)은 전송 트랜지스터(예컨대, 704, 724)에 의해 글로벌 SGD 라인(755)에 접속될 수 있다.
평면에 대한 SGS 라인들은 본 명세서에서 로컬 SGS 라인들 및 글로벌 SGS 라인으로 지칭될 수 있다. 예를 들어, 블록(700) 내의 SGS 라인은 로컬 SGS 라인(761a)으로 지칭될 수 있다. 블록(720) 내의 SGD 라인은 로컬 SGD 라인(761b)으로도 지칭될 수 있다. SGS DRV(762)에 접속된 라인(759)은 본 명세서에서 글로벌 SGS 라인(예컨대, SGSg)으로 지칭될 수 있다. 각각의 로컬 SGS 라인(761)은 전송 트랜지스터(예컨대, 714, 734)에 의해 글로벌 SGS 라인(759)에 접속될 수 있다.
선택되지 않은 블록(720)의 전송 트랜지스터들의 제어 게이트들은 공통 경로(723)를 통해 각자의 블록 디코더(BD)(722)에 접속된다. BD(722)는, 또한, TT DRV(764)에 접속되어 전압을 수신하고, 어드레스 레지스터(770)에 접속되어 제어 신호를 수신하며, 이 제어 신호는 경로(723)를 통해 연관된 전송 트랜지스터들의 제어 게이트들로 전압을 전달할 것 또는 전달하지 않을 것을 BD(722)에게 명령한다. 어드레스 레지스터(ADD REG)(770)는 또한 고전압 전압 드라이버들(750)의 세트 내의 전압 드라이버들과 통신한다.
다수의 비트 라인(BL)들(742)이 선택된 블록(700) 및 선택되지 않은 블록(720)을 가로질러서 (그리고, 일부 구현예들에서, 도시되지 않은 추가의 선택되지 않은 블록들을 가로질러서), 그리고 컬럼 디코더(132)에 응답하는 페이지 버퍼(740) 내로 연장된다. 페이지 버퍼(740)는 선택된 블록의 선택된 워드 라인에 기록되거나 그로부터 판독되는 데이터를 저장한다.
메모리 디바이스의 동작 동안, 어드레스 레지스터(770)는 입출력 버퍼(778) 및 커맨드 레지스터(776)에 데이터 부하 커맨드를 제공한다. 입출력 버퍼(778)는 페이지 버퍼(740)에 그 커맨드를 제공한다. 커맨드 레지스터(776)는, 적절한 레벨들에서 전압 드라이버들(750)을 제어할 것을 고전압 생성기(772)에게 명령하는 커맨드를 제어 회로(780)에 제공한다.
전형적으로, 프로그래밍 동안, 선택된 워드 라인의 드라이버는 12 내지 26 V와 같은 프로그래밍 레벨 전압을 제공하고, 선택되지 않은 워드 라인들은 4 내지 6 V와 같은 패스 전압(V PASS )을 수신한다. 감지 동안, 선택된 워드 라인의 드라이버는 판독 또는 검증 레벨 전압(각각, VCGR 또는 VVERIFY)을 제공하는 반면, 선택되지 않은 워드 라인들은 판독 패스 전압(VREAD -PASS)을 수신한다. 제어부(780)는, 또한, 페이지 버퍼(740)를 제어할 것을 페이지 버퍼 드라이버(PB DRV)(774)에게 명령한다. 어드레스 레지스터(770)는 또한 컬럼 디코더(132)와 통신한다.
도 7은 소거 동작을 수행하기 위한 프로세스의 일 실시예를 도시한다. 프로세스는 메모리 셀들의 스트링과 관련하여 기술된다. 스트링은 스트링의 각각의 단부 상에 선택 트랜지스터를 포함한다. 예를 들어, 제1 선택 트랜지스터는 드레인측 선택 트랜지스터일 수 있고, 이 트랜지스터는 그의 단자들 중 하나의 단자(예컨대, 드레인)가 비트 라인에 커플링된다. 제2 선택 트랜지스터는 소스측 선택 트랜지스터일 수 있고, 이 트랜지스터는 그의 단자들 중 하나의 단자가 소스 라인에 커플링된다. 일 실시예에서, 이것은 메모리 셀들의 NAND 스트링이다. 프로세스는 많은 스트링들에 대해 동시에 수행될 수 있다. 프로세스는 도 3, 도 4, 도 6a, 및 도 6b에 도시된 것과 같은 NAND 스트링을 소거하는 데 이용될 수 있다.
단계(782)는 초기 정상 상태 소거 전압(Ver)의 크기를 설정한다. 일 실시예에서, 프로세스는 양면 GIDL 소거를 수행한다. 소거 전압 펄스는 비트 라인에 그리고 소스 라인에 인가될 것이다. 일 실시예에서, 소거 전압 펄스의 정상 상태 크기는 비트 라인 및 소스 라인마다 상이하다. 일 실시예에서, 정상 상태 소거 전압의 크기는 비트 라인 및 소스 라인마다 동일하다. 단계(782)는 선택 트랜지스터들에 인접하지 않은 소스 라인 및 비트 라인의 단부에 인가되는 전압을 참고한다.
비트 라인 및 소스 라인의 저항들로 인한 전압 강하와 같은 인자들로 인해, 정상 상태 소거 전압은 그가 선택 트랜지스터에 도달할 때 더 작은 크기를 가질 수 있다. 일 실시예에서, 비트 라인 및 소스 라인에 인가되는 정상 상태 소거 전압들의 크기는 상이하여, 크기들이 선택 트랜지스터들에서 실질적으로 동일하게 될 것이다. 일부 실시예들에서, 정상 상태 소거 전압들의 크기들은, 비트 라인과 소스 라인 사이의 위치 의존적 임피던스 오정합들을 보상할 수 있는, 소거를 위해 선택되는 블록의 위치에 의존한다.
비트 라인 및 소스 라인을 따른 상이한 RC 지연과 같은 인자들로 인해, 소거 전압 펄스들은 선택 트랜지스터들에 도달하는 데 있어서 상이한 지연들을 경험할 수 있다. 일 실시예에서, 비트 라인 및 소스 라인에 인가되는 소거 전압 펄스들을 시작시키는 타이밍은 상이하여, 소거 전압 펄스들이 실질적으로 동시에 선택 트랜지스터들에 도달하게 할 것이다. 일부 실시예들에서, 타이밍은, 비트 라인과 소스 라인 사이의 위치 의존적 임피던스 오정합들을 보상할 수 있는, 소거를 위해 선택되는 블록의 위치에 의존한다.
단계(784)는 초기 정상 상태 선택 게이트 전압(Vsg)의 크기를 설정한다. 본 명세서에서, Vsg는 소거 전압으로 지칭될 수 있는데, 이는 그것이 선택 트랜지스터의 2개의 단자들 사이에 GIDL 전압을 설정하는 것을 돕기 때문이다. 선택 게이트 전압(Vsgd) 펄스가 드레인측 선택 트랜지스터의 제어 게이트에 접속되는 드레인측 선택 라인에 제공된다. 선택 게이트 전압(Vsgs) 펄스가 소스측 선택 트랜지스터의 제어 게이트에 접속되는 소스측 선택 라인에 제공된다. Vsgd 및 Vsgs의 정상 상태 크기들은 서로 동일하거나 서로 상이할 수 있다. 일부 실시예들에서, Vsgd 및 Vsgs의 정상 상태 크기들은, 선택 라인들과 비트 라인들 사이의 위치 의존적 임피던스 오정합들을 보상할 수 있는, 소거를 위해 선택되는 블록의 위치에 의존한다.
드레인측 선택 라인 및 소스측 선택 라인을 따른 저항들로 인한 전압 강하와 같은 인자들로 인해, 선택 게이트 전압은 그가 선택 트랜지스터에 도달할 때 더 작은 크기를 가질 수 있다. 일 실시예에서, 드레인측 선택 라인 및 드레인측 선택 라인에 인가되는 선택 게이트 전압들의 크기는 상이하여, 크기들이 선택 트랜지스터들에서 실질적으로 동일하게 될 것이다.
드레인측 선택 라인 및 소스측 선택 라인을 따른 상이한 RC 지연과 같은 인자들로 인해, 선택 게이트 전압 펄스들은 선택 트랜지스터들에 도달하는 데 있어서 상이한 지연들을 경험할 수 있다. 일 실시예에서, 드레인측 선택 라인 및 소스측 선택 라인에 인가되는 선택 게이트 전압 펄스들을 시작시키는 타이밍은 상이하여, 선택 게이트 전압 펄스들이 실질적으로 동시에 선택 트랜지스터들에 도달하게 할 것이다.
단계(786)는 소거 조건들을 적용하는 것을 포함한다. 단계(786)는 비트 라인, 소스 라인, 드레인측 선택 트랜지스터에 접속된 선택 라인, 소스측 선택 트랜지스터에 접속된 선택 라인, 및 메모리 셀들의 제어 게이트들에 접속된 워드 라인들에 전압 펄스들을 인가하는 것을 포함할 수 있다. 동일한 크기 또는 상이한 크기의 소거 전압들이 비트 라인 및 소스 라인에 인가될 수 있다. 비트 라인 및 소스 라인에 인가되는 소거 전압 펄스들은 동시에 또는 상이한 시간들에 시작될 수 있다. 동일한 크기 또는 상이한 크기의 게이트 전압들이 드레인 선택 라인 및 소스 선택 라인에 인가될 수 있고, 동시에 또는 상이한 시간에 시작될 수 있다. 일 실시예에서, 드레인 선택 라인 및 소스 선택 라인은 플로팅 상태로 남겨진다. 소거 인에이블 전압들이 워드 라인들에 인가될 수 있다. 단계(786)는 다양한 신호들의 타이밍을 제어하는 것을 포함할 수 있다. 소거 성능을 개선하기 위해 단계(786)에서 전압 펄스들의 다양한 속성들을 구성하기 위한 기법들이 아래에서 논의된다.
단계(786)는 소스 단부 및 드레인 단부 양측 모두로부터 메모리 스트링의 채널을 충전하는 것(예컨대, 채널의 전압을 증가시키는 것), 및 메모리 셀들의 제어 게이트들에 접속된 워드 라인들 상에 0 V와 같은 저전압을 설정하는 것을 포함할 수 있다. 일 실시예에서, 채널들을 충전하는 것은, 드레인측 및/또는 소스측 선택 게이트들에 적합한 전압을 인가하여 GIDL 전류를 생성하는 것을 포함한다.
단계(788)는 스트링에 대한 소거 검증 테스트를 수행하는 것을 포함한다. 전형적으로, 이는, 메모리 스트링 내의 전류를 감지하면서, 스트링 상의 메모리 셀들의 제어 게이트들에 접속되는 워드 라인들에 소거 검증 전압(VvEr)을 설정하는 것을 수반한다. 전류가 충분히 높은 경우, 스트링은 검증 테스트를 통과하는 것으로 간주된다. 결정 단계(790)에서 스트링이 소거 검증 테스트를 통과하는 경우, 소거 동작은 단계(792)에서 완료된다. 스트링이 결정 단계(790)에서 소거 검증 테스트를 통과하지 않는 경우, 프로세스는 단계(794)에서 계속된다.
단계(794)는 선택 게이트 전압이 증분되어야 하는지 여부의 결정을 포함한다. 증분되어야 하는 경우, 선택 게이트 전압은 단계(796)에서 증분된다. 선택 게이트 전압이 증분되는지의 여부와는 관계없이, 소거 전압은 단계(798)에서 증분된다. 이어서, 단계(786)로 복귀함으로써, 소거 절차의 다음 반복이 수행된다. 소거 반복(또는 루프)은, 전형적으로, 소거 조건들을 적용한 후에 검증 테스트를 수행하는 것을 수반하지만, 일부 경우에, 검증 테스트는 생략된다.
도 8은 양면 GIDL 소거 동안 NAND 스트링 내에서의 정공들 및 전자들의 이동을 도시한다. 예시적인 NAND 스트링(800)은 비트 라인(BL)에 그리고 소스 라인(SL)에 접속되는 채널 층(665)을 포함한다. 터널 층(TNL)(664), 전하 트래핑 층(CTL)(663), 및 블록 산화물(BOX)(660)은 스트링의 메모리 홀 주위에서 연장되는 층들이다. 채널 층들의 상이한 영역들은 각자의 저장 요소들 또는 선택 게이트 트랜지스터들과 연관되는 채널 영역들을 표현한다. 이러한 채널 영역들은 스택형 메모리 디바이스에서 저장 요소들 또는 선택 게이트 트랜지스터들의 제어 게이트들과 동일한 높이 및 스택 레벨에 있다.
NAND 스트링(800)은 제어 게이트(806) 및 채널 영역(807)을 갖는 SGD 트랜지스터(680)를 포함한다. NAND 스트링(800)은, 또한, 저장 요소들(810, 815, 820, 825), 제어 게이트들(811, 816, 821, 826), CTL 영역들(813, 818, 823, 828), 및 채널 영역들(812, 817, 822, 827)을 각각 포함한다.
NAND 스트링(800)은 제어 게이트(856) 및 채널 영역(857)을 갖는 SGS 트랜지스터(670)를 포함한다. NAND 스트링(800)은, 또한, 저장 요소들(860, 865, 870, 875), 제어 게이트들(861, 866, 871, 876), CTL 영역들(863, 868, 873, 878), 및 채널 영역들(862, 867, 872, 877)을 각각 포함한다.
대표적인 정공들은 채널 층들에서 "+" 기호를 갖는 원들로 도시되고, 대표적인 전자들은 채널 층들에서 "-" 기호를 갖는 원들로 도시된다. 전자-정공 쌍들은 GIDL 프로세스에 의해 생성된다. 초기에, 소거 동작 동안, 전자-정공 쌍들은 SGD 및 SGS 트랜지스터들에서 생성된다. 정공들은 구동된 단부들로부터 채널 내로 멀리 이동하여, 이에 의해, 채널을 양전위로 대전시킨다. SGD 트랜지스터(680)에서 생성된 전자들은 거기에서의 양전위로 인해 비트 라인(BL)을 향해 이동한다. SGS 트랜지스터(670)에서 생성된 전자들은 거기에서의 양전위로 인해 소스 라인(SL)을 향해 이동한다. 후속으로, 각각의 저장 요소의 소거 기간 동안, 저장 요소의 제어 게이트의 에지들에서 채널에 형성되는 가상 접합부들에서 GIDL에 의해 추가 정공들이 생성된다. 그러나, 일부 정공들은, 또한, 그들이 CTL 영역들로 터널링함에 따라 채널로부터 제거된다.
전자들은 또한 GIDL 프로세스에 의해 생성된다. 초기에, 소거 동작 동안, 전자들은 SGD 및 SGS 트랜지스터들에서 생성되고 구동된 단부들을 향해 이동한다. 후속으로, 각각의 저장 요소의 소거 기간 동안, 저장 요소의 제어 게이트의 에지들에서 채널에 형성되는 가상 접합부들에서 GIDL에 의해 추가 전자들이 생성된다.
NAND 스트링의 일 단부(예컨대, 드레인측)에서, 예시적인 전자들(840, 841)이 비트 라인을 향해 이동한다. 전자(840)는 SGD 트랜지스터에서 생성되고, 전자(841)는 채널 영역(817) 내의 저장 요소(815)의 접합부에서 생성된다. 또한, 드레인측에서, 정공(842)을 포함한 예시적인 정공들이, 화살표들로 나타내진 바와 같이, 비트 라인으로부터 멀리 이동한다. 정공(842)은 채널 영역(817) 내의 저장 요소(815)의 접합부에서 생성되고, 화살표(843)로 나타내진 바와 같이, CTL 영역(818) 내로 터널링할 수 있다.
NAND 스트링의 다른 단부(예컨대, 소스측)에서, 예시적인 전자들(845, 849)이 소스 라인을 향해 이동한다. 전자(845)는 SGS 트랜지스터에서 생성되고, 전자(849)는 채널 영역(867) 내의 저장 요소(865)의 접합부에서 생성된다. 또한, 소스측에서, 정공(847)을 포함한 예시적인 정공들이, 화살표로 나타내진 바와 같이, 소스 라인으로부터 멀리 이동한다. 정공(847)은 채널 영역(867) 내의 저장 요소(865)의 접합부에서 생성되고, 화살표(848)로 나타내진 바와 같이, CTL 영역(868) 내로 터널링할 수 있다.
도 9a는 NAND 스트링(900) 및 NAND 스트링의 선택 트랜지스터들에 전압들을 제공할 수 있는 통로들의 도면이다. NAND 스트링(900)은 NAND 스트링의 일 단부에서 제1 선택 트랜지스터(680)를, 그리고 NAND 스트링의 다른 단부에서 제2 선택 트랜지스터(670)를 갖는다. 제1 선택 트랜지스터(680)는 드레인측 선택 트랜지스터로 지칭될 수 있다. 제2 선택 트랜지스터(670)는 소스측 선택 트랜지스터로 지칭될 수 있다. 2개의 선택 트랜지스터들 사이에 접속되는 다수의 메모리 셀들이 있다. 데이터 메모리 셀들의 제어 게이트들은 다양한 데이터 워드 라인들(예컨대, WL0 내지 WLn)에 접속된다. 더미 메모리 셀들의 제어 게이트들은 다양한 더미 워드 라인들(예컨대, DWLs, DWLd)에 접속된다. 도 9a에서의 NAND 스트링(900)은, 일 실시예에서, 도 4, 도 6a 및 도 6b에 도시된 NAND 스트링으로 구현된다. 그러나, 도 9a에서의 NAND 스트링은 도 4, 도 6a 및 도 6b에 도시된 NAND 스트링으로 제한되지 않는다.
도 9a는 다수의 통로들(906, 908, 910, 912)을 도시한다. 본 명세서에서, "통로"는 통로를 따라서 전기 신호(예컨대, 전압 펄스 또는 전류 펄스)를 송신할 수 있는 임의의 유형적인 매체이다. 통로는 전기 전도성 경로를 포함할 수 있다. 실시예들에서, 통로는 와이어, 트레이스, 송신 라인, 트랙, 패드, 층, 리드, 금속, 인쇄 회로 보드 또는 조립체의 일부분, 전도성 재료, 및 전기 신호를 전달 또는 운반할 수 있는 다른 재료 중 하나 이상을 포함할 수 있지만, 이들로 제한되지 않는다. 통로는 트랜지스터와 같은 전기 컴포넌트를 포함할 수 있다. 트랜지스터는, 전기 신호가 통로를 따라서 전파되게 하도록 폐쇄되고 전기 신호가 통로를 따라서 전파되는 것을 방지하도록 개방되는 스위치로서 작용할 수 있다. 실시예들에서, 통로는 라인 또는 다수의 접속된 라인들과 같은 하나 이상의 기하학적 형상들을 형성할 수 있다. 실시예들에서, 통로는 회로들 사이에서 그리고 회로들 내에서 전기 신호들을 전달하는 데 있어서 단방향 또는 양방향일 수 있다.
통로(P1)(906)는 제1 선택 트랜지스터(680)의 하나의 단자(예컨대, 드레인 단자)에 접속된다. 통로(P1)(906)는, 일 실시예에서, 비트 라인을 따라서 존재한다. 통로(P1)(906)는 스위치들(예컨대, 트랜지스터들)과 같은 다른 요소들을 포함할 수 있다. 통로(P1)(906)는 전기 전도성 통로로도 지칭될 수 있다. 통로(P1)(906)는 저항(R_P1) 및 커패시턴스(C_P1)로 표현되는 임피던스를 갖는다. 저항(R_P1) 및 커패시턴스(C_P1)는, 일 실시예에서, 비트 라인 저항 및 비트 라인 커패시턴스를 포함한다. 저항(R_P1) 및 커패시턴스(C_P1)는 통로(P1)를 따르는 다른 컴포넌트들의 저항들 및/또는 커패시턴스들을 포함할 수 있다.
P1 회로부(922)는 통로(P1)(906)의 일 단부에 전압 펄스(V_P1a)를 인가하도록 구성된다. P1 회로부(922)는 전압을 제공할 수 있는 임의의 전기 컴포넌트들을 포함할 수 있다. 전압은, 접지와 같이, 일부 공통 지점에 대해 상대적이다. P1 회로부(922)는, 일 실시예에서, 하나 이상의 전하 펌프들을 포함한다. 통로(P1)(906)의 임피던스로 인해, 통로(P1)(906)를 따라서 RC 지연이 있을 수 있다. 통로(P1)(906)의 임피던스로 인해, 통로(P1)(906)를 따라서 전압 강하가 있을 수 있다. 전압 펄스는 가능한 지연 및/또는 크기 변화를 나타내기 위해 통로(P1)(906)의 다른 단부에서 V_P1b로 지칭된다.
통로(P2)(908)는 제2 선택 트랜지스터(670)의 하나의 단자(예컨대, 드레인 단자)에 접속된다. 통로(P2)(908)는, 일 실시예에서, 소스 라인을 따라서 존재한다. 통로(P2)(908)는 스위치들(예컨대, 트랜지스터들)과 같은 다른 요소들을 포함할 수 있다. 통로(P2)(908)는 전기 전도성 통로로도 지칭될 수 있다. 통로(P2)(908)는 저항(R_P2) 및 커패시턴스(C_P2)로 표현되는 임피던스를 갖는다. 저항(R_P2) 및 커패시턴스(C_P2)는, 일 실시예에서, 소스 라인 저항 및 소스 라인 커패시턴스를 포함한다. 저항(R_P2) 및 커패시턴스(C_P2)는 통로(P2)를 따르는 다른 컴포넌트들의 저항들 및/또는 커패시턴스들을 포함할 수 있다.
P2 회로부(924)는 통로(P2)(908)에 전압 펄스(V_P2a)를 인가하도록 구성된다. P2 회로부(924)는 전압을 제공할 수 있는 임의의 전기 컴포넌트들을 포함할 수 있다. 전압은, 접지와 같이, 일부 공통 지점에 대해 상대적이다. P2 회로부(924)는, 일 실시예에서, 하나 이상의 전하 펌프들을 포함한다. 통로(P2)(908)의 임피던스로 인해, 통로(P2)(908)를 따라서 RC 지연이 있을 수 있다. 통로(P2)(908)의 임피던스로 인해, 통로(P2)(908)를 따라서 전압 강하가 있을 수 있다. 전압 펄스는 가능한 지연 및/또는 크기 변화를 나타내기 위해 통로(P2)(908)의 다른 단부에서 V_P2b로 지칭된다.
통로(P3)(910)는 제1 선택 트랜지스터(680)의 하나의 단자(예컨대, 게이트 단자)에 접속된다. 통로(P3)(910)는, 일 실시예에서, 선택 라인을 따라서 존재한다. 선택 라인은, 일 실시예에서, 드레인측 선택 라인으로 지칭된다. 선택 라인은, 일 실시예에서, 글로벌 드레인측 선택 라인을 포함한다. 통로(P3)(910)는 스위치들(예컨대, 트랜지스터들)과 같은 다른 요소들을 포함할 수 있다. 통로(P3)(910)는 전기 전도성 통로로도 지칭될 수 있다. 통로(P3)(910)는 저항(R_P3) 및 커패시턴스(C_P3)로 표현되는 임피던스를 갖는다. 저항(R_P3) 및 커패시턴스(C_P3)는, 일 실시예에서, 선택 라인 저항 및 선택 라인 커패시턴스를 포함한다. 저항(R_P3) 및 커패시턴스(C_P3)는 통로(P3)(910)를 따르는 다른 컴포넌트들의 저항들 및/또는 커패시턴스들을 포함할 수 있다.
P3 회로부(926)는 통로(P3)(910)에 전압 펄스(V_P3a)를 인가하도록 구성된다. P3 회로부(926)는 전압을 제공할 수 있는 임의의 전기 컴포넌트들을 포함할 수 있다. 전압은, 접지와 같이, 일부 공통 지점에 대해 상대적이다. P3 회로부(926)는, 일 실시예에서, 하나 이상의 전하 펌프들을 포함한다. 통로(P3)(910)의 임피던스로 인해, 통로(P3)(910)를 따라서 RC 지연이 있을 수 있다. 통로(P3)(910)의 임피던스로 인해, 통로(P3)(910)를 따라서 전압 강하가 있을 수 있다. 전압 펄스는 가능한 지연 및/또는 크기 변화를 나타내기 위해 통로(P3)(910)의 다른 단부에서 V_P3C로 지칭된다. 일 실시예에서, P3 회로부(926)는 통로(P3)(910)를 플로팅 상태로 남겨서, 트랜지스터(680)의 게이트 단자의 전압이 양면 GIDL 소거 동안 플로팅하게 한다.
통로(P4)(912)는 제2 선택 트랜지스터(670)의 하나의 단자(예컨대, 게이트 단자)에 접속된다. 통로(P4)(912)는, 일 실시예에서, 선택 라인을 따라서 존재한다. 선택 라인은, 일 실시예에서, 소스측 선택 라인으로 지칭된다. 선택 라인은, 일 실시예에서, 글로벌 소스측 선택 라인을 포함한다. 통로(P4)(912)는 스위치들(예컨대, 트랜지스터들)과 같은 다른 요소들을 포함할 수 있다. 통로(P4)(912)는 전기 전도성 통로로도 지칭될 수 있다. 통로(P4)(912)는 저항(R_P4) 및 커패시턴스(C_P4)로 표현되는 임피던스를 갖는다. 저항(R_P4) 및 커패시턴스(C_P4)는, 일 실시예에서, 선택 라인 저항 및 선택 라인 커패시턴스를 포함한다. 저항(R_P4) 및 커패시턴스(C_P4)는 통로(P4)(912)를 따르는 다른 컴포넌트들의 저항들 및/또는 커패시턴스들을 포함할 수 있다.
P4 회로부(928)는 통로(P4)(912)에 전압 펄스(V_P4a)를 인가하도록 구성된다. P4 회로부(928)는 전압을 제공할 수 있는 임의의 전기 컴포넌트들을 포함할 수 있다. 전압은, 접지와 같이, 일부 공통 지점에 대해 상대적이다. P4 회로부(928)는, 일 실시예에서, 하나 이상의 전하 펌프들을 포함한다. 통로(P4)(912)의 임피던스로 인해, 통로(P4)(912)를 따라서 RC 지연이 있을 수 있다. 통로(P4)(912)의 임피던스로 인해, 통로(P4)(912)를 따라서 전압 강하가 있을 수 있다. 전압 펄스는 가능한 지연 및/또는 크기 변화를 나타내기 위해 통로(P4)(912)의 다른 단부에서 V_P4b로 지칭된다. 일 실시예에서, P4 회로부(928)는 통로(P4)(912)를 플로팅 상태로 남겨서, 트랜지스터(670)의 게이트 단자의 전압이 양면 GIDL 소거 동안 플로팅하게 한다.
따라서, 전압(V_P1b)은 트랜지스터(680)의 하나의 단자(예컨대, 드레인)에 인가되고, 이때 전압(V_P3C)은, 일 실시예에서, 트랜지스터(680)의 다른 단자(예컨대, 게이트)에 인가된다. 일 실시예에서, V_P1b - V_P3C는 양면 GIDL 소거 동안 트랜지스터(680)에서 GIDL 전류(I_gidl_s)를 야기한다. 따라서, V_P1b - V_P3C는 GIDL 전압(Vgidl_d)으로 지칭될 수 있다. V_P1b - V_P3C의 크기가 V_P1a - V_P3a의 크기와 반드시 동일한 것은 아니다.
다른 실시예에서, 전압(V_P1b)은 트랜지스터(680)의 하나의 단자(예컨대, 드레인)에 인가되는 반면, 통로(910) 상의 전압은 플로팅 상태이다. 그러나, 선택 트랜지스터(680)의 게이트 단자는 용량성 커플링으로 인해 상승할 수 있다. 따라서, 선택 트랜지스터(680)의 2개의 단자들에 걸쳐서 GIDL 전압(Vdigl_a)이 있을 것이다.
따라서, 일 실시예에서, 전압(V_P2b)은 트랜지스터(670)의 하나의 단자(예컨대, 드레인)에 인가되고, 이때 전압(V_P4b)은, 트랜지스터(670)의 다른 단자(예컨대, 게이트)에 인가된다. 일 실시예에서, V_P2b - V_P4b는 양면 GIDL 소거 동안 트랜지스터(670)에서 GIDL 전류(I_gidl_s)를 야기한다. 따라서, V_P2b - V_P4b는 GIDL 전압(Vgidl_s)으로 지칭될 수 있다. V_P2b - V_P4b의 크기가 V_P2a - V_P4a의 크기와 반드시 동일한 것은 아니다.
다른 실시예에서, 전압(V_P2b)은 트랜지스터(670)의 하나의 단자(예컨대, 드레인)에 인가되는 반면, 통로(912) 상의 전압은 플로팅 상태이다. 그러나, 선택 트랜지스터(670)의 게이트 단자는 용량성 커플링으로 인해 상승할 수 있다. 따라서, 선택 트랜지스터(670)의 2개의 단자들에 걸쳐서 GIDL 전압(Vdigl_a)이 있을 것이다.
본 명세서에서, 양면 GIDL 소거 동안 선택 트랜지스터의 단자에 인가되는 전압들(예컨대, V_P1b, V_P2b, V_P3C, V_P4b) 중 임의의 것이 소거 전압으로 지칭될 수 있다. 또한, 양면 GIDL 소거 동안 선택 트랜지스터의 드레인 단자와 게이트 단자 사이에 나타나는 전압(예컨대, Vgidl_d, Vgidl_s)은 소거 전압으로 지칭될 수 있다.
일 실시예에서, NAND 스트링의 각각의 단부에서 통로들에 인가되는 전압 펄스들은 NAND 스트링의 각각의 단부에서 통로들의 상이한 임피던스들을 보상하도록 구성된다. 예를 들어, 통로(P1)(906) 및 통로(P2)(908)에 인가되는 전압 펄스들은 통로(P1)(906) 및 통로(P2)(908)의 상이한 임피던스들을 보상하도록 구성될 수 있다. 다른 예로서, 통로(P3)(910) 및 통로(P4)(912)에 인가되는 전압 펄스들은 통로(P3)(910) 및 통로(P4)(912)의 상이한 임피던스들을 보상하도록 구성될 수 있다. 일 실시예에서, 통로(P3)(910) 및 통로(P4)(912)에 인가되는 전압 펄스들은 통로(P1)(906) 및 통로(P2)(908)의 상이한 임피던스들을 보상하도록 구성된다.
일 실시예에서, NAND 스트링의 각각의 단부에서 통로들에 인가되는 전압 펄스들의 하나 이상의 속성들은 제1 선택 트랜지스터(680)에서의 제1 소거 전압이 제2 선택 트랜지스터(670)에서의 제2 소거 전압과 실질적으로 대칭적이도록 구성된다. 예를 들어, V_P1b는 V_P2b와 실질적으로 대칭적일 수 있고/있거나; V_P3C는 V_P4b와 실질적으로 대칭적일 수 있고/있거나; Vgidl_d는 Vgidl_s와 실질적으로 대칭적일 수 있다. 실질적으로 대칭적인 소거 전압들을 달성하는 것은 NAND 스트링의 각각의 단부에서 통로들의 상이한 임피던스들을 보상하도록 전압 펄스들의 하나 이상의 속성들을 설정하는 것을 포함할 수 있다.
일 실시예에서, NAND 스트링의 각각의 단부에서 통로들에 인가되는 전압 펄스들의 하나 이상의 속성들은 Igidl_d 및 Igidl_s가 실질적으로 동일한 정상 상태 크기들을 갖도록 구성된다. Igidl_d 및 Igidl_s에서 실질적으로 동일한 크기들을 달성하는 것은 NAND 스트링의 각각의 단부에서 통로들의 상이한 임피던스들을 보상하도록 전압 펄스들의 속성들을 설정하는 것을 포함할 수 있다.
도 9a는, 또한, 양면 GIDL 소거 동안 NAND 스트링의 각각의 단부에서 생성된 GIDL 전류들의 일부 상세한 사항들을 도시한다. 대표적인 정공들은 "+" 기호를 갖는 원들로 도시되고, 대표적인 전자들은 "-" 기호를 갖는 원들로 도시된다. 전자-정공 쌍들은 제1 및 제2 선택 트랜지스터들(680, 670)에서 생성된다. GIDL 전류(Igidl_d)는 제1 선택 트랜지스터(680)에서 생성된다. 전자들은 제1 통로(P1)(906)로 이동하고, 정공들은 NAND 채널로 이동한다. GIDL 전류(Igidl_s)는 제2 선택 트랜지스터(680)에서 생성된다. 전자들은 제2 통로(P2)(908)로 이동하고, 홀들은 NAND 채널로 이동한다. 메모리 셀들은 그들의 제어 게이트들에 인가되는 소거 인에이블 전압(도 9a에는 도시되지 않음)을 갖는다. 소거 인에이블 전압은 NAND 채널 내의 전압보다 현저히 더 낮다. 따라서, 정공들 중 일부는 그들이 메모리 셀들의 전하 트랩 영역들로 터널링함에 따라 NAND 채널로부터 제거된다.
도 9a의 예는 선택 트랜지스터들(680, 670)에서 GIDL 전압들을 인가하는 것에 관한 것이지만, 선택 트랜지스터들(680, 670)에서 인가되는 전압들이 GIDL 전압들이어야 하는 것은 아님에 유의한다. 도 9b는 선택 트랜지스터들에 접속된 NAND 스트링 및 통로들의 일 실시예의 개략도이다. NAND 스트링(900)은 도 9a의 스트링과 유사하다. 그러나, 이 실시예에서는, GIDL 전압이 인가되지 않고 GIDL 전류가 선택 트랜지스터들(680, 670)에서 생성되지 않는다. 대신에, 선택 트랜지스터(680)에 대한 게이트 단자(920) 내지 비트 라인 단자(918) 사이의 전압은 Vg_bl로 라벨링된다. 선택 트랜지스터(670)에 대한 게이트 단자(930)와 비트 라인 단자(932) 사이의 전압은 Vg_sl로 라벨링된다. 선택 트랜지스터(680)에 대한 게이트 단자(920) 내지 비트 라인 단자(918)의 전압은, 일 실시예에서, 선택 트랜지스터(670)에 대한 게이트 단자(930) 내지 비트 라인 단자(932)의 전압과 실질적으로 동일한 정상 상태 크기를 갖는다. 일 실시예에서, 선택 트랜지스터(680)에 대한 게이트 단자(920) 내지 비트 라인 단자(918)의 전압은 제1 전압 펄스이고, 선택 트랜지스터(670)에 대한 게이트 단자(930) 내지 비트 라인 단자(932)의 전압은 제2 전압 펄스이다. 제1 전압 펄스 및 제2 전압 펄스는, 일 실시예에서, 실질적으로 대칭적인 전압 펄스들이다.
도 9a 및 도 9b를 참조하면, 통로(P1)(906), 통로(P2)(908), 통로(P3)(910), 및/또는 통로(P4)(912) 중 하나 이상의 통로의 임피던스들은, 일부 실시예들에서, 메모리 동작을 수행하도록 선택되는, 메모리 셀들을 포함하는 블록의 위치에 의존한다. 이하에서 더 충분히 논의되는 바와 같이, 통로의 길이는 선택된 블록의 위치에 의존할 수 있다. 일부 실시예들에서, 임피던스는 경로의 길이에 의존한다. 더욱이, 임피던스의 블록 위치 의존성은 통로들마다 상이할 수 있다. 예를 들어, 통로(P1)(906)는 선택된 블록(A)에 대해서는 비교적 길 수 있지만, 선택된 블록(B)에 대해서는 비교적 짧을 수 있다. 대조적으로, 통로(P3)(910)(또는 통로(P2)(908))는 선택된 블록(A)에 대해서는 비교적 짧을 수 있지만, 선택된 블록(B)에 대해서는 비교적 길 수 있다. 전술한 사항의 결론은, 일부 실시예들에서, 2개의 통로들 사이의 임피던스 오정합이 선택된 블록의 위치에 의존한다는 것이다. 하나 이상의 제어 회로들은, 일부 실시예들에서, 비휘발성 메모리 셀들에 대한 메모리 동작들 동안 통로들 사이의 블록 위치 의존적 임피던스 오정합을 보상한다.
도 10은 예시적인 전압 펄스(1000)를 도시한다. 전압 펄스(1000)는 시간 t1 내지 시간 t2 사이의 제1 과도 기간, 시간 t2 내지 시간 t3 사이의 정상 상태 기간, 및 시간 t3 내지 시간 t4 사이의 제2 과도 기간을 갖는다. 전압 펄스(1000)는 제1 과도 기간, 제1 램프 시간 동안 초기 전압으로부터 정상 상태 전압으로 변화(예컨대, 증가)한다. 전압 펄스(1000)는 시간 t2로부터 시간 t3까지 연장되는 "펄스 지속기간"에 대한 정상 상태 전압에서 유지된다. 전압 펄스(1000)는 제2 과도 기간, 제2 램프 시간 동안 정상 상태 전압으로부터 최종 전압으로 변화(예컨대, 감소)한다.
펄스(1000)가 제2 과도 기간 동안 전압이 램프다운하지만, 펄스는 (또한 제1 과도 기간에서의 램프업하는 것과 조합하여) 제2 과도 기간에서 램프업할 수 있음에 유의한다. 또한, 제1 전압 펄스의 정상 상태 전압이 직후 전압 펄스에 대한 초기 전압으로서의 역할을 할 수 있음에 유의한다. 이 경우에, 제1 전압 펄스의 제2 과도 기간은 또한 직후 전압 펄스의 제1 과도 기간이다. 또한, 이 경우에, 직후 전압 펄스의 정상 상태 전압은 제1 전압 펄스의 최종 전압이다.
전압 펄스의 시작 시간은, 본 명세서에서, 전압이 먼저 초기 전압으로부터 변화하기 시작할 때, 제1 과도 기간의 시작으로서 정의된다. 전압 펄스의 종료 시간은, 본 명세서에서, 전압이 먼저 최종 전압에 도달할 때, 제2 과도 기간의 끝으로서 정의된다. 전압 펄스의 제1 램프 시간은, 본 명세서에서, 초기 전압으로부터 정상 상태 전압으로 변화하는 시간으로서 정의된다. 제1 램프 시간은 전압의 램프업 또는 전압의 램프다운일 수 있다. 전압 펄스의 제2 램프 시간은, 본 명세서에서, 정상 상태 전압으로부터 최종 전압으로 변화하는 시간으로서 정의된다. 제2 램프 시간은 전압의 램프업 또는 전압의 램프다운일 수 있다. "램프 시간"이라는 용어는 본 명세서에서 제1 램프 시간 또는 제2 램프 시간 중 어느 하나를 지칭하는 데 사용된다.
전압 펄스 속성은, 본 명세서에서, 전압 펄스(1000)의 형상을 기술하는 임의의 속성으로서 정의된다. 전압 펄스 속성들의 예들은 제1 램프 시간, 제2 램프 시간, 램프업 시간, 램프다운 시간, 정상 상태 크기, 펄스 지속기간, 시작 시간, 종료 시간 등을 포함하지만 이로 제한되지 않는다.
전압 펄스는 회로 내의 공통 지점(예컨대, 접지)에 대한 전위일 수 있다. 예를 들어, 비트 라인에 인가되는 전압 펄스는 비트 라인의 전위와 공통 지점(예컨대, 접지)의 전위의 차이일 수 있다. 그러나, 본 명세서에서, 전압 펄스는 접지에 대한 전위일 필요는 없다. 전압 펄스는 회로 내의 임의의 2개의 지점들 사이의 전위의 차이일 수 있다. 예를 들어, 전압 펄스는 트랜지스터의 게이트와 드레인 사이의 전위의 차이일 수 있다.
도 10a는 도 9a 또는 도 9b의 메모리 디바이스를 동작시키는 일 실시예에서의 가능한 전압 펄스들을 도시한다. 도면을 단순화하기 위해, 단지 제1 과도 기간 및 정상 상태 기간의 일부분만이 도시되어 있음에 유의한다. 제2 과도 기간은 도시되어 있지 않다. 이러한 단순화는 도면들에 도시된 다른 전압 펄스들에 적용된다. 전압 펄스(1002a)는, 일 실시예에서, P1 회로부(922)에 의해 통로(P1)(906)의 일 단부에 인가되는 전압 펄스(V_P1a)를 표현한다. 전압 펄스(1004a)는, 일 실시예에서, P2 회로부(924)에 의해 통로(P2)(908)의 일 단부에 인가되는 전압 펄스(V_P2a)를 표현한다.
전압 펄스(1002a)는 VP1a_ss의 정상 상태 크기를 갖는다. 전압 펄스(1004a)는 VP2a_ss의 정상 상태 크기를 갖는다. 2개의 전압 펄스들(1002a, 1004a)은 상이한 정상 상태 크기들을 갖는다. 전압 펄스(1002a)는 시간 t1에서 시작된다. 전압 펄스(1002a)는 시간 t2에서 시작된다. 2개의 전압 펄스들(1002a, 1004a)은 상이한 시작 시간들을 갖는다. 2개의 전압 펄스들(1002a, 1004a)은 상이한 제1 램프 시간들을 갖는다. "제1 램프 시간"으로 라벨링된 점선으로 된 화살표들은 시작 전압으로부터 정상 상태 전압으로 증가하는 시간을 표현한다. 도 10a에서, 전압 펄스들은 전압 펄스들이 직선 세그먼트들로 도시된다는 점에서 다소 단순화된다. 그러나, 전압 펄스들은 직선 세그먼트들 이외의 세그먼트들을 가질 수 있다. 도 10a에서의 시간들 t1 내지 t4는 도 10에서의 시간들 t1 내지 t4에 대응하지 않는다는 것에 유의한다.
이 예에서, 이러한 전압 펄스들(1002a, 1004a)의 펄스 속성들(예컨대, 정상 상태 크기, 시작 시간, 및 램프 시간) 중 여러 개는 통로(P1)(906) 및 통로(P2)(908)의 상이한 임피던스들을 보상하기 위해 상이하다. 일 실시예에서, 이러한 전압 펄스들의 펄스 속성들(예컨대, 정상 상태 크기, 시작 시간, 및/또는 램프 시간) 중 하나 이상은 통로(P1)(906) 및 통로(P2)(908)의 상이한 임피던스들을 보상하기 위해 상이하다. 일 실시예에서, 통로(P1)(906)에 인가되는 전압 펄스의 속성들 중 적어도 하나는 통로(P2)(908)에 인가되는 전압 펄스의 동일한 속성과는 상이한 값을 가져서, 2개의 전압 펄스들이 선택 트랜지스터들(680, 670)의 개개의 단자들에서 실질적으로 대칭적이 되게 한다.
전압 펄스(1002b)(실선)는, 일 실시예에서, 통로(P1)(906)의 다른 단부에서의 전압(V_P1b)을 표현한다. 따라서, 전압 펄스(1002b)는 선택 트랜지스터(680)의 하나의 단자(예컨대, 드레인)에 인가된다. 전압 펄스(1004b)(점선)는, 일 실시예에서, 통로(P2)(908)의 다른 단부에서의 전압(V_P2b)을 표현한다. 따라서, 전압 펄스(1004b)는 선택 트랜지스터(670)의 하나의 단자(예컨대, 드레인)에 인가된다. 2개의 전압 펄스들(1002b, 1004b)은 실질적으로 동일한 정상 상태 크기, 실질적으로 동일한 시작 시간, 및 실질적으로 동일한 제1 램프 시간을 갖는다.
본 명세서에서, 2개의 전압 펄스들의 "실질적으로 동일한 램프 시간"은 2개의 전압 펄스들의 램프 시간들에서의 시간 차이가 2개의 전압 펄스들의 2개의 램프 시간들 중 더 짧은 것의 3% 미만임을 의미한다. 이는 제1 램프 시간 또는 제2 램프 시간 중 어느 하나에 적용될 수 있다(비교는 각각의 전압 펄스의 제1 램프 시간 또는 각각의 전압 펄스의 제2 램프 시간 중 어느 하나에 관한 것이다). 실질적으로 동일한 램프 시간을 갖지 않는 2개의 전압 펄스들은 상이한 램프 시간들을 갖는 것으로서 정의된다. 일 실시예에서, 2개의 전압 펄스들(1002b, 1004b)의 램프 시간들에서의 시간 차이는 2개의 전압 펄스들의 2개의 램프 시간들 중 더 짧은 것의 2% 미만이다. 일 실시예에서, 2개의 전압 펄스들(1002b, 1004b)의 램프 시간들에서의 시간 차이는 2개의 전압 펄스들의 2개의 램프 시간들 중 더 짧은 것의 1% 미만이다.
본 명세서에서, "2개의 전압 펄스들의 실질적으로 동일한 시작 시간"은 2개의 전압 펄스들의 시작 시간들에서의 시간 차이가 2개의 전압 펄스들의 2개의 제1 램프 시간들 중 더 긴 것의 3% 미만임을 의미한다. 실질적으로 동일한 시작 시간을 갖지 않는 2개의 전압 펄스들은 상이한 시작 시간들을 갖는 것으로서 정의된다. 일 실시예에서, 2개의 전압 펄스들의 시작 시간들에서의 시간 차이는 2개의 전압 펄스들의 2개의 제1 램프 시간들 중 더 긴 것의 2% 미만이다. 일 실시예에서, 2개의 전압 펄스들의 시작 시간들에서의 시간 차이는 2개의 전압 펄스들의 2개의 제1 램프 시간들 중 더 긴 것의 1% 미만이다.
2개의 전압 펄스들(1002b, 1004b)은 실질적으로 대칭적이다. 2개의 전압 펄스들(1002b, 1004b) 각각은 제1 과도 기간을 가지며, 이 기간은 약 시간들 t3 내지 약 t4로 도시된다. 2개의 펄스들(1002b, 1004b)이 반드시 양측 모두가 정확히 동시에 시작되는 것은 아니거나 또는 정확히 동시에 그들의 정상 상태 값들에 도달하는 것은 아니라는 것에 유의한다. 일 실시예에서, 펄스들(1002b, 1004b)의 정상 상태 전압 크기들의 차이는 더 큰 정상 상태 크기의 2% 이내에 있고, 제1 과도 기간 동안의 전압 크기들의 차이는 더 큰 정상 상태 크기의 2% 이내에 있다. 일 실시예에서, 펄스들(1002b, 1004b)의 정상 상태 전압 크기들의 차이는 더 큰 정상 상태 크기의 1% 이내에 있고, 제1 과도 기간 동안의 전압 크기들의 차이는 더 큰 정상 상태 크기의 1% 이내에 있다.
도 10b는 도 9a 또는 도 9b의 메모리 디바이스를 동작시키는 일 실시예에서의 가능한 전압 펄스들을 도시한다. 전압 펄스(1012a)는, 일 실시예에서, P3 회로부(926)에 의해 통로(P3)(910)의 일 단부에 인가되는 전압 펄스(V_P3a)를 표현한다. 전압 펄스(1014a)는, 일 실시예에서, P4 회로부(928)에 의해 통로(912)의 일 단부에 인가되는 전압 펄스(V_P4a)를 표현한다.
전압 펄스(1012a)는 VP3a_ss의 정상 상태 크기를 갖는다. 전압 펄스(1014a)는 VP4a_ss의 정상 상태 크기를 갖는다. 2개의 전압 펄스들(1012a, 1014a)은 상이한 정상 상태 크기들을 갖는다. 전압 펄스(1012a)는 시간 t1'에서 시작된다. 전압 펄스(1012a)는 시간 t2'에서 시작된다. 2개의 전압 펄스들(1012a, 1014a)은 상이한 시작 시간들을 갖는다. 2개의 전압 펄스들(1012a, 1014a)은 상이한 제1 램프 시간들을 갖는다.
이 예에서, 이러한 전압 펄스들(1012a, 1014a)의 펄스 속성들(예컨대, 정상 상태 크기, 시작 시간, 및 제1 램프 시간) 중 여러 개는 통로(P3)(910) 및 통로(P4)(912)의 상이한 임피던스들을 보상하기 위해 상이하다. 일 실시예에서, 이러한 전압 펄스들의 펄스 속성들(예컨대, 정상 상태 크기, 시작 시간, 및/또는 램프 시간) 중 하나 이상은 통로(P3)(910) 및 통로(P4)(912)의 상이한 임피던스들을 보상하기 위해 상이하다. 차이들은, 일부 실시예들에서, 블록 위치 의존적이다. 일 실시예에서, 통로(P3)(910)에 인가되는 전압 펄스의 속성들 중 적어도 하나는 통로(P4)(912)에 인가되는 전압 펄스의 동일한 속성과는 상이한 값을 가져서, 2개의 전압 펄스들이 선택 트랜지스터들(680, 670)의 개개의 단자들에서 실질적으로 대칭적이 되게 한다.
전압 펄스(1012b)(실선)는, 일 실시예에서, 통로(P3)(910)의 다른 단부에서의 전압(V_P3C)을 표현한다. 따라서, 전압 펄스(1012b)는 선택 트랜지스터(680)의 하나의 단자(예컨대, 드레인)에 인가된다. 전압 펄스(1014b)(점선)는, 일 실시예에서, 통로(P4)(912)의 다른 단부에서의 전압(V_P2b)을 표현한다. 따라서, 전압 펄스(1012b)는 선택 트랜지스터(670)의 하나의 단자(예컨대, 드레인)에 인가된다. 2개의 전압 펄스들(1012b, 1014b)은 실질적으로 동일한 정상 상태 크기, 실질적으로 동일한 시작 시간, 및 실질적으로 동일한 제1 램프 시간을 갖는다.
일 실시예에서, 2개의 전압 펄스들(1012b, 1014b)의 제1 램프 시간들에서의 시간 차이는 2개의 전압 펄스들의 2개의 제1 램프 시간들 중 더 짧은 것의 2% 미만이다. 일 실시예에서, 2개의 전압 펄스들(1012b, 1014b)의 제1 램프 시간들에서의 시간 차이는 2개의 전압 펄스들의 2개의 제1 램프 시간들 중 더 짧은 것의 1% 미만이다.
일 실시예에서, 2개의 전압 펄스들(1012b, 1014b)의 시작 시간들에서의 시간 차이는 2개의 전압 펄스들의 2개의 제1 램프 시간들 중 더 짧은 것의 2% 미만이다. 일 실시예에서, 2개의 전압 펄스들(1012b, 1014b)의 시작 시간들에서의 시간 차이는 2개의 전압 펄스들의 2개의 제1 램프 시간들 중 더 짧은 것의 1% 미만이다.
2개의 전압 펄스들(1012b, 1014b)은 실질적으로 대칭적이다. 2개의 전압 펄스들(1012b, 1014b) 각각은 제1 과도 기간을 가지며, 이 기간은 약 t3' 내지 약 t4'으로 도시된다. 2개의 펄스들(1012b, 1014b)이 반드시 양측 모두가 정확히 동시에 시작되는 것은 아니거나 또는 정확히 동시에 그들의 정상 상태 값들에 도달하는 것은 아니라는 것에 유의한다. 일 실시예에서, 펄스들(1012b, 1014b)의 정상 상태 전압 크기들의 차이는 더 큰 정상 상태 크기의 2% 이내에 있고, 제1 과도 기간 동안의 전압 크기들의 차이는 더 큰 정상 상태 크기의 2% 이내에 있다. 일 실시예에서, 펄스들(1012b, 1014b)의 정상 상태 전압 크기들의 차이는 더 큰 정상 상태 크기의 1% 이내에 있고, 제1 과도 기간 동안의 전압 크기들의 차이는 더 큰 정상 상태 크기의 1% 이내에 있다.
일 실시예에서, 다양한 통로들(906, 908, 910, 912)에 인가되는 전압 펄스들의 속성들은 트랜지스터(680)에서의 GIDL 전압(Vgidl_d) 및 트랜지스터(670)에서의 GIDL 전압(Vgidl_s)이 실질적으로 대칭적이도록 구성되는 속성들을 갖는다. 전압 펄스들의 속성들은, 일부 실시예들에서, 소거를 위해 선택되는 블록의 위치에 의존한다. 도 10c는 도 9a 또는 도 9b의 메모리 디바이스를 동작시키는 일 실시예에서의 가능한 전압 펄스들을 도시한다. 전압 펄스(1022)는, 일 실시예에서, P1 회로부(922)에 의해 통로(906)의 일 단부에 인가되는 전압 펄스(V_P1a)를 표현한다. 전압 펄스(1024)는, 일 실시예에서, P3 회로부(926)에 의해 통로(P3)(910)의 일 단부에 인가되는 전압 펄스(V_P3a)를 표현한다. 전압 펄스(1026)는, 일 실시예에서, P2 회로부(924)에 의해 통로(908)의 일 단부에 인가되는 전압 펄스(V_P2a)를 표현한다. 전압 펄스(1028)는, 일 실시예에서, P4 회로부(928)에 의해 통로(912)의 일 단부에 인가되는 전압 펄스(V_P4a)를 표현한다.
전압 펄스(1030)(실선)는, 일 실시예에서, 선택 트랜지스터(680)의 2개의 단자들 사이에 있는 전압(Vgidl_d)을 표현한다. 예를 들어, 전압 펄스(1030)는 선택 트랜지스터(680)의 드레인-게이트 전압일 수 있다. 전압 펄스(1032)(점선)는, 일 실시예에서, 선택 트랜지스터(670)의 2개의 단자들 사이에 있는 전압(Vgidl_ds)을 표현한다. 예를 들어, 전압 펄스(1032)는 선택 트랜지스터(670)의 드레인-게이트 전압일 수 있다.
전압 펄스들(1022, 1024, 1026, 및/또는 1026)의 다양한 속성들(예컨대, 시작 시간, 정상 상태 크기, 제1 램프 시간)에 대한 값들은, 일 실시예에서, 전압 펄스(1030) 및 전압 펄스(1032)가 실질적으로 대칭적이도록 선택된다. 일 실시예에서, 펄스들(1030, 1032)의 정상 상태 전압 크기들의 차이는 더 큰 정상 상태 크기의 2% 이내에 있고, 제1 과도 기간 동안의 전압 크기들의 차이는 더 큰 정상 상태 크기의 2% 이내에 있다. 일 실시예에서, 펄스들(1030, 1032)의 정상 상태 전압 크기들의 차이는 더 큰 정상 상태 크기의 1% 이내에 있고, 제1 과도 기간 동안의 전압 크기들의 차이는 더 큰 정상 상태 크기의 1% 이내에 있다.
일 실시예에서, 전압 펄스(1022)의 정상 상태 크기들은 전압 펄스(1026)의 정상 상태 크기들과 실질적으로 동일하지만; 전압 펄스(1024)의 정상 상태 크기들은 전압 펄스(1028)의 정상 상태 크기와는 상이하다. 전압들의 이러한 조합은, 일 실시예에서, 전압 펄스들(1030, 1032)의 정상 상태 크기들이 실질적으로 동일하게 되게 한다. 전압 펄스(1024) 및 전압 펄스(1028)의 상이한 정상 상태 크기들은 제1 통로(P1)(906) 및 제2 통로(908)의 임피던스 차이들을 보상할 수 있다. 전압 펄스들(1024, 1028)의 상이한 정상 상태 크기들은, 일 실시예에서, 전압 펄스(1030) 및 전압 펄스(1032)가 실질적으로 대칭적이도록 선택된다.
일 실시예에서, 전압 펄스(1022)의 시작 시간은 전압 펄스(1026)의 시작 시간과 실질적으로 동일하지만; 전압 펄스(1024)의 시작 시간들은 전압 펄스(1028)의 시작 시간과는 상이하다. 전압 펄스(1024) 및 전압 펄스(1028)의 상이한 시작 시간들은 제1 통로(P1)(906) 및 제2 통로(908)의 임피던스 차이들을 보상할 수 있다. 전압 펄스들(1024, 1028)의 상이한 시작 시간들은, 일 실시예에서, 전압 펄스(1030) 및 전압 펄스(1032)가 실질적으로 대칭적이도록 선택된다. 전압 펄스들(1024, 1028)의 상이한 시작 시간들은, 일 실시예에서, 전압 펄스(1030) 및 전압 펄스(1032)가 실질적으로 동시에 시작되도록 선택된다. 전압 펄스들(1024, 1028)의 상이한 시작 시간들은, 일 실시예에서, 전압 펄스(1030) 및 전압 펄스(1032)가 실질적으로 동일한 정상 상태 크기를 갖도록 선택된다.
일 실시예에서, 전압 펄스들(1022, 1026)의 시작 시간 및 정상 상태 크기는 양측 모두 실질적으로 동일하지만, 그러나, 전압 펄스들(1024, 1028)의 시작 시간들 및 정상 상태 크기들은 양측 모두 서로 상이하다. 전압 펄스들(1024, 1028)의 상이한 시작 시간들 및 정상 상태 크기들은 제1 통로(P1)(906) 및 제2 통로(908)의 임피던스 차이들을 보상할 수 있다. 전압 펄스들(1024, 1028)의 상이한 시작 시간들 및 정상 상태 크기들은, 일 실시예에서, 전압 펄스(1030) 및 전압 펄스(1032)가 실질적으로 대칭적이도록 선택된다.
예를 들어, 상이한 임피던스를 보상하기 위해 다른 전압 펄스 속성들이 또한 사용될 수 있다. 일 실시예에서, 2개의 전압 펄스들의 종료 시간은 제1 통로(P1)(906) 및 제2 통로(908)의 임피던스 차이들을 보상하는 데 사용된다. 예를 들어, 종료 시간은 제1 통로(P1)(906) 및 제2 통로(908)에 적용되는 것과는 상이할 수 있지만, 선택 트랜지스터에서는 실질적으로 동일할 수 있다. 본 명세서에서, "2개의 전압 펄스들의 실질적으로 동일한 종료 시간"은 2개의 전압 펄스들의 종료 시간들에서의 시간 차이가 2개의 전압 펄스들의 2개의 제2 램프 시간들 중 더 짧은 것의 3% 미만임을 의미한다. 실질적으로 동일한 종료 시간을 갖지 않는 2개의 전압 펄스들은 상이한 종료 시간들을 갖는 것으로서 정의된다. 일 실시예에서, 2개의 전압 펄스들의 종료 시간들에서의 시간 차이는 2개의 전압 펄스들의 2개의 제2 램프 시간들 중 더 짧은 것의 2% 미만이다. 일 실시예에서, 2개의 전압 펄스들의 종료 시간들에서의 시간 차이는 2개의 전압 펄스들의 2개의 제2 램프 시간들 중 더 짧은 것의 1% 미만이다.
일 실시예에서, 통로들(P1(906), P2(908), P3(910), P4(912)) 중 2개의 통로들에 인가되는 2개의 상이한 전압 펄스들은 선택 트랜지스터들에서 2개의 전압 펄스들의 실질적으로 동일한 펄스 지속기간을 달성하기 위해 상이한 펄스 속성들을 갖는다. 본 명세서에서, "2개의 전압 펄스들의 실질적으로 동일한 펄스 지속기간"은 2개의 전압 펄스들의 펄스 지속기간의 시간 차이가 2개의 펄스 지속 기간들 중 더 짧은 것의 3% 미만임을 의미한다. 일 실시예에서, 선택 트랜지스터들에서의 2개의 전압 펄스들의 펄스 지속기간들의 차이는 2개의 펄스 지속기간들 중 더 짧은 것의 2% 미만이다. 일 실시예에서, 선택 트랜지스터들에서의 2개의 전압 펄스들의 펄스 지속기간들의 차이는 2개의 펄스 지속기간들 중 더 짧은 것의 1% 미만이다.
도 11은 양면 GIDL 소거의 프로세스(1100)의 일 실시예의 흐름도이다. 프로세스(1100)는, 일 실시예에서, 2개의 선택 트랜지스터들(680, 670) 사이에 접속되는 메모리 셀들을 소거하는 데 사용된다. 프로세스(1100)를 논의할 때 도 9a의 회로를 참조할 것이지만; 프로세스(1100)는 도 9a의 회로로 제한되지 않는다. 프로세스(1100)는, 일 실시예에서, 메모리 셀들의 NAND 스트링을 소거하는 데 사용된다. NAND 스트링은, 일 실시예에서, 3차원 메모리 어레이 내에 있다. 프로세스(1100)는 메모리 디바이스(100)의 제어 회로에 의해 수행될 수 있다. 예를 들어, 프로세스(1100)는, 도 1에 도시된 다른 회로들의 전부 또는 서브세트와 조합하여, 상태 기계(112) 및/또는 제어기(122)(또는 동등하게 기능화된 회로들)에 의해 수행될 수 있다. 일 실시예에서, 상태 기계(112)는 전압 펄스들을 다양한 통로들에 인가할 것(또는, 일부 경우에, 전압을 플로팅 상태로 남길 것)을 전압 회로부(예컨대, P1 회로부(922), P2 회로부(924), P3 회로부(926), 및/또는 P4 회로부(928))에게 명령한다. 프로세스(1100)의 일부 실시예들에서, 단계들(1102, 1104)에서 인가되는 전압들은, 통로들 사이의 블록 위치 의존적 임피던스 오정합을 보상하는 데 사용될 수 있는, 소거를 위해 선택되는 블록의 위치에 의존한다.
단계(1102)는 제1 선택 트랜지스터(680)의 2개의 단자들 사이에 제1 GIDL 전압을 야기하는 것을 포함한다. 단계(1102)는 하나 이상의 통로들에 하나 이상의 전압들을 인가할 것을 전압 회로에게 명령하는 상태 기계(112)(또는 다른 회로부 또는 로직)를 포함할 수 있다. 예를 들어, 상태 기계(112)는, 일 실시예에서, 전압(V_P1a)을 제1 통로(P1)(906)에 인가할 것을 P1 회로부(922)에게 그리고 전압(V_P3a)을 제3 통로(P3)(910)에 인가할 것을 P3 회로부(926)에게 명령할 수 있다. 상태 기계(112)는, P1 회로부(922)가 전압(V_P1a)을 제1 통로(P1)(906)에 인가하는 한편 P3 회로부(926)가 전압(V_P3a)을 제3 통로(P3)(910)에 인가하도록 타이밍을 제어할 수 있다. 따라서, 제1 GIDL 전압은 V_P1b ― V_P3C에 의해 주어진다. V_P1a 및 V_P3C 양측 모두는 과도 성분 및 정상 상태 성분을 가질 수 있다는 것에 유의한다.
단계(1102)는, 일 실시예에서, P1 회로부(922)가 전압(V_P1a)을 제1 통로(P1)(906)에 인가하는 한편, P3 회로부(926)가 제3 통로(P3)(910) 상의 전압이 플로팅되게 하는 것을 포함한다. 이 경우에, 제3 통로(P3)(910)에 접속된 선택 트랜지스터(680)의 단자(예컨대, 게이트 단자) 상의 전압은 용량성 커플링으로 인해 증가할 수 있다. 순(net) 결과는, V_P1b에서 선택 트랜지스터(680)의 게이트 단자 상의 플로팅 전압을 감산함으로써 제1 GIDL 전압이 주어진다는 것이다.
단계(1104)는 제1 선택 트랜지스터(680)의 2개의 단자들 사이에 제2 GIDL 전압을 야기하는 것을 포함한다. 단계(1104)는 하나 이상의 통로들에 하나 이상의 전압들을 인가할 것을 전압 회로에게 명령하는 상태 기계(112)를 포함할 수 있다. 예를 들어, 상태 기계(112)는, 일 실시예에서, 전압(V_P2a)을 제2 통로(P2)(908)에 인가할 것을 P2 회로부(924)에게 명령할 수 있고, 전압(V_P4a)을 제4 통로(P4)(912)에 인가할 것을 P4 회로부(928)에게 명령할 수 있다. 상태 기계(112)는, P2 회로부(924)가 전압(V_P2a)을 제2 통로(P2)(908)에 인가하는 한편 P4 회로부(928)가 전압(V_P4a)을 제4 통로(P4)(912)에 인가하도록 타이밍을 제어할 수 있다. 따라서, 제2 GIDL 전압은 V_P2b ― V_P4b에 의해 주어진다. V_P2a 및 V_P4b 양측 모두는 제1 및 제2 과도 기간들 및 정상 상태 기간을 가질 수 있다는 것에 유의한다.
단계(1104)는, 일 실시예에서, P2 회로부(924)가 전압(V_P2a)을 제2 통로(P2)(908)에 인가하는 한편, P4 회로부(928)가 제4 통로(P4)(912) 상의 전압이 플로팅되게 하는 것을 포함한다. 이 경우에, 제4 통로(P4)(912)에 접속된 선택 트랜지스터(670)의 단자(예컨대, 게이트 단자) 상의 전압은 용량성 커플링으로 인해 증가할 수 있다. 순 결과는, V_P2b에서 선택 트랜지스터(670)의 게이트 단자 상의 플로팅 전압을 감산함으로써 제2 GIDL 전압이 주어진다는 것이다. 제3 통로(P3)(910) 및 제4 통로(P4)(912)가 플로팅 상태로 남겨질 때, 통로들(P3(910), P4(912)) 상의 초기 전압 및/또는 플로팅 시간과 같은 인자들이 제1 및 제2 선택 트랜지스터들(680, 670)에서 상이한 전압들을 달성하는 데 사용될 수 있음에 유의한다. 예를 들어, 통로들(P3(910), P4(912)) 상의 상이한 초기 전압들을 사용하면 제1 과도 기간 동안에 상이한 플로팅 전압을 생성할 수 있다.
단계(1102)는 제1 GIDL 전압(예컨대, Vgidl_d)을 생성한다. 단계(1104)는 제2 GIDL 전압(예컨대, Vgidl_s)을 생성한다. 일 실시예에서, 제1 GIDL 전압(예컨대, Vgidl_d)은 제2 GIDL 전압(예컨대, Vgidl_s)과 실질적으로 대칭적이다. 일 실시예에서, 제1 GIDL 전압의 정상 상태 크기는 제2 GIDL 전압의 정상 상태 크기와 실질적으로 동일하다. 일 실시예에서, 제1 GIDL 전압의 시작 시간 및 정상 상태 크기 양측 모두는 제2 GIDL 전압의 시작 시간 및 정상 상태 크기와 실질적으로 동일하다.
단계(1102)는 제1 GIDL 전류(예컨대, Igidl_d)를 생성한다. 단계(1104)는 제2 GIDL 전류(예컨대, Igidl_s)를 생성한다. 일 실시예에서, 제1 GIDL 전류(예컨대, Igidl_d)의 크기는 제1 및 제2 GIDL 전압들의 제1 과도 기간들 및 정상 상태 기간들 동안 제2 GIDL 전류(예컨대, Igidl_s)의 크기와 실질적으로 동일하다. 일 실시예에서, 제1 GIDL 전류(예컨대, Igidl_d)는 제2 GIDL 전류(예컨대, Igidl_s)와 실질적으로 대칭적이다. 일 실시예에서, 제1 GIDL 전류의 시작 시간 및 정상 상태 크기 양측 모두는 제2 GIDL 전류의 시작 시간 및 정상 상태 크기와 실질적으로 동일한 시간이다.
일 실시예에서, (선택 트랜지스터들의 단자들에서의) 제1 및 제2 GIDL 전압들의 정상 상태 크기들은 서로 상이하지만; 제1 및 제2 GIDL 전류들의 크기들은 제1 및 제2 GIDL 전압들의 정상 상태 기간들 동안 실질적으로 동일하다. 일 실시예에서, (선택 트랜지스터들의 단자들에서의) 제1 및 제2 GIDL 전압들의 정상 상태 크기들은 서로 상이하지만; 제1 및 제2 GIDL 전류들의 크기들은 제1 및 제2 GIDL 전압들의 제1 과도 기간들 및 정상 상태 기간들 동안 실질적으로 동일하다. 이는 NAND 스트링의 각각의 단부에서의 구조적 차이들을 보상하는 데 사용될 수 있다. 그러한 구조적 차이들은, 정상 상태 GIDL 전압들이 동일한 크기를 갖는다 하더라도, 2개의 선택 트랜지스터들(680, 670)에 대해 상이한 GIDL 전류들을 생성할 수 있다.
일 실시예에서, V_P1a ― V_P3a의 정상 상태 크기들은 V_P2a ― V_P4a의 정상 상태 크기들과는 상이하지만; 제1 및 제2 GIDL 전류들의 크기들은 V_P1a ― V_P3a 및 V_P2a ― V_P4a의 정상 상태 기간들 동안 실질적으로 동일하다. 일 실시예에서, V_P1a ― V_P3a의 정상 상태 크기들은 V_P2a ― V_P4a의 정상 상태 크기들과는 상이하지만; 제1 및 제2 GIDL 전류들의 크기들은 V_P1a ― V_P3a 및 V_P2a ― V_P4a의 제1 과도 기간들 및 정상 상태 기간들 양측 모두 동안 실질적으로 동일하다. 이는 NAND 스트링의 각각의 단부에서의 임피던스 차이들을 보상하는 데 사용될 수 있다. 예를 들어, 이는 통로(P1)(906)와 통로(P2)(908) 사이의 임피던스 오정합들을 보상하는 데 사용될 수 있다. 다른 예로서, 이는 통로(P2)(910)와 통로(P4)(912) 사이의 임피던스 오정합들을 보상하는 데 사용될 수 있다. 그러한 임피던스 오정합들은, V_P1a ― V_P3a의 정상 상태 크기가 V_P2a ― V_P4a의 정상 상태 크기와 동일하다 하더라도, 2개의 선택 트랜지스터들(680, 670)에 대해 상이한 GIDL 전류들을 생성할 수 있다.
일 실시예에서, 단계(1002) 및 단계(1104)는 통로(P1)(906)의 제1 단부에 그리고 통로(P2)(908)의 제1 단부에 실질적으로 동일한 크기를 갖는 전압들을 인가하는 것을 포함한다. 예를 들어, V_P1a 및 V_P2a는, 일 실시예에서, 실질적으로 동일한 크기를 갖는다. V_P1a 및 V_P2a는, 일 실시예에서, 실질적으로 동일한 시작 시간 및 실질적으로 동일한 정상 상태 크기를 갖는다. 단계들(1002, 1104)은, 또한, 통로(P3)(910)의 제1 단부에 그리고 통로(P4)(912)의 제1 단부에 상이한 크기들을 갖는 전압들을 인가하는 것을 포함한다. 예를 들어, 전압들(V_P3a, V_P4a)은 상이한 크기들을 갖는다. 전압들(V_P3a, V_P4a)은, 일 실시예에서, 상이한 시작 시간들 및 상이한 정상 상태 크기들을 갖는다. 전압들을 통로(P1(906), P2(908), P3(910), P4(912))에 인가하는 것은, 일 실시예에서, SGD 트랜지스터(680) 및 SGS 트랜지스터(670)의 2개의 단자들 사이에 실질적으로 동일한 전압을 생성한다. 예를 들어, 도 9a를 참조하면, Vgidl_d는 Vgidl_s와 실질적으로 동일한 크기를 갖는다. 일 실시예에서, Vgidl_d 및 Vgidl_s는 실질적으로 동일한 시작 시간들 및 실질적으로 동일한 정상 상태 크기들을 갖는다.
단계(1106)는 소거 인에이블 전압을 2개의 선택 트랜지스터들(680, 670) 사이의 메모리 셀들의 제어 게이트들에 인가하는 것을 포함한다. 단계(1106)는 제1 및 제2 GIDL 전압들을 야기하는 동안 수행된다. 단계(1106)는, 일 실시예에서, 메모리 셀들의 제어 게이트들에 접속되는 워드 라인들에 소거 인에이블 전압들을 인가하는 것을 포함한다. 소거 인에이블 전압은, 일 실시예에서, 0 V 내지 0.5 V의 정상 상태 크기를 갖는다. 소거 인에이블 전압의 정상 상태 크기는 0.5 V 초과일 수 있다.
도 12a 내지 도 12c는 양면 GIDL 소거의 실시예들에 대한 추가의 상세한 사항들을 보여주기 위한 전압 펄스들을 도시한다. 도 12a는 정상 상태 크기의 전압 펄스 속성이 양면 GIDL 소거 시에 어떻게 구성될 수 있는지를 보여주는 전압 펄스들을 도시한다. 도 12b는 시작 시간의 전압 펄스 속성이 양면 GIDL 소거 시에 어떻게 구성될 수 있는지를 보여주는 전압 펄스들을 도시한다. 도 12b는 램프 시간의 전압 펄스 속성이 양면 GIDL 소거 시에 어떻게 구성될 수 있는지를 보여주는 전압 펄스들을 도시한다.
이제 도 12a를 참조하면, 전압 펄스(1202a)는, 일 실시예에서, P1 회로부(922)에 의해 통로(906)의 일 단부에 인가되는 전압 펄스(V_P1a)를 표현한다. 전압 펄스(1204a)는, 일 실시예에서, P2 회로부(924)에 의해 통로(908)의 일 단부에 인가되는 전압 펄스(V_P2a)를 표현한다. 2개의 전압 펄스들(1202a, 1204a)은 상이한 정상 상태 크기들(SS1, SS2)을 갖는다. 정상 상태 크기들의 차이는 양방향 화살표(1205)에 의해 표현된다. 일 실시예에서, 이러한 전압 펄스들의 정상 상태 크기들은 상이하여, 통로(P1)(906) 및 통로(P2)(908)의 상이한 임피던스들을 보상한다.
전압 펄스(1202b)는, 일 실시예에서, 통로(906)의 다른 단부에 도달하는 전압 펄스(V_P1b)를 표현한다. 따라서, 전압 펄스(V_P1b)는 선택 트랜지스터(680)의 하나의 단자(예컨대, 드레인)에 인가된다. 전압 펄스(1204b)는, 일 실시예에서, 통로(908)의 다른 단부에 도달하는 전압 펄스(V_P2b)를 표현한다. 따라서, 전압 펄스(V_P2b)는 선택 트랜지스터(670)의 하나의 단자(예컨대, 드레인)에 인가된다. 펄스들(1202b, 1204b) 사이의 정상 상태 크기의 차이는 펄스들(1202a, 1204a) 사이의 정상 상태 크기의 차이보다 작다. 2개의 전압 펄스들(1202b, 1204b)은 (각자의 선택 트랜지스터들(680, 670)에서) 실질적으로 동일한 정상 상태 크기들을 갖는다. 펄스(1202b, 1204b) 사이의 크기 갭은 크기 갭을 도면에서 볼 수 있도록 과장될 수 있음에 유의한다.
도 12b는 도 9a 또는 도 9b의 메모리 디바이스를 동작시키는 일 실시예에서의 가능한 전압 펄스들을 도시한다. 전압 펄스(1212a)는, 일 실시예에서, P1 회로부(922)에 의해 통로(906)의 일 단부에 인가되는 전압 펄스(V_P1a)를 표현한다. 전압 펄스(1214a)는, 일 실시예에서, P2 회로부(924)에 의해 통로(908)의 일 단부에 인가되는 전압 펄스(V_P2a)를 표현한다. 2개의 전압 펄스들(1212a, 1214a)은 동일한 정상 상태 크기들을 갖지만, 상이한 시작 시간들을 갖는다. 이 실시예에서, 이러한 전압 펄스들의 시작 시간은 상이하여, 통로(P1)(906) 및 통로(P2)(908)의 상이한 임피던스들을 보상한다. 펄스(1212a)는 시간 t4에서 시작되는 반면, 펄스(1214a)는 시간 t6에서 시작된다.
전압 펄스(1212b)는, 일 실시예에서, 통로(906)의 다른 단부에 도달하는 전압 펄스(V_P1b)를 표현한다. 따라서, 전압 펄스(V_P1b)는 선택 트랜지스터(680)의 하나의 단자(예컨대, 드레인)에 인가된다. 전압 펄스(1014b)는, 일 실시예에서, 통로(908)의 다른 단부에 도달하는 전압 펄스(V_P2b)를 표현한다. 따라서, 전압 펄스(V_P2b)는 선택 트랜지스터(670)의 하나의 단자(예컨대, 드레인)에 인가된다. 전압 펄스(1212b)는 시간 t6에서 시작되는 반면, 전압 펄스(1214b)는 시간 t8에서 시작된다. t7과 t8 사이의 시간 갭은 t5와 t6 사이의 시간 갭보다 작다. 2개의 전압 펄스들(1212b, 1214b)은 (각자의 선택 트랜지스터들(670, 670)에서) 실질적으로 동일한 시작 시간을 갖는다. t7과 t8 사이의 시간 갭은 시간 갭을 도면에서 볼 수 있도록 과장될 수 있음에 유의한다.
도 12c는 도 9a 또는 도 9b의 메모리 디바이스를 동작시키는 일 실시예에서의 가능한 전압 펄스들을 도시한다. 전압 펄스(1222a)는, 일 실시예에서, P1 회로부(922)에 의해 통로(906)의 일 단부에 인가되는 전압 펄스(V_P1a)를 표현한다. 전압 펄스(1224a)는, 일 실시예에서, P2 회로부(924)에 의해 통로(908)의 일 단부에 인가되는 전압 펄스(V_P2a)를 표현한다. 2개의 전압 펄스들(1222a, 1224a)은 동일한 정상 상태 크기들 및 시작 시간들을 갖지만, 상이한 제1 램프 시간들을 갖는다. 이 실시예에서, 이러한 전압 펄스들의 제1 램프 시간들은 상이하여, 통로(P1)(906) 및 통로(P2)(908)의 상이한 임피던스들을 보상한다. 전압 펄스(1222a)는 R1의 제1 램프 시간을 갖는 반면, 전압 펄스(1224a)는 R2의 제1 램프 시간을 갖는다.
전압 펄스(1222b)는, 일 실시예에서, 통로(906)의 다른 단부에 도달하는 전압 펄스(V_P1b)를 표현한다. 따라서, 전압 펄스(V_P1b)는 선택 트랜지스터(680)의 하나의 단자(예컨대, 드레인)에 인가된다. 전압 펄스(1224b)는, 일 실시예에서, 통로(908)의 다른 단부에 도달하는 전압 펄스(V_P2b)를 표현한다. 따라서, 전압 펄스(V_P2b)는 선택 트랜지스터(670)의 하나의 단자(예컨대, 드레인)에 인가된다. 2개의 전압 펄스들(1222b, 1224b)은 실질적으로 제1 램프 시간들(R1', R2')을 갖는다. R2'와 R1' 사이의 시간 차이는 R2와 R1 사이의 시간 차이보다 작다. 제1 램프 시간의 차이들은 램프 시간 갭을 도면에서 볼 수 있도록 과장될 수 있음에 유의한다.
도 12a 내지 도 12c의 개념들은 또한 제3 통로(P3)(910) 및 제4 통로(P4)(912)에 적용될 수 있다. 따라서, 도 12a를 참조하면, 일 실시예에서, 전압 펄스(1202a)는 V_P3a를 표현하고, 전압 펄스(1204a)는 V_P4a를 표현하고, 전압 펄스(1202b)는 V_P3C를 표현하고, 전압 펄스(1204b)는 V_P4b를 표현한다. 도 12b를 참조하면, 일 실시예에서, 전압 펄스(1212a)는 V_P3a를 표현하고, 전압 펄스(1214a)는 V_P4a를 표현하고, 전압 펄스(1212b)는 V_P3C를 표현하고, 전압 펄스(1214b)는 V_P4b를 표현한다. 도 12c를 참조하면, 일 실시예에서, 전압 펄스(1222a)는 V_P3a를 표현하고, 전압 펄스(1224a)는 V_P4a를 표현하고, 전압 펄스(1222b)는 V_P3C를 표현하고, 전압 펄스(1202b)는 V_P4b를 표현한다.
도 12a 내지 도 12c 각각은 선택 트랜지스터들에서의 전압 펄스들이 어떻게 영향을 받을 수 있는지를 보여주기 위해 하나의 전압 펄스 속성에 초점을 맞춘다. 도 12a 내지 도 12c의 개념들은 조합될 수 있다. 일 실시예에서, 도 12a 및 도 12b에서의 개념들은 (상이한 초기 정상 상태 크기들 및 시작 시간들을 사용함으로써) 선택 트랜지스터들에서의 정상 상태 크기 및 시작 시간 양측 모두가 실질적으로 동일하도록 조합된다. 일 실시예에서, 도 12a 및 도 12c에서의 개념들은 (상이한 초기 정상 상태 크기들 및 제1 램프 시간들을 사용함으로써) 선택 트랜지스터들에서의 정상 상태 크기 및 제1 램프 시간 양측 모두가 실질적으로 동일하도록 조합된다. 일 실시예에서, 도 12b 및 도 12c에서의 개념들은 (상이한 제1 램프 시간들 및 시작 시간들을 사용함으로써) 선택 트랜지스터들에서의 시작 시간 및 램프 시간 양측 모두가 실질적으로 동일하도록 조합된다. 일 실시예에서, 도 12a, 도 12b 및 도 12c에서의 개념들은 (상이한 초기 정상 상태 크기들, 시작 시간들 및 제1 램프 시간들을 사용함으로써) 선택 트랜지스터들에서의 정상 상태 크기, 시작 시간 및 제1 램프 시간이 실질적으로 동일하도록 조합된다.
도 13a는 선택 트랜지스터들에 접속된 NAND 스트링 및 통로들의 일 실시예의 개략도이다. NAND 스트링(900)은 도 9a의 스트링과 유사하다. 통로들은, 제1 트랜지스터(680)에 접속된 통로(P1)(906) 및 제2 트랜지스터(670)에 접속된 통로(P2)(908) 양측 모두에 동일한 전압이 인가된다는 점에서 도 9a에서의 통로들과는 상이하다. 도 13a에서의 NAND 스트링은, 일 실시예에서, 도 3b, 도 4, 도 6a 및 도 6b에 도시된 NAND 스트링으로 구현될 수 있다. 그러나, 도 13a에서의 NAND 스트링은 도 3b, 도 4, 도 6a 및 도 6b에 도시된 NAND 스트링으로 제한되지 않는다.
통로(P1)(906)는 3개의 섹션들(906a, 906b, 906c)로 분할된다. 섹션(906a)은 R_sla 및 C_sla로 표현되는 임피던스를 갖는다. 섹션(906b)은 R_x 및 C_x로 표현되는 임피던스를 갖는다. 섹션(906c)은 R_bl 및 C_bl로 표현되는 임피던스를 갖는다. 섹션(906a)은 P2 회로부(924)에 접속되고, 소스 라인의 일부분을 포함할 수 있다. 섹션(906c)은 비트 라인을 포함하고, 선택 트랜지스터(680)의 일 단자에 접속된다. 섹션(906b)은 전기 전도성 통로뿐만 아니라 트랜지스터들(1302, 1304)을 포함한다.
섹션들(906a, 906b, 및/또는 906c) 중 하나 이상의 섹션의 임피던스는 메모리 동작을 위해 선택되는 블록의 위치에 의존할 수 있다. 일 실시예에서, 섹션(906c)의 임피던스는 메모리 동작을 위해 선택되는 블록의 위치에 의존한다. 섹션들(906a, 906b, 및/또는 906c) 중 하나 이상의 섹션의 임피던스가, 메모리 동작을 위해 선택되는 블록의 위치에 의존하지 않는다는 것이 가능하다. 예를 들어, 일 실시예에서, 임피던스 섹션(906b)은 메모리 동작을 위해 선택되는 블록의 위치에 의존하지 않는다.
통로(P2)(908)는 제2 선택 트랜지스터(670)의 하나의 단자(예컨대, 드레인 단자)에 접속된다. 통로(P2)(908)는, 일 실시예에서, 소스 라인을 포함한다. 일 실시예에서, 소스 라인은 NAND 스트링 아래의 기판에 매립된다. 통로(P2)(908)는 스위치들(예컨대, 트랜지스터들)과 같은 다른 요소들을 포함할 수 있다. 통로(P2)(908)는 도 13a에서 2개의 섹션들로 분할되어 있다. 일 섹션은 저항(R_sla) 및 커패시턴스(C_sla)로 표현되는 임피던스를 갖는다. 다른 섹션은 저항(R_slb) 및 커패시턴스(C_slb)로 표현되는 임피던스를 갖는다. 저항들(R_sla, R_slb) 및 커패시턴스들(C_sla, C_slb)은, 일 실시예에서, 소스 라인 저항 및 소스 라인 커패시턴스를 포함한다. 통로(P2)(908)의 임피던스는 선택된 블록의 위치에 의존할 수 있거나 또는 그렇지 않을 수 있다.
P2 회로부(924)는 통로(P2)(908)의 일 단부에 전압 펄스(V_Pxa)를 인가하도록 구성된다. P2 회로부(924)는 전압을 제공할 수 있는 임의의 전기 컴포넌트일 수 있다. 전압은, 접지와 같이, 일부 공통 지점에 대해 상대적이다. P2 회로부(924)는 하나 이상의 전하 펌프들을 포함할 수 있다. 일 실시예에서, P2 회로부(924)는 소스 라인 드라이버(예컨대, 도 3c에서의 362, 364, 366, 또는 368)를 포함한다.
통로(P2)(908)의 임피던스로 인해, 통로(P2)(908)를 따라서 RC 지연이 있을 수 있다. 통로(P2)(908)의 임피던스로 인해, 통로(P2)(908)를 따라서 전압 강하가 있을 수 있다. 전압 펄스는 섹션(906a, 906b)이 만나는 V_Pxd로 지칭된다. 전압 펄스는 통로(P2)(908)의 다른 단부에서 V_Pxs로 지칭된다. 전압 펄스는 섹션들(906b, 906c)이 만나는 V_Pxc로 지칭된다. 전압 펄스는 섹션(906c)이 제1 선택 트랜지스터(680)에 접속되는 V_Pxd로 지칭된다.
트랜지스터들(1302, 1304)은 통로(906)를 따라서 제1 선택 트랜지스터(680)에 전압을 제공하는 데 사용된다. 트랜지스터(1302)는, 전압(V_Pxb)에 액세스하고 V_Pxb의 버전을 트랜지스터(1304)에 제공하는 데 사용된다. 트랜지스터(1304)에 제공되는 전압(V_Pxb)의 버전은 임피던스로 인해 (트랜지스터(1302)에 의해 액세스되는 버전에 비해) 지연되고/되거나 크기가 감소될 수 있다. 트랜지스터(1304)는 섹션(906c)의 일 단부에 전압(V_Pxc)을 제공하는 데 사용된다. 트랜지스터(1302)는, 일 실시예에서, 매립형 소스 라인 드라이버로 지칭된다.
P3 회로부(926) 및 P4 회로부(928)뿐만 아니라 통로들(P3(910), P4(912))이 또한 도 13a에 도시되어 있다. 통로들(P3(910), P4(912))의 임피던스는, 일부 실시예들에서, 선택된 블록의 위치에 의존한다.
따라서, 전압(V_Pxd)이 트랜지스터(680)의 일 단자(예컨대, 드레인)에 인가된다. 다른 전압이 선택 라인(SGD)을 통해 트랜지스터(680)의 다른 단자(예컨대, 게이트)에 인가될 수 있다. 따라서, GIDL 전압(Vgidl_d)이 제1 선택 트랜지스터(680)에 제공될 수 있다. 일 실시예에서, 선택 라인(SGD)은 플로팅 상태로 남겨진다. 그러나, 용량성 커플링을 통해, 트랜지스터(680)의 게이트 상의 전압은 GIDL 전압(Vgidl_d)이 제1 선택 트랜지스터에서 야기될 수 있도록 상승한다.
또한, 전압(V_Pxs)이 트랜지스터(670)의 일 단자(예컨대, 드레인)에 인가된다. 다른 전압이 선택 라인(SGS)을 통해 트랜지스터(670)의 다른 단자(예컨대, 게이트)에 인가될 수 있다. 따라서, GIDL 전압(Vgidl_s)이 제1 선택 트랜지스터(680)에 제공될 수 있다. 일 실시예에서, 선택 라인(SGS)은 플로팅 상태로 남겨진다. 그러나, 용량성 커플링을 통해, 트랜지스터(670)의 게이트 상의 전압은 GIDL 전압(Vgidl_s)이 제1 선택 트랜지스터에서 야기될 수 있도록 상승한다.
통로(P1(906), P2(908))의 임피던스들은 서로 상이할 수 있다. 일 실시예에서, NAND 스트링의 각각의 단부에서 SGD 선택 라인 및 SGS 선택 라인에 인가되는 전압 펄스들이 통로(P1)(906) 및 통로(P2)(908)의 상이한 임피던스들을 보상하도록 구성된다. 예를 들어, SGD 선택 라인 및 SGS 선택 라인에 인가되는 전압 펄스들은 하나 이상의 전압 펄스 속성들(예컨대, 시작 시간, 램프 시간, 정상 상태 크기)에 대해 상이한 값들을 가질 수 있다.
일 실시예에서, 제어 회로는 선택 트랜지스터(680) 및 선택 트랜지스터(670)의 단자들에 비대칭적인 전압 펄스들을 생성하는 통로들(P1(906), P2(908))에 실질적으로 대칭적인 전압 펄스들을 인가한다. 예를 들어, 동일한 전압(V_Pxa)이 통로(P1(906), P2(908)) 양측 모두에 인가될 수 있다. 그러나, 전압(V_Pxd, V_Pxs)의 파형들은, 일 실시예에서, 통로(P1(906), P2(908))의 상이한 임피던스들로 인한 비대칭적인 전압 펄스들이다. 제어 회로는, 또한, 일 실시예에서, Vgidl_d 및 Vgidl_s가 실질적으로 대칭적인 전압 펄스들로 되게 하는 비대칭적인 전압 펄스들을 통로들(P3(910), P4(912))에 인가한다.
도 13a의 예가 GIDL 전압들을 생성하는 것에 대한 것이지만, 전압들은 GIDL 전압들일 필요는 없음에 유의한다. 도 13b는 선택 트랜지스터들에 접속된 NAND 스트링 및 통로들의 일 실시예의 개략도이다. NAND 스트링(900)은 도 13a의 스트링과 유사하다. 그러나, GIDL 전압 및 GIDL 전류는 이 실시예에서 생성되지 않는다. 선택 트랜지스터(680)에 대한 게이트 단자(1320)와 비트 라인 단자(1322) 사이의 전압은 Vg_bl로 라벨링된다. 선택 트랜지스터(670)에 대한 게이트 단자(1330)와 비트 라인 단자(1332) 사이의 전압은 Vg_sl로 라벨링된다. 선택 트랜지스터(680)에 대한 게이트 단자(1320) 내지 비트 라인 단자(1322)는, 일 실시예에서, 선택 트랜지스터(670)에 대한 게이트 단자(1330) 내지 비트 라인 단자(1332)의 전압과 실질적으로 동일한 정상 상태 크기를 갖는다. 일 실시예에서, 선택 트랜지스터(680)에 대한 게이트 단자(1320) 내지 비트 라인 단자(1322)의 전압은 제1 전압 펄스이고, 선택 트랜지스터(670)에 대한 게이트 단자(1330) 내지 비트 라인 단자(1332)의 전압은 제2 전압 펄스이다. 제1 전압 펄스 및 제2 전압 펄스는, 일 실시예에서, 실질적으로 대칭적인 전압 펄스들이다.
도 13a 및/또는 도 13b에서의 통로(P1)(906), 통로(P2)(908), 통로(P3)(910), 및/또는 통로(P4)(912) 중 하나 이상의 통로의 임피던스들은, 일부 실시예들에서, 메모리 동작을 수행하도록 선택되는, 메모리 셀들을 포함하는 블록의 위치에 의존한다. 이하에서 더 충분히 논의되는 바와 같이, 통로의 길이는 선택된 블록의 위치에 의존할 수 있다. 일부 실시예들에서, 임피던스는 통로의 길이에 의존한다. 더욱이, 임피던스의 블록 위치 의존성은 통로들마다 상이할 수 있다. 예를 들어, 통로(P1)(906)는 선택된 블록(A)에 대해서는 비교적 길 수 있지만, 선택된 블록(B)에 대해서는 비교적 짧을 수 있다. 대조적으로, 통로(P3)(910)(또는 통로(P2)(908))는 선택된 블록(A)에 대해서는 비교적 짧을 수 있지만, 선택된 블록(B)에 대해서는 비교적 길 수 있다. 전술한 사항의 결론은, 일부 실시예들에서, 2개의 통로들 사이의 임피던스 오정합이 선택된 블록의 위치에 의존한다는 것이다. 하나 이상의 제어 회로들은, 일부 실시예들에서, 비휘발성 메모리 셀들에 대한 메모리 동작들 동안 통로들 사이의 블록 위치 의존적 임피던스 오정합을 보상한다.
도 14a는 SGD 선택 라인에 전압 펄스를 제공하도록 구성된 P3 회로부(926)의 일 실시예의 도면이다. P3 회로부(926)는 도 13a에서의 SGD 선택 라인에 전압 펄스를 제공하는 데 사용될 수 있다. P3 회로부(926)는 고전압(HV) 펌프(1410), 연산 증폭기(1402), 트랜지스터(1404), 고정 값 저항기(1406), 및 가변 값 저항기(1408)를 포함한다. P3 회로부(926)는 SGD 선택 라인에 제공될 수 있는 전압(V_SGD)을 제공하는 출력을 갖는다. 일 실시예에서, V_SGD는 통로(P3)(910)에 제공된다.
HV 펌프(1410)는 하나 이상의 전하 펌프들을 포함할 수 있고, 고전압들을 제공하도록 구성된다. HV 펌프(1410)는 연산 증폭기(1402)에 고전압을 제공한다. 연산 증폭기(1402)의 출력은 트랜지스터(1404)의 게이트에 접속된다. 연산 증폭기(1402)의 반전 입력에는 기준 전압(Ref)이 제공된다. 연산 증폭기(1402)의 비반전 입력은 고정 값 저항기(1406)와 가변 값 저항기(1408) 사이에 접속된다. 가변 값 저항기(1408)의 값은 V_SGD의 크기를 조정하도록 조정될 수 있다.
도 14b는 SGS 선택 라인에 전압 펄스를 제공하도록 구성된 P4 회로부(928)의 일 실시예의 도면이다. P4 회로부(928)는 도 13a에서의 SGS 선택 라인에 전압 펄스를 제공하는 데 사용될 수 있다. P4 회로부(928)는 고전압(HV) 펌프(1410), 연산 증폭기(1412), 트랜지스터(1414), 고정 값 저항기(1416), 및 가변 값 저항기(1418)를 포함한다. P4 회로부(928)는 SGS 선택 라인에 제공될 수 있는 전압(V_SGS)을 제공하는 출력을 갖는다. 일 실시예에서, V_SGS는 통로(P4)(912)에 제공된다.
HV 펌프(1410)는 P3 회로부(926)와 함께 사용되는 동일한 HV 펌프(1410)일 수 있다. HV 펌프(1410)는 P3 회로부(926) 및 P4 회로부(928) 양측 모두에 동일한 전압을 제공할 수 있다. 그러나, HV 펌프(1410)가 P3 회로부(926) 및 P4 회로부(928) 양측 모두에 동일한 전압을 제공하는 것이 요구되지는 않는다. P4 회로부(928)의 동작은 P3 회로부(926)와 유사하다. 고정 값 저항기(1416)의 값은 고정 값 저항기(1406)의 값과 동일할 수 있다. 그러나, 가변 값 저항기(1418)는 가변 값 저항기(1408)와는 상이한 저항으로 설정될 수 있다. 따라서, HV 펌프(1410)로부터 동일한 전압을 사용하는 동안에도, 상이한 크기의 전압들이 SGS 선택 라인 및 SGD 선택 라인에 제공될 수 있다.
도 15a는 양면 GIDL 소거의 일 실시예에서, 선택 트랜지스터들(680, 670)에서 발생하는 전압 펄스들의 그래프이다. 전압 펄스들은 도 13a의 회로의 동작의 일 실시예에서 발생한다. 전압 펄스(1502)는 제1 선택 트랜지스터(680)의 일 단자(예컨대, 드레인)에서의 전압(V_Pxd)이다. 전압 펄스(1504)는 제2 선택 트랜지스터(670)의 일 단자(예컨대, 드레인)에서의 전압(V_Pxs)이다. 전압 펄스들(1502, 1504)은 상이한 정상 상태 크기들을 가짐에 유의한다. 이는 제1 통로(P1)(906)와 제2 통로(P2)(908) 사이의 상이한 임피던스들(또는 임피던스 오정합)에 기인할 수 있다.
전압 펄스(1506)는 제1 선택 트랜지스터(680)의 게이트 단자에서의 전압이다. 전압(Vgidl_d)은 전압 펄스(1502)와 전압 펄스(1506)의 크기들 사이의 차이이다. 전압 펄스(1508)는 제2 선택 트랜지스터(670)의 게이트 단자에서의 전압이다. 전압(Vgidl_s)은 전압 펄스(1504)와 전압 펄스(1508)의 크기들 사이의 차이이다. 전압(Vgidl_d)의 크기는 전압(Vgidl_s)의 크기와 실질적으로 동일하다.
도 15a에서의 전압 펄스들의 그래프는 양면 GIDL 소거 이외의 메모리 동작들에 적용될 수 있음에 유의한다. 예를 들어, 이러한 전압 펄스들은 GIDL 소거가 아닌 소거 동안에 발생할 수 있다. 따라서, 전압 펄스(1504)와 전압 펄스(1508) 사이의 전압 차이가 GIDL 전압일 필요는 없다. 마찬가지로, 전압 펄스(1502)와 전압 펄스(1506) 사이의 전압 차이가 GIDL 전압일 필요는 없다. 또한, 전압 펄스들은 프로그래밍 또는 판독과 같은 메모리 어레이 동작들 동안 발생할 수 있다. 일 실시예에서, 전압 펄스(1504)와 전압 펄스(1508) 사이의 전압 차이는 도 13b에서의 Vg_sl이다. 일 실시예에서, 전압 펄스(1502)와 전압 펄스(1506) 사이의 전압 차이는 도 13b에서의 Vg_bl이다.
도 15b는 양면 GIDL 소거의 일 실시예에서, 통로들에 인가되는 전압 펄스들의 그래프이다. 전압 펄스들은 도 15a의 전압 펄스들을 생성하기 위해 다양한 통로들에 인가될 수 있다. 전압 펄스(1512)는, 일 실시예에서, P2 회로부(924)에 의해 제공되는 전압(V_Pxa)이다. 전압 펄스(1516)는, 일 실시예에서, SGD 선택 라인에 인가되는 전압이다. 전압 펄스(1516)는, 일 실시예에서, P3 회로부(926)에 의해 통로(P3)(910)에 제공된다. 전압 펄스(1518)는, 일 실시예에서, SGS 선택 라인에 인가되는 전압이다. 전압 펄스(1518)는, 일 실시예에서, P4 회로부(928)에 의해 통로(P4)(912)에 제공된다.
전압 펄스(1512)와 전압 펄스(1516)의 정상 상태 크기 사이의 전압 차이는 도 15b에서 양방향 화살표(1522)로 나타내어진다. 전압 펄스(1512)와 전압 펄스(1518)의 정상 상태 크기 사이의 전압 차이는 도 15b에서 양방향 화살표(1524)로 나타내어진다. 이러한 2개의 전압 차이들은, 일 실시예에서, 제1 통로(P1)(906) 및 제2 통로(P2)(908)의 상이한 임피던스들을 보상하기 위해 상이한 크기들을 갖는다. 도 15b에서는 전압 차이들(1522, 1524)이 있다 하더라도, 도 15a에서의 GIDL 전압들(Vgidl_d, Vgidl_s)은 실질적으로 동일한 크기를 가짐에 유의한다.
도 15b에서의 전압 펄스들의 그래프는 양면 GIDL 소거 이외의 메모리 동작들에 적용될 수 있음에 유의한다. 예를 들어, 이러한 전압 펄스들은 GIDL 소거가 아닌 소거 동안에 인가될 수 있다. 또한, 전압 펄스들은 프로그래밍 또는 판독과 같은 메모리 어레이 동작들 동안 인가될 수 있다. 따라서, 도 15b에서의 전압 펄스들은 도 13b의 일 실시예에서의 통로들에 인가될 수 있다.
도 16은 양면 GIDL 소거의 일 실시예에서, 선택 트랜지스터들에서 발생하는 전압 펄스들을 도시한다. 전압 펄스들은 도 13a의 회로의 동작의 일 실시예에서 발생한다. 전압 펄스(1602)는 제1 선택 트랜지스터(680)의 일 단자(예컨대, 드레인)에서의 전압(V_Pxd)이다. 전압 펄스(1604)는 제2 선택 트랜지스터(670)의 일 단자(예컨대, 드레인)에서의 전압(V_Pxs)이다. 전압 펄스들(1602, 1604)은 상이한 시작 시간들을 가짐에 유의한다. 이는 제1 통로(P1)(906)와 제2 통로(P2)(908) 사이의 상이한 임피던스들(또는 임피던스 오정합)에 기인할 수 있다. 이러한 전압 펄스들 양측 모두는 V_Pxa(뿐만 아니라 V_Pxb)로 인해 생성될 수 있음에 유의한다.
전압 펄스(1612)는 제1 선택 트랜지스터(680)의 게이트 단자에서의 전압이다. 전압 펄스(1614)는 제2 선택 트랜지스터(670)의 게이트 단자에서의 전압이다. 전압 펄스들(1612, 1614)은 상이한 시작 시간들을 가짐에 유의한다. 이러한 시작 시간들의 차이들은, 적어도 부분적으로, SGD 선택 라인 및 SGS 선택 라인에 인가되는 전압들의 시작 시간들의 차이들로 인한 것이다. 예를 들어, 이러한 시작 시간들에서의 차이들은, 적어도 부분적으로, 통로(P3)(910) 및 통로(P4)(912)에 인가되는 전압들의 시작 시간들에서의 차이들로 인한 것이다.
전압 펄스(1622)(실선)는 제1 선택 트랜지스터(680)의 드레인 단자와 게이트 단자 사이의 전압(Vgidl_d)이다. 전압 펄스(1624)(점선)는 제2 선택 트랜지스터(670)의 드레인 단자와 게이트 단자 사이의 전압(Vgidl_s)이다. 전압 펄스들(1622, 1624)은 실질적으로 대칭적이다. 전압 펄스들(1622, 1624)의 정상 상태 크기들은 실질적으로 동일하다. 전압 펄스들(1622, 1624)의 시작 시간들은 실질적으로 동시에 발생한다. 전압 펄스들(1622, 1624)의 제1 램프 시간들은 실질적으로 동일하다.
도 16의 예에서, 전압 펄스들(1602, 1604)의 제1 램프 시간들은 실질적으로 동일할 수 있지만, 제1 램프 시간들이 실질적으로 동일할 필요는 없다. 제1 램프 시간들이 실질적으로 동일하지 않은 경우에, 전압 펄스들(1622, 1624)이 실질적으로 대칭적이도록 보상하기 위해 전압 펄스(1612 및/또는 1614)의 제1 램프 시간에 대한 조정이 이루어질 수 있다.
도 16에서의 전압 펄스들의 그래프는 양면 GIDL 소거 이외의 메모리 동작들 동안 선택 트랜지스터들에서 발생할 수 있음에 유의한다. 예를 들어, 이러한 전압 펄스들은 GIDL 소거가 아닌 소거 동안에 발생할 수 있다. 또한, 전압 펄스들은 프로그래밍 또는 판독과 같은 메모리 어레이 동작들 동안 발생할 수 있다. 따라서, 도 16에서의 전압 펄스들은 도 13b의 일 실시예에서의 선택 트랜지스터들에서 발생할 수 있다.
도 17은 양면 GIDL 소거의 일 실시예에서, 다양한 통로들에 인가되는 전압 펄스들의 도면이다. 도면은, 일 실시예에서, SGS 및 SGD 선택 라인들 상의 전압들의 시작 타이밍을 맞추기 위한 기법을 예시하는 데 사용된다. 전압 펄스(1702)는 제1 통로(P1)(906) 및 제2 통로(P2)(908) 양측 모두에 인가된다. P2 회로부(924)는, 일 실시예에서, 전압 펄스(1702)를 섹션(906a)(도 13a 참조)에 인가한다. 따라서, 전압 펄스(1702)는 통로(906)를 따라서 선택 트랜지스터(680)로, 그리고 또한 통로(908)를 따라서 선택 트랜지스터(670)로 이동할 것이다. 본 명세서에 언급된 바와 같이, 통로(906) 및 통로(908)는 상이한 임피던스들을 가질 수 있다. 따라서, 선택 트랜지스터들(680, 670)의 드레인 단자들에서의 전압들 사이에 상당한 차이들이 있을 수 있다. 예를 들어, 선택 트랜지스터들(680, 670)의 드레인 단자들에서의 전압들은, 도 16의 전압 펄스들(1602, 1604)에서와 같이, 상이한 시간들에서 시작될 수 있다.
전압 펄스(1704)는 SGS 선택 라인에 인가되는 전압을 표현한다. 전압 펄스(1704)는, 일 실시예에서, P4 회로부(928)에 의해 통로(P4)(912)에 인가된다. 전압 펄스(1704)는 전압 펄스(1702)가 Vst_src의 크기에 도달하는 지점에 대응하는 시간 ta에 시작된다.
전압 펄스(1706)는 SGD 선택 라인에 인가되는 전압을 표현한다. 전압 펄스(1706)는, 일 실시예에서, P3 회로부(926)에 의해 통로(P3)(910)에 인가된다. 전압 펄스(1706)는 전압 펄스(1702)가 Vst_dr의 크기에 도달하는 지점에 대응하는 시간 tb에 시작된다.
전압 펄스(1704)를 시작시키기 위한 기법은 도 14a의 P3 회로부(926)에 의해 출력되는 전압 펄스의 타이밍을 제어하는 데 사용될 수 있다. 전압 펄스(1706)를 시작시키기 위한 기법은 도 14b의 P4 회로부(928)에 의해 출력되는 전압 펄스의 타이밍을 제어하는 데 사용될 수 있다.
도 17에 도시된 전압 펄스들(1704, 1706)을 시작시키기 위한 기법은 선택 트랜지스터들(680, 670)의 제어 게이트 단자들에서 전압 펄스들(1612, 1614)(도 16 참조)을 생성하는 데 사용될 수 있다. 따라서, 도 17에 도시된 전압 펄스들(1704, 1706)을 시작시키기 위한 기법은 전압 펄스들(1622, 1624)이 실질적으로 대칭적이 되게 할 수 있다.
도 18은 양면 GIDL 소거의 일 실시예의 전압 펄스들을 도시한다. 선택 트랜지스터들(680, 670)의 드레인 및 게이트 단자들에서의 전압들에 대한 전압 펄스들이 도시되어 있다. 전압 펄스(1802)는 제1 선택 트랜지스터(680)의 드레인 단자에서의 전압이다. 도 9a를 참조하면, 전압 펄스(1802)는 V_P1b를 표현한다. 전압 펄스(1804)는 제1 선택 트랜지스터(680)의 게이트 단자에서의 전압이다. 도 9a를 참조하면, 전압 펄스(1804)는 V_P3C를 표현한다. 전압 펄스(1806)는 제2 선택 트랜지스터(670)의 드레인 단자에서의 전압이다. 도 9a를 참조하면, 전압 펄스(1806)는 V_P2b를 표현한다. 전압 펄스(1808)는 제2 선택 트랜지스터(670)의 게이트 단자에서의 전압이다. 도 9a를 참조하면, 전압 펄스(1808)는 V_P4b를 표현한다.
전압 펄스(1810)는 NAND 스트링의 메모리 셀들의 제어 게이트들에서의 전압이다. 이 실시예에서, 메모리 셀들의 제어 게이트들 상의 전압은 소거 금지 전압으로 상승되는 반면, 다른 전압 펄스들(1802 내지 1818)은 과도 상태이다. 시간 t1에서, 전압 펄스들(1802, 1810)은 상승하기 시작한다. 시간 t2에서, 메모리 셀들의 제어 게이트들에서의 전압 펄스(1810)가 소거 금지 전압에 도달하였다. 소거 금지 전압은, NAND 스트링 채널이 GIDL 전류에 의해 충전되었다 하더라도, 메모리 셀들의 소거가 금지되도록 충분히 높은 크기를 갖는다. 심지어 더 낮은 메모리 셀 제어 게이트 전압들에서도 소거가 금지될 수 있음에 유의한다. 시간 t3까지, 모든 전압 펄스들(1802 내지 1808)은 그들의 정상 상태 값들에 도달하였다. 시간 t4에서(모든 전압 펄스들(1802 내지 1808)이 그들의 정상 상태 값들에 도달한 후에), 전압 펄스(1810)는 "소거 인에이블 전압"으로 떨어지기 시작한다. 소거 인에이블 전압은, NAND 스트링 채널이 GIDL 전류에 의해 충전된 경우에, 메모리 셀들의 소거가 인에이블되도록 충분히 낮은 크기를 갖는다.
따라서, 메모리 셀들의 제어 게이트들은, 모든 전압 펄스들(1802 내지 1808)이 그들의 정상 상태 값들에 도달할 때까지 소거 금지 전압 미만으로 감소되지 않는다. 따라서, 메모리 셀들은 모든 전압들(1802, 1804, 1806, 1808)에 대한 제1 과도 기간이 끝날 때까지 소거되기 시작하지 않을 것이다. 이는 전압들(1802, 1804, 1806, 1808)의 제1 과도 기간들 동안 발생할 수 있는 가능한 부정적인 영향들을 제거한다. 따라서, 이는 NAND 스트링의 각각의 단부에서 과도 GIDL 전압들 및/또는 과도 GIDL 전류들 사이의 비대칭으로 인해 발생할 수 있는 가능한 부정적 영향들을 제거한다.
도 19는 통로들 사이의 임피던스 차이들을 보상하도록 구성된 장치(1900)의 일 실시예의 도면이다. 장치(1900)는 임피던스 보상 회로(1940), P5 회로부(1922), P6 회로부(1924), P7 회로부(1926), 및 P8 회로부(1928)를 포함한다. 장치(1900)는 또한 다수의 통로들(P5(1906), P6(1908), P7(1910), P8(1912))을 포함한다. 일 실시예에서, 장치(1900)는 메모리 시스템(100)의 일부이다. 트랜지스터들(1970, 1980)은, 일 실시예에서, 메모리 구조물(126) 내에 존재한다. 트랜지스터들(1970, 1980)은, 일 실시예에서, NAND 스트링 상의 선택 트랜지스터들이다. 예를 들어, 트랜지스터(1980)는 드레인측 선택 트랜지스터(예컨대, 트랜지스터(680))일 수 있고, 트랜지스터(1970)는 소스측 선택 트랜지스터(예컨대, 트랜지스터(670))일 수 있다. 그러나, 트랜지스터들(1970, 1980)이 NAND 스트링 상의 선택 트랜지스터들일 필요는 없다. 트랜지스터들(1970, 1980)이 NAND 스트링의 일부일 필요는 없다.
통로(P5)(1906)는 트랜지스터(1980)의 하나의 단자(예컨대, 소스 또는 드레인 단자)에 접속된다. 통로(P5)(1906)는 저항(R_P5) 및 커패시턴스(C_P5)로 표현되는 임피던스를 갖는다. 통로(P6)(1908)는 트랜지스터(1970)의 하나의 단자(예컨대, 소스 또는 드레인 단자)에 접속된다. 통로(P6)(1908)는 저항(R_P6) 및 커패시턴스(C_P6)로 표현되는 임피던스를 갖는다.
통로(P7)(1910)는 트랜지스터(1980)의 하나의 단자(예컨대, 게이트 단자)에 접속된다. 통로(P7)(1910)는 저항(R_P7) 및 커패시턴스(C_P7)로 표현되는 임피던스를 갖는다. 통로(P8)(1912)는 트랜지스터(1970)의 하나의 단자(예컨대, 게이트 단자)에 접속된다. 통로(P8)(1912)는 저항(R_P8) 및 커패시턴스(C_P8)로 표현되는 임피던스를 갖는다.
통로(P5)(1906), 통로(P6)(1908), 통로(P7)(1910), 및/또는 통로(P8)(1912) 중 하나 이상의 통로의 임피던스들은, 일부 실시예들에서, 메모리 동작을 수행하도록 선택되는, 메모리 셀들을 포함하는 블록의 위치에 의존한다. 이하에서 더 충분히 논의되는 바와 같이, 통로의 길이는 선택된 블록의 위치에 의존할 수 있다. 일부 실시예들에서, 임피던스는 통로의 길이에 의존한다. 더욱이, 임피던스의 블록 위치 의존성은 통로들마다 상이할 수 있다. 예를 들어, 통로(P5)(1906)는 선택된 블록(A)에 대해서는 비교적 길 수 있지만, 선택된 블록(B)에 대해서는 비교적 짧을 수 있다. 대조적으로, 통로(P7)(1906)(또는 통로(P6)(1908))는 선택된 블록(A)에 대해서는 비교적 짧을 수 있지만, 선택된 블록(B)에 대해서는 비교적 길 수 있다. 전술한 사항의 결론은, 일부 실시예들에서, 2개의 통로들 사이의 임피던스 오정합이 선택된 블록의 위치에 의존한다는 것이다. 임피던스 보상 회로(1940)는, 일부 실시예들에서, 비휘발성 메모리 셀들에 대한 메모리 동작들 동안 통로들 사이의 블록 위치 의존적 임피던스 오정합을 보상한다.
P5 회로부(1922)는 통로(P5)(1906)의 일 단부에 전압 펄스(V_P5a)를 인가하도록 구성된다. P5 회로부(1922)는 전압을 제공할 수 있는 임의의 전기 컴포넌트들을 포함할 수 있다. 전압은, 접지와 같이, 일부 공통 지점에 대해 상대적이다. P5 회로부(1922)는, 일 실시예에서, 하나 이상의 전하 펌프들을 포함한다. 통로(P5)(1906)의 임피던스로 인해, 통로(P5)(1906)를 따라서 RC 지연이 있을 수 있다. 통로(P5)(1906)의 임피던스로 인해, 통로(P5)(1906)를 따라서 전압 강하가 있을 수 있다. 전압 펄스는 가능한 지연 및/또는 크기 변화를 나타내기 위해 통로(P5)(1906)의 다른 단부에서 V_P5b로 지칭된다.
P6 회로부(1924)는 통로(P6)(1908)의 일 단부에 전압 펄스(V_P6a)를 인가하도록 구성된다. P6 회로부(1924)는 전압을 제공할 수 있는 임의의 전기 컴포넌트들을 포함할 수 있다. 전압은, 접지와 같이, 일부 공통 지점에 대해 상대적이다. P6 회로부(1924)는, 일 실시예에서, 하나 이상의 전하 펌프들을 포함한다. 통로(P6)(1908)의 임피던스로 인해, 통로(P6)(1908)를 따라서 RC 지연이 있을 수 있다. 통로(P6)(1908)의 임피던스로 인해, 통로(P6)(1908)를 따라서 전압 강하가 있을 수 있다. 전압 펄스는 가능한 RC 지연 및/또는 크기 변화를 나타내기 위해 통로(P6)(1908)의 다른 단부에서 V_P6b로 지칭된다.
P7 회로부(1926)는 통로(P7)(1910)의 일 단부에 전압 펄스(V_P7a)를 인가하도록 구성된다. P7 회로부(1926)는 전압을 제공할 수 있는 임의의 전기 컴포넌트들을 포함할 수 있다. 전압은, 접지와 같이, 일부 공통 지점에 대해 상대적이다. P7 회로부(1926)는, 일 실시예에서, 하나 이상의 전하 펌프들을 포함한다. 통로(P7)(1910)의 임피던스로 인해, 통로(P7)(1910)를 따라서 RC 지연이 있을 수 있다. 통로(P7)(1910)의 임피던스로 인해, 통로(P7)(1910)를 따라서 전압 강하가 있을 수 있다. 전압 펄스는 가능한 RC 지연 및/또는 크기 변화를 나타내기 위해 통로(P7)(1910)의 다른 단부에서 V_P7b로 지칭된다.
P8 회로부(1928)는 통로(P8)(1912)의 일 단부에 전압 펄스(V_P6a)를 인가하도록 구성된다. P8 회로부(1928)는 전압을 제공할 수 있는 임의의 전기 컴포넌트들을 포함할 수 있다. 전압은, 접지와 같이, 일부 공통 지점에 대해 상대적이다. P8 회로부(1928)는, 일 실시예에서, 하나 이상의 전하 펌프들을 포함한다. 통로(P8)(1912)의 임피던스로 인해, 통로(P8)(1912)를 따라서 RC 지연이 있을 수 있다. 통로(P8)(1912)의 임피던스로 인해, 통로(P8)(1912)를 따라서 전압 강하가 있을 수 있다. 전압 펄스는 가능한 RC 지연 및/또는 크기 변화를 나타내기 위해 통로(P8)(1912)의 다른 단부에서 V_P8b로 지칭된다.
따라서, 일 실시예에서, 전압(V_P5b)은 트랜지스터(1980)의 하나의 단자(예컨대, 드레인 또는 소스)에 인가되고, 이때 전압(V_P7b)은, 트랜지스터(1980)의 다른 단자(예컨대, 게이트)에 인가된다. 차이(V_P7b - V_P5b)는 V7_5로 지칭된다. 전압(V_x)은 트랜지스터(1980)의 다른 단자(예컨대, 소스 또는 드레인)에서 나타난다. 일 실시예에서, V_x는 V_P5b보다 크다. 일 실시예에서, V_x는 V_P5b보다 작다.
따라서, 일 실시예에서, 전압(V_P6b)은 트랜지스터(1970)의 하나의 단자(예컨대, 드레인 또는 소스)에 인가되고, 이때 전압(V_P8b)은, 트랜지스터(1970)의 다른 단자(예컨대, 게이트)에 인가된다. 차이(V_P8b - V_P6b)는 V8_6으로 지칭된다. 전압(V_y)은 트랜지스터(1970)의 다른 단자(예컨대, 소스 또는 드레인)에서 나타난다. 일 실시예에서, V_y는 V_x와 동일한 크기를 갖는다. 그러나, V_y와 V_x가 동일한 크기를 가질 필요는 없다. 일 실시예에서, V_y는 V_P6b보다 크다. 일 실시예에서, V_y는 V_P7b보다 작다.
일 실시예에서, 트랜지스터들(1980, 1970)은 NAND 스트링과 같은 메모리 셀들의 그룹에 대한 선택 트랜지스터들이다. 일 실시예에서, 통로(P5)(1906)는 비트 라인을 포함하고, 통로(P6)(1908)는 소스 라인을 포함한다. 전압들(V_x, V_y)은, 일 실시예에서, NAND 스트링과 같은 메모리 셀들의 그룹 내의 메모리 셀들의 통로(P5)(1906), 통로(P6)(1908), 통로(P7)(1910), 통로(P8)(1912), 및 제어 게이트들에 전압들이 인가된 것의 결과로서 트랜지스터들(1980, 1970)의 각자의 단자들에 나타나는 전압들이다.
그러나, 트랜지스터들(1980, 1970)이 메모리 셀들의 그룹(예컨대, NAND 스트링)에 대한 선택 트랜지스터들일 필요는 없다. 일 실시예에서, 전압들(V_x, V_y)은 제어 회로에 의해 트랜지스터들(1980, 1970)의 각자의 단자들에 인가된다. 일 실시예에서, 제어 회로는 트랜지스터들(1980, 1970)의 드레인 단자들에 전압들(V_x, V_y)을 인가한다. 일 실시예에서, 제어 회로는 트랜지스터들(1980, 1970)의 소스 단자들에 전압들(V_x, V_y)을 인가한다.
임피던스 보상 회로(1940)는 P5 회로부(1922), P6 회로부(1924), P7 회로부(1926), 및 P8 회로부(1928)가 전압 펄스들을 각자의 통로들(P5(1906), P6(1908), P7(1910), P8(1912))에 인가하게 하도록 구성된다. 일 실시예에서, 통로(P5)(1906)의 임피던스는 통로(P6)(1908)의 임피던스와 상이하고, 임피던스 보상 회로(1940)는 P7 회로부(1926) 및 P8 회로부(1928)가 전압 펄스들을 통로들(P7(1910), P8(1912))에 인가하여 통로들(P5(1906), P6(1908))의 상이한 임피던스를 보상하게 한다. 일 실시예에서, 통로(P7)(1910)의 임피던스는 통로(P8)(1912)의 임피던스와 상이하고, 임피던스 보상 회로(1940)는 P5 회로부(1922) 및 P6 회로부(1924)가 전압 펄스들을 통로들(P5(1906), P6(1908))에 인가하여 통로들(P7(1910), P8(1912))의 상이한 임피던스를 보상하게 한다.
일 실시예에서, 임피던스 보상 회로(1940)는 P5 회로부(1922)가 제1 전압 펄스(예컨대, V_P5a)를 통로(P5)(1906)에 인가하게 하는 한편; P7 회로부(1926)가 제2 전압 펄스(예컨대, V_P7a)를 통로(P7)(1910)에 인가하게 하는 한편, P6 회로부(1924)가 제3 전압 펄스(예컨대, V_P6a)를 통로(P6)(1908)에 인가하게 하는 한편, 그리고 P8 회로부(1928)가 제4 전압 펄스(예컨대, V_8a)를 통로(P8)(1912)에 인가하게 하도록 구성된다.
제2 전압 펄스 및 제4 전압 펄스들은, 일 실시예에서, 통로(P5)(1906) 및 통로(P6)(1908)의 상이한 임피던스들을 보상하는 전압 펄스 속성들을 갖는다. 일 실시예에서, 제2 전압 펄스는 전압 펄스 속성에 대한 제1 값을 갖고, 제4 전압 펄스는 전압 펄스 속성에 대한 제2 값을 갖는다. 제1 값 및 제2 값은, 일 실시예에서, 통로(P5)(1906) 및 통로(P6)(1908)의 상이한 임피던스들을 보상하기 위해 상이하다.
전압 펄스 속성은, 일 실시예에서, 정상 상태 크기이다. 따라서, 제2 전압 펄스 및 제4 전압 펄스는, 일 실시예에서, 상이한 정상 상태 크기들을 갖는다. 전압 펄스 속성은, 일 실시예에서, 시작 시간이다. 따라서, 제2 전압 펄스 및 제4 전압 펄스는, 일 실시예에서, 상이한 시작 시간들을 갖는다. 일 실시예에서, 제2 전압 펄스 및 제4 전압 펄스는 상이한 시작 시간들 및 상이한 정상 상태 크기들을 갖는다.
제1 전압 펄스 및 제3 전압 펄스들은, 일 실시예에서, 통로(P7)(1910) 및 통로(P8)(1912)의 상이한 임피던스들을 보상하는 전압 펄스 속성들을 갖는다. 일 실시예에서, 제1 전압 펄스는 전압 펄스 속성에 대한 제1 값을 갖고, 제3 전압 펄스는 전압 펄스 속성에 대한 제2 값을 갖는다. 제1 값 및 제2 값은, 일 실시예에서, 통로(P7)(1910) 및 통로(P8)(1912)의 상이한 임피던스들을 보상하기 위해 상이하다.
전압 펄스 속성은, 일 실시예에서, 정상 상태 크기이다. 따라서, 제1 전압 펄스 및 제3 전압 펄스들은, 일 실시예에서, 상이한 정상 상태 크기들을 갖는다. 전압 펄스 속성은, 일 실시예에서, 시작 시간이다. 따라서, 제1 전압 펄스 및 제3 전압 펄스들은, 일 실시예에서, 상이한 시작 시간들을 갖는다. 일 실시예에서, 제1 전압 펄스 및 제3 전압 펄스는 상이한 시작 시간들 및 상이한 정상 상태 크기들을 갖는다.
임피던스 보상 회로(1940)는 하드웨어만을 포함할 수 있거나, 또는 (펌웨어를 비롯한) 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 예를 들어, 본 명세서에서 기술되는 기능들을 수행하도록 펌웨어에 의해 프로그래밍된 제어기가 임피던스 보상 회로(1940)의 일례이다. 임피던스 보상 회로(1940)는 프로세서, PGA, FPGA, ASIC, 집적 회로 또는 다른 타입의 회로를 포함할 수 있다. 임피던스 보상 회로(1940)는 상태 기계(112)를 포함할 수 있다. P5 회로부(1922), P6 회로부(1924), P7 회로부(1926), 및 P8 회로부(1928)는 전력 제어 회로(116)의 일부일 수 있고, 이들은 상태 기계(112)의 제어 하에서 실행될 수 있다.
도 20은 통로들 사이의 임피던스 오정합을 완화시키는 프로세스(2000)의 일 실시예의 흐름도이다. 프로세스(2000)는, 일 실시예에서, 임피던스 오정합 회로(1940)에 의해 수행된다. 프로세스(2000)는 도 9a, 도 9b, 도 13a, 또는 도 13b에서의 통로(P1)(906)와 통로(P2)(908) 사이의 임피던스 오정합을 보상하는 데 사용될 수 있다. 프로세스(2000)는 도 9a, 도 9b, 도 13a, 또는 도 13b에서의 통로(P3)(910)와 통로(P4)(912) 사이의 임피던스 오정합을 보상하는 데 사용된다. 프로세스(2000)는, 일 실시예에서, 도 19에서의 통로(P5)(1906)와 통로(P6)(1908) 사이의 임피던스 오정합을 보상하는 데 사용된다. 프로세스(2000)는, 일 실시예에서, 도 19에서의 통로(P7)(1910)와 통로(P8)(1912) 사이의 임피던스 오정합을 보상하는 데 사용된다.
단계(2002)는 실질적으로 동일한 크기를 갖는 전압들을 제1 및 제2 통로들에 인가하는 것을 포함한다. 제1 통로 및 제2 통로는 상이한 임피던스들을 갖는다. 제1 통로는 제1 트랜지스터(예컨대, 트랜지스터(680 또는 1980))의 제1 단자에 접속된다. 제2 통로는 제2 트랜지스터(예컨대, 트랜지스터(670 또는 1970))의 제1 단자에 접속된다. 일 실시예에서, 제1 통로는 통로(P1)(906)이고, 제2 통로는 통로(P2)(908)이고, 제3 통로(단계(2004) 참조)는 통로(P3)(910)이고, 제4 통로(단계(2004) 참조)는 통로(P4)(912)이다. 일 실시예에서, 제1 통로는 통로(P3)(910)이고, 제2 통로는 통로(P4)(912)이고, 제3 통로(단계(2004) 참조)는 통로(P1)(906)이고, 제4 통로(단계(2004) 참조)는 통로(P2)(908)이다. 일 실시예에서, 제1 통로는 통로(P5)(1906)이고, 제2 통로는 통로(P6)(1908)이고, 제3 통로(단계(2004) 참조)는 통로(P7)(1910)이고, 제4 통로(단계(2004) 참조)는 통로(P8)(1912)이다. 일 실시예에서, 제1 통로는 통로(P7)(1910)이고, 제2 통로는 통로(P8)(1912)이고, 제3 통로(단계(2004) 참조)는 통로(P5)(1906)이고, 제4 통로(단계(2004) 참조)는 통로(P6)(1908)이다. 그러나, 제1 통로와 제2 통로 사이의 임피던스 오정합으로 인해, 전압들은 제1 트랜지스터의 각자의 제1 단자들에서 상이한 크기들을 갖는다.
일 실시예에서, 전압들은 전압 펄스들이며, 이 경우에 제1 및 제2 통로들에 인가되는 전압들의 정상 상태 크기들은 실질적으로 동일한 크기를 갖는다. 도 15b를 참조하면, 일 실시예에서, 전압 펄스(1512)가 제1 및 제2 통로들 양측 모두에 인가된다. 언급된 바와 같이, 제1 통로와 제2 통로 사이의 임피던스 오정합으로 인해, 전압들은 제1 트랜지스터 및 제2 트랜지스터의 각자의 제1 단자들에서 상이한 크기들을 갖는다. 예를 들어, 도 15a를 참조하면, 전압 펄스(1502)는 (제1 통로에 의해 제공되는) 제1 선택 트랜지스터의 제1 단자에서의 전압이고, 전압 펄스(1504)는 (제2 통로에 의해 제공되는) 제2 선택 트랜지스터의 제1 단자에서의 전압이다.
단계(2004)는 상이한 크기들을 갖는 전압들을 제3 및 제4 통로들에 인가하는 것을 포함한다. 제3 통로는 제1 트랜지스터(예컨대, 트랜지스터(680 또는 1980))의 제2 단자에 접속된다. 제4 통로는 제2 트랜지스터(예컨대, 트랜지스터(670 또는 1970))의 제2 단자에 접속된다. 4개의 통로들에 인가되는 전압들의 조합은 제1 트랜지스터의 제1 단자와 제2 단자 사이에 제1 전압을, 그리고 제2 트랜지스터의 제1 단자와 제2 단자 사이에 제2 전압을 생성한다. 제1 전압 및 제2 전압은, 일 실시예에서, 실질적으로 동일한 크기를 갖는다.
일 실시예에서, 도 12a를 참조하면, 전압 펄스(1202a)가 제3 통로에 인가되고, 전압 펄스(1204a)가 제4 통로에 인가된다. 일 실시예에서, 도 15b를 참조하면, 전압 펄스(1516)가 제3 통로에 인가되고, 전압 펄스(1518)가 제4 통로에 인가된다.
제3 및 제4 통로들은 동일한 임피던스를 가질 수 있지만, 이것이 필요한 것은 아니다. 제3 및 제4 통로들이 동일한 임피던스를 갖는지의 여부에 관계없이, 제1 및 제2 트랜지스터들의 각자의 제2 단자들에 도달하는 전압들은 상이한 크기들을 갖는다. 상이한 크기들은 제1 및 제2 트랜지스터들의 제1 단자들에서의 전압들의 상이한 크기들을 보상한다. 예를 들어, 도 15a를 참조하면, 전압 펄스(1506)는 (제3 통로에 의해 제공되는) 제1 선택 트랜지스터의 제2 단자에서의 전압이고, 전압 펄스(1508)는 (제4 통로에 의해 제공되는) 제2 선택 트랜지스터의 제2 단자에서의 전압이다.
제1, 제2, 제3, 및 제4 통로들에 전압들을 인가하는 것은 제1 트랜지스터의 제1 단자와 제2 단자 사이에 그리고 제2 트랜지스터의 제1 단자와 제2 단자 사이에 실질적으로 동일한 크기의 전압을 생성한다. 예를 들어, 도 19를 참조하면, V7_5로 마킹된 전압은 V8_6으로 마킹된 전압과 실질적으로 동일한 크기를 갖는다.
도 21은 통로들 사이의 임피던스 오정합을 완화시키는 프로세스(2100)의 일 실시예의 흐름도이다. 프로세스(2100)는, 일 실시예에서, 임피던스 오정합 회로(1940)에 의해 수행된다. 프로세스(2100)는 도 9a, 도 9b, 도 13a, 또는 도 13b에서의 통로(P1)(906)와 통로(P2)(908) 사이의 임피던스 오정합을 보상하는 데 사용될 수 있다. 프로세스(2100)는 도 9a, 도 9b, 도 13a, 또는 도 13b에서의 통로(P3)(910)와 통로(P4)(912) 사이의 임피던스 오정합을 보상하는 데 사용된다. 프로세스(2100)는, 일 실시예에서, 도 19에서의 통로(P5)(1906)와 통로(P6)(1908) 사이의 임피던스 오정합을 보상하는 데 사용된다. 프로세스(2100)는, 일 실시예에서, 도 19에서의 통로(P7)(1910)와 통로(P8)(1912) 사이의 임피던스 오정합을 보상하는 데 사용된다.
단계(2102)는 제1 및 제2 트랜지스터들의 각자의 제1 단자들에서 비대칭적인 전압 펄스들을 생성하는 제1 및 제2 통로들에 실질적으로 대칭적인 전압 펄스들을 인가하는 것을 포함한다. 제1 통로 및 제2 통로는 상이한 임피던스들을 갖는다. 제1 통로는 제1 트랜지스터(예컨대, 트랜지스터(680 또는 1980))의 제1 단자에 접속된다. 제2 통로는 제2 트랜지스터(예컨대, 트랜지스터(670 또는 1970))의 제1 단자에 접속된다. 일 실시예에서, 제1 통로는 통로(P1)(906)이고, 제2 통로는 통로(P2)(908)이고, 제3 통로(단계(2104) 참조)는 통로(P3)(910)이고, 제4 통로(단계(2104) 참조)는 통로(P4)(912)이다. 일 실시예에서, 제1 통로는 통로(P3)(910)이고, 제2 통로는 통로(P4)(912)이고, 제3 통로(단계(2004) 참조)는 통로(P1)(906)이고, 제4 통로(단계(2104) 참조)는 통로(P2)(908)이다. 일 실시예에서, 제1 통로는 통로(P5)(1906)이고, 제2 통로는 통로(P6)(1908)이고, 제3 통로(단계(2104) 참조)는 통로(P7)(1910)이고, 제4 통로(단계(2004) 참조)는 통로(P8)(1912)이다. 일 실시예에서, 제1 통로는 통로(P7)(1910)이고, 제2 통로는 통로(P8)(1912)이고, 제3 통로(단계(2104) 참조)는 통로(P5)(1906)이고, 제4 통로(단계(2104) 참조)는 통로(P6)(1908)이다. 그러나, 제1 통로와 제2 통로 사이의 임피던스 오정합으로 인해, 전압 펄스들은 제1 트랜지스터의 각자의 제1 단자들에서 비대칭적이다.
도 15b를 참조하면, 일 실시예에서, 전압 펄스(1512)가 제1 및 제2 통로들 양측 모두에 인가된다. 언급된 바와 같이, 제1 통로와 제2 통로 사이의 임피던스 오정합으로 인해, 전압 펄스들은 제1 트랜지스터의 각자의 제1 단자들에서 비대칭적이다. 예를 들어, 도 15a를 참조하면, 전압 펄스(1502)는 (제1 통로에 의해 제공되는) 제1 선택 트랜지스터의 제1 단자에서의 전압이고, 전압 펄스(1504)는 (제2 통로에 의해 제공되는) 제2 선택 트랜지스터의 제1 단자에서의 전압이다.
단계(2104)는 비대칭적인 전압 펄스들을 제3 및 제4 통로들에 인가하는 것을 포함한다. 제3 통로는 제1 트랜지스터(예컨대, 트랜지스터(680 또는 1980))의 제2 단자에 접속된다. 제4 통로는 제2 트랜지스터(예컨대, 트랜지스터(670 또는 1970))의 제2 단자에 접속된다. 일 실시예에서, 도 12a를 참조하면, 전압 펄스(1202a)가 제3 통로에 인가되고, 전압 펄스(1204a)가 제4 통로에 인가된다. 일 실시예에서, 도 15b를 참조하면, 전압 펄스(1516)가 제3 통로에 인가되고, 전압 펄스(1518)가 제4 통로에 인가된다. 일 실시예에서, 비대칭은 상이한 정상 상태 크기들을 포함한다. 일 실시예에서, 비대칭은 상이한 시작 시간들을 포함한다. 일 실시예에서, 비대칭은 상이한 시작 시간들 및 상이한 정상 상태 크기들을 포함한다.
일 실시예에서, 단계(2104)에서의 전압 펄스들은 실질적으로 동일한 정상 상태 전압 크기들을 갖지 않는다. 일 실시예에서, 2개의 전압들 중 어느 하나의 전압의 제1 과도 기간 동안의 적어도 하나의 시점의 경우에, 단계(2104)에서의 전압 펄스들의 전압 크기들의 차이는 2개의 전압들 중 더 큰 정상 상태 크기의 3% 초과이다.
제3 및 제4 통로들은 동일한 임피던스를 가질 수 있지만, 이것이 필요한 것은 아니다. 제3 및 제4 통로들이 동일한 임피던스를 갖는지의 여부에 관계없이, 제1 및 제2 트랜지스터들의 각자의 제2 단자들에 도달하는 전압 펄스들은, 일 실시예에서, 비대칭적이다. 예를 들어, 도 15a를 참조하면, 전압 펄스(1506)는 (제3 통로에 의해 제공되는) 제1 선택 트랜지스터의 제2 단자에서의 전압이고, 전압 펄스(1508)는 (제4 통로에 의해 제공되는) 제2 선택 트랜지스터의 제2 단자에서의 전압이다.
제3 및 제4 통로들에 인가되는 전압 펄스들의 비대칭은 제1 및 제2 트랜지스터들의 제1 단자에서들의 전압 펄스들의 비대칭을 보상한다. 일 실시예에서, 비대칭은 제1 및 제2 트랜지스터들의 제1 단자들에서의 전압 펄스들의 상이한 정상 상태 크기들을 보상한다. 일 실시예에서, 비대칭은 제1 및 제2 트랜지스터들의 제1 단자들에서의 전압 펄스들의 상이한 시작 시간들을 보상한다. 일 실시예에서, 비대칭은 제1 및 제2 트랜지스터들의 제1 단자들에서의 전압 펄스들의 상이한 시작 시간들 및 상이한 정상 상태 크기들을 보상한다.
4개의 통로들에 인가되는 전압들의 조합은, 일 실시예에서, 제1 트랜지스터의 제1 단자와 제2 단자 사이에 전압 펄스를, 그리고 제2 트랜지스터의 제1 단자와 제2 단자 사이에 전압 펄스를 생성한다. 예를 들어, 도 19를 참조하면, 전압(V7_5)은 하나의 전압 펄스를 표현하고, V8_6으로 마킹된 전압은 다른 전압 펄스를 표현한다. 이러한 2개의 전압 펄스들은, 일 실시예에서, 실질적으로 동일한 정상 상태 크기를 갖는다. 이러한 2개의 전압 펄스들은, 일 실시예에서, 실질적으로 대칭적이다.
일 실시예에서, 4개의 통로들에 인가되는 전압들의 조합은 제1 트랜지스터의 제1 단자와 제2 단자 사이에 제1 전압 차이 파형을, 그리고 제2 트랜지스터의 제1 단자와 제2 단자 사이에 제2 전압 차이 파형을 생성할 수 있다. 전압 차이 파형들은 전압 펄스들일 수 있지만, 전압 펄스라는 용어가 본 명세서에 정의되어 있기 때문에, 전압 펄스들일 필요는 없다. 각각의 전압 차이 파형은, 일 실시예에서, 정상 상태 크기를 갖는다. 정상 상태 크기는, 전압 차이 파형이 안정적 레벨에 있을 때의 크기를 지칭한다. 전압이 정상 상태 크기에 있을 때 비교적 안정적이지만, 예를 들어 잡음 또는 다른 비이상적인 인자들로 인해, 정상 상태 크기의 일부 작은 변동들이 있을 수 있다. 전압 차이 파형들의 정상 상태 크기는 통로들에 인가되는 전압 펄스들의 정상 상태 기간들 동안 반드시 발생하는 것은 아니다. 일 실시예에서, 4개의 통로들에 인가되는 전압들의 조합은 제1 전압 차이 파형의 제1 시작 시간과 제2 전압 차이 파형의 제2 시작 시간이 실질적으로 동시에 발생하게 한다.
도 22는 비휘발성 메모리 셀들의 블록들(BLK)을 포함하는 평면(2202)의 도면이다. 도면은 전압들을 제공하는 다양한 드라이버들뿐만 아니라 전압들을 블록들로 전달하는 통로들을 도시한다. 이러한 예에서, "z+1"개의 블록들이 있다. 평면 내에 다수의 블록들이 있을 수 있기 때문에, 모든 블록들이 도시되어 있는 것은 아니다. 그러한 블록들 사이의 갭에 의해 나타내지는 바와 같이, BLK2와 BLKi 사이에 많은 블록들이 있을 수 있다. 마찬가지로, 그러한 블록들 사이의 갭에 의해 나타내지는 바와 같이, BLKi+2와 BLKz-1 사이에 많은 블록들이 있을 수 있다.
"n+1"개의 비트 라인들(BL0, BL1,... BLn)이 있다. 그러한 비트 라인들 사이의 갭에 의해 나타내지는 바와 같이, BL9와 BLn 사이에 많은 비트 라인들이 있을 수 있다. 각각의 비트 라인에 접속되는 감지 증폭기(SA0, SA1,... SAn)가 있다. 예를 들어, 감지 증폭기(SA0)는 비트 라인(BL0)에 접속된다. 감지 증폭기들은 도 1에 도시된 감지 블록들(150)의 일 실시예이다. 따라서, 감지 증폭기들은 감지 블록들로도 지칭될 수 있다. 감지 증폭기들은 비트 라인들에 전압들을 제공할 수 있다. 비트 라인들 각각은 메모리 셀들의 다수의 블록들에 접속된다. 일 실시예에서, 각각의 비트 라인은 각각의 블록 내의 비휘발성 메모리 셀들을 포함하는 하나의 스트링에 접속된다. 도 4를 참조하면, 비트 라인(414)은 비트 라인 접점(521)을 통해 NAND 스트링(484)의 SGD 트랜지스터에 접속된다.
감지 증폭기와 선택된 블록 사이에 있는 비트 라인의 부분은 통로로 지칭될 수 있다. 따라서, 단일 비트 라인은 서로 중첩되는 섹션들을 가질 수 있는 다수의 상이한 통로들을 갖는 것으로 간주될 수 있다. 도 9a 및 도 9b를 참조하면, 통로(P1)(906)는, 일 실시예에서, 감지 증폭기와 선택된 블록 사이의 비트 라인의 일부분을 표현한다. P1 회로부(922)는, 일 실시예에서, 감지 증폭기로 구현된다. 도 19를 참조하면, 일 실시예에서, 통로(P5)(1906)는 감지 증폭기와 선택된 블록 사이의 비트 라인의 일부분을 표현하고, P5 회로부(1922)는 감지 증폭기로 구현된다.
감지 증폭기와 선택된 블록 사이에 있는 비트 라인의 부분의 임피던스는, 일부 실시예들에서, 감지 증폭기와 선택된 블록 사이의 거리에 의존한다. 달리 말하면, 감지 증폭기와 선택된 블록 사이에 있는 비트 라인의 부분의 임피던스는, 일부 실시예들에서, 선택된 블록의 위치에 의존한다. 예를 들어, 도 9a를 참조하면, 통로(P1)(906)는 NAND 스트링(900)이 어떤 블록 내에 있는지에 따라 상이한 임피던스를 가질 수 있다. 따라서, 감지 증폭기와 선택된 블록 사이의 통로의 임피던스는, 일부 실시예들에서, 블록 위치에 의존한다.
도 22는, 또한, 글로벌 드레인측 선택 라인(SGDg) 및 글로벌 소스측 선택 라인(SGSg)을 도시한다. 글로벌 드레인측 선택 라인은 SGD 드라이버(752)에 접속된다. 글로벌 소스측 선택 라인은 SGS 드라이버(762)에 접속된다. 글로벌 드레인측 선택 라인은, 일 실시예에서, 전송 트랜지스터들을 통해 로컬 SGD에 전압들을 제공한다. 글로벌 소스측 선택 라인은, 일 실시예에서, 전송 트랜지스터들을 통해 로컬 SGS에 전압들을 제공한다. 그러한 전송 트랜지스터들의 일례가 도 6c에 도시되어 있다. 전송 트랜지스터들, 도 6c에 도시된 로컬 SGG 및 로컬 SGS는 도 22에 도시되어 있지 않음에 유의한다. 도 6c에 도시된 워드 라인 드라이버들은 도 22에 도시되어 있지 않음에 유의한다. 로컬 SGD 및 로컬 SGS는 비휘발성 메모리 셀들을 포함하는 스트링들 및 선택 트랜지스터들에 접속된다.
도 22를 다시 참조하면, SGD 드라이버(752)와 선택된 블록 사이에 있는 SGDg의 부분의 임피던스는, 일부 실시예들에서, SGD 드라이버(752)와 선택된 블록 사이의 거리에 의존한다. 달리 말하면, SGD 드라이버(752)와 선택된 블록 사이에 있는 SGDg의 부분의 임피던스는, 일부 실시예들에서, 선택된 블록의 위치에 의존한다. 따라서, 일부 실시예들에서, SGD 드라이버(752)와 선택된 블록 사이의 통로의 임피던스는 블록 위치에 의존한다.
SGS 드라이버(762)와 선택된 블록 사이에 있는 SGSg의 부분의 임피던스는, 일부 실시예들에서, SGS 드라이버(762)와 선택된 블록 사이의 거리에 의존한다. 달리 말하면, SGS 드라이버(762)와 선택된 블록 사이에 있는 SGSg의 부분의 임피던스는, 일부 실시예들에서, 선택된 블록의 위치에 의존한다. 따라서, 일부 실시예들에서, SGS 드라이버(762)와 선택된 블록 사이의 통로의 임피던스는 블록 위치에 의존한다.
도 9a 및 도 9b를 참조하면, 통로(P3)(910)는, 일 실시예에서, SGDg의 일부분 및 로컬 SGD의 일부분을 표현한다. P3 회로부(926)는, 일 실시예에서, SGD 드라이버(752)로 구현된다. 도 9a 및 도 9b를 참조하면, 통로(P4)(912)는, 일 실시예에서, SGSg의 일부분 및 로컬 SGS의 일부분을 표현한다. P4 회로부(928)는, 일 실시예에서, SGS 드라이버(762)로 구현된다.
도 19를 참조하면, 통로(P7)(1910)는, 일 실시예에서, SGDg의 일부분 및 로컬 SGD의 일부분을 표현한다. P7 회로부(1926)는, 일 실시예에서, SGD 드라이버(752)로 구현된다. 도 19를 참조하면, 통로(P8)(1912)는, 일 실시예에서, SGSd의 일부분 및 로컬 SGS의 일부분을 표현한다. P8 회로부(1928)는, 일 실시예에서, SGS 드라이버(762)로 구현된다.
상이한 통로들의 임피던스는 매우 상이한 방식들로 블록 위치에 의존할 수 있다. 일례로서, 비트 라인 전압들을 블록들에 제공하는 통로의 임피던스는 더 낮은 블록 수들에 따라 증가할 수 있다(예컨대, 감지 증폭기들로부터의 거리에 따라 증가함). 대조적으로, SGD 드라이버 전압을 블록들에 제공하는 통로의 임피던스는 더 높은 블록 수들에 따라 증가할 수 있다(예컨대, SGD 드라이버(752)로부터의 거리에 따라 증가함). 따라서, 전압원들(예컨대, 감지 증폭기, SGD 드라이버, SGS 드라이버)의 상이한 물리적 위치에 적어도 부분적으로 기인하여, 상이한 통로들에 대한 매우 상이한 블록 위치 임피던스 의존성이 있을 수 있다.
메모리 동작 동안 선택된 블록에 전압들을 제공하는 2개의 통로들 사이에 임피던스 오정합이 있을 수 있음에 유의한다. 또한, 임피던스 오정합은 선택된 블록의 위치에 의존할 수 있다. 이는 상이한 통로들에 대한 블록 위치 임피던스 의존성들의 전술한 차이들로 인한 것일 수 있다. 예를 들어, BLK0이 선택될 때, 비트 라인 전압을 제공하는 통로는 그의 최고 임피던스에 있을 수 있는 반면, SGD 전압을 제공하는 통로는 그의 최저 임피던스 근처에 있을 수 있다. 대조적으로, BLKz가 선택될 때, 비트 라인 전압을 제공하는 통로는 그의 최저 임피던스에 있을 수 있는 반면, SGD 전압을 제공하는 통로는 그의 최고 임피던스에 있을 수 있다.
일부 실시예들에서, 하나 이상의 제어 회로들은 통로들 사이의 그러한 위치 의존적 임피던스 오정합들을 보상하도록 구성된다. 예를 들어, 감지 증폭기들 및 SGD 드라이버(752)로부터의 전압들의 타이밍은 블록 위치 의존적 임피던스 오정합들을 완화시키도록 제어될 수 있다. 예를 들어, 블록 위치 의존적 임피던스 오정합들을 완화시키기 위해 전압들 중 하나의 전압에 (다른 전압에 대한) 지연이 추가될 수 있다. 지연의 길이는, 일부 실시예들에서, 선택된 블록의 위치에 의존한다. 다른 예로서, 감지 증폭기들 및 SGD 드라이버(752)로부터의 전압들의 정상 상태 크기들은 블록 위치 의존적 임피던스 오정합들을 완화시키도록 제어될 수 있다.
감지 증폭기들, SGD 드라이버(752), 및 SGS 드라이버(762)의 물리적 위치는 구현예에 따라 다를 수 있다. 도 3을 참조하면, 감지 증폭기들, SGD 드라이버(752), 및 SGS 드라이버(762)는, 일 실시예에서, 주변 영역들(304, 305) 중 하나에 위치된다. 감지 증폭기들, SGD 드라이버(752), 및 SGS 드라이버(762)는, 일 실시예에서, 블록들 아래의 기판(301)(예컨대, 어레이 아래의 회로부)에 위치된다. 일 실시예에서, 블록들 아래의 주변 영역(예컨대, 304 및/또는 305) 및 기판(301)은 감지 증폭기들, SGD 드라이버(752), 및 SGS 드라이버(762)를 위해 사용된다.
도 23은 비휘발성 메모리 셀들의 블록들(BLK)을 포함하는 평면(2302)의 도면이다. 도면은 전압들을 제공하는 다양한 드라이버들뿐만 아니라 전압들을 블록들로 전달하는 통로들을 도시한다. 도면은, 그것이 z+1개의 블록들, n+1개의 비트 라인들, SGDg, SGSg, SGD 드라이버(752), 및 SGS 드라이버(762)를 도시한다는 점에서 도 22의 도면과 유사하다. 그러나, 감지 증폭기들은 도 23에서 상이한 위치에 도시되어 있다. 또한, 소스 라인(SL) 드라이버(2306)가 도 23에 도시되어 있다. SGD 드라이버(752), SGS 드라이버(762), SL 드라이버(2306), 및 감지 증폭기들은 드라이버 회로부(2304)로 지칭된다. 일 실시예에서, 드라이버 회로부(2304)는 평면(2202) 아래의 기판(301) 내에 존재한다. 이는 본 명세서에서 "어레이 아래의 회로부"로 지칭될 수 있다. 드라이버 회로부(2304)의 일부 또는 전부는, 대신에, 주변 영역(예컨대, 도 3에서의 주변 영역(304, 306)) 내에 존재할 수 있다.
도 23의 실시예에서, 각각의 감지 증폭기를 비트 라인에 접속시키는 라인이 있다. 비트 라인들에 대한 접속 지점들은 (블록 위치에 대해) 비트 라인을 따라서 상이한 지점들에 있을 수 있다. 예를 들어, 라인(2308)은 감지 증폭기(SA0)를 비트 라인(BL0)에 접속시키고, 라인(2310)은 감지 증폭기(SAm)를 비트 라인(BLm)에 접속시킨다. 라인(2308)에 대한 접속 지점은 블록들(BLK2, BLKi) 사이의 어딘가이다. 라인(2310)에 대한 접속 지점은 블록(BLKz-1)에 가까이 있다. 감지 증폭기들이 평면(2302) 아래에 위치될 수 있음에 유의한다. 따라서, 라인들(2308, 2310)은 z-방향으로 연장되는 중요한 섹션을 각각 갖는 통로들을 표현할 수 있다(도 3 참조).
SL 드라이버(2306)는, 일 실시예에서, 도 3c에서의 소스 라인 드라이버들(362 내지 368) 중 하나에 의해 도시된 바와 같이 위치된다. 도 23은 매립형 소스 라인(511)을 도시하고, 소스 라인 드라이버(2306)에 접속된다. 매립형 소스 라인(511)은, 일 실시예에서, 전체 평면(2302) 아래에서 연장된다. 매립형 소스 라인(511)은 통로(P2)(908)의 일 실시예이다(도 9a, 도 9b 참조). 매립형 소스 라인(511)은 통로(P2)(908)의 일 실시예이다(도 9a, 도 9b, 도 13a, 도 13b 참조). 일부 실시예들에서, 매립형 소스 라인(511)의 임피던스는 선택된 블록의 위치에 크게 의존하지 않는다. 일부 실시예들에서, 매립형 소스 라인(511)의 임피던스는 선택된 블록의 위치에 크게 의존한다.
도 24는 선택된 블록으로의 통로들을 예시하기 위한 도면이다. 도면은 도 23의 평면(2302) 및 드라이버 회로부(2304)를 도시하며, 이때 일부 화살표들은 BLK0으로의 통로들의 부분들을 예시하기 위해 추가된다. 예를 들어, 감지 증폭기(SA0)와 블록(BLK0) 사이의 통로는 SA0과 비트 라인(BL0) 사이의 제1 부분(2308) 및 제2 부분(2312)을 갖는다. 감지 증폭기(SAm)와 블록(BLK0) 사이의 통로는 SAm과 비트 라인(BL0m) 사이의 통로 제1 부분(2310) 및 제2 부분(2314)을 갖는다. SGD 드라이버(752)와 블록(BLK0) 사이의 통로는 제1 부분(2416), 및 SGDg를 따르는 제2 부분(2418)을 갖는다. SGS 드라이버(762)와 블록(BLK0) 사이의 통로는 SGS 드라이버(762)와 SGSg 사이의 제1 부분(2420), 및 SGSg를 따르는 제2 부분(2422)을 갖는다.
도 25는 선택된 블록으로의 통로들을 예시하기 위한 도면이다. 도면은 도 23의 평면(2302) 및 드라이버 회로부(2304)를 도시하며, 이때 일부 화살표들은 BLKz로의 통로들의 부분들을 예시하기 위해 추가된다. 예를 들어, 감지 증폭기(SA0)와 블록(BLKz) 사이의 통로는 SA0과 비트 라인(BL0) 사이의 제1 부분(2308) 및 제2 부분(2512)을 갖는다. 감지 증폭기(SAm)와 블록(BLKz) 사이의 통로는 SAm과 비트 라인(BL0m) 사이의 통로 제1 부분(2310), 및 비트 라인(BLm)을 따르는 제2 부분(2510)을 갖는다. SGD 드라이버(752)와 블록(BLKz) 사이의 통로는 제1 부분(2416), 및 SGDg를 따르는 제2 부분(2518)을 갖는다. SGS 드라이버(762)와 블록(BLKz) 사이의 통로는 SGS 드라이버(762)와 SGSg 사이의 통로 제1 부분(2420), 및 SGSg를 따르는 제2 부분(2522)을 갖는다.
도 26은 도 23 내지 도 25에서의 메모리 시스템을 위해 생성될 수 있는 신호들에 대한 전압 대 시간을 도시하는 그래프이다. 곡선들 중 4개(2604 내지 2610)는 감지 증폭기(SA0 또는 SAm) 중 어느 하나에 의해 구동되는 통로들에 대한, 선택된 블록에서의 전압을 보여준다. 곡선(2602)은 통로에 의해 전달되는 전압을 제공하는 감지 증폭기에서의 전압 대 시간을 도시하는 기준 곡선이다. 블록(BLK0)이 선택된 블록인 경우의 일례 및 블록(BLKz)이 선택된 블록인 경우의 일례가 고려된다.
곡선(2604)은 감지 증폭기(SAm)로부터 블록(BLKz)으로의 통로에 대응한다. 구체적으로, 곡선(2604)은 통로의 제2 부분(2510)이 블록(BLKz)에 접속하는 전압을 도시한다(도 25 참조). 곡선(2606)은 감지 증폭기(SA0)로부터 블록(BLK0)으로의 통로에 대응한다. 구체적으로, 곡선(2606)은 통로의 제2 부분(2312)이 블록(BLK0)에 접속하는 전압을 도시한다(도 24 참조). 곡선(2608)은 감지 증폭기(SA0)로부터 블록(BLKz)으로의 통로에 대응한다. 구체적으로, 곡선(2608)은 통로의 제2 부분(2512)이 블록(BLKz)에 접속하는 전압을 도시한다(도 25 참조). 곡선(2610)은 감지 증폭기(SAm)로부터 블록(BLK0)으로의 통로에 대응한다. 구체적으로, 곡선(2610)은 통로의 제2 부분(2314)이 블록(BLKz)에 접속하는 전압을 도시한다(도 24 참조).
곡선들(2604, 2610)은, 비트 라인(BLm)에 대해, BLKz가 선택되는 경우보다 BLK0이 선택되는 경우에 대해 더 큰 지연이 있음을 보여준다. 통로의 임피던스는 또한 기준 전압을 감쇠시킬 수 있다. 따라서, 곡선(2610)은 (선택된 블록에서, 비트 라인 전압(VBL)에 대해) 곡선(2604)보다 낮은 정상 상태 크기를 가질 수 있다. 곡선들(2606, 2608)은, 비트 라인(BL0)에 대해, BLK0이 선택되는 경우보다 BLKz가 선택되는 경우에 대해 더 큰 지연이 있음을 보여준다. 통로의 임피던스는 또한 기준 전압을 감쇠시킬 수 있다. 따라서, 곡선(2608)은 곡선(2606)보다 낮은 정상 상태 크기를 가질 수 있다. 그러나, 곡선들(2606, 2608) 사이의 간격은 곡선들(2604, 2610) 사이에 있는 것만큼 크지는 않다. 관계들은 감지 증폭기들의 위치들에 따라 이러한 예들과는 상이할 수 있다.
도 26은, 또한, 도 23 내지 도 25에 대한 SGD 드라이버(752)로부터의 신호들에 대한 전압 대 시간을 도시한다. 곡선(2612)은 SGD 드라이버(752)에서의 전압 대 시간을 도시하는 기준 곡선이다. 블록(BLK0)이 선택된 블록인 경우 그리고 블록(BLKz)이 선택된 블록인 경우의 동일한 2개의 예들이 고려된다. 곡선(2614)은 SGD 드라이버(752)로부터 블록(BLK0)으로의 통로에 대응한다. 구체적으로, 곡선(2614)은 통로의 제2 부분(2418)이 블록(BLK0)에 접속하는 전압을 도시한다(도 24 참조). 곡선(2616)은 SGD 드라이버(752)로부터 블록(BLKz)으로의 통로에 대응한다. 구체적으로, 곡선(2616)은 통로의 제2 부분(2518)이 블록(BLKz)에 접속하는 전압을 도시한다(도 25 참조). 이러한 곡선들(2614, 2616)은, SGDg에 대해, BLK0이 선택되는 경우보다 BLKz가 선택되는 경우에 대해 더 큰 지연이 있음을 보여준다. 통로의 임피던스는 또한 기준 전압을 감쇠시킬 수 있다. 따라서, 곡선(2616)은 (선택된 블록에서 VSGD에 대해) 곡선(2614)보다 낮은 정상 상태 크기를 가질 수 있다. SGS 드라이버(762)로부터의 신호들에 대한 선택된 블록들에서의 전압 대 시간 곡선들은 곡선들(2614, 2616)과 유사할 수 있다.
강조할 일 태양은, SGD 드라이버(752)로부터의 통로들의 경우에, BLK0에 대해서보다 BLKz에 대해 더 큰 지연이 있다는 것이다. 대조적으로, 감지 증폭기(SAn)로부터의 통로들의 경우에는, BLKz에 대해서보다 BLK0에 대해 더 큰 지연이 있다. 따라서, 통로 임피던스가 블록 위치에 의존하는 방식은 상이한 드라이버들로부터의 통로들에 대해 상당히 상이할 수 있다(이는 드라이버들의 상이한 물리적 위치들에 기인할 수 있음).
램프 시간 동안의 비트 라인 전압과 SGS 전압 사이의 관계는 도 26의 곡선들로부터 도출될 수 있다. 용어 "Δv_BL_SG"는 램프 시간 동안 비트 라인과 SGD 사이의 전압의 차이를 지칭하는 데 사용될 것이다. 이 전압은, 일 실시예에서, 드레인측 선택 트랜지스터의 드레인 대 게이트 전압이다. 이 전압이 선택 트랜지스터에서 GIDL 전압을 생성하는 데 부분적인 역할을 할 수 있음을 상기한다. Δv_BL_SG의 값은 하기의 경우들에 대해 점진적으로 더 작아질 수 있다: BLKz_BLm, BLKz_BL1, BLKz_BL0, BLK0_BL0, BLK1_BL1, BLK0_BLm. 이러한 순서는, 예를 들어, 감지 증폭기들이 도 23 내지 도 25에서의 예와는 상이하게 위치되는 경우에 상이할 수 있다. 전술한 것의 결과는 선택 트랜지스터에서의 GIDL 전압의 생성이 선택된 블록의 위치에 의존할 수 있다는 것이다.
도 27은 임피던스 오정합을 보상하는 프로세스(2700)의 일 실시예의 흐름도이다. 프로세스는 메모리 동작을 위해 선택된 블록으로의 2개 이상의 통로들의 블록 위치 의존적 임피던스 오정합들을 보상하기 위해 사용될 수 있다. 프로세스(2700)는 도 23 내지 도 26을 참조하여 논의될 것이지만, 이로 제한되지 않는다. 예시의 목적으로, 하나의 통로는 감지 증폭기(SA0)로부터 선택된 블록으로의 통로일 수 있고, 제2 통로는 SGD 드라이버(752)로부터 선택된 블록으로의 것일 수 있다. 다른 통로들이 또한 고려될 수 있다. 예를 들어, SGS 드라이버(762)로부터 선택된 블록으로의 통로뿐만 아니라 SL 드라이버(2306)로부터 선택된 블록으로의 통로가 고려될 수 있다.
단계(2702)는 메모리 셀들을 포함하는 선택된 블록에서 메모리 동작을 개시하는 것을 포함한다. 일 실시예에서, 메모리 동작은 소거이다. 일 실시예에서, 메모리 동작은 프로그래밍이다. 일 실시예에서, 메모리 동작은 판독이다. 메모리 동작이 블록 내의 모든 메모리 셀들에 대해 수행될 필요는 없다. 예를 들어, 메모리 동작은 선택된 블록 내의 선택된 워드 라인에 접속된 메모리 셀들에 대해 수행될 수 있다.
단계(2704)는 임피던스 오정합을 보상하기 위해 제1 신호와 제2 신호 사이의 관계를 판정하는 것을 포함한다. 일 실시예에서, 관계는 다른 신호에 대한 신호들 중 하나의 신호의 지연이다. 지연은 선택된 블록의 위치에 의존한다. 아래에서 논의될 도 28 내지 도 30은 다른 신호에 대한 신호들 중 하나의 신호의 지연을 제어함으로써 임피던스 오정합을 보상하기 위한 일 실시예의 상세한 사항들을 제공한다.
일 실시예에서, 관계는 제2 신호의 제2 정상 상태 크기에 대한 제1 신호의 제1 정상 상태 크기이다. 아래에서 논의될 도 31은 신호들의 정상 상태 크기들을 제어함으로써 임피던스 오정합을 보상하기 위한 일 실시예의 상세한 사항들을 제공한다.
일 실시예에서, 관계는 제2 신호의 제2 램프 시간에 대한 제1 신호의 제1 램프 시간이다.
단계(2706)는 선택된 블록으로의 제1 통로에 접속된 제1 드라이버에 제1 신호를 인가하는 것을 포함한다. 단계(2708)는 선택된 블록으로의 제2 통로에 접속된 제2 드라이버에 제2 신호를 인가하는 것을 포함한다.
일 실시예에서, 제1 드라이버는 감지 증폭기이고, 제2 드라이버는 SGD 드라이버(752)이다. 일 실시예에서, 제1 드라이버는 SL 드라이버(762)이고, 제2 드라이버는 SGS 드라이버(762)이다. 일 실시예에서, 제1 드라이버는 감지 증폭기이고, 제2 드라이버는 SL 드라이버(762)이다.
프로세스(2700)가 다른 블록들에 대해 반복될 때, 일부 실시예들에서, 보상(예컨대, 지연들)의 양은 선택된 블록의 위치에 의존한다.
도 28은 도 23 내지 도 25에서의 메모리 시스템을 위해 생성될 수 있는 여러 신호들에 대한 선택된 블록들에서의 전압 대 시간을 도시하는 그래프이다. 곡선들은 도 26의 예에서 논의된 유사한 통로들을 커버한다. 그러나, 도 28에서는, 상당한 차이들이 정상 상태 크기들로 도시되어 있지 않다. 이는 각자의 블록들에서의 신호들의 시작 시간들에서의 차이들에 초점을 맞추기 위한 것이다.
따라서, 곡선들 중 4개(2804 내지 2810)는 도 23 내지 도 25에서의 감지 증폭기(SA0 또는 SAm) 중 어느 하나에 의해 구동되는 통로들에 대한, 선택된 블록에서의 전압을 보여준다. 도 26의 예와 같이, 블록(BLK0)이 선택된 블록인 경우의 일례 및 블록(BLKz)이 선택된 블록인 경우의 일례가 도 28에서 고려된다. 곡선(2804)은 감지 증폭기(SAm)로부터 블록(BLKz)으로의 통로에 대응한다. 구체적으로, 곡선(2804)은 통로의 제2 부분(2510)이 블록(BLKz)에 접속하는 전압을 도시한다(도 25 참조). 곡선(2806)은 감지 증폭기(SA0)로부터 블록(BLK0)으로의 통로에 대응한다. 구체적으로, 곡선(2806)은 통로의 제2 부분(2312)이 블록(BLK0)에 접속하는 전압을 도시한다(도 24 참조). 곡선(2808)은 감지 증폭기(SA0)로부터 블록(BLKz)으로의 통로에 대응한다. 구체적으로, 곡선(2808)은 통로의 제2 부분(2512)이 블록(BLKz)에 접속하는 전압을 도시한다(도 25 참조). 곡선(2810)은 감지 증폭기(SAm)로부터 블록(BLK0)으로의 통로에 대응한다. 구체적으로, 곡선(2810)은 통로의 제2 부분(2314)이 블록(BLKz)에 접속하는 전압을 도시한다(도 24 참조).
도 28은, 또한, 도 23 내지 도 25에 대한 SGD 드라이버(752)로부터의 신호들에 대한, 선택된 블록들에서의 전압 대 시간을 도시한다. 블록(BLK0)이 선택된 블록인 경우 그리고 블록(BLKz)이 선택된 블록인 경우의 동일한 2개의 예들이 고려된다. 곡선(2814)은 SGD 드라이버(752)로부터 블록(BLK0)으로의 통로에 대응한다. 구체적으로, 곡선(2814)은 통로의 제2 부분(2418)이 블록(BLK0)에 접속하는 전압을 도시한다(도 24 참조). 곡선(2816)은 SGD 드라이버(752)로부터 블록(BLKz)으로의 통로에 대응한다. 구체적으로, 곡선(2816)은 통로의 제2 부분(2518)이 블록(BLKz)에 접속하는 전압을 도시한다(도 25 참조).
일 실시예에서, 감지 증폭기 및/또는 SGD 드라이버(752)에서의 신호는 (선택된 블록에서의) 비트 라인 전압과 (선택된 블록에서의) 드레인측 선택 라인의 상대적 타이밍을 제어하기 위해 지연된다. 예를 들어, 비트 라인과 연관된 드레인측 선택 트랜지스터에서의 2개의 전압들의 상대적 타이밍이 제어된다. 이러한 2개의 전압들은 드레인측 선택 트랜지스터의 일 단자에서의 비트 라인 전압 및 드레인측 선택 트랜지스터의 게이트 단자에서의 선택 라인 전압이다. 도 28에서, 곡선(2820)은 (선택된 블록 내의 선택 트랜지스터에서의) 비트 라인 전압에 대한 타깃 곡선을 표현한다. 곡선(2820)은, 이 예에서, 곡선(2810)과 중첩된다. 곡선(2820)은 (선택된 블록 내의 선택 트랜지스터에서의) 드레인측 선택 라인 전압에 대한 타깃 곡선을 표현한다.
도 28은 지연 인자인 파라미터 "BL_ON_COMP"를 도시한다. 지연의 길이는 네 가지 경우들 각각마다 상이하다(곡선(2810)에 대한 지연이 없음). 예를 들어, 감지 증폭기(SAm)로부터 블록(BLKz)으로의 통로에 대응하는 곡선(2804)은 (통로가 비교적 짧은 지연을 갖는 것으로 인해) 가장 긴 지연을 갖는다. 따라서, BL_ON_COMP에 의해 주어진 지연 인자만큼 (선택된 블록이 BLKz인 경우에) 나중에 SAm에서 신호를 시작시킴으로써, 곡선(2804)은 타깃 곡선(2820)에 접근하거나 그와 동일할 수 있다. 유사한 추론이 곡선들(2806, 2808)에 적용된다.
도 28은 지연 인자인 파라미터 "SGD_ON_COMP"를 도시한다. 지연의 길이는 2개의 곡선들마다 상이하다. 예를 들어, SGD 드라이버(752)로부터 블록(BLK0)으로의 통로에 대응하는 곡선(2814)은 (통로가 비교적 짧은 지연을 갖는 것으로 인해) 더 긴 지연을 갖는다. 따라서, SGD_ON_COMP에 의해 주어진 지연 인자만큼 (선택된 블록이 BLK0인 경우에) 나중에 SGD 드라이버(752)에서 신호를 시작시킴으로써, 곡선(2814)은 타깃 곡선(2830)에 접근하거나 그와 동일할 수 있다. 유사한 추론이 곡선(2816)에 적용된다.
도 29는 감지 증폭기들 및 SGD 드라이버(752)로부터의 신호들의 타이밍을 제어하는 일 실시예의 추가의 상세한 사항들을 도시한다. 그러한 타이밍 제어는 프로세스(2700)에서 사용될 수 있다. 도 29는 감지 증폭기가 비트 라인 전압을 전달하기 시작하게 하기 위한 디폴트 신호를 도시한다. 파라미터(BL_ON_COMP)는 특정 수의 클록 기간들(CLK 참조)에 의해 비트 라인 전압의 시작을 지연시키는 데 사용될 수 있다. 도 29는 SGD 드라이버(752)가 드레인측 선택 라인 전압을 전달하기 시작하게 하기 위한 디폴트 신호를 도시한다. 파라미터(SGD_ON_COMP)는 특정 수의 클록 기간들(CLK 참조)에 의해 드레인측 선택 라인 전압의 시작을 지연시키는 데 사용될 수 있다.
도 30은 보상 파라미터들의 일 실시예를 도시하는 표이다. 블록들은 이 예에서 8개의 구역들로 분할된다. 더 많거나 더 적은 구역이 있을 수 있다. 구역들은 블록들의 물리적 위치들에 기초한다. 각각의 구역에 동일한 개수의 블록들이 있을 수 있지만, 필수적인 것은 아니다. 일 컬럼은 BL0에 대한 것이고, 일 컬럼은 BLn에 대한 것이고, 일 컬럼은 SGD에 대한 것이다. 다른 비트 라인들에 대해 더 많은 컬럼들이 있을 수 있다. 일부 비트 라인들은 동일한 파라미터들을 사용할 수 있다. 따라서, 각각의 비트 라인마다 컬럼을 가질 필요는 없다. 보상 파라미터들 각각은 신호의 온셋(onset)을 지연시키기 위한 다수의 클록 사이클들(0을 포함함)일 수 있다(예를 들어, 도 29 참조). 2개의 구역들이 신호에 대해 동일한 파라미터를 갖는 것이 가능하다(예컨대, 동일한 파라미터가 컬럼 내의 2개의 엔트리들을 위해 사용될 수 있음).
도 28 내지 도 30에 도시된 원리들은 신호의 지연(또는 시작 시간) 이외의 신호 파라미터들에 적용될 수 있다. 일 실시예에서, 신호의 정상 상태 크기는 2개의 신호들의 상대적 정상 상태 크기들을 제어하기 위해 제어된다. 예를 들어, 도 26을 다시 참조하면, 정상 상태 비트 라인 전압들이 모두 동일하도록 (선택된 블록에 따라) 감지 증폭기들에서 보상이 이루어질 수 있다. 마찬가지로, 정상 상태 SGD 전압들이 모두 동일하도록 (선택된 블록에 따라) SGD 드라이버(752)에서 보상이 이루어질 수 있다. 도 31은 감지 증폭기로부터의 비트 라인 전압 및 SGD 드라이버(752)로부터의 SGD 전압의 정상 상태 크기들을 제어하는 일 실시예의 표이다. 도 31은 블록들에 대한 8개의 구역들을 도시한다. 더 많거나 더 적은 구역이 있을 수 있다. 일 컬럼은 BL0에 대한 것이고, 일 컬럼은 BLn에 대한 것이고, 일 컬럼은 SGD에 대한 것이다. 다른 비트 라인들에 대해 더 많은 컬럼들이 있을 수 있다. 일부 비트 라인들은 동일한 파라미터들을 사용할 수 있다. 따라서, 각각의 비트 라인마다 컬럼을 가질 필요는 없다.
램프 레이트(ramp rate)와 같은 다른 파라미터들은 2개 세트들의 통로들 사이의 임피던스 오정합을 완화시키도록 제어될 수 있다. 도 28 내지 도 31에 도시된 원리들은 다른 드라이버들에 적용될 수 있다. 일 실시예에서, SGS 드라이버(762)의 타이밍은 SGD 드라이버(752)의 타이밍과 유사한 방식으로 제어될 수 있다. SGS 드라이버(762)는 각각의 블록에 대한, SGD 드라이버(752)와 동일한 지연 인자를 가질 수 있거나, 또는 상이한 지연 인자들이 사용될 수 있다.
2개 세트들의 통로들 사이의 임피던스 오정합을 완화시키기 위해, 각각의 세트의 통로들에 대해 완화 인자가 있는 것이 요구되지 않음에 유의한다. 예를 들어, 도 28을 참조하면, 2개의 완화 인자들(예컨대, BL_ON_COMP, SGD_ON_CMP)을 갖는 대신에, 일 실시예에서, 2개의 인자들 중 단지 하나만이 사용된다. 예시를 돕기 위해, 비트 라인 및 SGD(도 26 참조) 상의 상이한 정상 상태 전압들에 대한 완화의 일례가 논의될 것이다. 먼저, 2개의 완화 인자들의 일례가 검토될 것이다. 하나의 완화 인자는 선택 트랜지스터에서의 VBL이 타깃 레벨에 있도록 감지 증폭기에서의 정상 상태 크기를 제어하기 위한 것이다. 다른 완화 인자는 선택 트랜지스터의 게이트에서의 VSGD가 타깃 레벨에 있도록 SGD 드라이버(752)에서의 정상 상태 크기를 제어하기 위한 것이다. 다음으로, 하나의 완화 인자를 사용하는 일례가 논의될 것이다. 비트 라인 전압은 선택된 블록의 위치에 따라 변하도록 허용될 수 있다. 다시 말하면, 감지 증폭기에 적용되는 완화 인자는 없다. SGD 드라이버(752)에서의 전압은, 일 실시예에서, 드레인측 선택 트랜지스터의 2개의 단자들 사이의 전압이 모든 블록들에 대해 동일하도록 제어된다. 따라서, SGD 드라이버(752)에 대한 완화 인자를 결정하는 경우, SGD 드라이버(752)로부터 선택된 블록으로의 통로의 임피던스가 고려될 뿐만 아니라, 감지 증폭기로부터 선택된 블록으로의 통로의 임피던스가 또한 고려된다. 따라서, 하나의 완화 인자가 2개의 통로들 사이의 임피던스 오정합을 보상하기 위해 사용될 수 있다.
일부 실시예들에서, 2개 초과의 통로들 사이의 임피던스 오정합이 완화된다. 일 실시예에서, 타깃은 드레인측 선택 트랜지스터의 2개의 단자들에 걸친 전압이 소스측 선택 트랜지스터의 2개의 단자들에 걸친 전압과 실질적으로 동일하게 하는 것이다. 예를 들어, 도 9a를 참조하면, 타깃은 Vgidl_d가 Vgidl_s와 실질적으로 동일하게 하는 것이다. 도 9b를 참조하면, 타깃은 Vg_bl이 Vg_sl과 실질적으로 동일하게 하는 것이다.
도 9a를 참조하면, 일 실시예에서, (트랜지스터(680)에서의) 전압(V_P1b)은 선택된 블록의 위치에 상당히 의존한다. 달리 말하면, 전압(V_P1b)은 감지 증폭기와 트랜지스터(680) 사이의 임피던스에 상당히 의존한다. 도 9a를 참조하면, 일 실시예에서, (트랜지스터(680)에서의) 전압(V_P3b)은 선택된 블록의 위치에 상당히 의존한다. 달리 말하면, 전압(V_P3b)은 SGD 드라이버(752)와 트랜지스터(680) 사이의 임피던스에 상당히 의존한다. 도 9a를 참조하면, 일 실시예에서, (트랜지스터(670)에서의) 전압(V_P4b)은 선택된 블록의 위치에 상당히 의존한다. 달리 말하면, 전압(V_P4b)은 SGS 드라이버(762)와 트랜지스터(670) 사이의 임피던스에 상당히 의존한다. 도 9a를 참조하면, 일 실시예에서, (트랜지스터(670)에서의) 전압(V_P2b)은 선택된 블록의 위치에 상당한 정도로 의존하지 않는다. 그러나, (트랜지스터(670)에서의) 전압(V_P2b)은 선택된 블록의 위치에 크게 의존할 수 있는 것이 가능하다.
일 실시예에서, 비트 라인 전압 및/또는 소스 라인 전압을 제어하여 선택 트랜지스터들의 각자의 2개의 단자들에 걸친 전압들의 전술된 매칭을 달성하려고 시도하기보다는 오히려, SGD 드라이버(752) 및 SGS 드라이버(762)에서의 전압들이 제어된다. 예를 들어, 도 19를 참조하면, 일 실시예에서, P7 회로부(1926)는 SGD 드라이버(752)를 포함하고, P8 회로부(1928)는 SGS 드라이버(762)를 포함하고, P5 회로부(1922)는 감지 증폭기를 포함하고, P6 회로부(1924)는 SL 드라이버(2306)를 포함한다. 다양한 통로들(P5(1906), P6(1908), P7(1910), P8(112))은, 일 실시예에서, 도 23 내지 도 25에서의 다양한 통로들에 의해 구현된다. 논의된 바와 같이, 그러한 통로들의 임피던스는 선택된 블록의 위치에 의존할 수 있다.
일 실시예에서, 통로(P5)(1906)와 통로(P6)(1908) 사이에 임피던스 오정합이 있다. 또한, 임피던스 오정합은, 일부 실시예들에서, 선택된 블록의 위치에 의존한다. 논의된 바와 같이, 감지 증폭기들로부터 선택된 블록으로의 통로들의 임피던스는 선택된 블록의 위치에 의존한다. 따라서, SL 드라이버(2306)로부터 선택된 블록으로의 통로들의 임피던스가 선택된 블록의 위치에 의존하는지의 여부에 상관없이, 통로(P5)(1906)와 통로(P6)(1908) 사이에, 선택된 블록의 위치에 의존하는 임피던스 오정합이 있다. 도 19와 관련하여 논의된 바와 같이, P7 회로부(1926)(이는 SGD 드라이버(752)를 포함할 수 있음) 및 P8 회로부(1928)(이는 SGS 드라이버(762)를 포함할 수 있음)에서의 신호들을 제어하여 통로(P5)(1906)와 통로(P6)(1908) 사이의 블록 위치 의존적 임피던스 오정합을 보상하기 위한 기법들이 본 명세서에 개시되어 있다.
블록 위치 의존적 임피던스 오정합들을 완화하기 위한 다수의 예들이 본 명세서에 제시되었지만, 그 위치는 메모리 셀들을 포함하는 블록인 것으로 제한되지 않는다. 예를 들어, 본 명세서에 기술된 기법들은 메모리 셀들의 그룹들(여기서, 셀들은 블록들 내에 필수적으로 편성되지는 않음)로의 통로들 사이의 위치 의존적 임피던스 오정합들을 완화시키기 위해 이용될 수 있다. 이 예에서, 통로들의 임피던스는 메모리 동작을 위해 선택되는 각자의 메모리 셀들의 위치에 의존할 수 있다.
제1 실시예는 비휘발성 메모리 셀들을 포함하는 스트링들, 스트링들에 접속되는 제1 세트의 통로들, 및 스트링들에 접속되는 제2 세트의 통로들을 포함하는 장치를 포함한다. 제1 세트의 통로들은 각자의 스트링들의 위치에 의존하는 제1 임피던스들을 갖는다. 제2 세트의 통로들은 제2 임피던스들을 갖는다. 선택적으로, 제2 임피던스들은 각자의 스트링들의 위치에 의존한다. 장치는, 또한, 비휘발성 메모리 셀들에 대한 메모리 동작들 동안 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하도록 구성된 하나 이상의 제어 회로들을 포함한다.
제2 실시예에서, 제1 실시예를 개선하기 위해, 하나 이상의 제어 회로들은, 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위해, 선택된 스트링들의 위치에 기초하여, 제1 세트의 통로들에 인가되는 제1 신호들 및 제2 세트의 통로들에 인가되는 제2 신호들의 시작 시간들을 제어하도록 구성된다. 추가 실시예에서, 하나 이상의 제어 회로들은, 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위해, 통로들에 전압들을 제공하는 드라이버들에 대한 선택된 스트링들의 위치에 기초하여, 제1 드라이버에 의해 제공되고 제1 세트의 통로들에 인가되는 제1 신호들 및 제2 드라이버에 의해 제공되고 제2 세트의 통로들에 인가되는 제2 신호들의 시작 시간들을 제어하도록 구성된다.
제3 실시예에서, 제1 또는 제2 실시예들을 개선하기 위해, 하나 이상의 제어 회로들은, 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위해, 선택된 스트링들의 위치에 기초하여, 제1 세트의 통로들에 인가되는 제1 신호들 및 제2 세트의 통로들에 인가되는 제2 신호들의 정상 상태 크기들을 제어하도록 구성된다. 추가 실시예에서, 하나 이상의 제어 회로들은, 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위해, 통로들에 전압들을 제공하는 드라이버들에 대한 선택된 스트링들의 위치에 기초하여, 제1 드라이버에 의해 제공되고 제1 세트의 통로들에 인가되는 제1 신호들 및 제2 드라이버에 의해 제공되고 제2 세트의 통로들에 인가되는 제2 신호들의 정상 상태 크기들을 제어하도록 구성된다.
제4 실시예에서, 제1 내지 제3 실시예들 중 임의의 것을 개선하기 위해, 하나 이상의 제어 회로들은, 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위해, 선택된 스트링들의 위치에 기초하여, 제1 세트의 통로들에 인가되는 제1 신호들 및 제2 세트의 통로들에 인가되는 제2 신호들의 램프 시간들을 제어하도록 구성된다. 추가 실시예에서, 하나 이상의 제어 회로들은, 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위해, 통로들에 전압들을 제공하는 드라이버들에 대한 선택된 스트링들의 위치에 기초하여, 제1 드라이버에 의해 제공되고 제1 세트의 통로들에 인가되는 제1 신호들 및 제2 드라이버에 의해 제공되고 제2 세트의 통로들에 인가되는 제2 신호들의 램프 시간들을 제어하도록 구성된다.
제5 실시예에서, 제1 내지 제4 실시예들 중 임의의 것을 개선하기 위해, 제1 세트의 통로들은 비휘발성 메모리 셀들의 상이한 블록들에서의 비휘발성 메모리 셀들의 스트링들에 접속된 비트 라인을 따라서 존재한다. 제1 임피던스는 상이한 블록들의 위치에 의존한다. 제2 세트의 통로들은 상이한 블록들 내의 스트링들에 접속된 글로벌 드레인측 선택 라인을 따라서 존재한다. 제2 임피던스는 상이한 블록들의 위치에 의존한다.
제6 실시예에서, 제1 내지 제4 실시예들 중 임의의 것을 개선하기 위해, 제1 세트의 통로들은 비휘발성 메모리 셀들의 상이한 블록들 내의 스트링들에 접속된 글로벌 소스측 선택 라인을 따라서 존재한다. 제1 임피던스는 상이한 블록들의 위치에 의존한다. 제2 세트의 통로들은 상이한 블록들 내의 스트링들에 접속된 소스 라인을 따라서 존재한다.
제7 실시예에서, 제1 내지 제4 실시예들 중 임의의 것을 개선하기 위해, 제1 세트의 통로들은 비휘발성 메모리 셀들의 상이한 블록들 내의 스트링들에 접속된 비트 라인을 따라서 존재한다. 제2 세트의 통로들은 상이한 블록들 내의 스트링들에 접속된 소스 라인을 따라서 존재한다.
제8 실시예에서, 제1 내지 제7 실시예들 중 임의의 것을 개선하기 위해, 장치는 스트링들에 접속된 제3 세트의 통로들, 및 스트링들에 접속된 제4 세트의 통로들을 추가로 포함한다. 하나 이상의 제어 회로들은, 제1 세트의 통로들과 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위해, 선택된 스트링들의 위치에 기초하여, 제3 세트의 통로들에 인가되는 제1 전압들 및 제4 세트의 통로들에 인가되는 제2 전압들을 제어하도록 구성된다.
제9 실시예에서, 제8 실시예를 개선하기 위해, 제1 세트의 통로들은 비휘발성 메모리 셀들의 상이한 블록들 내의 스트링들 상의 제1 선택 트랜지스터들의 제1 단자들에 접속되고, 제2 세트의 통로들은 상이한 블록들 내의 스트링들 상의 제2 선택 트랜지스터들의 제1 단자들에 접속되고, 제3 세트의 통로들은 제1 선택 트랜지스터들의 제2 단자들에 접속되고, 제4 세트의 통로들은 제2 선택 트랜지스터들의 제2 단자들에 접속된다.
일 실시예는 제1 신호와 제2 신호 사이의 관계를 판정하여, 비휘발성 메모리 셀들을 포함하는 선택된 블록으로의 제1 통로와 선택된 블록으로의 제2 통로 사이의 임피던스 오정합을 보상하는 단계를 포함하는 방법을 포함한다. 관계는 선택된 블록의 위치에 의존한다. 방법은, 선택된 블록으로의 제1 통로를 통해 접속된 제1 드라이버에 제1 신호를 인가하는 단계, 및 선택된 블록으로의 제2 통로를 통해 접속된 제2 드라이버에 제2 신호를 인가하는 단계를 추가로 포함한다.
일 실시예는 비휘발성 저장 디바이스를 포함하고, 이 디바이스는 비휘발성 메모리 셀들의 스트링들 및 선택 트랜지스터들을 포함하는 복수의 블록들, 메모리 동작을 위해 제1 전압을 제공하도록 구성된 제1 드라이버, 상이한 블록들 내의 선택 트랜지스터들에 제1 전압을 전달하도록 구성된 제1 세트의 통로들, 메모리 동작을 위해 제2 전압을 제공하도록 구성된 제2 드라이버, 상이한 블록들 내의 선택 트랜지스터들에 제2 전압을 전달하도록 구성된 제2 세트의 통로들, 및 제1 세트의 통로들과 제2 세트의 통로들 사이의 저항-커패시턴스 차이들 - 저항-커패시턴스 차이들은 제1 드라이버 내지 각자의 블록들 사이의 제1 거리들 및 제2 드라이버 내지 각자의 블록들 사이의 제2 거리들에 의존함 - 을 보상하도록 구성된 하나 이상의 제어 회로들을 포함한다.
본 문헌의 목적상, 명세서 내에서 "일 실시예", "하나의 실시예", "일부 실시예들", 또는 "다른 실시예"에 대한 언급은 상이한 실시예들 또는 동일한 실시예를 기술하는 데 사용될 수 있다.
본 문헌의 목적상, 연결은 직접 연결 또는 (예를 들어, 하나 이상의 다른 부품들을 통한) 간접 연결일 수 있다. 일부 경우들에 있어서, 하나의 요소가 다른 요소에 연결되거나 결합되는 것으로 언급되는 경우, 그 요소는 다른 요소에 직접적으로 연결될 수 있거나, 또는 개재 요소들을 통해 다른 요소에 간접적으로 연결될 수 있다. 하나의 요소가 다른 요소에 직접적으로 연결되는 것으로 언급되는 경우, 그 요소와 다른 요소 사이에는 개재 요소들이 없다. 2개의 디바이스들은, 그들이 직접적으로 또는 간접적으로 연결되어 그들이 그들 사이에서 전자 신호들을 통신할 수 있게 되는 경우에 "통신 중"이다.
본 문헌의 목적상, "~에 기초한"이라는 용어는 "~에 적어도 부분적으로 기초한"으로 해독될 수 있다.
본 문헌의 목적상, 추가 맥락 없이, "제1" 물체, "제2" 물체, 및 "제3" 물체와 같은 숫자와 관련된 용어들의 사용은 물체들의 순차를 암시하는 것이 아니라, 그 대신, 상이한 물체들을 식별하기 위한 식별 목적으로 사용될 수 있다.
본 문헌의 목적상, 물체들의 "세트"라는 용어는 물체들 중 하나 이상의 물체들의 "세트"를 지칭할 수 있다.
전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 망라하거나 개시된 정확한 형태로 제한하도록 의도되지 않는다. 상기의 교시 내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 제안된 기술의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 심사숙고된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 그것을 가장 잘 활용할 수 있게 하였다. 그 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.
Claims (20)
- 장치로서,
비휘발성 메모리 셀들을 포함하는 스트링들;
상기 스트링들에 접속되는 제1 세트의 통로들 - 상기 제1 세트의 통로들은 각자의 스트링들의 위치에 의존하는 제1 임피던스들을 가짐 -;
상기 스트링들에 접속되는 제2 세트의 통로들 - 상기 제2 세트의 통로들은 제2 임피던스들을 가짐 -; 및
상기 비휘발성 메모리 셀들에 대한 메모리 동작들 동안 상기 제1 세트의 통로들과 상기 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하도록 구성된 하나 이상의 제어 회로들을 포함하는, 장치. - 제1항에 있어서, 상기 하나 이상의 제어 회로들은:
상기 제1 세트의 통로들과 상기 제2 세트의 통로들 사이의 상기 위치 의존적 임피던스 오정합을 보상하기 위해, 선택된 스트링들의 위치에 기초하여, 상기 제1 세트의 통로들에 인가되는 제1 신호들 및 상기 제2 세트의 통로들에 인가되는 제2 신호들의 시작 시간들을 제어하도록 구성된, 장치. - 제1항에 있어서, 상기 하나 이상의 제어 회로들은:
상기 제1 세트의 통로들과 상기 제2 세트의 통로들 사이의 상기 위치 의존적 임피던스 오정합을 보상하기 위해, 선택된 스트링들의 위치에 기초하여, 상기 제1 세트의 통로들에 인가되는 제1 신호들 및 상기 제2 세트의 통로들에 인가되는 제2 신호들의 정상 상태 크기들을 제어하도록 구성된, 장치. - 제1항에 있어서, 상기 하나 이상의 제어 회로들은:
상기 제1 세트의 통로들과 상기 제2 세트의 통로들 사이의 상기 위치 의존적 임피던스 오정합을 보상하기 위해, 선택된 스트링들의 위치에 기초하여, 상기 제1 세트의 통로들에 인가되는 제1 신호들 및 상기 제2 세트의 통로들에 인가되는 제2 신호들의 램프(ramp) 시간들을 제어하도록 구성된, 장치. - 제1항에 있어서,
상기 제1 세트의 통로들은 상기 비휘발성 메모리 셀들의 상이한 블록들 내의 비휘발성 메모리 셀들의 스트링들에 접속된 비트 라인을 따라서 존재하고, 상기 제1 임피던스들은 상기 상이한 블록들의 위치에 의존하고;
상기 제2 세트의 통로들은 상기 상이한 블록들 내의 스트링들에 접속된 글로벌 드레인측 선택 라인을 따라서 존재하고, 상기 제2 임피던스들은 상기 상이한 블록들의 위치에 의존하는, 장치. - 제1항에 있어서,
상기 제1 세트의 통로들은 상기 비휘발성 메모리 셀들의 상이한 블록들 내의 스트링들에 접속된 글로벌 소스측 선택 라인을 따라서 존재하고, 상기 제1 임피던스들은 상기 상이한 블록들의 위치에 의존하고;
상기 제2 세트의 통로들은 상기 상이한 블록들 내의 스트링들에 접속된 소스 라인을 따라서 존재하고, 상기 제2 임피던스들은 상기 상이한 블록들의 위치에 의존하는, 장치. - 제1항에 있어서,
상기 제1 세트의 통로들은 상기 비휘발성 메모리 셀들의 상이한 블록들 내의 스트링들에 접속된 비트 라인을 따라서 존재하고;
상기 제2 세트의 통로들은 상기 상이한 블록들 내의 스트링들에 접속된 소스 라인을 따라서 존재하는, 장치. - 제1항에 있어서,
상기 스트링들에 접속되는 제3 세트의 통로들; 및
상기 스트링들에 접속되는 제4 세트의 통로들을 추가로 포함하고, 상기 하나 이상의 제어 회로들은, 상기 제1 세트의 통로들과 상기 제2 세트의 통로들 사이의 위치 의존적 임피던스 오정합을 보상하기 위해, 선택된 스트링들의 위치에 기초하여, 상기 제3 세트의 통로들에 인가되는 제1 전압들 및 상기 제4 세트의 통로들에 인가되는 제2 전압들을 제어하도록 구성된, 장치. - 제8항에 있어서,
상기 제1 세트의 통로들은 상기 비휘발성 메모리 셀들의 상이한 블록들 내의 스트링들 상의 제1 선택 트랜지스터들의 제1 단자들에 접속되고;
상기 제2 세트의 통로들은 상기 상이한 블록들 내의 상기 스트링들 상의 제2 선택 트랜지스터들의 제1 단자들에 접속되고;
상기 제3 세트의 통로들은 상기 제1 선택 트랜지스터들의 제2 단자들에 접속되고;
상기 제4 세트의 통로들은 상기 제2 선택 트랜지스터들의 제2 단자들에 접속된, 장치. - 방법으로서,
제1 신호와 제2 신호 사이의 관계를 판정하여, 비휘발성 메모리 셀들을 포함하는 선택된 블록으로의 제1 통로와 상기 선택된 블록으로의 제2 통로 사이의 임피던스 오정합을 보상하는 단계 - 상기 관계는 상기 선택된 블록의 위치에 의존함 -;
상기 선택된 블록으로의 상기 제1 통로를 통해 접속된 제1 드라이버에 상기 제1 신호를 인가하는 단계; 및
상기 선택된 블록으로의 상기 제2 통로를 통해 접속된 제2 드라이버에 상기 제2 신호를 인가하는 단계를 포함하는, 방법. - 제10항에 있어서, 상기 제1 신호와 상기 제2 신호 사이의 관계는:
상기 제1 신호에 대한 상기 제2 신호의 지연 - 상기 지연은 상기 선택된 블록의 위치에 의존함 - 을 포함하는, 방법. - 제10항에 있어서, 상기 제1 신호와 상기 제2 신호 사이의 관계는:
상기 제2 신호의 제2 정상 상태 크기에 대한 상기 제1 신호의 제1 정상 상태 크기를 포함하고, 상기 제1 정상 상태 크기와 상기 제2 정상 상태 크기의 관계는 상기 선택된 블록의 위치에 의존하는, 방법. - 제10항에 있어서,
상기 제1 통로는 상기 선택된 블록 내의 제1 선택 트랜지스터에 접속된 비트 라인을 따라서 존재하고;
상기 제2 통로는 상기 선택된 블록 내의 제2 선택 트랜지스터에 접속되는 소스 라인을 포함하는, 방법. - 제13항에 있어서, 상기 제1 드라이버에 상기 제1 신호를 인가하는 단계 및 상기 제2 드라이버에 상기 제2 신호를 인가하는 단계는:
상기 제1 선택 트랜지스터에서 제1 게이트 유도 드레인 누설(gate induced drain leakage, GIDL) 전류를 생성하는 단계; 및
상기 제2 선택 트랜지스터에서 제2 게이트 유도 드레인 누설(GIDL) 전류를 생성하는 단계를 포함하는, 방법. - 비휘발성 저장 디바이스로서,
비휘발성 메모리 셀들의 스트링들 및 선택 트랜지스터들을 포함하는 복수의 블록들;
메모리 동작을 위해 제1 전압을 제공하도록 구성된 제1 드라이버;
상이한 블록들 내의 선택 트랜지스터들에 상기 제1 전압을 전달하도록 구성된 제1 세트의 통로들;
상기 메모리 동작을 위해 제2 전압을 제공하도록 구성된 제2 드라이버;
상기 상이한 블록들 내의 선택 트랜지스터들에 상기 제2 전압을 전달하도록 구성된 제2 세트의 통로들; 및
상기 제1 세트의 통로들과 상기 제2 세트의 통로들 사이의 저항-커패시턴스 차이들 - 상기 저항-커패시턴스 차이들은 상기 제1 드라이버 내지 각자의 블록들 사이의 제1 거리들 및 상기 제2 드라이버 내지 각자의 블록들 사이의 제2 거리들에 의존함 - 을 보상하도록 구성된 하나 이상의 제어 회로들을 포함하는, 비휘발성 저장 디바이스. - 제15항에 있어서, 상기 하나 이상의 제어 회로들은:
상기 저항-커패시턴스 차이들을 보상하기 위해 상기 제1 거리 및 상기 제2 거리에 기초하여, 상기 제1 세트의 통로들에 인가되는 제1 신호들과 상기 제2 세트의 통로들에 인가되는 제2 신호들 사이의 지연들을 제어하도록 추가로 구성된, 비휘발성 저장 디바이스. - 제15항에 있어서, 상기 하나 이상의 제어 회로들은:
상기 저항-커패시턴스 차이들을 보상하기 위해 상기 제1 거리 및 상기 제2 거리에 기초하여, 상기 제1 세트의 통로들에 인가되는 제1 신호들 및 상기 제2 세트의 통로들에 인가되는 제2 신호들의 정상 상태 크기들을 제어하도록 구성된, 비휘발성 저장 디바이스. - 제15항에 있어서,
상기 제1 세트의 통로들은 상기 상이한 블록들 내의 상기 선택 트랜지스터들의 세트에 접속된 비트 라인을 따라서 존재하고;
상기 제2 세트의 통로들은 상기 선택 트랜지스터들의 세트에 접속된 글로벌 드레인측 선택 라인을 따라서 존재하는, 비휘발성 저장 디바이스. - 제15항에 있어서,
상기 제1 세트의 통로들은 상기 상이한 블록들 내의 상기 선택 트랜지스터들의 세트에 접속된 소스 라인을 따라서 존재하고;
상기 제2 세트의 통로들은 상기 선택 트랜지스터들의 세트에 접속된 글로벌 소스측 선택 라인을 따라서 존재하는, 비휘발성 저장 디바이스. - 제15항에 있어서,
상기 제1 세트의 통로들은 상기 상이한 블록들 내의 상기 선택 트랜지스터들의 제1 세트에 접속된 비트 라인을 따라서 존재하고;
상기 제2 세트의 통로들은 상기 상이한 블록들 내의 상기 선택 트랜지스터들의 제2 세트에 접속된 소스 라인을 따라서 존재하는, 비휘발성 저장 디바이스.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220103004A (ko) * | 2021-01-14 | 2022-07-21 | 샌디스크 테크놀로지스 엘엘씨 | 프로그램 동작을 위해 평면 종속 램프 레이트 및 타이밍 제어를 사용하는 메모리 장치 및 동작 방법 |
| US11862251B2 (en) | 2020-05-29 | 2024-01-02 | Yangtze Memory Technologies Co., Ltd. | Method and apparatus for data erase in memory devices |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11011236B2 (en) | 2019-08-29 | 2021-05-18 | Micron Technology, Inc. | Erasing memory |
| US11456319B2 (en) | 2020-06-05 | 2022-09-27 | Industry-University Cooperation Foundation Hanyang University | Three-dimensional semiconductor memory device, operating method of the same and electronic system including the same |
| US11177002B1 (en) * | 2020-06-30 | 2021-11-16 | Sandisk Technologies Llc | Programming memory cells using encoded TLC-fine |
| US11626160B2 (en) | 2021-02-03 | 2023-04-11 | Sandisk Technologies Llc | Dynamic sense node voltage to compensate for variances when sensing threshold voltages of memory cells |
| KR20230012697A (ko) * | 2021-07-16 | 2023-01-26 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치에 데이터를 삭제하기 위한 장치 및 방법 |
| US12027219B2 (en) * | 2021-08-04 | 2024-07-02 | Micron Technology, Inc. | Tracking RC time constant by wordline in memory devices |
| US20230154542A1 (en) * | 2021-11-15 | 2023-05-18 | Samsung Electronics Co., Ltd. | Non-volatile memory device and erase method thereof |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798966A (en) * | 1997-03-31 | 1998-08-25 | Intel Corporation | Flash memory VDS compensation techiques to reduce programming variability |
| KR20090117710A (ko) * | 2006-12-29 | 2009-11-12 | 샌디스크 코포레이션 | 비휘발성 저장장치에 대한 저항 감지 및 보상 |
| KR20100014675A (ko) * | 2007-03-29 | 2010-02-10 | 쌘디스크 코포레이션 | 비휘발성 메모리 및 워드 라인에 따른 전압 강하를 보상하기 위한 방법 |
| KR20110128047A (ko) * | 2010-05-20 | 2011-11-28 | 삼성전자주식회사 | 3차원 적층 구조를 갖는 반도체 장치 및 데이터 디스큐잉 방법 |
| JP2012531004A (ja) * | 2009-06-19 | 2012-12-06 | サンディスク スリーディー，エルエルシー | 可逆抵抗切替素子の書き込み |
| US20130107628A1 (en) * | 2011-11-02 | 2013-05-02 | Yingda Dong | Selective Word Line Erase In 3D Non-Volatile Memory |
| US20170278568A1 (en) * | 2011-10-10 | 2017-09-28 | Micron Technology, Inc. | Cross-point memory compensation |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI251837B (en) | 2004-10-13 | 2006-03-21 | Via Tech Inc | Method and related apparatus for adjusting timing of memory signals |
| US8023334B2 (en) * | 2008-10-31 | 2011-09-20 | Micron Technology, Inc. | Program window adjust for memory cell signal line delay |
| JP5275052B2 (ja) * | 2009-01-08 | 2013-08-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US8169822B2 (en) | 2009-11-11 | 2012-05-01 | Sandisk Technologies Inc. | Data state-dependent channel boosting to reduce channel-to-floating gate coupling in memory |
| JP2012204684A (ja) | 2011-03-25 | 2012-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8638608B2 (en) | 2012-03-26 | 2014-01-28 | Sandisk Technologies Inc. | Selected word line dependent select gate voltage during program |
| US9019775B2 (en) | 2012-04-18 | 2015-04-28 | Sandisk Technologies Inc. | Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current |
| JP2014035776A (ja) | 2012-08-08 | 2014-02-24 | Toshiba Corp | 不揮発性半導体記憶装置及びその電圧トリミング方法 |
| US8908444B2 (en) | 2012-08-13 | 2014-12-09 | Sandisk Technologies Inc. | Erase for 3D non-volatile memory with sequential selection of word lines |
| US9087601B2 (en) | 2012-12-06 | 2015-07-21 | Sandisk Technologies Inc. | Select gate bias during program of non-volatile storage |
| US8824211B1 (en) | 2013-02-14 | 2014-09-02 | Sandisk Technologies Inc. | Group word line erase and erase-verify methods for 3D non-volatile memory |
| US9202579B2 (en) * | 2013-03-14 | 2015-12-01 | Sandisk Technologies Inc. | Compensation for temperature dependence of bit line resistance |
| US8929141B1 (en) | 2013-10-02 | 2015-01-06 | Sandisk Technologies Inc. | Three-dimensional NAND memory with adaptive erase |
| US9633742B2 (en) | 2014-07-10 | 2017-04-25 | Sandisk Technologies Llc | Segmentation of blocks for faster bit line settling/recovery in non-volatile memory devices |
| US9620217B2 (en) | 2014-08-12 | 2017-04-11 | Macronix International Co., Ltd. | Sub-block erase |
| US9530506B2 (en) | 2014-11-21 | 2016-12-27 | Sandisk Technologies Llc | NAND boosting using dynamic ramping of word line voltages |
| US9343160B1 (en) | 2015-02-11 | 2016-05-17 | Sandisk Technologies Inc. | Erase verify in non-volatile memory |
| US9236139B1 (en) | 2015-02-11 | 2016-01-12 | Sandisk Technologies Inc. | Reduced current program verify in non-volatile memory |
| US9917100B2 (en) | 2015-11-20 | 2018-03-13 | Sandisk Technologies Llc | Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same |
| US9640273B1 (en) | 2016-08-25 | 2017-05-02 | Sandisk Technologies Llc | Mitigating hot electron program disturb |
| US9887002B1 (en) | 2017-05-02 | 2018-02-06 | Sandisk Technologies Llc | Dummy word line bias ramp rate during programming |
-
2019
- 2019-05-01 US US16/400,280 patent/US10910064B2/en active Active
- 2019-09-13 DE DE102019124653.9A patent/DE102019124653A1/de not_active Ceased
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- 2019-09-18 CN CN201910879595.5A patent/CN111145813A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798966A (en) * | 1997-03-31 | 1998-08-25 | Intel Corporation | Flash memory VDS compensation techiques to reduce programming variability |
| KR20090117710A (ko) * | 2006-12-29 | 2009-11-12 | 샌디스크 코포레이션 | 비휘발성 저장장치에 대한 저항 감지 및 보상 |
| KR20100014675A (ko) * | 2007-03-29 | 2010-02-10 | 쌘디스크 코포레이션 | 비휘발성 메모리 및 워드 라인에 따른 전압 강하를 보상하기 위한 방법 |
| JP2012531004A (ja) * | 2009-06-19 | 2012-12-06 | サンディスク スリーディー，エルエルシー | 可逆抵抗切替素子の書き込み |
| KR20110128047A (ko) * | 2010-05-20 | 2011-11-28 | 삼성전자주식회사 | 3차원 적층 구조를 갖는 반도체 장치 및 데이터 디스큐잉 방법 |
| US20170278568A1 (en) * | 2011-10-10 | 2017-09-28 | Micron Technology, Inc. | Cross-point memory compensation |
| US20130107628A1 (en) * | 2011-11-02 | 2013-05-02 | Yingda Dong | Selective Word Line Erase In 3D Non-Volatile Memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11862251B2 (en) | 2020-05-29 | 2024-01-02 | Yangtze Memory Technologies Co., Ltd. | Method and apparatus for data erase in memory devices |
| KR20220103004A (ko) * | 2021-01-14 | 2022-07-21 | 샌디스크 테크놀로지스 엘엘씨 | 프로그램 동작을 위해 평면 종속 램프 레이트 및 타이밍 제어를 사용하는 메모리 장치 및 동작 방법 |
Also Published As
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