KR20190046330A - 워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법 - Google Patents

워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

메모리 장치가 제공된다. 메모리 장치는, 기판 상에 배치된 제1 메모리 셀과, 제1 메모리 셀에 접속된 제1 워드 라인과, 제1 메모리 셀 상부에 배치된 제2 메모리 셀과, 제1 워드 라인 상부에 배치되고 제2 메모리 셀에 접속된 제2 워드 라인을 포함하는 메모리 셀 어레이로서, 제2 워드 라인에 제1 전압이 인가되어 제2 메모리 셀이 프로그램된 후, 제1 워드 라인에 제1 전압이 인가되어 제1 메모리 셀이 프로그램되는 메모리 셀 어레이, 제1 및 제2 워드 라인 중 제1 워드 라인에, 제1 전압과 다른 제2 전압을 인가하는 동안 펌핑 클럭 신호를 모니터링하여 제1 워드 라인의 결함을 검출하는 워드 라인 결함 검출 회로를 포함한다.

Description

워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법{Memory device including a circuit for detecting word line defect and operating method of the memory device}
본 발명은 워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법에 관한 것이다.
메모리 장치는 데이터를 저장하고 필요할 때 이를 리드할 수 있는 기억장치이다. 메모리 장치는, 전원이 공급되지 않더라도 저장된 데이터가 소멸하지 않는 비휘발성 메모리(nonvolatile memory, NVM)와, 전원이 공급되지 않으면 저장된 데이터가 소멸하는 휘발성 메모리(volatile memory, VM)로 크게 나눌 수 있다.
메모리 장치는 그 내부에 배치된 복수의 메모리 셀을 제어하기 위해 그 내부에 다양한 배선들을 배치하고 사용할 수 있다. 이러한 배선들의 예로는 메모리 셀에 접속되는 워드 라인(word line)과 비트 라인(bit line) 등을 들 수 있다.
메모리 장치의 크기가 점점 소형화되면서, 그 내부에 배치된 배선들 간의 간격도 좁아지고 있다. 이에 따라, 서로 절연되어야 할 배선들이 전기적으로 접속되는 브릿지 결함(bridge defect)과 같은 각종 결함이 발생하기 쉬워졌다. 이러한 결함들은 메모리 장치의 동작 성능을 저하시키기 때문에, 이를 개선하기 위한 연구가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 데이터 저장 신뢰성과 동작 성능이 향상된 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 데이터 저장 신뢰성과 동작 성능이 향상된 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 메모리 장치는, 기판 상에 배치된 제1 메모리 셀과, 제1 메모리 셀에 접속된 제1 워드 라인과, 제1 메모리 셀 상부에 배치된 제2 메모리 셀과, 제1 워드 라인 상부에 배치되고 제2 메모리 셀에 접속된 제2 워드 라인을 포함하는 메모리 셀 어레이로서, 제2 워드 라인에 제1 전압이 인가되어 제2 메모리 셀이 프로그램된 후, 제1 워드 라인에 제1 전압이 인가되어 제1 메모리 셀이 프로그램되는 메모리 셀 어레이, 제1 및 제2 워드 라인 중 제1 워드 라인에, 제1 전압과 다른 제2 전압을 인가하는 동안 펌핑 클럭 신호를 모니터링하여 제1 워드 라인의 결함을 검출하는 워드 라인 결함 검출 회로를 포함한다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 메모리 장치는, 메모리 셀과, 메모리 셀에 접속된 워드 라인을 포함하는 메모리 블록, 시스템 클럭 신호를 제공받아 펌핑 클럭 신호와 제1 소거 전압 및 제1 소거 전압보다 작은 제2 소거 전압을 생성하는 전압 생성기, 및 메모리 블록에 제1 소거 전압이 인가되면서 워드 라인에 제2 소거 전압이 인가되는 동안, 펌핑 클럭 신호를 기준 클럭 신호와 비교하여 워드 라인의 결함을 검출하는 패스-페일 결정 회로를 포함한다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 메모리 장치의 구동 방법은, 기판 상에 배치된 제1 메모리 셀과, 제1 메모리 셀에 접속된 제1 워드 라인과, 제1 메모리 셀 상부에 배치된 제2 메모리 셀과, 제1 워드 라인 상부에 배치되고 제2 메모리 셀에 접속된 제2 워드 라인을 포함하는 메모리 셀 어레이를 제공하고, 제1 및 제2 워드 라인 중 제1 워드 라인에, 제1 전압을 인가하는 동안 펌핑 클럭 신호를 모니터링하여 제1 워드 라인의 결함을 검출하고, 제2 워드 라인에 제1 전압과 다른 제2 전압을 인가하여 제2 메모리 셀을 프로그램하고, 제2 메모리 셀을 프로그램 한 후, 제1 워드 라인에 제2 전압을 인가하여 제1 메모리 셀을 프로그램하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 전압 발생기를 설명하기 위한 블록도이다.
도 4는 도 3의 펌핑 클럭 신호를 설명하기위한 도면이다.
도 5는 도 2의 패스-페일 결정 회로를 설명하기 위한 블록도이다.
도 6 및 도 7은 도 2의 메모리 셀 어레이를 설명하기 위한 도면들이다.
도 8 및 도 9는 몇몇 실시예에 따른 비휘발성 메모리 장치의 워드 라인 결함 검출 동작을 설명하기 위한 도면들이다.
도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 11 및 도 12는 도 10에 도시된 비휘발성 메모리 장치의 동작을 구체적으로 설명하기 위한 도면들이다.
도 13은 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 14 및 도 15는 도 13에 도시된 비휘발성 메모리 장치의 동작을 구체적으로 설명하기 위한 도면들이다.
도 16은 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 17 및 도 18는 도 16에 도시된 비휘발성 메모리 장치의 동작을 구체적으로 설명하기 위한 도면들이다.
도 19는 도 16에 도시된 비휘발성 메모리 장치의 동작의 효과를 설명하기 위한 도면이다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 비휘발성 메모리 시스템은 메모리 컨트롤러(200) 및 비휘발성 메모리 장치(100)를 포함한다. 도 1에 도시된 비휘발성 메모리 시스템의 예로는 메모리 카드, USB 메모리, SSD(Solid State Drive) 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 들 수 있으나, 이러한 예시들에 제한되는 것은 아니다.
메모리 컨트롤러(200)는 호스트(Host) 및 비휘발성 메모리 장치(100)에 접속될 수 있다. 메모리 컨트롤러(200)는 도시된 것과 같이, 호스트(Host)로부터의 요청에 응답하여, 비휘발성 메모리 장치(100)를 액세스하도록 구성될 수 있다. 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성될 수 있다. 또한, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 도 있다.
메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)의 동작을 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)와 연결된 입출력 라인을 따라 커맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL) 및 데이터(DATA)를 제공할 수 있다.
메모리 컨트롤러(200)가 비휘발성 메모리 장치(100)로 제공하는 제어 신호(CTRL)는 예를 들어, 칩 인에이블(CE), 라이트 인에이블(WE) 및 리드 인에이블(RE) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
메모리 컨트롤러(200)는 에러 비트를 정정하는 ECC 회로를 포함할 수도 있다. ECC 회로는 데이터에 포함된 에러 비트의 정정을 수행할 수 있다. 하지만 이에 제한되는 것은 아니며, 필요에 따라 ECC 회로는 비휘발성 메모리 장치(100)의 구성 요소로서 제공될 수도 있다.
메모리 컨트롤러(200) 및 비휘발성 메모리 장치(100)는 각각 하나의 칩, 하나의 패키지 또는 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(200) 및 비휘발성 메모리 장치(100)는, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이하, 도 2를 참조하여, 비휘발성 메모리 장치(100)의 구성에 대해 보다 구체적으로 설명한다.
도 2는 도 1의 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는, 워드 라인 결함 검출회로(300), 어드레스 디코더(130), 입출력 회로(140), 제어 로직(150), 메모리 셀 어레이(160)를 포함할 수 있다.
비휘발성 메모리 장치(100)는, 예를 들어, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magneto resistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등을 포함할 수 있으나, 이러한 예시들에 제한되는 것은 아니다. 이하에서는 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리(VNAND)인 것을 예로 들어, 본 발명의 기술적 사상에 대해 설명할 것이나, 본 발명의 기술적 사상에 따른 권리 범위가 이러한 예시에 제한되는 것은 아니다. 즉, 본 발명의 기술적 사상에 따른 실시예들은 앞서 설명한 비휘발성 메모리들에 얼마든지 적용 가능하다.
워드 라인 결함 검출회로(300)는, 메모리 셀 어레이(160)에 배치된 배선의 결함을 검출할 수 있다. 구체적으로, 워드 라인 결함 검출회로(300)는, 예를 들어 펌핑 클럭 신호(CLK_P)를 이용하여 메모리 셀 어레이(160)에 배치된 워드 라인(word line)과 비트 라인(bit line) 등에 존재하는 결함을 검출할 수 있다. 이렇게 워드 라인 결함 검출회로(300)가 결함을 검출할 경우, 워드 라인 결함 검출회로(300)는 제어 로직(150)에 결함 정보를 제공할 수 있다.
워드 라인 결함 검출회로(300)는, 전압 생성기(110)와 패스-페일(pass-fail) 결정 회로(120)를 포함할 수 있다.
전압 생성기(110)는 비휘발성 메모리 장치(100)의 동작에 필요한 동작 전압(Vg)을 생성할 수 있다. 이러한 동작 전압(Vg)의 예로는, 프로그램 전압, 패스 전압, 리드 전압, 리드 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰 전압 등을 들 수 있으나, 이에 제한되는 것은 아니다. 전압 생성기(110)는, 메모리 셀 어레이(160)에 배치된 메모리 셀에 새로운 데이터를 프로그램하거나, 메모리 셀에 저장된 데이터를 리드하거나, 메모리 셀에 저장된 데이터를 소거하는데 필요한 워드 라인 전압을 생성할 수 있다. 이하 도 3을 참조하여 전압 생성기(110)에 대해 보다 구체적으로 설명한다.
도 3은 도 2의 전압 발생기를 설명하기 위한 블록도이다.
도 3을 참조하면, 전압 생성기(110)는, 클럭 생성기(111), 차지 펌프(112), 결정 신호 생성기(113) 및 레귤레이터(114)를 포함할 수 있다.
클럭 생성기(111)는, 외부로부터 제공된 시스템 클럭 신호(CLK)로부터 펌핑 클럭 신호(CLK_P)를 출력할 수 있다. 구체적으로, 클럭 생성기(111)는 결정 신호 생성기(113)로부터 출력된 결정 신호(DET)를 이용하여, 시스템 클럭 신호(CLK)로부터 펌핑 클럭 신호(CLK_P)를 생성하고, 이를 출력할 수 있다. 이러한 펌핑 클럭 신호(CLK_P)는 복수의 펄스로 구성될 수 있으며, 시스템 클럭 신호(CLK)의 일부일 수 있다. 이에 대한 구체적인 설명은 후술한다.
차지 펌프(112)는, 복수의 차지 펌프 회로와 제어 회로를 포함할 수 있다. 복수의 차지 펌프 회로 각각은 제어 회로에 의해 인에이블 또는 디스에이블 될 수 있으며, 클럭 생성기(111)로부터 제공된 펌핑 클럭 신호(CLK_P)와 전원 전압(Vcc)을 이용하여 차지 펌핑 동작을 수행할 수 있다.
레귤레이터(114)는, 차지 펌프(112)로부터 출력된 펌핑 전압 신호(Vp)를 레귤레이팅하여 동작 전압(Vg)을 생성하고, 생성된 동작 전압(Vg)을 어드레스 디코더(도 2의 130)를 통해 메모리 셀 어레이(도 2의 160)에 제공할 수 있다.
결정 신호 생성기(113)는, 차지 펌프(112)로부터 출력된 펌핑 전압 신호(Vp)를 기준 펌핑 전압(PUMP_REF)과 비교하여 결정 신호(DET)를 생성할 수 있다. 이렇게 생성된 결정 신호(DET)는 클럭 생성기(111)에 제공되어 펌핑 클럭 신호(CLK_P)를 생성하는데 이용될 수 있다.
이하, 도 4를 함께 참조하여, 펌핑 클럭 신호(CLK_P)가 생성되는 과정에 대해 보다 구체적으로 설명한다.
도 4는 도 3의 펌핑 클럭 신호를 설명하기위한 도면이다.
도 3 및 도 4를 참조하면, 결정 신호 생성기(113)는, 차지 펌프(112)가 출력하는 펌핑 전압 신호(Vp)를 기준 펌핑 전압(PUMP_REF)과 비교하여 결정 신호(DET)를 생성할 수 있다. 예를 들어, 결정 신호(DET)는 도 4에 도시된 것과 같이, 펌핑 전압 신호(Vp)가 상승하는 구간 중 기준 펌핑 전압(PUMP_REF)보다 낮은 구간에서 하이 레벨(logical high level)을 유지하고, 그 외의 구간에서 로우 레벨(logical low level)을 유지할 수 있다.
결정 신호 생성기(113)에서 생성된 결정 신호(DET)는 클럭 생성기(111)에 제공되고, 클럭 생성기(111)는 시스템 클럭 신호(CLK)과 결정 신호(DET)를 연산(예를 들어, AND 연산)하여 펌핑 클럭 신호(CLK_P)를 생성할 수 있다. 이에 따라, 도 4에 도시된 것과 같이, 펌핑 클럭 신호(CLK_P)에는 차지 펌프(112)가 동작 전압(Vg) 생성을 위해 펌핑 전압 신호(Vp)를 생성하는 구간(즉, 메모리 셀 어레이(도 2의 160)에 동작 전압(Vg)이 인가되는 구간)에서 펄스 형태의 신호가 존재하고, 이외의 구간에서는 펄스 형태의 신호가 존재하지 않는다.
이상에서는 도 3 및 도 4를 이용하여, 비휘발성 메모리 장치(100)의 동작에 필요한 동작 전압(Vg)을 생성하고, 시스템 클럭 신호(CLK)을 이용하여 펌핑 클럭 신호(CLK_P)를 생성하는 전압 생성기(110)의 예시적인 구성에 대해 설명하였으나, 실시예들이 이에 제한되는 것은 아니다. 전압 생성기(110)의 구성은 필요에 따라 얼마든지 이와 다르게 변형되어 실시될 수 있다.
다시 도 2를 참조하면, 패스-페일 결정 회로(120)는, 전압 생성기(110)로부터 펌핑 클럭 신호(CLK_P)를 제공받고, 이를 모니터링하여 메모리 셀 어레이(160)에 포함된 배선들의 결함을 판단할 수 있다. 구체적으로, 패스-페일 결정 회로(120)는 전압 생성기(110)로부터 펌핑 클럭 신호(CLK_P)를 제공받고, 이를 기준 클럭 신호(REF_CLK)와 비교하여 동작 전압(Vg)이 인가되고 있는 메모리 셀 어레이(160) 내의 배선들의 결함을 판단할 수 있다. 더욱 구체적으로, 패스-페일 결정 회로(120)는 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수와 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수를 비교하여, 동작 전압(Vg)이 인가되고 있는 메모리 셀 어레이(160) 내의 워드 라인들(도 7의 WL1~WL8)의 결함을 판단할 수 있다.
만약, 특정 워드 라인(도 7의 WL1~WL8)에 결함이 있는 것으로 판단하면, 패스-페일 결정 회로(120)는, 특정 워드 라인(도 7의 WL1~WL8)에 결함이 있음을 의미하는 신호, 또는 결함이 있는 워드 라인(도 7의 WL1~WL8)이 포함된 메모리 블록(BLK1~BLKz)을 불량으로 처리해야함을 의미하는 신호를 패스-페일 결과 신호(P／F) 형태로 제어 로직(150)에 제공할 수 있다.
이하, 도 5를 참조하여, 패스-페일 결정 회로(120)에 대해 보다 구체적으로 설명한다.
도 5는 도 2의 패스-페일 결정 회로를 설명하기 위한 블록도이다.
도 5를 참조하면, 패스-페일 결정 회로(120)는 카운터(121)와 비교 로직(122)을 포함할 수 있다.
카운터(121)는 펌핑 클럭 신호(CLK_P)를 제공받고, 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수(C1)를 카운트하여 그 결과를 출력할 수 있다. 구체적으로, 카운터(121)는 펌핑 클럭 신호(CLK_P)를 제공받고, 펌핑 클럭 신호(CLK_P)의 각 주기에 포함된 펄스의 개수(C1)를 카운트하여 그 결과를 출력할 수 있다.
비교 로직(122)은 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수(C2)와 카운터(121)로부터 제공받은 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수(C1)를 비교하여, 패스-페일 결과 신호(P／F)를 생성하고 출력할 수 있다. 몇몇 실시예에서, 비교 로직(122)은 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수(C1)가 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수(C2)보다 많은 경우, 특정 워드 라인(도 7의 WL1~WL8)에 결함이 있음을 의미하는 신호, 또는 결함이 있는 워드 라인(도 7의 WL1~WL8)이 포함된 메모리 블록(BLK1~BLKz)을 불량으로 처리해야함을 의미하는 신호를 패스-페일 결과 신호(P／F) 형태로 생성하고 출력할 수 있다. 이에 관한 보다 구체적인 설명은 후술한다.
이상에서는 도 5를 이용하여, 펌핑 클럭 신호(CLK_P)를 모니터링하여 메모리 셀 어레이(160)에 포함된 배선들의 결함을 판단하는 패스-페일 결정 회로(120)의 예시적인 구성에 대해 설명하였으나, 실시예들이 이에 제한되는 것은 아니다. 패스-페일 결정 회로(120)의 구성은 필요에 따라 얼마든지 이와 다르게 변형되어 실시될 수 있다.
다시 도 2를 참조하면, 어드레스 디코더(130)는 어드레스에 응답하여 복수의 메모리 블록(BLK1~BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(130)는 복수의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(130)에 접속될 수 있다. 어드레스 디코더(130)는 디코딩된 로우(row) 어드레스를 이용하여 워드 라인(WL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택할 수 있다. 또한, 어드레스 디코더(130)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(140)에 전송될 수 있다. 몇몇 실시예에서, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
입출력 회로(140)는 비트 라인(BL)을 통해 메모리 셀 어레이(160)에 접속될 수 있다. 입출력 회로(140)는 어드레스 디코더(130)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 수 있다. 입출력 회로(140)는 디코딩된 컬럼 어드레스를 이용하여 비트 라인들(BL)을 선택할 수 있다.
입출력 회로(140)는 비휘발성 메모리 장치(100)가 프로그램 동작을 수행할 때 프로그램 될 데이터를 저장하거나, 리드 동작을 수행할 때 리드된 데이터를 저장하는 복수의 페이지 버퍼를 포함할 수 있다. 여기서 복수의 페이지 버퍼 각각은 복수의 래치를 포함할 수 있다. 프로그램 동작 시 복수의 페이지 버퍼에 저장된 데이터는 비트 라인(BL)을 통해 선택된 메모리 블록에 대응하는 페이지(예를 들어, 메모리 셀의 집합)에 프로그램 될 수 있다. 리드 동작 시 선택 메모리 블록에 대응하는 페이지로부터 리드된 데이터는 비트 라인(BL)을 통하여 페이지 버퍼에 저장될 수 있다. 한편, 입출력 회로(140)는 메모리 셀 어레이(160)의 제1 영역으로부터 데이터를 리드하고, 리드된 데이터를 메모리 셀 어레이(160)의 제2 영역에 저장할 수도 있다. 예를 들어, 입출력 회로(140)는 카피-백(copy-back)을 수행하도록 구현될 수도 있다.
제어 로직(150)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램, 리드, 소거 등)을 제어할 수 있다. 구체적으로, 제어 로직(150)은 비휘발성 메모리 장치(100)가 동작하는 동안, 전압 생성기(110), 패스-페일 결정 회로(120), 어드레스 디코더(130), 및 입출력 회로(140)의 동작을 제어할 수 있다. 제어 로직(150)은 외부로부터 입력된 제어 신호들(CTRL) 혹은 명령에 응답하여 동작할 수 있다.
메모리 셀 어레이(160)는 예를 들어, 3차원 어레이 구조(three-dimensional memory array structure)로 구현될 수 있다. 3차원 메모리 어레이는 수직 방향으로 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 복수의 수직 NAND 스트링을 포함할 수 있다. 적어도 하나의 메모리 셀은 예를 들어, 전하 트랩 층을 포함할 수 있다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식(monolithically)으로 형성될 수 있다. 모놀리식이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착되는 것을 의미한다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인 또는 비트 라인이 배치될 수 있다. 비휘발성 메모리 장치(100)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치일 수 있고, 또는 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF) 메모리 장치일 수도 있다. 이하에서는 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치임을 예로들어 설명한다.
메모리 셀 어레이(160)는 복수의 메모리 블록(BLK1 ~ BLKz)을 포함할 수 있다. 메모리 블록들(BLK1 ~ BLKz) 각각은 복수의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(130)에 접속되고, 복수의 비트 라인(BL)을 통해 입출력 회로(140)에 접속될 수 있다. 몇몇 실시예에서, 복수의 워드 라인(WL)은 적층된 판 형태 구조를 가질 수 있다.
복수의 메모리 블록(BLK1 ~ BLKz) 각각은 기판 상에서 제1 방향 및 제1 "?璲? 다른 제2 방향에 따라 배열되고, 제1 및 제2 방향에 의해 형성된 평면에 수직한 제3 방향으로 배열되는 3차원 구조의 복수의 스트링(string)을 포함할 수 있다. 여기서 복수의 스트링 각각은, 비트 라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀, 적어도 하나의 접지 선택 트랜지스터로 구성될 수 있다. 여기서 복수의 메모리 셀 각각은 적어도 하나의 비트를 저장할 수 있다. 몇몇 실시예에서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀 사이에 적어도 하나의 더미 셀이 포함될 수 있다. 몇몇 실시예에서, 복수의 메모리 셀과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀이 포함될 수 있다. 이하, 도 6 및 도 7을 참조하여, 메모리 셀 어레이(160)의 메모리 블록(BLK1 ~ BLKz)에 대해 보다 구체적으로 설명한다.
도 6 및 도 7은 도 2의 메모리 셀 어레이를 설명하기 위한 도면들이다.
도 6을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성될 수 있다. 기판(SUB)에는 불순물을 포함하는 예를 들어, n+ 도핑 영역이 형성될 수 있다.
기판(SUB) 상에는 게이트 전극(165)과 절연막(164)이 교대로 적층될 수 있다. 게이트 전극(165)과 절연막(164) 사이에는 데이터 저장막(161)이 형성될 수 있다.
필라(pillar)는 게이트 전극(165)과 절연막(164)을 수직 방향으로 관통할 수 있다. 필라는 도시된 것과 같이 V자 형상으로 형성될 수 있다. 필라는 게이트 전극(165)과 절연막(164)을 관통하여 기판(SUB)과 연결될 수 있다. 필라의 내부는 충전 유전 패턴(163)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(162)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극(165)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 접속될 수 있다. 그리고 메모리 블록(BLK1)의 필라 외부에 형성된 수직 활성 패턴(162)은 복수의 비트 라인(BL1 ~ BL3)에 접속될 수 있다. 도 6에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1 ~ WL8), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 필요에 따라 배선의 수는 이와 다르게 얼마든지 변형되어 실시될 수 있다.
도 7은 메모리 블록(BLK1)에 대한 예시적인 등가 회로도이다. 도 7을 참조하면, 비트 라인(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(NS11 ~ NS33)이 배치될 수 있다. 각각의 셀 스트링(예를 들면, NS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 접속될 수 있다. 스트링 선택 라인(SSL)은 제1 내지 제3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL1 ~ GSL3)에 접속될 수 있다. 몇몇 실시예에서, 접지 선택 라인들(GSL1 ~ GSL3)은 서로 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 접속되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; common source line)에 접속될 수 있다.
복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 접속될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부를 수 있다. 메모리 블록(BLK1)은 도시된 것과 같이 복수의 페이지를 포함할 수 있다. 또한, 하나의 워드 라인에는 복수의 페이지들이 접속될 수 있다. 도 7를 참조하면, 공통 소스 라인(CSL)으로부터 동일 높이의 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 접속될 수 있다.
이러한 페이지는 데이터 프로그램과 리드의 단위가 될 수 있고, 메모리 블록(BLK1)은 데이터 소거의 단위가 될 수 있다. 즉, 비휘발성 메모리 장치가 프로그램이나 리드 동작을 수행할 때, 페이지 단위의 데이터가 프로그램되거나 리드될 수 있고, 비휘발성 메모리 장치가 소거 동작을 수행할 때, 메모리 블록 단위로 데이터가 소거될 수 있다. 즉, 하나의 메모리 블록에 포함된 모든 메모리 셀(MC1 ~ MC8)에 저장된 데이터가 한꺼번에 소거될 수 있다.
한편, 각각의 메모리 셀(MC1~MC8)은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀(MC1~MC8)에 한 비트의 데이터를 저장할 수 있는 메모리 셀을 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 칭할 수 있다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀을 멀티 레벨 셀(MLC; multi level cell) 또는 멀티-비트 셀(multi bit cell)이라 칭할 수 있다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장될 수 있다. 따라서 워드 라인(WL4)에 연결된 메모리 셀(MC4)에는 6개의 페이지 데이터가 저장될 수 있다.
이하, 도 3, 도 8 및 도 9를 참조하여, 비휘발성 메모리 장치(100)의 워드 라인 결함 검출 동작에 대해 구체적으로 설명한다.
도 8 및 도 9는 몇몇 실시예에 따른 비휘발성 메모리 장치의 워드 라인 결함 검출 동작을 설명하기 위한 도면들이다.
먼저 도 3 및 도 8을 참조하면, 메모리 블록(BLK) 내에 포함된 워드 라인들(WL(n-1), WL, WL(n+1))에 결함이 없다면, 차지 펌프(112)는 노멀 펌핑 전압 신호(Vp_n)를 출력하고, 결정 신호 생성기(113)는 차지 펌프(112)로부터 출력된 노멀 펌핑 전압 신호(Vp_n)를 기준 펌핑 전압(PUMP_REF)과 비교하여 결정 신호(DET)를 생성한다. 클럭 생성기(111)는 결정 신호 생성기(113)로부터 출력된 결정 신호(DET)를 이용하여, 시스템 클럭 신호(CLK)로부터 펌핑 클럭 신호(CLK_P)를 생성할 수 있다. 이에 대한 설명은 앞서 도 4를 참조하여 설명한바, 보다 구체적인 설명은 생략한다.
다음 도 3 및 도 9를 참조하면, 메모리 블록(BLK) 내에 포함된 워드 라인들(WL(n-1), WL, WL(n+1))에 도시된 것과 같이 브릿지(B) 결함이 존재하면, 차지 펌프(112)는 브릿지 펌핑 전압 신호(Vp_b)를 출력할 수 있다. 이러한 브릿지 펌핑 전압 신호(Vp_b)는 노멀 펌핑 전압 신호(Vp_n)에 비해 최고 전압에 도달하는데에 시간이 더 소요될 수 있는데, 이는 워드 라인들(WL(n-1), WL, WL(n+1))이 브릿지(B)로 서로 연결됨으로써 전류 리키지(current leakage)가 발생하기 때문일 수 있다. 즉, 인접 워드 라인들(WL(n-1), WL, WL(n+1)) 사이에 발생한 브릿지(B)로 인해, 차지 펌프(112)가 필요한 레벨의 전압을 생성하는데 훨씬 더 많은 시간이 소요될 수 있다.
이와 같은 현상이 발생할 경우, 차지 펌프(112)가 기준 펌핑 전압(PUMP_REF)에 도달하는 데에도 더 많은 시간이 소요될 수 있다. 이에 따라, 결정 신호(DET)의 주기가, 인접 워드 라인들(WL(n-1), WL, WL(n+1)) 사이에 결함이 없은 경우(도 8)에 비해 길어질 수 있다. 따라서, 펌핑 클럭 신호(CLK_P)에 포함되는 펄스의 개수가 인접 워드 라인들(WL(n-1), WL, WL(n+1)) 사이에 결함이 없은 경우(도 8)에 비해 많아 진다. 예를 들어, 도 8과 도 9의 예에서는 펌핑 클럭 신호(CLK_P)에 포함되는 펄스의 개수가 1개에서 3개로 증가하였다.
본 실시예에 따른 비휘발성 메모리 장치(100)는 이러한 원리를 이용하여 메모리 블록(BLK) 내의 워드 라인들(WL(n-1), WL, WL(n+1))에 대한 결함을 검출할 수 있다. 예를 들어, 기준 클럭 신호(도 5의 REF_CLK)에 포함된 펄스의 개수(도 5의 C2)를 2라고 미리 정한 경우, 도 8에 도시된 것과 같이 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 1개이면, 비휘발성 메모리 장치(100)는 메모리 블록(BLK) 내의 워드 라인들(WL(n-1), WL, WL(n+1))을 정상이라고 판단하고, 도 9에 도시된 것과 같이 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 3개이면, 비휘발성 메모리 장치(100)는 메모리 블록(BLK) 내의 워드 라인들(WL(n-1), WL, WL(n+1))에 결함이 있다고 판단할 수 있다. 즉, 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수(도 5의 C1)를 미리 정한 기준 클럭 신호(도 5의 REF_CLK)에 포함된 펄스의 개수(도 5의 C2)와 비교하여, 메모리 블록(BLK) 내의 워드 라인들(WL(n-1), WL, WL(n+1))에 대한 결함 여부를 검출할 수 있다.
비록, 도 9에서는 이해의 편의를 위해, 노멀 펌핑 전압 신호(Vp_n)와 브릿지 펌핑 전압 신호(Vp_b)가 확연히 구분되도록 도시하였으나, 실제 차지 펌프(112)의 출력은 도시된 것과 다르게 구현될 수 있다. 즉, 차지 펌프(112)의 출력은 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 늘어나는 다른 구성으로 얼마든지 변형되어 실시될 수 있다.
이하, 비휘발성 메모리 장치가 호스트와 통신을 통해 데이터를 프로그램하고, 데이터를 리드하고, 데이터를 소거하는 유저 모드(user mode)에서, 메모리 블록(BLK) 내의 워드 라인들(WL(n-1), WL, WL(n+1))에 대한 결함 여부를 검출하는 동작에 대해 설명한다.
먼저, 도 10 내지 도 12를 참조하여, 데이터 소거 동작을 수행하는 동안 메모리 블록(BLK) 내의 워드 라인들(WL(n-1), WL, WL(n+1))에 대한 결함 여부를 검출하는 동작에 대해 설명하고, 다음, 도 13 내지 도 12를 참조하여, 데이터 프로그램 동작을 수행하는 동안 메모리 블록(BLK) 내의 워드 라인들(WL(n-1), WL, WL(n+1))에 대한 결함 여부를 검출하는 동작에 대해 설명한다.
도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 순서도이다. 도 11 및 도 12는 도 10에 도시된 비휘발성 메모리 장치의 동작을 구체적으로 설명하기 위한 도면들이다.
도 10을 참조하면, 카운터를 리셋한다(S100). 예를 들어, 도 5를 참조하면, 패스-페일 결정 회로(120)는 새로운 결함 검출 동작 수행을 위해, 카운터(121)를 리셋할 수 있다.
다음, 도 10을 참조하면, 펌핑 클럭 신호에 포함된 펄스의 개수를 카운팅하면서 소거 동작을 수행한다(S110). 예를 들어, 도 2 및 도 6을 참조하면, 전압 발생기(110)는 메모리 셀 어레이(160)에 포함된 메모리 블록(BLK1)을 소거하기 위해, 기판(SUB)에 제공될 제1 소거 전압과 워드 라인(WL1~WL8)에 제공될 제1 소거 전압보다 작은 제2 소거 전압을 생성하여, 메모리 셀 어레이(160)에 제공할 수 있다. 이 때, 패스-페일 결정 회로(120)는 워드 라인(WL1~WL8)에 제2 소거 전압이 인가되는 동안 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수를 카운트할 수 있다.
다음, 도 10을 참조하면, 펌핑 클럭 신호에 포함된 펄스의 개수가 기준 클럭 신호에 포함된 펄스의 개수보다 많은지 판단한다(S120).
그 결과, 펌핑 클럭 신호에 포함된 펄스의 개수가 기준 클럭 신호에 포함된 펄스의 개수보다 많다면, 워드 라인에 결함이 존재할 가능성이 높으므로, 해당 워드 라인이 포함된 메모리 블록을 배드 블록(bad block)으로 지정한 후(S130), 소거 동작을 종료한다.
반대로, 펌핑 클럭 신호에 포함된 펄스의 개수가 기준 클럭 신호에 포함된 펄스의 개수보다 작다면, 워드 라인에 결함이 없는 것으로 판단되므로, 메모리 블록에 대한 데이터 소거 동작이 완료되었는지 검증한다(S140). 검증 결과, 데이터 소거 동작이 완료되지 않았다면 앞서 설명한 소거 동작을 다시 반복하고(S150-Fail), 데이터 소거 동작이 완료되었다면 소거 동작을 종료한다(S150-Pass).
예를 들어, 도 2를 참조하면, 패스-페일 결정 회로(120)는 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수보다 많은지 판단할 수 있다.
만약, 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수보다 많다면, 패스-페일 결정 회로(120)는, 제2 소거 전압을 인가한 워드 라인(WL)이 포함된 메모리 블록(BLK1)을 배드 블록으로 지정해야함을 패스-페일 결과 신호(P／F) 형태로 제어 로직(150)에 제공할 수 있다.
반대로, 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수보다 작다면, 제어 로직(150)은 메모리 블록(BLK1)에 대한 데이터 소거 동작이 완료되었는지 검증하고, 데이터 소거 동작이 완료될 때까지 소거 동작을 반복할 수 있다.
이하, 도 11 및 도 12를 참조하여, 워드 라인에 결함이 존재하지 않는 경우와 존재하지 않는 경우를 비교하여 설명한다.
먼저, 도 11은 워드 라인에 결함이 존재하지 않는 경우의 타이밍도이다.
도 11을 참조하면, 제1 구간(E1)에서, 유저 모드 신호(RnBx)가 인에이블(enable)되고, 메모리 블록의 소거를 위해, 제1 소거 전압이 기판에 인가될 수 있다. 이 때, 워드 라인에는 제1 소거 전압보다 작은 제2 소거 전압이 인가될 수 있다.
제2 구간(E2)에서, 클럭 카운트 신호(CLK CNT)가 인에이블되고, 펌핑 클럭 신호(CLK_P) 카운트가 시작될 수 있다. 워드 라인에 결함이 존재하지 않으므로, 제3 구간(E3)까지 지속적으로 소거 동작이 수행될 수 있다. 몇몇 실시예에서, 이러한 소거 동작은 미리 정한 소거 전압을 메모리 셀 어레이에 인가하는 것을 복수 회 반복함으로써 수행될 수 있다.
메모리 블록에 대한 소거 동작이 완료되면, 제4 구간(E4)에서, 소거 전압 인가가 중단된 후, 유저 모드 신호(RnBx)가 디스에이블(disable)됨으로써 소거 동작이 완료될 수 있다. 이러한 동작이 수행되는 동안, 워드 라인에 결함이 발견되지 않았으므로, 패스-페일 결과 신호(P／F)는 디스에이블 상태를 유지할 수 있다.
다음, 도 12는 워드 라인에 결함이 존재하는 경우의 타이밍도이다.
도 12를 참조하면, 제1 구간(E1)에서, 유저 모드 신호(RnBx)가 인에이블되고, 메모리 블록의 소거를 위해, 제1 소거 전압이 기판에 인가될 수 있다. 이 때, 워드 라인에는 제1 소거 전압보다 작은 제2 소거 전압이 인가될 수 있다.
제2 구간(E2)에서, 클럭 카운트 신호(CLK CNT)가 인에이블되고, 펌핑 클럭 신호(CLK_P) 카운트가 시작될 수 있다. 이 경우에는 펌핑 클럭 신호(CLK_P)의 펄스 수가, 기준 클럭 신호의 펄스 수보다 많으므로, 워드 라인에 결함이 존재하는 것으로 판단할 수 있다.
따라서, 앞서 도 11을 참조하여 설명한 경우와 달리, 제3 구간(E3)에서 바로 소거 동작을 중단할 수 있다. 즉, 기판에 제1 소거 전압 인가를 중단하고, 워드 라인에도 제2 소거 전압 인가를 중단할 수 있다. 그리고, 패스-페일 결과 신호(P／F)를 인에이블시켜 메모리 블록을 배드 블록으로 지정할 수 있다. 그리고, 유저 모드 신호(RnBx)가 바로 디스에이블됨으로써 소거 동작이 중단될 수 있다. 이와 같이 소거 동작 수행 중에, 워드 라인 결함이 발견될 경우, 소거 전압 인가를 바로 중단해 버림으로써, 불필요한 전력이 소모되는 것을 방지할 수 있다.
도 13은 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 순서도이다. 도 14 및 도 15는 도 13에 도시된 비휘발성 메모리 장치의 동작을 구체적으로 설명하기 위한 도면들이다.
도 13을 참조하면, 카운터를 리셋한다(S200). 예를 들어, 도 5를 참조하면, 패스-페일 결정 회로(120)는 새로운 결함 검출 동작 수행을 위해, 카운터(121)를 리셋할 수 있다.
다음, 도 13을 참조하면, 펌핑 클럭 신호에 포함된 펄스의 개수를 카운팅하면서 프로그램 동작을 수행한다(S210). 예를 들어, 도 2 및 도 7을 참조하면, 전압 발생기(110)는 메모리 셀 어레이(160)에 포함된 메모리 셀(MC1~MC8) 또는 복수의 메모리 셀(MC1~MC8)을 포함하는 페이지를 프로그램하기 위해 워드 라인(WL1~WL8)에 제공될 프로그램 전압을 생성할 수 있다. 그리고, 생성된 프로그램 전압을 메모리 셀 어레이(160)에 제공할 수 있다. 이 때, 패스-페일 결정 회로(120)는 워드 라인(WL1~WL8)에 프로그램 전압이 인가되는 동안 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수를 카운트할 수 있다.
다음, 도 13을 참조하면, 펌핑 클럭 신호에 포함된 펄스의 개수가 기준 클럭 신호에 포함된 펄스의 개수보다 많은지 판단한다(S220).
그 결과, 펌핑 클럭 신호에 포함된 펄스의 개수가 기준 클럭 신호에 포함된 펄스의 개수보다 많다면(S220-Y), 워드 라인에 결함이 존재할 가능성이 높으므로, 해당 워드 라인이 포함된 메모리 블록을 배드 블록(bad block)으로 지정한 후(S230), 프로그램 동작을 종료한다.
반대로, 펌핑 클럭 신호에 포함된 펄스의 개수가 기준 클럭 신호에 포함된 펄스의 개수보다 작다면(S220-N), 워드 라인에 결함이 없는 것으로 판단되므로, 메모리 셀 또는 페이지에 대한 데이터 프로그램 동작이 완료되었는지 검증한다(S240). 검증 결과, 데이터 프로그램 동작이 완료되지 않았다면 앞서 설명한 프로그램 동작을 다시 반복하고(S250-Fail), 데이터 프로그램 동작이 완료되었다면 프로그램 동작을 종료한다(S250-Pass).
예를 들어, 도 2를 참조하면, 패스-페일 결정 회로(120)는 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수보다 많은지 판단할 수 있다.
만약, 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수보다 많다면, 패스-페일 결정 회로(120)는, 프로그램 전압을 인가한 워드 라인(WL)이 포함된 메모리 블록(BLK1)을 배드 블록으로 지정해야함을 패스-페일 결과 신호(P／F) 형태로 제어 로직(150)에 제공할 수 있다.
반대로, 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수보다 작다면, 제어 로직(150)은 메모리 셀(MC1~MC8) 또는 복수의 메모리 셀(MC1~MC8)을 포함하는 페이지에 대한 데이터 프로그램 동작이 완료되었는지 검증하고, 데이터 프로그램 동작이 완료될 때까지 프로그램 동작을 반복할 수 있다.
이하, 도 14 및 도 15를 참조하여, 워드 라인에 결함이 존재하지 않는 경우와 존재하지 않는 경우를 비교하여 설명한다.
먼저, 도 14는 워드 라인에 결함이 존재하지 않는 경우의 타이밍도이다.
도 14를 참조하면, 유저 모드 신호(RnBx)가 인에이블된 후, 워드 라인(WL)에 미리 정한 프로그램 전압이 인가될 수 있다.
도시된 것과 같이, 워드 라인(WL)에 프로그램 전압이 인가될 때 마다, 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수보다 작다면, 워드 라인에 결함이 존재하지 않는 것이므로, 지속적으로 프로그램 동작이 수행될 수 있다. 몇몇 실시예에서, 이러한 프로그램 동작은 미리 정한 프로그램 전압(예를 들어, 도시된 것과 같이 그 크기가 점점 증기하는 프로그램 전압)을 메모리 셀 어레이에 인가하는 것을 복수 회 반복함으로써 수행될 수 있다.
메모리 셀 또는 복수의 메모리 셀을 포함하는 페이지에 대한 프로그램 동작이 완료되면, 프로그램 전압 인가가 중단된 후, 유저 모드 신호(RnBx)가 디스에이블됨으로써 프로그램 동작이 완료될 수 있다.
다음, 도 15는 워드 라인에 결함이 존재하는 경우의 타이밍도이다.
도 15를 참조하면, 유저 모드 신호(RnBx)가 인에이블된 후, 워드 라인(WL)에 미리 정한 프로그램 전압이 인가될 수 있다.
워드 라인에 결함이 존재하므로, 제1 시점(T1)에서, 워드 라인(WL)에 프로그램 전압이 인가되는 동안, 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수보다 많은 경우가 발생할 수 있다.
이처럼, 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수가 기준 클럭 신호(REF_CLK)에 포함된 펄스의 개수보다 많은 경우가 발생할 경우, 프로그램 동작이 즉시 중단될 수 있다. 즉, 워드 라인에 프로그램 전압을 인가하는 것을 즉시 중단할 수 있다. 그리고, 유저 모드 신호(RnBx)가 디스에이블됨으로써 프로그램 동작이 중단될 수 있다. 이와 같이 프로그램 동작 수행 중에, 워드 라인 결함이 발견될 경우, 프로그램 전압 인가를 바로 중단해 버림으로써, 불필요한 전력이 소모되는 것을 방지할 수 있다.
도 16은 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 순서도이다. 도 17 및 도 18는 도 16에 도시된 비휘발성 메모리 장치의 동작을 구체적으로 설명하기 위한 도면들이다.
도 16을 참조하면, 메모리 블록에 대한 소거 동작을 수행한다(S300). 이러한 소거 동작은 예를 들어, 앞서 도 10을 참조하여 설명한 소거 동작과 동일할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예가 이에 제한되는 것은 아니며, 앞서 도 10을 참조하여 설명한 소거 동작에서 워드 라인 결함 여부를 판단하는 과정이 생략된 채 단순히 메모리 블록에 대한 소거 동작이 수행될 수도 있다.
다음, 메모리 블록에 대한 소거가 완료되었는지 확인한다(S310).
만약, 확인 결과 메모리 블록에 대한 소거가 완료되지 않았다면(S310-Fail), 해당 메모리 블록을 배드 블록으로 지정한다(S350). 해당 메모리 블록을 배드 블록으로 지정하는 동작은 앞서 구체적으로 설명한 바, 중복된 설명은 생략한다.
반대로, 확인 결과 메모리 블록에 대한 소거가 완료되었다면(S310-Pass), 카운터 리셋을 수행한다(S320). 이러한 카운터 리셋 동작도 앞서 구체적으로 설명한 바, 중복된 설명은 생략한다.
다음, 제1 프로그램 전압(V1)을 워드 라인에 인가하는 동안, 펌핑 클럭 신호에 포함된 펄스의 개수를 카운팅하면서 프로그램 동작을 수행한다(S330).
예를 들어, 도 2 및 도 17을 참조하면, 전압 발생기(110)는 메모리 셀 어레이(160)에 포함된 하부 워드 라인 그룹(G2)에 제공될 제1 프로그램 전압(V1)을 생성할 수 있다. 그리고, 생성된 제1 프로그램 전압(V1)을 워드 라인(WL4)부터 워드 라인(WL1)까지에 순차적으로 제공할 수 있다. 이 때, 하부 워드 라인 그룹(G1)에 포함된 워드 라인(WL8)부터 워드 라인(WL5)까지에는 제1 프로그램 전압(V1)이 제공되지 않을 수 있다.
패스-페일 결정 회로(120)는 워드 라인(WL4)부터 워드 라인(WL1)까지에 순차적으로 제1 프로그램 전압(V1)이 인가되는 동안 펌핑 클럭 신호(CLK_P)에 포함된 펄스의 개수를 카운트할 수 있다.
다음, 도 16을 참조하면, 펌핑 클럭 신호에 포함된 펄스의 개수가 기준 클럭 신호에 포함된 펄스의 개수보다 많은 지 판단한다(S340).
그 결과, 펌핑 클럭 신호에 포함된 펄스의 개수가 기준 클럭 신호에 포함된 펄스의 개수보다 많다면(S340-Y), 하부 워드 라인 그룹(G2)에 포함된 워드 라인(WL1~WL4)에 결함이 존재하는 것이므로, 해당 워드 라인(WL1~WL4)이 포함된 메모리 블록(BLK1)을 배드 블록으로 지정한 후(S350), 프로그램 동작을 종료한다.
반대로, 펌핑 클럭 신호에 포함된 펄스의 개수가 기준 클럭 신호에 포함된 펄스의 개수보다 작다면(S340-N), 하부 워드 라인 그룹(G2)에 포함된 워드 라인(WL1~WL4)에 결함이 존재하지 않는 것이므로, 제2 프로그램 전압(V2)으로 메모리 셀(MC1~MC8) 또는 메모리 셀(MC1~MC8)을 포함하는 페이지를 프로그램 한다(S360).
예를 들어, 도 2 및 도 18을 참조하면, 전압 발생기(110)는 메모리 셀 어레이(160)에 포함된 워드 라인(WL8~WL1)에 제공될 제2 프로그램 전압(V2)을 생성할 수 있다. 여기서, 제2 프로그램 전압(V2)은 호스트로부터 제공받은 데이터를 메모리 셀(MC1~MC8)에 프로그램하기 위한 전압으로, 앞서 설명한 제2 프로그램 전압(V1)보다 클 수 있다. 그리고, 생성된 제2 프로그램 전압(V2)을 워드 라인(WL8)부터 워드 라인(WL1)까지에 순차적으로 제공함으로써, 메모리 셀(MC1~MC8) 또는 메모리 셀(MC1~MC8)을 포함하는 페이지를 프로그램할 수 있다.
정리하면, 본 실시예에 따른 비휘발성 메모리 장치의 동작에서는, 메모리 셀(MC1~MC8) 또는 메모리 셀(MC1~MC8)을 포함하는 페이지에 데이터를 저장하기 위해 제2 프로그램 전압(V2)을 인가하기 전에, 워드 라인(WL1~WL4)의 내구성에 영향을 주지 않는 작은 크기의 제1 프로그램 전압(V1)으로, 하부 워드 라인 그룹(G2)에 결함이 존재하는지 여부를 먼저 확인한다. 이러한 비휘발성 메모리 장치의 동작의 효과에 대해 이하 도 19를 참조하여 설명한다.
도 19는 도 16에 도시된 비휘발성 메모리 장치의 동작의 효과를 설명하기 위한 도면이다.
도 19를 참조하면, 수직형 낸드 플래시 메모리 장치에서는 메모리 블록(BLK)의 형상이 도시된 것과 같이 하부의 폭이 좁고, 상부의 폭이 넓을 수 있다. 이러한 형상에 따라, 하부에 배치된 워드 라인들(WLB) 간의 간격(d2)은 상부에 배치된 워드 라인들(WLU) 간의 간격(d1)보다 작을 수 있다.
이처럼 메모리 블록(BLK) 하부에 배치된 워드 라인들(WLB) 간의 간격(d2)이 좁을 경우, 상대적으로 하부에 배치된 워드 라인들(WLB)에서 브릿지 결함이 더 잘 발생할 수 있다.
한편, 프로그램 데이터의 산포 특성을 좋게 하기 위해, 메모리 블록(BLK) 상부에 배치된 워드 라인들(WLU)로부터 하부에 배치된 워드 라인들(WLB) 순서로 프로그램을 수행하는 방법(Program Sequence)이 이용되고 있다.
이처럼 메모리 블록(BLK) 상부에 배치된 워드 라인들(WLU)로부터 하부에 배치된 워드 라인들(WLB) 순서로 프로그램을 수행할 때, 만약 데이터 프로그램 동작과 워드 라인 결함 검출 동작을 동시에 진행한다면, 상대적으로 하부에 배치된 워드 라인들(WLB)에서 브릿지 결함이 더 잘 발생하므로, 하부에 배치된 워드 라인들(WLB)에 프로그램 전압을 인가하는 과정에서, 하부에 배치된 워드 라인들(WLB)로부터 발생된 브릿지 결함이 상부로 확장되어 이미 프로그램된 상부에 메모리 셀의 데이터가 훼손될 가능성이 높다.
이에 따라, 본 실시예에 따른 비휘발성 메모리 장치의 동작에서는, 메모리 블록(BLK) 상부에 배치된 워드 라인들(WLU)로부터 하부에 배치된 워드 라인들(WLB) 순서로 호스트로부터 제공받은 데이터를 프로그램하기 전에, 미리 결함에 취약한 하부 워드 라인들(WLB)에 대해 브릿지 결함 여부를 확인한다. 그리고 이러한 결함 확인 과정에서 하부 워드 라인들(WLB)의 내구성에 문제가 생기면 안되므로, 데이터를 프로그램하기 위한 전압보다 훨씬 작은 프로그램 전압을 이용하여 하부 워드 라인들(WLB)에 대해 브릿지 결함 여부를 확인한다.
이와 같이 프로그램이 수행될 경우, 메모리 셀에 저장된 데이터의 저장 신뢰성이 향상될 수 있으며, 결함이 검출되면 바로 프로그램 동작을 중단하므로, 비휘발성 메모리 장치의 동작 성능도 향상될 수 있다
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 비휘발성 메모리 장치
110: 전압 생성기
120: 패스-페일 결정 회로
130: 어드레스 디코더
140: 입출력 회로
150: 컨트롤 로직
160: 메모리 셀 어레이
300: 워드 라인 결함 검출회로

Claims (10)

  1. 기판 상에 배치된 제1 메모리 셀과, 상기 제1 메모리 셀에 접속된 제1 워드 라인과, 상기 제1 메모리 셀 상부에 배치된 제2 메모리 셀과, 상기 제1 워드 라인 상부에 배치되고 제2 메모리 셀에 접속된 제2 워드 라인을 포함하는 메모리 셀 어레이로서, 상기 제2 워드 라인에 제1 전압이 인가되어 상기 제2 메모리 셀이 프로그램된 후, 상기 제1 워드 라인에 상기 제1 전압이 인가되어 상기 제1 메모리 셀이 프로그램되는 메모리 셀 어레이; 및
    상기 제1 및 제2 워드 라인 중 상기 제1 워드 라인에, 상기 제1 전압과 다른 제2 전압을 인가하는 동안 펌핑 클럭 신호를 모니터링하여 상기 제1 워드 라인의 결함을 검출하는 워드 라인 결함 검출회로를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 제2 워드 라인에는 상기 제2 전압이 인가되지 않는 메모리 장치.
  3. 제 1항에 있어서,
    상기 제2 전압은 상기 제1 전압보다 작은 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 워드 라인은 제3 및 제4 워드 라인을 포함하고,
    상기 제2 워드 라인은 제5 및 제6 워드 라인을 포함하고,
    상기 제3 워드 라인과 상기 제4 워드 라인 사이의 제1 간격은 상기 제5 워드 라인과 상기 제6 워드 라인 사이의 제2 간격과 다른 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 간격은 상기 제2 간격보다 작은 메모리 장치.
  6. 제 1항에 있어서,
    상기 워드 라인 결함 검출회로는,
    시스템 클럭 신호로부터 상기 펌핑 클럭 신호를 생성하는 클럭 생성기와,
    전원 전압과 상기 펌핑 클럭 신호를 이용하여 펌핑 전압 신호를 출력하는 차지 펌프와,
    상기 펌핑 클럭 신호를 제공받고, 이를 기준 클럭 신호와 비교하여 상기 제1 워드 라인이 포함된 메모리 블록의 불량 여부를 결정하는 패스-페일 결정 회로를 포함하는 메모리 장치.
  7. 기판 상에 배치된 제1 메모리 셀과, 상기 제1 메모리 셀에 접속된 제1 워드 라인과, 상기 제1 메모리 셀 상부에 배치된 제2 메모리 셀과, 상기 제1 워드 라인 상부에 배치되고 제2 메모리 셀에 접속된 제2 워드 라인을 포함하는 메모리 셀 어레이를 제공하고,
    상기 제1 및 제2 워드 라인 중 상기 제1 워드 라인에, 제1 전압을 인가하는 동안 펌핑 클럭 신호를 모니터링하여 상기 제1 워드 라인의 결함을 검출하고,
    상기 제2 워드 라인에 상기 제1 전압과 다른 제2 전압을 인가하여 상기 제2 메모리 셀을 프로그램하고,
    상기 제2 메모리 셀을 프로그램 한 후, 상기 제1 워드 라인에 상기 제2 전압을 인가하여 상기 제1 메모리 셀을 프로그램하는 것을 포함하는 메모리 장치의 구동 방법.
  8. 제 7항에 있어서,
    상기 제1 워드 라인의 결함을 검출하기 전, 상기 제1 및 제2 메모리 셀이 포함된 메모리 블록을 소거(erase)하는 것을 더 포함하되,
    상기 메모리 블록에 대한 소거가 실패하면 상기 메모리 블록을 배드 블록(bad block)으로 지정한 후, 상기 제1 워드 라인의 결함을 검출하는 동작을 수행하지 않고, 상기 메모리 블록에 대한 소거가 성공하면 상기 제1 워드 라인의 결함을 검출하는 동작을 수행하는 메모리 장치의 구동 방법.
  9. 제 7항에 있어서,
    상기 제1 및 제2 메모리 셀이 포함된 메모리 블록을 소거(erase)하는 것을 더 포함하되,
    상기 메모리 블록을 소거하는 것은,
    상기 메모리 블록에 제1 소거 전압을 인가하면서 상기 제2 워드 라인에 상기 제1 소거 전압보다 작은 제2 소거 전압을 인가하는 동안, 상기 펌핑 클럭 신호를 모니터링하여 상기 제2 워드 라인의 결함을 검출하는 것을 포함하는 메모리 장치의 구동 방법.
  10. 메모리 셀과, 상기 메모리 셀에 접속된 워드 라인을 포함하는 메모리 블록;
    시스템 클럭 신호를 제공받아 펌핑 클럭 신호와 제1 소거 전압 및 상기 제1 소거 전압보다 작은 제2 소거 전압을 생성하는 전압 생성기; 및
    상기 메모리 블록에 상기 제1 소거 전압이 인가되면서 상기 워드 라인에 상기 제2 소거 전압이 인가되는 동안, 상기 펌핑 클럭 신호를 기준 클럭 신호와 비교하여 상기 워드 라인의 결함을 검출하는 패스-페일 결정 회로를 포함하는 메모리 장치.
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