JP2022514153A - 三次元メモリデバイス及びそれを形成するための方法 - Google Patents

三次元メモリデバイス及びそれを形成するための方法 Download PDF

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Abstract

誘電体エッチング停止層を備えた３Ｄメモリデバイス、及びそれを形成するための方法を開示している。一例では、３Ｄメモリデバイスは、基板と、この基板上に配置されている誘電体エッチング停止層と、この誘電体エッチング停止層上に配置され、交互配置されている複数の導電体層及び誘電体層を含むメモリスタックと、それぞれがこのメモリスタックを貫通して垂直方向に延在し、かつ自身の下部に選択的エピタキシャル成長（ＳＥＧ）プラグを含む、複数のメモリストリングであって、このＳＥＧプラグは基板上に配置される、複数のメモリストリングと、を備える。

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイス及びその形成方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び形成プロセスを改良することにより、より小さいサイズに縮小されている。しかしながら、メモリセルのフィーチャサイズが下限に近づくにつれ、平面処理及び形成技術の難易度が高くなり、またコストがかかるようになる。結果として、平面メモリセルのメモリ密度は上限に近づくことになる。
３Ｄメモリ構造により、平面型メモリセルの密度制限に対処することができる。この３Ｄメモリ構造は、メモリアレイと、メモリアレイとの間で信号を制御する周辺デバイスと、を含む。
半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた３Ｄメモリデバイス、及びそれを形成するための方法の実施形態を、本明細書に開示している。
一例では、３Ｄメモリデバイスを形成するための方法が開示されている。本方法は、誘電体エッチング停止層を形成することを含む。この誘電体エッチング停止層は基板上に配置される。本方法は、この誘電体エッチング停止層上に誘電体スタックを形成することをさらに含む。この誘電体スタックは、複数の交互配置されている誘電体層及び犠牲層を含む。本方法は、誘電体スタックを貫通して垂直方向に延在する開口部を形成することと、本誘電体エッチング停止層を貫通するようにこの開口部を延長することと、をさらに含む。さらに、本方法は、開口部の下部に選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ：ＳＥＧ）プラグを形成することを含む。このＳＥＧプラグは基板上に配置される。さらに、本方法は、開口部内のＳＥＧプラグの上側に接触するチャネル構造を形成することを含む。本方法は、誘電体スタック内の犠牲層を導電体層に置き換えることにより、複数の交互配置されている誘電体層及び導電体層を含むメモリスタックを形成することをさらに含む。
別の例では、半導体構造を形成するための方法が開示されている。本方法は、誘電体エッチング停止層を形成することを含む。この誘電体エッチング停止層は基板上に配置される。本方法は、この誘電体エッチング停止層上に、複数の交互配置されている誘電体層及び犠牲層を形成することをさらに含む。本方法は、これらの交互配置されている誘電体層及び犠牲層を貫通して垂直方向に延在する開口部を形成することと、本誘電体エッチング停止層を貫通するようにこの開口部を延長することと、をさらに含む。さらに、本方法は、開口部の下部にＳＥＧプラグを形成することを含む。このＳＥＧプラグは基板上に配置される。
さらに別の例では、３Ｄメモリデバイスが開示されている。本メモリデバイスは、基板と、この基板上に配置されている誘電体エッチング停止層と、を備える。本メモリデバイスは、この誘電体エッチング停止層上に配置されているメモリスタックをさらに備える。このメモリスタックは、複数の交互配置されている導電体層及び誘電体層を含む。本メモリデバイスは、それぞれがこのメモリスタックを貫通して垂直方向に延在し、かつ自身の下部にＳＥＧプラグを含む、複数のメモリストリングをさらに備える。このＳＥＧプラグは基板上に配置される。
本明細書に取り入れられて本明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造及び使用を有効にする役割をさらに果たしている。
半導体プラグ内に欠陥を有する、典型的な３Ｄメモリデバイスの断面を示す。 ３Ｄメモリデバイスの半導体プラグにおける典型的な欠陥を示す画像である。 本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた、典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた３Ｄメモリデバイスを形成するための、典型的な方法のフローチャートである。 本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた半導体構造を形成するための、典型的な方法のフローチャートである。
本開示の実施形態を、添付の図面を参照しながら説明する。
特定の構成及び配置について述べているが、例示のみを目的としてこれを行っていることを理解すべきである。当業者であれば、本開示の趣旨及び範囲から逸脱することなく、他の構成及び配置が使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。
なお、本明細書において「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「典型的な一実施形態」、「いくつかの実施形態」などへ言及する場合、記載している実施形態が特定の特徴、構造、又は特性を含み得ることを示しているが、全ての実施形態がその特定の特徴、構造、又は特性を必ずしも含み得るとは限らない。また、そのような語句は必ずしも同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、又は特性を一実施形態に関連して記載している場合、これらを明示的に記載しているかどうかにかかわらず、そのような特徴、構造、又は特性が他の実施形態との関連においても有効であることは、当業者に知られていると考えられる。
通常、用語法はその文脈での使用状況から少なくとも部分的に理解され得る。たとえば、本明細書で「１つ又は複数の（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語を使用する場合、文脈に少なくとも部分的に依存して、これを使用して任意の特徴、構造、若しくは特性を単数の意味で表してもよいし、これを使用してこうした特徴、構造又は特性の組み合わせを複数の意味で表してもよい。同様に「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語を、ここでも文脈に少なくとも部分的に依存して、単数形の用法を表していると理解してもよいし、複数形の用法を表していると理解してもよい。また、「ｂａｓｅｄ ｏｎ（に基づいて／を基に）」という用語は、排他的な一連の要因を表すことを必ずしも意図していないと理解され、その代わりに、ここでも文脈に少なくとも部分的に依存して、必ずしも明示的に記載されていない別の要因が存在できるようにしている可能性がある。
本開示における「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、及び「上方（ｏｖｅｒ）」の意味について、「上（ｏｎ）」が何かの「上に直接ある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を伴って何かの「上にある」という意味を含み、また「上側（ａｂｏｖｅ）」又は「上方（ｏｖｅｒ）」が何かの「上側にある」若しくは「上方にある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を何ら伴わずに何かの「上側にある」又は「上方にある」（すなわち、何かの上に直接ある）という意味をも含み得るように、最も広義の意味で解釈すべきであることは容易に理解されるべきである。
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、及び「上部（ｕｐｐｅｒ）」などの空間的な相対語を、図面に示しているある要素又は特徴と別の要素（複数可）又は特徴（複数可）との関係を表す際、説明を簡単にするために本明細書で用いてもよい。これらの空間的な相対語は、図面に示している向きに加えて、使用中又は動作中のデバイスの種々の向きをも包含することが意図されている。本装置を他の方向に向けてもよく（９０度又は他の方位に回転させて）、また本明細書で使用している空間的な相対記述子を、それに応じて同様に解釈してもよい。
本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に付加される材料を指す。この基板自体をパターン化することができる。基板の上部に付加される材料をパターン化することも、パターン化しないままにすることもできる。また基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの多様な半導体材料を含み得る。あるいは、この基板をガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することもできる。
本明細書で使用する場合、「層」という用語はある厚さを有する領域を含む材料部分を指す。層は、下にあるか若しくは上にある構造の全体にわたって延在し得、又はその範囲が、下にあるか若しくは上にある構造の範囲よりも狭くなる可能性がある。また層を、その厚さが連続構造の厚さよりも薄い、均一又は不均一な連続構造の領域とすることができる。たとえば、この連続構造の上面と底面との間、又は上面及び底面にある任意の一対の水平面間に層を配置することができる。層は水平方向に、垂直方向に、かつ／又はテーパ面に沿って延在し得る。基板は層であり得、その中に１つ又は複数の層を含み得、かつ／又はその上、その上側、及び／若しくはその下側に１つ又は複数の層を有し得る。１つの層は複数の層を含み得る。たとえば、相互接続層は１つ又は複数の導電体層及びコンタクト層（その中に互接続線、及び／又はヴィアコンタクトが形成される）と、１つ又は複数の誘電体層と、を含み得る。
本明細書で使用する場合、「名目の／名目上」という用語は、製品又はプロセス設計段階で設定される構成要素若しくはプロセス工程の特性又はパラメータにおいて、希望値を上回り、かつ／又は下回る範囲の値も含めて希望値又は目標値を指すものである。値に幅があるのは、製造プロセス又は製造公差にわずかな変動が生じることに起因している可能性がある。本明細書で使用する場合、「約」という用語は、当該半導体デバイスと関連している特定のテクノロジーノードに基づいて変動する可能性のある、所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば値の１０～３０％以内で変動する所与の量の値を示し得る（たとえば、その値の±１０％、±２０％、又は±３０％）。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタのストリング（ＮＡＮＤメモリストリングなど、本明細書では「メモリストリング」と呼んでいる）が横向きの基板上に垂直方向に配置されている半導体デバイスを指す。本明細書で使用する場合、「垂直方向の／垂直方向に」という用語は、基板の側面に対して名目上垂直であることを意味する。
３Ｄ ＮＡＮＤメモリデバイスなどの一部の３Ｄメモリデバイスでは、半導体プラグは通常、ＮＡＮＤメモリストリングの一端に形成される。半導体プラグは、これを取り囲むように形成されているゲート導電体層と組み合わされると、トランジスタのチャネルとして機能する。半導体プラグは、選択的エピタキシャル成長（ＳＥＧ）プロセスによって形成され得、このプロセスでは半導体プラグは、通常基板上に酸化シリコンの層を蒸着することによって作製される絶縁層の開口部を介して、基板からエピタキシャル成長する。ＳＥＧプロセスによって形成されている半導体プラグは、ＳＥＧプラグとも呼ばれている。場合によっては、蒸着酸化シリコンの密度が十分に高くなく、結果的に窒素の溶出が生じる可能性があり（たとえば、従前に酸化シリコンが導入されているか、かつ／又は基板に近接した窒化シリコン層若しくは酸窒化シリコン層から導入されている）、これは、ＳＥＧプロセスにおける高温環境が原因となっている。窒素が蓄積して基板の表面に付着することで、成長の均一性に影響が生じ、半導体プラグに欠陥が発生する恐れがある。欠陥のある半導体プラグは、トランジスタのターンオン電圧がシフトしたり、３Ｄメモリセルのブロック全体を崩壊させ、破壊したりする恐れがある。欠陥のある半導体プラグによる悪影響で、３Ｄメモリデバイスの歩留まりや信頼性の低下が生じる可能性がある。
また、絶縁層内の蒸着酸化シリコンが、エッチング、すなわち半導体プラグを成長させるための開口部の形成に用いられるプロセスに耐えることができない場合がある。その結果、蒸着酸化シリコンの少なくとも一部が貫通するにようエッチングされ、これにより、下にある基板がエッチング用組成物に暴露され、基板に損傷が生じる恐れがある。そのような損傷した基板からその後シリコンが成長した場合、半導体プラグの底部が基板内へと延在する結果を招くことになりかねず、このことが望ましくない場合もある。
本開示による様々な実施形態は、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた、３Ｄメモリデバイスの形成方法を提供する。誘電体エッチング停止層は、高誘電率（ｈｉｇｈ‐ｋ）材料又は自然酸化物から作製されてもよい。本誘電体エッチング停止層は、高エネルギーイオンが基板の表面に損傷を与えるのを防止することができ、これにより、本形成プロセスの最後に、その均一な横方向寸法が維持されるようにすることができる。さらに、本誘電体エッチング停止層は、窒素が基板の表面に蓄積かつ／又は付着するのを防止し、半導体プラグに欠陥が形成されるのを低減又は防止さえすることができる。したがって、既存の形成フローによって生じていた上記の欠点を克服することができ、３Ｄメモリデバイスの歩留まりや信頼性を向上させることができる。
本誘電体エッチング停止層を利用して半導体プラグの欠陥を低減する１つのステップとしては、通常は酸化シリコンで作製されている最下部の誘電体層（すなわち、基板に最も近接した誘電体層）に、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、若しくはそれらの任意の組み合わせなどの自然酸化物又はｈｉｇｈ‐ｋ誘電体材料を付加するか、あるいは当該誘電体層をこれらと置き換えることが挙げられる。いくつかの実施形態では、本誘電体エッチング停止層はまず基板上に形成され（たとえば、ｈｉｇｈ‐ｋ誘電体層を蒸着するか、又は基板の一部を酸化させて自然酸化膜を形成することにより）、続いて、交互配置されている犠牲層及び誘電体層を有する誘電体スタックが形成される。次に、この誘電体スタックを貫通して垂直方向に延在する開口部が、たとえばエッチングによって形成される。いくつかの実施形態では、このエッチングは本誘電体エッチング停止層で停止してもよく、これにより、本エッチングプロセスで使用される組成物に対し、下にあるシリコンが暴露されるのが防止される。次に、開口部は、たとえば穿孔によって、本誘電体エッチング停止層を貫通するようにさらに延長される。その後、ＳＥＧプロセスによって半導体プラグが成長を開始することができる。半導体プラグが、基板内へと延在する代わりに、基板上に配置されてもよい。
図１Ａは、欠陥のある半導体プラグ１１６を有する、典型的な３Ｄメモリデバイス１００の断面を示す。たとえば、半導体プラグ１１６は、ＳＥＧプロセス中に窒素が蓄積かつ／又は付着した結果として、ボイドなどの欠陥１１８を含み得る。半導体プラグ１１６は、欠陥１１８によって生じた不均一な成長に起因する、上面における欠陥１１９（たとえば、凹凸面）をさらに含み得る。なお、３Ｄメモリデバイス１００内の構成要素の空間的相関関係をさらに示すために、図１にはｘ軸及びｙ軸が含まれている。３Ｄメモリデバイス１００の基板１０２は、ｘ方向（すなわち、横方向）に横方向に延在する２つの側面（たとえば、上面及び底面）を含む。本明細書で使用する場合、１つの構成要素（たとえば、層又はデバイス）が、半導体デバイス（たとえば、３Ｄメモリデバイス１００）の別の構成要素（たとえば、層又はデバイス）の「上」、「上側」、又は「下側」にあるかどうかは、基板がｙ方向に半導体デバイスの最下平面内に位置決めされたときに、半導体デバイスの基板（たとえば、基板１０２）に対してｙ方向（すなわち、垂直方向）に判定される。空間的相関関係を説明するための同一の概念が、本開示全体にわたって適用されている。
３Ｄメモリデバイス１００は、基板１０２の上側に垂直方向に延在するＮＡＮＤメモリストリング１０４のアレイの形態でメモリセルが設けられる、ＮＡＮＤフラッシュメモリデバイスである。いくつかの実施形態では、３Ｄメモリデバイス１００は、それぞれが導電体層１０６及び誘電体層１０８を含む複数の対（本明細書では「導電体層／誘電体層対」と呼んでいる）を貫通して延在しているＮＡＮＤメモリストリング１０４を含む。積層されている導電体層／誘電体層対を、本明細書では「メモリスタック」１１０とも呼んでいる。いくつかの実施形態では、ＮＡＮＤメモリストリング１０４はそれぞれ、メモリスタック１１０を貫通して垂直方向に延在するチャネル構造１１２を含む。いくつかの実施形態によれば、ＮＡＮＤメモリストリング１０４は、ｙ方向の各端部においてそれぞれ、チャネルプラグ１１４及び半導体プラグ１１６をさらに含む。
図１に示すように、基板１０２とメモリスタック１１０との間に絶縁層１３０が配置されている。絶縁層１３０は通常、比較的低密度であると考えられる酸化シリコンを蒸着することによって形成される。ＳＥＧプロセス中に、その高温環境が原因となって窒素が溶出し、これが基板１０２の表面に付着して、欠陥を引き起こす可能性がある。図１に示すように、ＮＡＮＤメモリストリング１０４の下端にある半導体プラグ１１６は、ＳＥＧプロセス中の、基板１０２の表面に対する窒素付着に起因した欠陥（たとえば、１１８及び１１９）を有し、このために、その電気的性能に悪影響を及ぼすばかりか、チャネル構造１１２への電気的接触さえ失う恐れがある。また、図１Ａに示すように、半導体プラグ１１６は基板１０２内へと延在しており、これは、エッチング用組成物が基板１０２に到達するのを絶縁層１３０が阻止できなかったために、本エッチングプロセス中に基板１０２が被る損傷の結果として生じたものである。
図１Ｂは、窒素付着によって引き起こされ、次いで凹凸状の上面１２４を発生させる欠陥１２２を有する、半導体プラグ１２０の下部の典型的な断面プロファイルを示す画像である。図１Ｂに示すように、半導体プラグ１２０は絶縁層１２６を越えて、基板１２８内へと延在している。
これとは異なり、基板の表面に近接した誘電体エッチング停止層を備える３Ｄメモリデバイスは、半導体プラグにおける欠陥形成を低減又は防止さえすることができ、したがって、図１Ａ及び図１Ｂを参照して上述したものと同じ課題を共有していない。図２は、本開示のいくつかの実施形態による、誘電体エッチング停止層２３０を備えた、典型的な３Ｄメモリデバイス２００の断面を示す。３Ｄメモリデバイス２００は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、又はその他の適切な材料を含み得る基板２０２を備え得る。いくつかの実施形態では、基板２０２は、研削、湿式エッチング若しくは乾式エッチング、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、又はそれらの任意の組み合わせによって薄肉化されている薄肉基板（たとえば、半導体層）である。
３Ｄメモリデバイス２００を、モノリシック３Ｄメモリデバイスの一部とすることができる。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（たとえば、周辺デバイスやメモリアレイデバイス）が単一の基板上に形成されていることを意味する。モノリシック３Ｄメモリデバイスの場合、周辺デバイス処理及びメモリアレイデバイス処理の畳み込みにより、その形成には別途制限が生じることになる。たとえば、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）の形成は、同じ基板上に形成されているか、又は形成される予定の周辺デバイスと関連する熱履歴によって制約を受けるものである。
あるいは、３Ｄメモリデバイス２００を、非モノリシック３Ｄメモリデバイスの一部とすることができ、この場合、構成要素（たとえば、周辺デバイスやメモリアレイデバイス）は異なる基板上に別々に形成され、次いで、たとえば対向して接合され得る。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板２０２）は、接合済みの非モノリシック３Ｄメモリデバイスの基板として残存し、また、周辺デバイス（たとえば、ページバッファ、デコーダ、及びラッチなど、３Ｄメモリデバイス２００の動作を容易にするために使用される任意の適切なデジタル回路、アナログ回路、及び／又は混合信号周辺回路を含むが、図示せず）は、ハイブリッド接合を行うために、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）に向かって反転して下向きになる。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板２０２）が、ハイブリッド接合を行うために、周辺デバイス（図示せず）に向かって反転して下向きになり、その結果、接合済みの非モノリシック３Ｄメモリデバイスにおいて、メモリアレイデバイスが周辺デバイスよりも上側になるようにしていることが理解される。このメモリアレイデバイス基板（たとえば、基板２０２）を薄肉基板（接合済みの非モノリシック３Ｄメモリデバイスの基板ではない）とすることができ、また、この薄肉化されているメモリアレイデバイス基板の裏側に、非モノリシック３Ｄメモリデバイスのバックエンドオブライン（ｂａｃｋ‐ｅｎｄ‐ｏｆ‐ｌｉｎｅ：ＢＥＯＬ）相互接続体が形成され得る。
いくつかの実施形態では、３Ｄメモリデバイス２００は、基板２０２の上側に垂直方向に延在するＮＡＮＤメモリストリング２０４のアレイの形態でメモリセルが設けられる、ＮＡＮＤフラッシュメモリデバイスである。このメモリアレイデバイスは、それぞれが導電体層２０７及び誘電体層２０８を含む複数の対（本明細書では「導電体層／誘電体層対」と呼んでいる）を貫通して延在しているＮＡＮＤメモリストリング２０４を含み得る。積層されている導電体層／誘電体層対を、本明細書では「メモリスタック」２０６とも呼んでいる。メモリスタック２０６内の導電体層／誘電体層対の数（たとえば、３２、６４、９６、又は１２８）により、３Ｄメモリデバイス２００内のメモリセルの数が決まる。メモリスタック２０６内の導電体層２０７と誘電体層２０８とは、垂直方向に交互に並び得る。すなわち、メモリスタック２０６の上部及び底部にあるものを除いて、導電体層２０７にはそれぞれ、両側で２つの誘電体層２０８が隣接し得、また誘電体層２０８にはそれぞれ、両側で２つの導電体層２０７が隣接し得る。導電体層２０７はそれぞれ、同じ厚さを有し得るか、又は異なる厚さを有し得る。同様に、誘電体層２０８はそれぞれ、同じ厚さを有し得るか、又は異なる厚さを有し得る。導電体層２０７は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。誘電体層２０８は、酸化シリコン、窒化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含むが、これらに限定されない誘電体材料を含み得る。
図２に示すように、ＮＡＮＤメモリストリング２０４はそれぞれ、メモリスタック２０６を貫通して垂直方向に延在するチャネル構造２１０を含み得る。チャネル構造２１０は、半導体材料（複数可）（たとえば、半導体チャネル２１２として）及び誘電体材料（複数可）（たとえば、メモリ膜２１４として）で充填されているチャネルホールを含み得る。いくつかの実施形態では、半導体チャネル２１２は、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜２１４は、トンネル層２４２、蓄積層２４４（「電荷トラップ／蓄積層」としても知られる）、及びブロッキング層２４６を含む複合層である。チャネル構造２１０の残りの空間は、酸化シリコンなどの誘電体材料を含む充填層２３６で部分的に、又は完全に充填され得る。チャネル構造２１０は、円筒形状（たとえば、柱形状）を有し得る。いくつかの実施形態によれば、充填層２３６、半導体チャネル２１２、トンネル層２４２、蓄積層２４４、及びブロッキング層２４６は、柱の中心から外面に向かって半径方向に、この順序で配置されている。トンネル層２４２は、酸化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含み得る。蓄積層２４４は、窒化シリコン、酸窒化シリコン、シリコン、又はそれらの任意の組み合わせを含み得る。ブロッキング層２４６は、酸化シリコン、酸窒化シリコン、ｈｉｇｈ‐ｋ誘電体、又はそれらの任意の組み合わせを含み得る。一例では、メモリ膜２１４は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を含み得る。
いくつかの実施形態では、ＮＡＮＤメモリストリング２０４とメモリスタック２０６とは、集合的にＮＡＮＤメモリセルスタック２０５を形成している。メモリスタック２０６内の導電体層２０７（それぞれがワード線の一部である）は、ＮＡＮＤメモリセルスタック２０５内のメモリセルのゲート導電体として機能し得る。導電体層２０７は複数のＮＡＮＤメモリセルスタック２０５における複数の制御ゲートを含み得、かつメモリスタック２０６の端縁で終端するワード線として、横方向に延在し得る（たとえば、メモリスタック２０６の階段構造において）。いくつかの実施形態では、ＮＡＮＤメモリセルスタック２０５は、導電体層２０７とメモリ膜２１４との間に横方向に配置されている、ゲート誘電体層２１６をさらに含む。ゲート誘電体層２１６は、各メモリセルのゲート容量を増加させるだけでなく、１つのゲートからこれの隣接ゲートへのリーク電流を抑制することができ、これはゲート誘電体層２１６が、制御ゲート全体をカバーしていることによるものである。ゲート誘電体層２１６は、窒化シリコン、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５などのｈｉｇｈ‐ｋ誘電体、又はそれらの任意の組み合わせを含むが、これらに限定されない材料を含み得る。いくつかの実施形態では、ＮＡＮＤメモリセルスタック２０５は、タングステンから作製されている導電体層２０７（メモリセルトランジスタのゲート導電体として）、チタン／窒化チタン（Ｔｉ／ＴｉＮ）又はタンタル／窒化タンタル（Ｔａ／ＴａＮ）を含む接着層（図示せず）、ｈｉｇｈ‐ｋ誘電体材料から作製されているゲート誘電体層２１６、及びチャネル構造２１０を備える。
いくつかの実施形態では、ＮＡＮＤメモリストリング２０４は、垂直方向の各端部においてそれぞれ、半導体プラグ２２０と、チャネルプラグ２２２と、を含む。半導体プラグ２２０及びチャネルプラグ２２２のそれぞれは、チャネル構造２１０の各端部と接触し得る。半導体プラグ２２０は、ＮＡＮＤメモリストリング２０４の下端（底部）にあり、半導体コンタクト２５０を介してチャネル構造２１０と接触し得る（たとえば、チャネル構造２１０の下端で）。半導体プラグ２２０は、基板２０２の上面で基板２０２とさらに接触し得る。本明細書で使用する場合において、基板２０２が３Ｄメモリデバイス２００の最下平面に位置しているときは、構成要素（たとえば、ＮＡＮＤメモリストリング２０４）の「上端」は、基板２０２からｙ方向にさらに離隔している端部であり、またその構成要素（たとえば、ＮＡＮＤメモリストリング２０４）の「下端」は、基板２０２に対してｙ方向により接近している端部である。半導体プラグ２２０は、基板２０２からエピタキシャル成長した、シリコンなどの半導体材料を含み得る。いくつかの実施形態では、半導体プラグ２２０が、基板２０２の一部である単結晶シリコンを含むことが理解される。すなわち、半導体プラグ２２０は、材料が基板２０２の材料と同じである、エピタキシャル成長した半導体層を含み得る。この場合、半導体プラグ２２０をＳＥＧプラグと呼ぶこともできる。半導体プラグ２２０は、ＮＡＮＤメモリストリング２０４のソース選択ゲートによって制御されるチャネルとして機能し得る。
チャネルプラグ２２２はＮＡＮＤメモリストリング２０４の上端にあり、チャネル構造２１０と接触し得る（たとえば、チャネル構造２１０の上端で）。チャネルプラグ２２２は、半導体材料（たとえば、ポリシリコン）又は導電性材料（たとえば、金属）を含み得る。いくつかの実施形態では、チャネルプラグ２２２は、接着層としてのＴｉ／ＴｉＮ又はＴａ／ＴａＮと、導電体層としてのタングステンとで充填されている開口部を含む。３Ｄメモリデバイス２００の形成中にチャネル構造２１０の上端を覆うことにより、チャネルプラグ２２２は、チャネル構造２１０に充填されている酸化シリコン及び窒化シリコンなどの誘電体のエッチングを防止するためのエッチング停止層として機能し得る。いくつかの実施形態では、チャネルプラグ２２２は、ＮＡＮＤメモリストリング２０４のドレインとしても機能している。
図２に示すように、３Ｄメモリデバイス２００はスリット構造２２４をさらに備える。スリット構造２２４はそれぞれ、メモリスタック２０６を貫通して垂直方向に延在し得る。スリット構造２２４は、メモリスタック２０６を複数のブロックに分割するように、横方向にも延在し得る。スリット構造２２４は、化学前駆体が導電体層２０７を形成する際に通過させる開口部（スリット）を含み得る。スリット構造２２４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料でスリットを充填することによって形成される、スリットコンタクト（図示せず）を含み得る。図２は、３Ｄメモリデバイス２００がスリット構造２２４を備えることを示しているが、本明細書に開示しているデバイス、方法、及びシステムは、そのようなスリット構造を含まないメモリデバイスにも適用可能である。
絶縁層１３０が蒸着酸化シリコンから作製されている図１Ａとは異なり、図２に示すように、基板２０２上に誘電体エッチング停止層２３０が形成され、これによって窒素関連欠陥が形成されるのを低減又は防止さえし、かつ、半導体プラグ２２０を基板２０２内へと延在させるのではなく、基板２０２の上面に配置できるようにしている。その結果、半導体プラグ２２０は、本明細書に開示している新規な形成方法によって得られる、実質的に欠陥のない組成を有する。半導体プラグ２２０の上面の横方向寸法と下面の横方向寸法とを、水平方向（ｘ方向）に沿って実質的に同じとすることができる。いくつかの実施形態では、水平方向（ｘ方向）に沿った半導体プラグ２２０の横方向寸法は、半導体チャネル２１２の幅全体にわたって実質的に同じである。すなわち、半導体プラグ２２０の上面と下面とを、実質的に均一とすることができる。
いくつかの実施形態では、誘電体エッチング停止層２３０の厚さは２０ｎｍ以下、たとえば２０ｎｍ以下である。いくつかの実施形態では、誘電体エッチング停止層２３０の厚さは約１ｎｍ～約２０ｎｍ、たとえば１ｎｍ～２０ｎｍ（たとえば、１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、５ｎｍ、５．５ｎｍ、６ｎｍ、６．５ｎｍ、７ｎｍ、７．５ｎｍ、８ｎｍ、８．５ｎｍ、９ｎｍ、９．５ｎｍ、１０ｎｍ、１０．５ｎｍ、１１ｎｍ、１１．５ｎｍ、１２ｎｍ、１２．５ｎｍ、１３ｎｍ、１３．５ｎｍ、１４ｎｍ、１４．５ｎｍ、１５ｎｍ、１５．５ｎｍ、１６ｎｍ、１６．５ｎｍ、１７ｎｍ、１７．５ｎｍ、１８ｎｍ、１８．５ｎｍ、１９ｎｍ、１９．５ｎｍ、２０ｎｍ、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって規定される任意の範囲内にあるもの）である。誘電体エッチング停止層２３０の厚さを、下部の基板２０２へのエッチングを防止するのに十分な範囲内の厚さとすることができるが、その一方で、トランジスタチャネルとしての半導体プラグ２２０の電気的特性及び性能に影響を及ぼすほど厚過ぎることのない範囲内の厚さとすることができる。
いくつかの実施形態では、誘電体エッチング停止層２３０は、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＴｉＯ２、又はそれらの任意の組み合わせを含むが、これらに限定されない任意の適切なｈｉｇｈ‐ｋ誘電体材料を含む、ｈｉｇｈ‐ｋ誘電体層である。いくつかの実施形態では、ｈｉｇｈ‐ｋ誘電体材料は、窒化シリコンの誘電率（すなわち、ｋ値）よりも高い誘電率を有する（ｋ＞７）、任意の誘電体を含む。いくつかの実施形態では、ｈｉｇｈ‐ｋ誘電体材料は、酸化シリコンの誘電率（すなわち、ｋ値）よりも高い誘電率を有する（ｋ＞３．９）、任意の誘電体を含む。
いくつかの実施形態では、誘電体エッチング停止層２３０は、基板２０２の一部を酸化させることによって形成されている自然酸化膜である。この自然酸化膜は、酸化シリコン、酸窒化シリコン、又はそれらの組み合わせを含み得る。以下に詳述しているように、本自然酸化膜は、熱酸化又は湿式化学酸化（たとえば、オゾンを含有する化学物質を使用する）などの任意の適切な方法で形成され得る。薄膜蒸着プロセスを用いて、基板１０２の表面に酸化シリコンを蒸着することで形成される絶縁層１３０と比較すると、本自然酸化膜は、基板２０２それ自体の酸化物である。自然酸化膜が熱酸化によって形成されるいくつかの実施形態では、蒸着酸化膜のものよりも界面がより清浄になる（たとえば、界面のダングリングボンドが少なくなる）ため、蒸着酸化膜よりも本自然酸化膜の品質が高くなる（たとえば、高密度であり、かつ／又は高絶縁耐力である）。
図３Ａ～図３Ｇは、本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。図４は、本開示のいくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えた３Ｄメモリデバイスを形成するための、典型的な方法４００のフローチャートである。図３～図４に示す３Ｄメモリデバイスの例には、図２に示す３Ｄメモリデバイス２００が含まれる。図３～図４については併せて説明する。方法４００に示す工程は網羅的なものではなく、他の工程も、図示している工程のいずれかの前、後、又は合間に同様に実行され得ることが理解される。さらに、一部の工程は同時に、又は図３～図４に示すものとは異なる順序で実行されてもよい。
図４を参照すると、方法４００は工程４０２から開始され、ここで、基板上に誘電体エッチング停止層が形成される。この基板をシリコン基板とすることができる。本誘電体エッチング停止層の厚さは約１ｎｍ～約２０ｎｍ、たとえば１ｎｍ～２０ｎｍ（たとえば、１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、５ｎｍ、５．５ｎｍ、６ｎｍ、６．５ｎｍ、７ｎｍ、７．５ｎｍ、８ｎｍ、８．５ｎｍ、９ｎｍ、９．５ｎｍ、１０ｎｍ、１０．５ｎｍ、１１ｎｍ、１１．５ｎｍ、１２ｎｍ、１２．５ｎｍ、１３ｎｍ、１３．５ｎｍ、１４ｎｍ、１４．５ｎｍ、１５ｎｍ、１５．５ｎｍ、１６ｎｍ、１６．５ｎｍ、１７ｎｍ、１７．５ｎｍ、１８ｎｍ、１８．５ｎｍ、１９ｎｍ、１９．５ｎｍ、２０ｎｍ、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって規定される任意の範囲内にあるもの）である。
図３Ａに示すように、誘電体エッチング停止層３０１を、基板３００（たとえば、シリコン基板）上に蒸着されているｈｉｇｈ‐ｋ誘電体層とすることができる。いくつかの実施形態では、このｈｉｇｈ‐ｋ誘電体層は、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＴｉＯ２、又はそれらの任意の組み合わせなどのｈｉｇｈ‐ｋ材料（複数可）で作製されてもよい。誘電体エッチング停止層３０１は、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、物理蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜蒸着プロセスによって、上述した範囲内の厚さとなるように形成され得る。
いくつかの実施形態では、誘電体エッチング停止層３０１は、基板３００の一部を酸化させて上述した範囲内の厚さにすることによって形成されている、自然酸化膜であってもよい。自然酸化物による酸化膜は、蒸着酸化シリコン層と比較するとその品質が高くなり、これによって窒素拡散を抑制することができる。本自然酸化膜は、熱酸化又は湿式化学酸化（たとえば、オゾンを含有する化学物質を使用する）などの任意の適切な方法で形成され得る。たとえば、本自然酸化膜は、基板３００の上部を酸化させることによって形成され得る。いくつかの実施形態では、基板３００の上部を熱酸化プロセスによって酸化させている。酸化剤として分子状酸素を使用する乾式酸化、又は酸化剤として水蒸気を使用する湿式酸化のいずれを用いても、たとえば約７００℃～約１２００℃の温度で（たとえば、約８５０℃で）自然酸化膜を形成することができる。熱酸化物は、基板３００から消費されるシリコンと、周囲空気から供給される酸素とを取り込むので、本自然酸化膜は、基板３００内へと下方に成長し得、その結果、本自然酸化膜の厚さの一部が基板３００の元の上面よりも下側になり得る。ここで結果として得られる自然酸化膜の厚さは、熱酸化温度及び／又は熱酸化時間によって制御され得る。
湿式化学酸化プロセスによっても、基板３００の上部を酸化させることができる。オゾンを含有する湿式化学物質を使用して、基板３００の一部を酸化させることにより、自然酸化膜を形成することができる。いくつかの実施形態では、この湿式化学物質は、フッ化水素酸とオゾンとの混合物（たとえば、ＦＯＭ）である。たとえば、超純水中のフッ化水素酸濃度は４９％である。ここで結果として得られる自然酸化膜の厚さは、湿式化学物質組成、湿式化学処理温度、及び／又は湿式化学処理時間によって制御され得る。なお、図１Ａに示す誘電体エッチング停止層３０１は、基板３００の上部を酸化させて自然酸化膜にした後の状態を図示したものである。酸化プロセスを行う前に、元の基板には３００と３０１の一部との両方が占める空間が含まれている。
図４に示すように、方法４００は工程４０４に進み、ここで、本誘電体エッチング停止層上に誘電体スタックが形成される。この誘電体スタックは、複数の誘電体層／犠牲層対を含み得る。図３Ｂに示すように、誘電体スタック３０２の底部を、誘電体エッチング停止層３０１及び基板３００と共に拡大図で示している。第１の誘電体層３０４及び第２の誘電体層（「犠牲層」として知られる）３０６の複数の対（本明細書では総称して「誘電体層対」と呼んでいる）が、誘電体エッチング停止層３０１上に形成される。誘電体層３０４及び犠牲層３０６が誘電体エッチング停止層３０１上に交互に蒸着されることにより、誘電体スタック３０２が形成され得る。いくつかの実施形態では、誘電体層３０４はそれぞれ酸化シリコンの層を含み、犠牲層３０６はそれぞれ窒化シリコンを含む。誘電体スタック３０２は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜蒸着プロセスによって形成され得る。
図４に示すように、方法４００は工程４０６に進み、ここで、誘電体スタックを貫通して垂直方向に延在する開口部が形成される。図３Ｃに示すように、誘電体スタック３０２を貫通して垂直方向に延在する開口部３１０（チャネルホール）が形成される。いくつかの実施形態では、複数の開口部３１０が誘電体スタック３０２を貫通するにように形成され、その結果、これらの開口部３１０がそれぞれ、その後のプロセスで個々のＮＡＮＤメモリストリングを成長させるための場所となるようにしている。いくつかの実施形態では、開口部３１０を形成する形成プロセスには、湿式エッチング、及び／又は深掘り反応性イオンエッチング（ｄｅｅｐ‐ｉｏｎ ｒｅａｃｔｉｖｅ ｅｔｃｈｉｎｇ：ＤＲＩＥ）などの乾式エッチングが含まれる。図３Ｃに示すように、本エッチングプロセスは、誘電体エッチング停止層３０１によって停止するまで、誘電体スタック３０２を貫通して進行してもよい。すなわち、誘電体エッチング停止層３０１はエッチングを停止し、このエッチングが下にある基板３００に到達するのを防止することができる。さらに、本エッチングプロセス中に発生した窒素などのガス組成物が基板３００に到達しないようにすることで、当該ガスが基板の表面に付着するのを防止することができる。このようにして、後続のＳＥＧプロセスで均一に成長させることができるように、基板３００の表面を保護することができる。
図４に示すように、方法４００は工程４０８に進み、ここで、開口部が本誘電体エッチング停止層を貫通するように延長される。図３Ｄに示すように、開口部３１０内において、基板３００上でシリコンが成長できるように、誘電体エッチング停止層３０１に開口部３１０は穿孔される。開口部３１０に充填された材料の一部を湿式エッチングかつ／又は乾式エッチングすることにより、誘電体エッチング停止層３１０は穿孔されうる。
図４を参照すると、図４に示すように方法４００は工程４１０に進み、ここで、半導体プラグが形成される。いくつかの実施形態では、この半導体プラグを形成するために、開口部で基板から半導体層をエピタキシャル成長させている。
図３Ｅに示すように、基板からエピタキシャル成長させたシリコンなどの半導体材料で開口部３１０の下部を充填することにより、半導体プラグ３３０が形成され得る。いくつかの実施形態では、この半導体プラグ３３０が、基板の一部である単結晶シリコンを含むことが理解される。いくつかの実施形態では、半導体プラグ３３０は、２つ以上の犠牲層（たとえば、３０６、３０７）に隣接している。半導体プラグ３３０をエピタキシャル成長させる形成プロセスは、気相エピタキシー（ｖａｐｏｒ‐ｐｈａｓｅ ｅｐｉｔａｘｙ：ＶＰＥ）、液相エピタキシー（ｌｉｑｕｉｄ‐ｐｈａｓｅ ｅｐｉｔａｘｙ：ＬＰＥ）、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ‐ｂｅａｍ ｅｐｉｔａｘｙ：ＭＰＥ）、又はそれらの任意の組み合わせを含み得るが、これらに限定されない。
図３Ｅに示すように、半導体プラグ３３０は、基板３００内へと延在するのではなく、基板３００上に（たとえば、基板３００の上面上に）配置される。これは、誘電体エッチング停止層３０１の働きで、工程４０６のエッチングプロセス中に基板３００の上面が損傷を受けていないためである。その結果、基板３００の上面の水平方向における横方向寸法が実質的に均一に維持され得、これによって、基板３００の平坦な上面の上で半導体プラグ３３０を均一に成長させることができる。基板１０２から様々な方向に半導体プラグ１１６をエピタキシャル成長させることができる図１Ａの例とは異なり（たとえば、チャネルホールで基板１０２の上面から上方に成長するか、かつ／又はチャネルホールで基板１０２の側壁から内側に成長する）、図３Ｅの半導体プラグ３３０は、開口部３１０で基板３００の上面から上方にのみ成長させることができる。
図４に示すように、方法４００は工程４１２に進み、ここで、開口部内の半導体プラグの上側に接触するチャネル構造が形成される。いくつかの実施形態では、このチャネル構造を形成するために、半導体プラグの上側に開口部の側壁に沿ってメモリ膜が形成され、次いで、垂直方向に延在する半導体チャネルがこのメモリ膜上に形成される。
図３Ｆに示すように、開口部３１０（図３Ｅに図示）内の半導体プラグ３３０の上側に接触するチャネル構造３４０が形成される。チャネル構造３４０を形成する形成プロセスは、半導体チャネル３４２と、半導体チャネル３４２と誘電体スタック３０２の誘電体層対との間に横方向に配置されているメモリ膜３４４と、を形成することを含み得る。いくつかの実施形態では、半導体プラグ３３０の上側に開口部３１０の側壁に沿ってまずメモリ膜３４４が蒸着され、次いで、誘電体スタック３０２を貫通して垂直方向に延在する半導体チャネル３４２がこのメモリ膜３４４上に蒸着される。半導体チャネル３４２は、ポリシリコンなどの半導体材料を含み得る。メモリ膜３４４を、トンネル層、蓄積層、及びブロッキング層（図示せず）の組み合わせなどの複合誘電体層とすることができる。メモリ膜３４４の各層は、酸化シリコン、窒化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含むが、これらに限定されない誘電体材料を含み得る。半導体チャネル３４２とメモリ膜３４４とは、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスによって形成され得る。
図４に示すように、方法４００は工程４１４に進み、ここで、誘電体スタック内の犠牲層を導電体層に置き換えることにより、メモリスタックが形成される。したがって、このメモリスタックは、交互配置されている導電体層及び誘電体層を含み得る。いくつかの実施形態では、メモリスタックを形成するために、スリットが誘電体スタックを貫通するように形成され、誘電体スタック内の犠牲層がこのスリットを介してエッチングされて、複数の横方向凹部が形成され、スリット及びこれら横方向凹部の側壁に沿ってゲート誘電体層が蒸着され、そしてこれらのゲート誘電体層上に導電体層が蒸着される。
図３Ｇに示すように、ゲート誘電体層３６０と導電体層３６２（ゲート導電体）とが、スリット３５０の側壁に沿って、続けてこの順序で形成される。いくつかの実施形態によれば、次いで導電体層３６２が、湿式エッチング及び／又は乾式エッチングによって部分的に除去される。これにより、誘電体スタック３０２をいわゆるゲート置換プロセスによって置き換えることで、メモリスタック３７０が形成され得る。ゲート誘電体層３６０と導電体層３６２とは、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスによって形成され得る。ゲート誘電体層３６０は、窒化シリコン、又はＡｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５などのｈｉｇｈ‐ｋ誘電体、又はそれらの任意の組み合わせを含む誘電体材料を含み得る。導電体層４２６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。いくつかの実施形態では、図３Ｇに示すゲート置換プロセス後にスリット３５０に残存する空間は、誘電体（複数可）（スペーサとして）及び導電性材料（接着／バリア層や導電体層として）などの充填材料で充填されて、メモリスタック３７０を貫通して垂直方向に延在するスリットコンタクト（図示せず）を形成する。
半導体プラグの欠陥を低減する誘電体エッチング停止層の適用が、３Ｄメモリデバイスのみに限定されるものではないことを理解すべきである。より汎用的なデバイスを、半導体プラグを有する任意の半導体構造とすることができる。図５は、いくつかの実施形態による、半導体プラグの欠陥を低減する誘電体エッチング停止層を備えたそのような半導体構造を形成するための、典型的な方法５００のフローチャートである。方法５００に示す工程は網羅的なものではなく、他の工程も、図示している工程のいずれかの前、後、又は合間に同様に実行され得ることが理解される。さらに、一部の工程は同時に、又は図５に示すものとは異なる順序で実行されてもよい。
図５を参照すると、方法５００は工程５０２から開始され、ここで、開口部が基板上に形成されている誘電体エッチング停止層上に交互配置されている酸化シリコン層及び窒化シリコン層を含む誘電体スタックを貫通するように形成される。本誘電体エッチング停止層と、酸化シリコン／窒化シリコンによる誘電体スタックと、開口部と、を形成する形成プロセスは、図３Ａ～図３Ｃを参照して示したものと同様であるため、ここではこれについて繰り返さない。なお、これらの酸化シリコン層及び窒化シリコン層は、誘電体スタック内の誘電体層及び犠牲層としてそれぞれ機能している。
図５に示すように、方法５００は工程５０４に進み、ここで開口部が、たとえば本誘電体エッチング停止層を穿孔することによって、本誘電体エッチング停止層を貫通するように延長される。本誘電体エッチング停止層を貫通するように開口部を延長する形成プロセスは、図３Ｄを参照して示したものと同様であるため、ここではこれについて繰り返さない。
図５に示すように、方法５００は工程５０６に進み、ここで、開口部の下部で基板からシリコンプラグが形成される。このシリコンプラグを基板からエピタキシャル成長させることができ、その材料を、基板と同じものとすることができる。本誘電体エッチング停止層は、シリコン表面への窒素の蓄積や付着を低減して、基板における均一かつ平坦な上面を保持できるため、シリコンプラグの欠陥を低減又は防止することができる。したがって、シリコンプラグの下面と上面とを均一に形成することができる。
図５に示すように、方法５００は工程５０８に進み、ここで、窒化シリコン層がエッチング除去される。エッチャントには、リン酸などの湿式化学物質を含めることができる。ここで完成したシリコンプラグは、水平方向に沿って実質的に同じ横方向寸法を有し得る（すなわち、実質的に真っ直ぐな上面及び下面のプロファイル）。
本開示の一態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。誘電体エッチング停止レイが形成される。この誘電体エッチング停止層は基板上に配置される。次に、本誘電体エッチング停止層上に誘電体スタックが形成される。この誘電体スタックは、複数の交互配置されている誘電体層及び犠牲層を含む。この誘電体スタックを貫通して垂直方向に延在する開口部が形成される。次に、開口部が本誘電体エッチング停止層を貫通するように延長される。開口部の下部に、ＳＥＧプラグが形成される。このＳＥＧプラグは基板上に配置される。開口部内のＳＥＧプラグの上側に接触するチャネル構造が形成される。誘電体スタック内の犠牲層を導電体層に置き換えることにより、複数の交互配置されている誘電体層及び導電体層を含むメモリスタックが形成される。
いくつかの実施形態では、本誘電体エッチング停止層を形成するために、基板上にｈｉｇｈ‐ｋ誘電体層が蒸着される。このｈｉｇｈ‐ｋ誘電体層は、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、又はＴｉＯ２のうちの少なくとも１つを含んでいてもよい。
いくつかの実施形態では、本誘電体エッチング停止層を形成するために、基板の一部を酸化させることによって自然酸化膜が形成される。
いくつかの実施形態では、本誘電体エッチング停止層を貫通するように開口部を延長するために、本誘電体エッチング停止層を穿孔してもよい。
いくつかの実施形態では、基板はシリコンを含み、犠牲層のそれぞれは窒化シリコンを含む。
いくつかの実施形態では、ＳＥＧプラグを形成するために、開口部で基板から半導体層をエピタキシャル成長させている。
いくつかの実施形態では、チャネル構造を形成するために、ＳＥＧプラグの上側に開口部の側壁に沿ってメモリ膜が形成され、次いで、垂直方向に延在する半導体チャネルがこのメモリ膜上に形成される。
いくつかの実施形態では、メモリスタックを形成するために、スリットが誘電体スタックを貫通するように形成され、誘電体スタック内の犠牲層がこのスリットを介してエッチングされて、複数の横方向凹部が形成され、スリット及びこれら横方向凹部の側壁に沿ってゲート誘電体層が蒸着され、そしてこれらのゲート誘電体層上に導電体層が蒸着される。いくつかの実施形態では、犠牲層をエッチングするために、リン酸を含むエッチャントが開口部を介して適用される。
いくつかの実施形態では、開口部を形成するプロセスにおける誘電体スタックを貫通するようにエッチングすることは、本誘電体エッチング停止層で停止してもよい。
いくつかの実施形態では、本誘電体エッチング停止層の厚さは、約１ｎｍ～約２０ｎｍである。
本開示の別の態様によれば、半導体構造を形成するための方法が開示されている。誘電体エッチング停止層が形成される。この誘電体エッチング停止層は基板上に配置される。本誘電体エッチング停止層上に、複数の交互配置されている誘電体層及び犠牲層が形成される。これらの交互配置されている誘電体層及び犠牲層を貫通して垂直方向に延在する開口部が形成される。この開口部は、本誘電体エッチング停止層を貫通するように延長される。開口部の下部に、ＳＥＧプラグが形成される。このＳＥＧプラグは基板上に配置される。
いくつかの実施形態では、本誘電体エッチング停止層を形成するために、基板上にｈｉｇｈ‐ｋ誘電体層が蒸着される。このｈｉｇｈ‐ｋ誘電体層は、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、又はＴｉＯ２のうちの少なくとも１つを含んでいてもよい。
いくつかの実施形態では、本誘電体エッチング停止層を形成するために、基板の一部を酸化させることによって自然酸化膜が形成される。
いくつかの実施形態では、本誘電体エッチング停止層を貫通するように開口部を延長するために、本誘電体エッチング停止層を穿孔してもよい。
いくつかの実施形態では、犠牲層が除去される。
いくつかの実施形態では、基板はシリコンを含み、犠牲層のそれぞれは窒化シリコンを含む。
いくつかの実施形態では、ＳＥＧプラグを形成するために、開口部で基板から半導体層をエピタキシャル成長させている。
いくつかの実施形態では、本方法は、チャネル構造を形成することをさらに含む。ＳＥＧプラグの上側に開口部の側壁に沿ってメモリ膜が形成され、次いで、垂直方向に延在する半導体チャネルがこのメモリ膜上に形成される。
いくつかの実施形態では、本方法は、メモリスタックを形成することをさらに含む。スリットが、交互配置されている誘電体層及び犠牲層を貫通するように形成され、誘電体スタック内の犠牲層がこのスリットを介してエッチングされて、複数の横方向凹部が形成され、スリット及びこれら横方向凹部の側壁に沿ってゲート誘電体層が蒸着され、そしてこれらのゲート誘電体層上に導電体層が蒸着される。いくつかの実施形態では、犠牲層をエッチングするために、リン酸を含むエッチャントが開口部を介して適用される。
本開示のさらに別の態様によれば、３Ｄメモリデバイスが提供される。本メモリデバイスは、基板と、この基板上に配置されている誘電体エッチング停止層と、この誘電体エッチング停止層上に配置され、かつ複数の交互配置されている導電体層及び誘電体層を含むメモリスタックと、それぞれがこのメモリスタックを貫通して垂直方向に延在し、かつ自身の下部にＳＥＧプラグを含む、複数のメモリストリングと、を備える。このＳＥＧプラグは基板上に配置される。
いくつかの実施形態では、本誘電体エッチング停止層はｈｉｇｈ‐ｋ誘電体層である。このｈｉｇｈ‐ｋ誘電体層は、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、又はＴｉＯ２のうちの少なくとも１つを含む。
いくつかの実施形態では、本誘電体エッチング停止層は、基板の一部を酸化させることによって形成されている自然酸化膜である。
いくつかの実施形態では、ＳＥＧプラグは、材料が基板の材料と同じである、エピタキシャル成長した半導体層を含む。
いくつかの実施形態では、メモリストリングのそれぞれは、交互配置されている導電体層及び誘電体層を貫通して垂直方向に延在する半導体チャネルと、この半導体チャネルと交互配置されている導電体層及び誘電体層との間に横方向に配置されているメモリ膜と、をさらに含む。
特定の実施形態に関する前述の説明により、本開示の一般的性質が完全に明らかになるので、当業者であれば、自身が有する範囲内の知識を適用することにより、過度の実験を実施することなく、また本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に修正し、かつ／又は種々の用途にこれらを適合させることができる。したがって、そのような適合及び修正は、本明細書に提示している教示及び指針に基づいて、開示している実施形態の等価物の意味するところ及び範囲内にあることが意図される。本明細書における表現法又は用語法は説明を目的とするものであって、限定するものではなく、そのため本明細書の用語法又は表現法は、その教示及び指針に照らして、当業者により解釈されるべきである、と理解すべきである。
特定の諸機能及びそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜を図って任意に定義している。特定の諸機能とそれらの関係とが適切に実行される限り、代替の境界を定義することができる。
「発明の概要」及び「要約書」のセクションには、本発明者（複数可）によって企図される１つ又は複数の典型的な実施形態を記載できるが、その全ては記載できないことから、本開示及び添付の特許請求の範囲を何ら限定することを意図したものではない。
本開示の範囲及び領域を、上記の典型的な実施形態のいずれによっても限定すべきではなく、以下の特許請求の範囲及びそれらの等価物によってのみ定義すべきである。

Claims (27)

  1. 誘電体エッチング停止層を形成することであって、前記誘電体エッチング停止層は基板上に配置される、ことと、
    前記誘電体エッチング停止層上に誘電体スタックを形成することであって、前記誘電体スタックは、複数の交互配置されている誘電体層及び犠牲層を含む、誘電体スタックを形成することと、
    前記誘電体スタックを貫通して垂直方向に延在する開口部を形成することと、
    前記誘電体エッチング停止層を貫通するように前記開口部を延長することと、
    前記開口部の下部に、選択的エピタキシャル成長（ＳＥＧ）プラグを形成することであって、前記ＳＥＧプラグは前記基板上に配置される、選択的エピタキシャル成長（ＳＥＧ）プラグを形成することと、
    前記開口部内の前記ＳＥＧプラグの上側に接触するチャネル構造を形成することと、
    前記誘電体スタック内の前記犠牲層を導電体層に置き換えることにより、複数の交互配置されている誘電体層及び前記導電体層を含むメモリスタックを形成することと、を含む、
    三次元（３Ｄ）メモリデバイスを形成するための方法。
  2. 前記誘電体エッチング停止層を形成することは、前記基板上にｈｉｇｈ‐ｋ誘電体層を蒸着することを含む、請求項１に記載の方法。
  3. 前記ｈｉｇｈ‐ｋ誘電体層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ジルコニウム（ＺｒＯ２）、又は酸化チタン（ＴｉＯ２）のうちの少なくとも１つを含む、請求項２に記載の方法。
  4. 前記誘電体エッチング停止層を形成することは、前記基板の一部を酸化させることによって自然酸化膜を形成することを含む、請求項１に記載の方法。
  5. 前記誘電体エッチング停止層を貫通するように前記開口部を延長することは、前記誘電体エッチング停止層を穿孔することを含む、請求項１から４のいずれか一項に記載の方法。
  6. 前記基板はシリコンを含み、前記犠牲層のそれぞれは窒化シリコンを含む、請求項１から５のいずれか一項に記載の方法。
  7. 前記ＳＥＧプラグを形成することは、前記開口部で前記基板から半導体層をエピタキシャル成長させることを含む、請求項１から６のいずれか一項に記載の方法。
  8. 前記チャネル構造を形成することは、
    前記ＳＥＧプラグの上側に前記開口部の側壁に沿ってメモリ膜を形成することと、
    垂直方向に延在する半導体チャネルを前記メモリ膜上に形成することと、を含む、
    請求項１から７のいずれか一項に記載の方法。
  9. 前記メモリスタックを形成することは、
    前記誘電体スタックを貫通するようにスリットを形成することと、
    前記誘電体スタック内の前記犠牲層を、前記スリットを介してエッチングして、複数の横方向凹部を形成することと、
    前記スリット及び前記横方向凹部の側壁に沿ってゲート誘電体層を蒸着することと、前記ゲート誘電体層上に前記導電体層を蒸着することと、を含む、
    請求項１から８のいずれか一項に記載の方法。
  10. 前記開口部を形成することは、前記誘電体エッチング停止層で停止するまで、前記誘電体スタックを貫通するようにエッチングすることを含む、請求項１から９のいずれか一項に記載の方法。
  11. 前記誘電体エッチング停止層の厚さは、約１ｎｍ～約２０ｎｍである、請求項１から１０のいずれか一項に記載の方法。
  12. 誘電体エッチング停止層を形成することであって、前記誘電体エッチング停止層は基板上に配置される、誘電体エッチング停止層を形成することと、
    前記誘電体エッチング停止層上に複数の交互配置されている誘電体層及び犠牲層を形成することと、
    前記交互配置されている誘電体層及び犠牲層を貫通して垂直方向に延在する開口部を形成することと、
    前記誘電体エッチング停止層を貫通するように前記開口部を延長することと、
    前記開口部の下部に、選択的エピタキシャル成長（ＳＥＧ）プラグを形成することであって、前記ＳＥＧプラグは前記基板上に配置される、選択的エピタキシャル成長（ＳＥＧ）プラグを形成することと、を含む、
    半導体構造を形成するための方法。
  13. 前記誘電体エッチング停止層を形成することは、前記基板上にｈｉｇｈ‐ｋ誘電体層を蒸着することを含む、請求項１２に記載の方法。
  14. 前記ｈｉｇｈ‐ｋ誘電体層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ジルコニウム（ＺｒＯ２）、又は酸化チタン（ＴｉＯ２）のうちの少なくとも１つを含む、請求項１３に記載の方法。
  15. 前記誘電体エッチング停止層を形成することは、前記基板の一部を酸化させることによって自然酸化膜を形成することを含む、請求項１２に記載の方法。
  16. 前記誘電体エッチング停止層を貫通するように前記開口部を延長することは、前記誘電体エッチング停止層を穿孔することを含む、請求項１２から１５のいずれか一項に記載の方法。
  17. 前記犠牲層を除去することをさらに含む、請求項１２から１６のいずれか一項に記載の方法。
  18. 前記基板はシリコンを含み、前記犠牲層のそれぞれは窒化シリコンを含む、請求項１２から１７のいずれか一項に記載の方法。
  19. 前記ＳＥＧプラグを形成することは、前記開口部で前記基板から半導体層をエピタキシャル成長させることを含む、請求項１２から１８のいずれか一項に記載の方法。
  20. 前記ＳＥＧプラグの上側に前記開口部の側壁に沿ってメモリ膜を形成することと、
    垂直方向に延在する半導体チャネルを前記メモリ膜上に形成することと、を含む、
    チャネル構造を形成することをさらに含む、請求項１２から１９のいずれか一項に記載の方法。
  21. 前記交互配置されている誘電体層及び犠牲層を貫通するようにスリットを形成することと、
    前記犠牲層を、前記スリットを介してエッチングして、複数の横方向凹部を形成することと、
    前記スリット及び前記横方向凹部の側壁に沿ってゲート誘電体層を蒸着することと、前記ゲート誘電体層上に導電体層を蒸着することと、を含む、
    メモリスタックを形成することをさらに含む、請求項１２から２０のいずれか一項に記載の方法。
  22. 基板と、
    前記基板上に配置されている誘電体エッチング停止層と、
    前記誘電体エッチング停止層上に配置され、複数の交互配置されている導電体層及び誘電体層を含むメモリスタックと、
    それぞれが前記メモリスタックを貫通して垂直方向に延在し、かつ自身の下部に選択的エピタキシャル成長（ＳＥＧ）プラグを含む、複数のメモリストリングであって、前記ＳＥＧプラグは前記基板上に配置される、複数のメモリストリングと、を備える、
    三次元（３Ｄ）メモリデバイス。
  23. 前記誘電体エッチング停止層はｈｉｇｈ‐ｋ誘電体層である、請求項２２に記載のメモリデバイス。
  24. 前記ｈｉｇｈ‐ｋ誘電体層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ジルコニウム（ＺｒＯ２）、又は酸化チタン（ＴｉＯ２）のうちの少なくとも１つを含む、請求項２３に記載のメモリデバイス。
  25. 前記誘電体エッチング停止層は自然酸化膜である、請求項２２に記載のメモリデバイス。
  26. 前記ＳＥＧプラグは、材料が前記基板の材料と同じである、エピタキシャル成長した半導体層を含む、請求項２２から２５のいずれか一項に記載のメモリデバイス。
  27. 前記メモリストリングのそれぞれは、
    前記交互配置されている導電体層及び誘電体層を貫通して垂直方向に延在する半導体チャネルと、
    前記半導体チャネルと前記交互配置されている導電体層及び誘電体層との間に横方向に配置されているメモリ膜と、をさらに含む、請求項２２から２６のいずれか一項に記載のメモリデバイス。
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