JP2020522877A - ワードライン抵抗を低下させる方法 - Google Patents

ワードライン抵抗を低下させる方法 Download PDF

Info

Publication number
JP2020522877A
JP2020522877A JP2019557809A JP2019557809A JP2020522877A JP 2020522877 A JP2020522877 A JP 2020522877A JP 2019557809 A JP2019557809 A JP 2019557809A JP 2019557809 A JP2019557809 A JP 2019557809A JP 2020522877 A JP2020522877 A JP 2020522877A
Authority
JP
Japan
Prior art keywords
liner
layer
substrate
polysilicon layer
tungsten
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019557809A
Other languages
English (en)
Other versions
JP6946463B2 (ja
Inventor
イーホン チェン,
イーホン チェン,
ヨン ウー,
ヨン ウー,
チア チョン チン,
チア チョン チン,
シンリャン ル,
シンリャン ル,
シュリーニヴァース ガンディコッタ,
シュリーニヴァース ガンディコッタ,
ツーチン トアン,
ツーチン トアン,
アブヒジット バス マリック,
アブヒジット バス マリック,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2020522877A publication Critical patent/JP2020522877A/ja
Application granted granted Critical
Publication of JP6946463B2 publication Critical patent/JP6946463B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02592Microstructure amorphous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/763Polycrystalline semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/14Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

3D−NANDデバイスを形成する方法は、離間された酸化物層の下にある深さまで凹部形成することを含む。ライナーは、離間された酸化物層の上に形成され、凹部形成されたポリシリコン層の上には形成されない。金属層は、ワードラインを形成するため、ライナー上のギャップに堆積される。【選択図】図6E

Description

[0001] 本開示は概して、薄膜を堆積させて処理する方法に関する。具体的には、本開示は、基板内のトレンチを充填するプロセスに関する。
[0002] 半導体業界及び電子機器加工業界は、生産歩留りを増大させつつ、より大きな表面積を有する基板上に堆積される層の均一性を高めるための、努力を続けている。このような同じ要因を新材料と組み合わせることで、基板上の単位面積当たりで、より高度な回路集積化がもたらされる。回路集積化が進むにつれて、層の厚みに関する均一性の向上及びプロセス制御に関するニーズが高まっている。その結果、層の特性に対する制御を維持しつつ、コスト効率のよい様態で基板上に層を堆積するための様々な技術が開発されてきた。
[0003] 3D−NAND製造のためのゲートファーストプロセスフローは、デバイス性能及び柔軟性の点で有益なため興味深い。製造プロセスは、SiOとポリシリコンを交互に重ねる膜スタック(OPスタック)で始まる。このようなスタックは、メモリストリングを構築するため、パターン化されている。ワードラインスリットエッチングは、メモリアレイを画定するために適用され、コンフォーマル誘電体層(conformal dielectric layer)はアレイを不動態化するように堆積される。OPスタックベースの3D−NANDデバイスの1つの大きな欠点は、デバイスのプログラミング、読込及び消去に大きな待ち時間(latency)をもたらすことである。ポリシリコン固有の半導体的な特徴により、ワードライン抵抗を金属ライン(ゲートラストプロセスのタングステンワードラインなど)のレベルまで下げることは非常に難しい。
[0004] したがって、当該技術分野では、低抵抗の3D−NAND及び同様のデバイスにワードラインを形成するための方法が必要になっている。
[0005] 本開示の一又は複数の実施形態は、基板表面に、間にギャップを有する複数の離間された酸化物層と、離間された酸化物層の間のギャップ内に付与されたポリシリコン層とを、提供すること、を含む処理方法を対象とする。ポリシリコン層は、離間された酸化物層の表面下のある深さまで凹部形成される。ライナーは、離間された酸化物層の上に形成され、凹部形成されたポリシリコン層の上には形成されない。金属層は、ワードラインを形成するため、ライナー上のギャップに堆積される。
[0006] 本開示の追加的な実施形態は、基板表面に、間にギャップを有する複数の離間された酸化物層と、離間された酸化物層の間のギャップ内に付与されたポリシリコン層とを、提供すること、を含む処理方法を対象とする。ポリシリコン層は、離間された酸化物層の表面下にある深さまで凹部形成される。ライナーは、離間された酸化物層と凹部形成されたポリシリコン層の上に形成される。金属層は、ワードラインを形成するため、ライナー上のギャップに堆積される。ライナーは離間された酸化物層からエッチングされる。
[0007] 本開示のさらなる実施形態は、基板表面に、間にギャップを有する複数の離間された酸化物層と、離間された酸化物層の間のギャップ内に付与されたポリシリコン層とを、提供すること、を含む処理方法を対象とする。ポリシリコン層は、離間された酸化物層の表面の下にある深さで凹部形成される。TiNライナーは離間された酸化物層の上には形成されるが、凹部形成されたポリシリコン層の上には形成されず、ライナーは約20Åから約50Åの範囲内の厚みを有する。タングステン層は、ワードラインを形成するため、ライナーのギャップに堆積される。タングステン層は、基板をタングステン前駆体と反応物質に曝露することによって堆積され、タングステン前駆体は、WF、WCl又はWClのうちの一又は複数を含み、反応物質はHを含む。
[0008] 上述した本開示の特徴を詳細に理解できるように、上記に要約した本開示を、一部が添付の図面に例示されている実施形態を参照しながら、より具体的に説明する。しかし、添付の図面は本開示の典型的な実施形態のみを示すものであり、したがって、本開示の範囲を限定するものと見なすべきではなく、本開示は他の等しく有効な実施形態も許容しうることに留意されたい。
本開示の一又は複数の実施形態による3D−NANDデバイスの断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。 本開示の一又は複数の実施形態によるプロセスの概略断面図を示す。
[0015] 本開示のいくつかの例示的な実施形態を説明する前に、本開示が以下の説明で提示される構成又は処理ステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行することができる。
[0016] 本書で使用する「基板」とは、製造プロセス中に膜処理が実行される任意の基板又は基板上に形成された材料表面のことを指す。例えば、処理が実行されうる基板表面には、用途に応じて、シリコン、酸化シリコン、ストレインドシリコン、シリコン・オン・インシュレータ(SOI)、炭素がドープされた酸化シリコン、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに金属、金属窒化物、金属合金、及びその他の導電材料などの任意の他の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されるわけではない。基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、UV硬化、電子ビーム(eビーム)硬化、及び/又はベークするために、基板を前処理プロセスに曝すことができる。基板自体の表面上で直接膜処理することに加えて、本開示では、開示された任意の膜処理ステップは、以下でより詳細に開示される基板上に形成された下層にも実施されうる。「基板表面」という用語は、文脈が示すように、このような下層を含むことが意図されている。したがって、例えば、膜/層又は部分的な膜/層が基板表面上に堆積されている場合、新たに堆積された膜/層の曝露面が基板表面となる。
[0017] 図1は、3D−NANDタイプのデバイスを示す。層のスタック12は、ソース10とドレイン11との間に形成される。各ギャップがワードライン又はワードライン19が形成されるシェル(又はテンプレート)を形成するように、酸化物層14の間にギャップを形成するため、スタック12は、互いから離間された複数の酸化物層14を有する。スタック12は、上面13と側面15とを有する。
[0018] スタック12は、任意の好適な数の酸化物層14又はギャップ16を有しうる。いくつかの実施形態では、スタック12には、約10、20、30、40、50、60、70、80、90、又は100個以上のギャップ16が形成され、それらのギャップ16は、同数のワードライン19を形成するために使用されうる。ギャップ16の数は、個々の酸化物層14すべてをつなぐメモリストリング17のいずれかの側で計数される。いくつかの実施形態では、ギャップ16の数は2の倍数である。いくつかの実施形態では、ギャップの数は2nに等しく、ここでnは任意の正の整数である。いくつかの実施形態では、ギャップ16の数は約96個である。
[0019] 図に示された実施形態は、3つの酸化物層と2つのギャップ又はワードラインの拡大図を示している。当業者であれば、これらの拡大図は説明を目的として簡略化されていることを理解するであろう。図2Aから図2Fまでは、タングステン置換のためのベースラインフロー経路が描かれている。図2Aでは、基板100は、間のポリシリコン層120によって離間された複数の酸化物層110を有する。
[0020] 図2Bでは、ポリシリコン層120は、異方性のエッチング処理を用いて凹部形成されている。ポリシリコン層120は、酸化物層110の表面112の下方に深さDで凹部形成されうる。深さDは、酸化物層110の厚み以下の任意の好適な距離になりうる。幾つかの実施形態では、深さDは、酸化物層110の厚みの約10%から約90%の範囲内にある。いくつかの実施形態では、深さDは、酸化物層110の厚みの約10%、20%、30%、40%、50%、60%、70%又は80%以上である。
[0021] いくつかの実施形態では、凹部の深さDは、すべてのポリシリコン層120で実質的に同じである。この態様において、「実質的に同じ」という表現は、任意の層120の凹部の深さDが、すべての層120の平均的な凹部の深さDの約80%から約120%の範囲内にあることを意味する。いくつかの実施形態では、凹部形成されたポリシリコン層120は、図2Bに示したメモリストリング17又は下層基板100を曝露させない。
[0022] いくつかの実施形態では、ポリシリコン層の凹部形成は、HF、CFx、HCl、Cl、HBr、Br、H、又はこれらの組み合わせのうちの一又は複数を含むエッチャントに層を曝露することを含む。エッチャントは、不活性ガス(例えば、He、Ar、Xe、N)によって希釈されるか、不活性ガスと共に流されうる。いくつかの実施形態では、ポリシリコン層の凹部形成は、エッチング処理を強化するプラズマを含み、当該プラズマはICP、CCP、遠隔CCP、遠隔ICP、又は遠隔プラズマ源(RPS)になりうる。圧力は、0.1Torrから100Torrまで変化し、ウエハ温度は−10°Cから650°Cまで変化しうる。
[0023] ポリシリコン層120に凹部形成した後、オプションのライナー130が堆積されうる。いくつかの実施形態では、コンフォーマルライナー130が酸化物層110及びポリシリコン層120の上に形成される。ライナー130は、任意の好適な材料でありうる。いくつかの実施形態では、ライナー130は窒化チタンを含む。いくつかの実施形態では、ライナー130は、基本的に窒化チタンからなる。この態様において、「基本的に窒化チタンからなる」という表現は、ライナーの組成が、原子ベースで約95%、98%、又は99%以上チタン及び窒素であることを意味する。ライナーの厚みは任意の好適な厚みになりうる。いくつかの実施形態では、ライナーは、約10Åから約100Åの範囲内、又は約20Åから約50Åの範囲内の厚みを有する。いくつかの実施形態では、ライナー130は、その後の金属層の接着を改善する。いくつかの実施形態では、ライナー130は、金属堆積中のフッ素の拡散をブロックする。
[0024] いくつかの実施形態では、TiNライナーはALDプロセスによって堆積されうる。例えば、TiClとNHプラズマへの順次曝露は、時間領域ALDプロセス又は空間ALDプロセスで使用されうる。圧力は、0.1Torrから100Torrまで変化し、ウエハ温度は300°Cから650°Cまで変化しうる。これは、単一ウエハチャンバ又は空間ALDチャンバで処理されうる。
[0025] 図2Dに示したように、金属140は、ポリシリコン層120の凹部形成された部分に堆積及び充填されうる。金属140はギャップを充填し、オーバーバーデン(overburden)145の層を形成する。オーバーバーデン145は、酸化物層110間のギャップの外側に堆積した材料である。オーバーバーデンは、金属140の堆積に用いられるプロセスに応じて、任意の好適な厚みになりうる。いくつかの実施形態では、オーバーバーデン145は、約1Åから約1000Åの範囲内の厚みを有する。いくつかの実施形態では、オーバーバーデン145は、約5Å、10Å、15Å、20Å、25Å、30Å、35Å、40Å、45Å、又は約50Å以上の厚みを有する。
[0026] 金属140は、ワードラインの用途で使用される任意の好適な金属でありうる。いくつかの実施形態では、金属膜はタングステンを含む。いくつかの実施形態では、金属膜はタングステンを除外する。いくつかの実施形態では、金属膜は基本的にタングステンからなる。この点に関して、「基本的にタングステンからなる」という表現は、バルク金属膜の組成が、原子ベースで約95%、98%、又は99%以上タングステンであることを意味する。バルク金属膜は、別の表面(例えば、酸化物の表面)に接触しうる金属140の表面部分を除外するか、さらなる処理に開かれている。これはこれらの領域が、隣接する材料に対し少量の原子拡散を有するか、水素化物末端(hydride termination)のような何らかの表面部分を有しうるためである。
[0027] いくつかの実施形態では、コンフォーマルタングステン膜は、ALDプロセスを用いて堆積されうる。いくつかの実施形態では、タングステン堆積は、タングステン前駆体と反応物質への順次曝露を含む。いくつかの実施形態では、タングステン前駆体は、WF、WCl、WCl又はこれらの組み合わせのうちの一又は複数を含む。いくつかの実施形態では、反応物質はHを含む。
[0028] いくつかの実施形態では、領域選択的タングステン充填プロセス(area−selective tungsten fill process)が用いられる。領域選択的タングステン充填は、コンフォーマルタングステン堆積と同様になりうる。いくつかの実施形態は、タングステン前駆体として、WF、WCl、WCl又はこれらの組み合わせのうちの一又は複数を使用する。いくつかの実施形態は、還元剤として、H、SiH、Si、B又はこれらの組み合わせのうちの一又は複数を使用する。圧力は、0.1Torrから100Torrまで変化し、ウエハ温度は0°Cから650°Cまで変化しうる。
[0029] 図2Eに示したように、オーバーバーデン145は、ワードライン149を分離するため、エッチングで取り除かれうる。いくつかの実施形態では、エッチング処理は、ライナー130に実質的に影響を及ぼすことなく、金属140を取り除く選択的エッチング処理を含む。
[0030] 金属のオーバーバーデン145をエッチングした後、ワードライン149を形成する酸化物層110間のギャップに残存する金属140は、スタックの側面と実質的に同一面をなす。この態様において、「実質的に同一面をなす」という表現は、ギャップ内のワードライン149が、スタックの側面と±1Åの範囲内にあることを意味する。いくつかの実施形態では、図2Fに示したように曝露されたライナー130は、酸化物層110の側面から取り除かれうる。
[0031] 図3A〜図3Cは、本開示の別の実施形態を示している。この実施形態では、図3A及び図3Bは、ポリシリコン層120が表面からある深さだけ凹部形成されている点で、図2A及び図2Bと類似している。ポリシリコン層120に凹部形成した後、選択的な原子層堆積(ALD)プロセスを用いて、金属140は凹部領域に直接形成される。例えば、タングステンは、ポリシリコン層120上にのみ堆積可能で、酸化物層110上には堆積されない。
[0032] 図4A及び図4Bは、転換反応によって、金属(例えば、タングステン)がワードライン領域に直接充填される、本開示の別の実施形態を示している。図4Aのポリシリコン層120は、シリコンと反応するタングステンハロゲン化物化合物を含むタングステン前駆体に曝露され、揮発性ハロゲン化シリルを形成し、金属タングステン層を形成しうる。
[0033] いくつかの実施形態では、タングステン前駆体は、WFを含む。いくつかの実施形態では、タングステン前駆体への曝露は、約300°Cから約550°Cまでの範囲の温度、約10Tから約100Tまでの範囲の圧力で行われる。タングステン前駆体は、希釈剤、キャリアガス又は不活性ガス(例えば、アルゴン)又は反応性ガス(例えば、H)になりうる他のガスと共に流されうる。いくつかの実施形態では、タングステン前駆体は、タングステン前駆体と凹部形成された膜との反応を促進する反応性ガスと共に流される。
[0034] いくつかの実施形態では、実質的にすべてのポリシリコン膜がタングステンに変換される。この点に関して、「実質的にすべて」という表現は、凹部形成された膜の約95%、98%、又は99%以上がタングステンに変換されることを意味する。実質的にすべての凹部形成された膜を変換するのに要する時間は、例えば、温度、圧力、膜組成、膜の厚み、及びタングステン前駆体に依存する。いくつかの実施形態では、200〜300Åのポリシリコンは、550℃及び20Torrにおいて、約4分未満でタングステンに変換されうる。
[0035] 図5A〜図5Dは、本開示の別の実施形態を示している。この実施形態では、図5A及び図5Bは、ポリシリコン層120が表面からある深さだけ凹部形成されている点で、図2A及び図2Bと類似している。ポリシリコン層120に凹部形成した後、酸化物保護ライナー130は、図5Cに示したように、酸化物層110間のギャップ内に形成されうる。金属140は次に、図5Dに示したように、凹部領域に直接形成されうる。
[0036] 酸化物保護ライナー130は、選択的なプロセス及び/又はコンフォーマルプロセスによって堆積されうる。いくつかの実施形態では、ライナーは、TiN、TiSiN、TiAlN、Al又はTaNのうちの一又は複数を含みうる。堆積は、1ステップ堆積プロセス、又は、堆積エッチングプロセスになりうる。
[0037] 図6A〜図6Eは、本開示の別の実施形態を示している。この実施形態では、図6A及び図6Bは、ポリシリコン層120が表面からある深さだけ凹部形成されている点で、図2A及び図2Bと類似している。ポリシリコン層120の凹部形成後、ライナー130は、図6Cに示したように、酸化物層110の上に形成され、ポリシリコン層120の上には形成されない。金属140は、図6Dに示したように、凹部領域の上に堆積されうる。ライナー130は次に、図6Eに示したように、酸化物層120の曝露した面から除去されうる。
[0038] 一又は複数の実施形態により、基板に、層の形成に先立って、及び/又は層の形成後に処理が施される。この処理は、同じチャンバ内、又は、一又は複数の別個の処理チャンバ内で実施されうる。いくつかの実施形態では、基板は、第1のチャンバから、さらなる処理のために別個の第2のチャンバに移動される。基板は、第1のチャンバから別個の処理チャンバに直接移動されうるか、又は、第1のチャンバから一又は複数の移送チャンバに移動され、次いで別個の処理チャンバへと移動されうる。したがって、処理装置は、移送ステーションと連通している複数のチャンバを備えうる。この種の装置は「クラスタツール(cluster tool)」又は「クラスタシステム(clustered system)」などと称されうる。
[0039] クラスタツールは概して、基板の中心検出及び配向、ガス抜き、アニール処理、堆積、及び/又はエッチングを含む様々な機能を実行する、複数のチャンバを備えるモジュールシステムである。一又は複数の実施形態によれば、クラスタツールは、少なくとも第1のチャンバ及び中央移送チャンバを含む。中央移送チャンバは、処理チャンバとロードロックチャンバの間で基板を往復搬送することができるロボットを収容していてよい。移送チャンバは通常、真空条件で維持されており、基板を、あるチャンバから、別のチャンバ及び/またはクラスタツールの前端部に位置付けられたロードロックチャンバへ往復搬送するための、中間ステージを提供している。本発明のために適合されうる二つのよく知られたクラスタツールは、Centura(登録商標)及びEndura(登録商標)であり、両方とも、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能である。しかしながら、チャンバの実際の配置及び組合せは、本書に記載のプロセスの特定のステップを実施する目的で変更することが可能である。使用可能な他の処理チャンバには、限定するものではないが、周期的層堆積(CLD)、原子層堆積(ALD)、化学気相堆積(CVD)、物理的気相堆積(PVD)、エッチング、予洗浄、化学洗浄、RTPなどの熱処理、プラズマ窒化、ガス抜き、配向、ヒドロキシル化、及びその他の基板処理が含まれる。クラスタツール上のチャンバ内でプロセスを実行することにより、その次の膜を堆積させる前に酸化することなく、空気中の不純物による基板の表面汚染を回避することができる。
[0040] 一又は複数の実施形態によれば、基板は、継続的に真空条件又は「ロードロック」条件の下にあり、あるチャンバから次のチャンバへと移動されるときに周囲空気に曝露されない。移送チャンバは、このように真空下にあり、真空圧力下に「ポンプダウン」されている。処理チャンバまたは移送チャンバ内には不活性ガスが存在しうる。いくつかの実施形態では、反応物質の一部または全部を除去するために、不活性ガスがパージガスとして使用される。一又は複数の実施形態によれば、反応物質が堆積チャンバから移送チャンバ及び/またはさらなる処理チャンバに移動するのを防止するため、パージガスが堆積チャンバの出口で注入される。このようにして、不活性ガスの流れが、チャンバの出口でカーテンを形成する。
[0041] 基板は、単一の基板堆積チャンバ内で処理されてよく、この単一の基板堆積チャンバでは、別の基板が処理される前に単一の基板がロードされ、処理され、かつアンロードされる。基板は、複数の基板が個々に、チャンバの第1の部分の中へとロードされ、チャンバを通って移動し、かつ、チャンバの第2の部分からアンロードされる、コンベヤシステムに類似した連続的な様態で処理されることも可能である。チャンバ及び関連するコンベヤシステムの形状は、直線経路又は曲線経路を形成しうる。さらに、処理チャンバは、カルーセルであってもよい。カルーセルでは、複数の基板が、中心軸の周囲で移動し、且つ、カルーセルの経路全体を通じて、堆積、エッチング、アニール、洗浄などのプロセスに曝される。
[0042] 処理中、基板は加熱又は冷却されてもよい。このような加熱または冷却は、限定するものではないが、基板支持体の温度を変化させること、及び、基板表面へ加熱された又は冷却されたガスを流すことを含む、任意の好適な手段によって、達成することができる。ある実施形態では、基板支持体は、伝導的に基板温度を変化させるように制御することができる、ヒータ/クーラを含む。1つ以上の実施形態では、基板温度を局所的に変化させるため、使用するガス(反応性ガスまたは不活性ガス)が加熱または冷却される。ある実施形態では、基板温度を対流によって変化させるため、ヒータ/クーラは、チャンバ内部で基板表面に隣接するように配置される。
[0043] 基板はまた、処理中に、静止状態でありうるか、又は回転されうる。回転基板は、連続的に又は不連続なステップで、回転することができる。例えば、基板は、処理全体を通じて回転しうるか、又は、種々の反応性ガス若しくはパージガスへの曝露と曝露との間に、少しずつ回転しうる。処理中に基板を(連続的に或いは段階的に)回転させることは、例えばガス流形状の局所的可変性の影響を最少化することによって、より均一な堆積又はエッチングの生成に役立ちうる。
[0044] この明細書全体を通じて、「一実施形態」、「特定の実施形態」、「一又は複数の実施形態」、又は「実施形態」に対する言及は、実施形態に関連して説明されている特定の特徴、構造、材料、又は特性が、本開示の少なくとも1つの実施形態に含まれることを意味する。したがって、この明細書全体の様々な箇所での「一又は複数の実施形態で」、「特定の実施形態で」、「一実施形態で」、又は「実施形態で」などの表現は、必ずしも、本開示の同一の実施形態に言及するものではない。さらに、特定の特徴、構造、材料、又は特性は、一又は複数の実施形態において任意の好適な様態で組み合わせることができる。
[0045] 本明細書の開示は特定の実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び用途の例示にすぎないことを理解されたい。本開示の精神及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な改変及び変形を行いうることが、当業者には明らかになろう。このように、本開示は、添付の特許請求の範囲及びその均等物の範囲内である改変例及び変形例を含むことが意図されている。

Claims (15)

  1. 基板表面に、間にギャップを有する複数の離間された酸化物層と、前記離間された酸化物層の間の前記ギャップ内に付与されたポリシリコン層とを、提供することと、
    前記離間された酸化物層の表面下のある深さまで前記ポリシリコン層に凹部形成することと、
    前記離間された酸化物層の上にライナーを形成し、凹部形成された前記ポリシリコン層の上にはライナーを形成しないことと、
    ワードラインを形成するため、前記ライナー上の前記ギャップ内に金属層を堆積することと、
    を含む処理方法。
  2. 基板表面に、間にギャップを有する複数の離間された酸化物層と、前記離間された酸化物層の間の前記ギャップ内に付与されたポリシリコン層とを、提供することと、
    前記離間された酸化物層の表面下のある深さまで前記ポリシリコン層に凹部形成することと、
    前記離間された酸化物層と凹部形成された前記ポリシリコン層の上にライナーを形成することと、
    ワードラインを形成するため、前記ライナー上の前記ギャップ内に金属層を堆積することと、
    前記離間された酸化物層から前記ライナーをエッチングすることと、
    を含む処理方法。
  3. 前記金属層がタングステンを含む、請求項1又は2に記載の方法。
  4. 前記金属層は基本的にタングステンからなる、請求項3に記載の方法。
  5. 前記金属層を堆積させることが、前記基板をタングステン前駆体と反応物質に曝露することを含む、請求項4に記載の方法。
  6. 前記タングステン前駆体は、WF、WCl又はWClのうちの一又は複数を含み、前記反応物質はHを含む、請求項5に記載の方法。
  7. 前記ライナーは、TiN、TiSiN、TiAlN、Al又はTaNのうちの一又は複数を含む、請求項1又は2に記載の方法。
  8. 前記ライナーは、約20Åから約50Åの範囲の厚みを有する、請求項7に記載の方法。
  9. 前記ライナーを形成することは、チタン前駆体と窒素反応物質への順次曝露を含む、請求項7に記載の方法。
  10. 前記チタン前駆体はTiClを含み、前記反応物質はNHを含む、請求項9に記載の方法。
  11. 50より多くのワードラインがある、請求項1又は2に記載の方法。
  12. 前記ポリシリコン層に凹部形成することは、HF、CFx、HCl、Cl、HBr、Br又はHのうちの一又は複数を含むエッチャントに前記基板を曝露することを含む、請求項1又は2に記載の方法。
  13. 前記ポリシリコン層に凹部形成することは、プラズマへの曝露を含む、請求項12に記載の方法。
  14. 前記金属層は、前記離間された酸化物層と実質的に同一面をなす、請求項1又は2に記載の方法。
  15. 前記金属層を堆積することは、WF、WCl又はWClのうちの一又は複数を含む前駆体に、前記基板を曝露することを含み、反応物質はHを含む、請求項14に記載の方法。
JP2019557809A 2017-06-05 2018-06-05 ワードライン抵抗を低下させる方法 Active JP6946463B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762515533P 2017-06-05 2017-06-05
US62/515,533 2017-06-05
PCT/US2018/036060 WO2018226696A1 (en) 2017-06-05 2018-06-05 Methods of lowering wordline resistance

Publications (2)

Publication Number Publication Date
JP2020522877A true JP2020522877A (ja) 2020-07-30
JP6946463B2 JP6946463B2 (ja) 2021-10-06

Family

ID=64460103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019557809A Active JP6946463B2 (ja) 2017-06-05 2018-06-05 ワードライン抵抗を低下させる方法

Country Status (5)

Country Link
US (1) US10854511B2 (ja)
JP (1) JP6946463B2 (ja)
KR (1) KR102270458B1 (ja)
CN (1) CN110678972B (ja)
WO (1) WO2018226696A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113316840A (zh) * 2019-03-28 2021-08-27 东京毅力科创株式会社 半导体装置的制造方法
US11808715B2 (en) * 2020-04-17 2023-11-07 Onto Innovation Inc. Target for optical measurement of trenches

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001237218A (ja) * 2000-02-21 2001-08-31 Nec Corp 半導体装置の製造方法
JP2008198723A (ja) * 2007-02-09 2008-08-28 Toshiba Corp Nand型不揮発性半導体記憶装置
JP2008211212A (ja) * 2001-03-12 2008-09-11 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2014057067A (ja) * 2012-09-11 2014-03-27 Samsung Electronics Co Ltd 3次元半導体メモリ装置及びその製造方法
WO2015145751A1 (ja) * 2014-03-28 2015-10-01 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および記録媒体
JP2016028428A (ja) * 2015-08-31 2016-02-25 株式会社東芝 不揮発性半導体記憶装置
US20160343718A1 (en) * 2015-05-20 2016-11-24 Sandisk Technologies Inc. Memory Hole Last Boxim
JP2017008412A (ja) * 2015-05-27 2017-01-12 ラム リサーチ コーポレーションLam Research Corporation 順次cvdプロセスによる低フッ素タングステンの堆積

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100777016B1 (ko) * 2006-06-20 2007-11-16 재단법인서울대학교산학협력재단 기둥 구조를 갖는 낸드 플래시 메모리 어레이 및 그제조방법
KR101274202B1 (ko) * 2007-12-17 2013-06-14 삼성전자주식회사 웰 전위 제어용 콘택을 가지는 nand 플래시 메모리소자
KR100966265B1 (ko) * 2008-02-15 2010-06-28 재단법인서울대학교산학협력재단 차단 게이트 라인을 갖는 낸드 플래시 메모리 어레이와 그동작 및 제조방법
KR101481104B1 (ko) * 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101495799B1 (ko) * 2009-02-16 2015-03-03 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20110135692A (ko) * 2010-06-11 2011-12-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
KR20140043711A (ko) * 2010-12-14 2014-04-10 쌘디스크 3디 엘엘씨 선택 디바이스들의 이중 층을 갖는 삼차원 비휘발성 저장
US10403766B2 (en) * 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
US9496274B2 (en) * 2013-09-17 2016-11-15 Sandisk Technologies Llc Three-dimensional non-volatile memory device
CN105934819B (zh) * 2014-01-21 2019-04-26 应用材料公司 用于3d闪存应用的电介质-金属堆叠
US9397107B2 (en) * 2014-06-30 2016-07-19 Sandisk Technologies Llc Methods of making three dimensional NAND devices
EP3183748B1 (en) * 2014-08-20 2021-03-10 SanDisk Technologies LLC Floating gate ultrahigh density vertical nand flash memory and method of making thereof
US9331093B2 (en) * 2014-10-03 2016-05-03 Sandisk Technologies Inc. Three dimensional NAND device with silicon germanium heterostructure channel
US9230979B1 (en) * 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
US9570455B2 (en) * 2014-11-25 2017-02-14 Sandisk Technologies Llc Metal word lines for three dimensional memory devices
US9799671B2 (en) * 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
US9397046B1 (en) * 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
US9627498B2 (en) * 2015-05-20 2017-04-18 Macronix International Co., Ltd. Contact structure for thin film semiconductor
KR102451170B1 (ko) * 2015-09-22 2022-10-06 삼성전자주식회사 3차원 반도체 메모리 장치
US10290680B2 (en) * 2015-10-30 2019-05-14 Sandisk Technologies Llc ReRAM MIM structure formation
WO2017091571A1 (en) * 2015-11-25 2017-06-01 Applied Materials, Inc. Methods for forming low-resistance contacts through integrated process flow systems
US9960045B1 (en) * 2017-02-02 2018-05-01 Applied Materials, Inc. Charge-trap layer separation and word-line isolation for enhanced 3-D NAND structure
US10020314B1 (en) * 2017-03-02 2018-07-10 Sandisk Technologies Llc Forming memory cell film in stack opening

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001237218A (ja) * 2000-02-21 2001-08-31 Nec Corp 半導体装置の製造方法
JP2008211212A (ja) * 2001-03-12 2008-09-11 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2008198723A (ja) * 2007-02-09 2008-08-28 Toshiba Corp Nand型不揮発性半導体記憶装置
JP2014057067A (ja) * 2012-09-11 2014-03-27 Samsung Electronics Co Ltd 3次元半導体メモリ装置及びその製造方法
WO2015145751A1 (ja) * 2014-03-28 2015-10-01 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および記録媒体
US20160343718A1 (en) * 2015-05-20 2016-11-24 Sandisk Technologies Inc. Memory Hole Last Boxim
JP2017008412A (ja) * 2015-05-27 2017-01-12 ラム リサーチ コーポレーションLam Research Corporation 順次cvdプロセスによる低フッ素タングステンの堆積
JP2016028428A (ja) * 2015-08-31 2016-02-25 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
WO2018226696A1 (en) 2018-12-13
CN110678972A (zh) 2020-01-10
JP6946463B2 (ja) 2021-10-06
US20180350606A1 (en) 2018-12-06
KR102270458B1 (ko) 2021-06-29
CN110678972B (zh) 2023-06-20
KR20190123804A (ko) 2019-11-01
US10854511B2 (en) 2020-12-01

Similar Documents

Publication Publication Date Title
JP7499834B2 (ja) 連続した堆積-エッチング-処理方法を使用した酸化ケイ素及び窒化ケイ素のボトムアップ成長
JP7118512B2 (ja) 反応性アニールを使用する間隙充填
JP2020515082A (ja) 誘電体膜の選択的堆積のための方法及び装置
US10615050B2 (en) Methods for gapfill in high aspect ratio structures
JP2020522130A (ja) 3d−nandデバイスでのワードライン分離のための方法
KR102312827B1 (ko) 저-k 막들의 증착을 위한 방법들 및 장치
TWI791508B (zh) 用於沉積低介電常數膜的方法與設備
JP2020506533A (ja) 核形成のない間隙充填aldプロセス
KR102270458B1 (ko) 워드라인 저항을 낮추는 방법들
KR102722942B1 (ko) 순차적인 증착-에칭-처리 프로세싱을 사용한 실리콘 산화물 및 실리콘 질화물의 상향식 성장
TWI854314B (zh) 使用依序沉積-蝕刻-處理製程的氧化矽及氮化矽之由下而上的生長
TWI757478B (zh) 形成鎢支柱的方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201222

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210803

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210817

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210915

R150 Certificate of patent or registration of utility model

Ref document number: 6946463

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250