CN115528041A - 半导体存储器装置 - Google Patents

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CN115528041A CN202210154268.5A CN202210154268A CN115528041A CN 115528041 A CN115528041 A CN 115528041A CN 202210154268 A CN202210154268 A CN 202210154268A CN 115528041 A CN115528041 A CN 115528041A
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semiconductor memory
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Abstract

根据一个实施例，一种半导体存储器装置包含：衬底，其沿第一方向及第二方向扩展；多个导电层，其沿第三方向布置成在其之间隔开一距离，所述导电层包含第一导电层，且各自包含第一部分及沿所述第二方向与所述第一部分一起布置的第二部分，并且包含经设置以便沿所述第三方向不与上部导电层重叠的平台部分；第一绝缘部分，其设置于所述第一部分与所述第二部分之间；及第一绝缘层，其沿所述第二方向与所述第一导电层的所述第一部分布置成在其之间插置有所述第一绝缘部分。

Description

半导体存储器装置
相关申请案的交叉参考
本申请案基于并主张2021年6月25日提出申请的日本专利申请案第2021-106099号的优先权权益，所述日本专利申请案的全部内容以引用方式并入本文中。
技术领域
本文中所描述的实施例一般来说涉及一种半导体存储器装置。
背景技术
NAND快闪存储器被称为能够以非易失性方式存储数据的半导体存储器装置。例如NAND快闪存储器等的半导体存储器装置采用三维存储器结构来实现较高集成及较大容量。
发明内容
一般来说，根据一个实施例，一种半导体存储器装置包含：衬底，其沿第一方向及第二方向扩展且包含沿所述第一方向布置的第一区域及第二区域，所述第一方向与所述第二方向相交；多个导电层，其沿第三方向布置成在其之间隔开一距离，所述第三方向与所述第一方向及所述第二方向相交，所述导电层包含第一导电层，且所述导电层中的每一者包含第一部分及沿所述第二方向与所述第一部分一起布置的第二部分，所述第一部分沿所述第一方向在所述第二区域上方延伸，且所述第二部分包含经设置以便沿所述第三方向不与所述导电层中的上部导电层重叠的平台部分；第一绝缘部分，其设置于所述导电层的所述第一部分与所述导电层的所述第二部分之间；第一绝缘层，其沿所述第二方向与所述第一导电层的所述第一部分布置成在其之间插置有所述第一绝缘部分；及第一存储器柱，其在所述第一区域中沿所述第三方向穿过所述导电层，所述第一存储器柱与所述第一导电层相交的一部分充当第一存储器单元晶体管。
根据所述实施例，可能抑制半导体存储器装置的合格率的降低。
附图说明
图1是展示根据一实施例包含半导体存储器装置的存储器系统的配置的实例的框图。
图2是展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的电路配置的实例的电路图。
图3是展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的平面布局的实例的平面图。
图4是展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的存储器区域的平面布局的实例的平面图。
图5是沿着图4中的线V-V截取的横截面图，其展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的存储器区域的横截面结构的实例。
图6是沿着图5中的线VI-VI截取的横截面图，其展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的存储器柱的横截面结构的实例。
图7是展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。
图8是沿着图7中的线VIII-VIII截取的横截面图，其展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的联结(hookup)区域的一部分的横截面结构的实例。
图9是展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的横截面结构的实例的横截面图。
图10是沿着图7中的线X-X截取的横截面图，其展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
图11是展示制造根据所述实施例的半导体存储器装置的方法的实例的流程图。
图12是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图13是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的平面图。
图14是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的平面图。
图15是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图16是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图17是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的平面图。
图18是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图19是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图20是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的平面图。
图21是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图22是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图23是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的平面图。
图24是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图25是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图26是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图27是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的平面图。
图28是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图29是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的平面图。
图30是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图31是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图32是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的平面图。
图33是用于解释制造根据所述实施例包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图34是展示根据第一修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。
图35是展示根据第一修改方案包含于半导体存储器装置中的存储器单元阵列的横截面结构的实例的横截面图。
图36是沿着图34中的线XXXVI-XXXVI截取的横截面图，其展示根据第一修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
图37是用于解释制造根据第一修改方案包含于半导体存储器装置中的存储器单元阵列的方法的实例的平面图。
图38是用于解释制造根据第一修改方案包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图39是用于解释制造根据第一修改方案包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图40是用于解释制造根据第一修改方案包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图41是展示根据第二修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。
图42是沿着图41中的线XLII-XLII截取的横截面图，其展示根据第二修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
图43是用于解释制造根据第二修改方案包含于半导体存储器装置中的存储器单元阵列的方法的实例的横截面图。
图44是展示根据第三修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。
图45是沿着图44中的线XLV-XLV截取的横截面图，其展示根据第三修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
图46是展示根据第四修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。
图47是沿着图46中的线XLVII-XLVII截取的横截面图，其展示根据第四修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
图48是展示根据第五修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。
图49是沿着图48中的线XLIX-XLIX截取的横截面图，其展示根据第五修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
图50是展示根据第六修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。
图51是沿着图50中的线LI-LI截取的横截面图，其展示根据第六修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
图52是展示根据另一实施例包含于半导体存储器装置中的存储器单元阵列的存储器区域的横截面结构的实例的横截面图。
具体实施方式
下文中，将参考所附图式描述实施例。图式中的尺寸、比率等并不总是与实际情况相同。
在以下解释中，具有基本上相同的功能及配置的构成元件将被指派相同的参考编号或符号。当特别区分具有类似配置的元件时，可向共同参考编号或符号添加不同字符或编号。
1实施例
1.1配置
1.1.1存储器系统
图1是展示根据一实施例包含半导体存储器装置的存储器系统的配置的实例的框图。存储器系统3是经配置以连接到外部主机装置(未展示)的存储器装置。举例来说，存储器系统3是存储器卡(例如SDTM卡)、通用快闪存储装置(UFS)或固态驱动器(SSD)。存储器系统3包含存储器控制器2及半导体存储器装置1。
存储器控制器2由集成电路(例如系统单芯片(SoC))构成。存储器控制器2基于来自主机装置的请求而控制半导体存储器装置1。具体来说，例如，存储器控制器2将主机装置请求写入的数据写入到半导体存储器装置1。存储器控制器2还从半导体存储器装置1读取主机装置请求读取的数据且将所述数据传输到主机装置。
半导体存储器装置1是以非易失性方式存储数据的存储器。半导体存储器装置1是例如NAND快闪存储器。
存储器控制器2与半导体存储器装置1之间的通信符合例如单数据速率(SDR)接口、双态切换双倍数据速率(DDR)接口或开放NAND快闪接口(ONFI)。
1.1.2半导体存储器装置
继续参考图1的框图，将描述根据所述实施例的半导体存储器装置1的内部配置。半导体存储器装置1包含例如存储器单元阵列10、命令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及读出放大器模块16。
存储器单元阵列10包含多个块BLK0到BLKn(其中n是大于或等于1的整数)。每一块BLK是能够以非易失性方式存储数据的一组存储器单元晶体管，且用作例如数据擦除单位。存储器单元阵列10具备多个位线及多个字线。每一存储器单元晶体管与例如一个位线及一个字线相关联。
命令寄存器11存储半导体存储器装置1从存储器控制器2接收的命令CMD。命令CMD包含致使定序器13执行读取操作、写入操作、擦除操作等的次序。
地址寄存器12存储半导体存储器装置1从存储器控制器2接收的地址信息ADD。地址信息ADD包含例如页地址PA、块地址BA及列地址CA。举例来说，页地址PA、块地址BA及列地址CA分别用于选择字线、块BLK及位线。
定序器13控制半导体存储器装置1的总体操作。举例来说，定序器13基于存储于命令寄存器11中的命令CMD而控制驱动器模块14、行解码器模块15、读出放大器模块16等执行读取操作、写入操作、擦除操作等。
驱动器模块14产生在读取操作、写入操作、擦除操作等中使用的电压。接着，驱动器模块14基于例如存储于地址寄存器12中的页地址PA而将所产生电压施加到对应于选定字线的信号线。
基于存储于地址寄存器12中的块地址BA，行解码器模块15选择存储器单元阵列10中的一个对应块BLK。接着，行解码器模块15将例如施加到对应于选定字线的信号线的电压传送到选定块BLK中的选定字线。
在写入操作中，读出放大器模块16将从存储器控制器2接收的写入数据DAT传送到存储器单元阵列10。在读取操作中，读出放大器模块16基于对应位线的电压而确定存储于存储器单元晶体管中的数据。读出放大器模块16将所述确定的结果作为读取数据DAT传送到存储器控制器2。
1.1.3存储器单元阵列的电路配置
图2是展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的电路配置的实例的电路图。在图2中，展示包含于存储器单元阵列10中的块BLK中的一个块BLK。在图2中所展示的实例中，块BLK包含例如五个串单位SU0到SU4。
每一串单位SU包含分别与位线BL0到BLm(其中m是大于或等于1的整数)相关联的多个NAND串NS。每一NAND串NS包含例如存储器单元晶体管MT0到MT15以及选择晶体管STD及STS。存储器单元晶体管MT0到MT15各自包含控制栅极及电荷存储层，且以非易失性方式存储数据。选择晶体管STD及STS各自用于在各种操作中选择串单位SU。在以下解释中，存储器单元晶体管MT0到MT15各自也称为“存储器单元晶体管MT”。
在每一NAND串NS中，存储器单元晶体管MT0到MT15是串联耦合。选择晶体管STD的漏极耦合到对应位线BL，且选择晶体管STD的源极耦合到存储器单元晶体管MT0到MT15的串联的一端。选择晶体管STS的漏极耦合到存储器单元晶体管MT0到MT15的串联的另一端。选择晶体管STS的源极耦合到源极线SRC。
同一块BLK中的存储器单元晶体管MT0到MT15的控制栅极分别耦合到字线WL0到WL15。串单位SU0到SU4中的选择晶体管STD的栅极分别耦合到选择栅极线SGD0到SGD4。同一块BLK中的选择晶体管STS的栅极共同耦合到选择栅极线SGS。然而，配置不限于此，且不同串单位SU的选择晶体管STS的栅极可耦合到不同选择栅极线SGS0到SGS4。
位线BL0到BLm中的每一者跨越多个块BLK耦合包含于相应串单位SU中的对应NAND串NS。字线WL0到WL15是针对每一块BLK提供。源极线SRC是例如由多个块BLK共享。
耦合到一个串单位SU中的共同字线WL的一组存储器单元晶体管MT称为例如“单元单位CU”。举例来说，包含各自经配置以存储1位数据的存储器单元晶体管MT的单元单位CU的存储容量被定义为“1页数据”。根据存储于每一存储器单元晶体管MT中的数据位的数目，单元单位CU可具有2页数据或更多页数据的存储容量。
根据所述实施例包含于半导体存储器装置1中的存储器单元阵列10的电路配置不限于上文描述的电路配置。举例来说，包含于每一块BLK中的串单位SU的数目可为任何数目。同样地，在每一NAND串NS中存储器单元晶体管MT的数目、选择晶体管STD的数目及选择晶体管STS的数目可为任何数目。
1.1.4存储器单元阵列
下文将描述根据所述实施例包含于半导体存储器装置中的存储器单元阵列的结构的实例。在下文提及的图式中，X方向对应于字线WL延伸所沿的方向，Y方向对应于位线BL延伸所沿的方向，且Z方向对应于垂直于用于形成半导体存储器装置1的半导体衬底的表面的方向。在平面图中，适当地应用阴影来提高可见性。应用于平面图的阴影不必与阴影构成元件的材料或特性相关。在横截面图中，适当地省略构成元素以提高可见性。在图式中适当地简化构成元素。
1.1.4.1存储器单元阵列的总体配置
图3是展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的平面布局的实例的平面图。图3展示对应于八个块BLK0到BLK7的区域。下文中，偶数编号的块BLK(BLK0、BLK2、…)将称为“BLKe”，且奇数编号的块BLK(BLK1、BLK3、…)将称为“BLKo”。
存储器单元阵列10包含层堆叠、多个部件SLT及多个部件SHE。层堆叠是其中对应于选择栅极线SGD及SGS以及字线WL的数目的一定数目个层沿Z方向堆叠的结构。层堆叠包含选择栅极线SGD及SGS以及字线WL。层堆叠还包含与字线WL设置于相同层中的绝缘层。下文中，层堆叠中的选择栅极线SGD及SGS以及字线WL也统称作“堆叠层互连件”。与层堆叠中的堆叠层互连件设置于相同层中的绝缘层也统称作“堆叠层绝缘部件”。一组堆叠层互连件及与堆叠层互连件设置于相同层中的堆叠层绝缘部件也统称作“堆叠层部件SL”。特定来说，对应于字线WL0到WL15的堆叠层部件SL分别称为“堆叠层部件SL0到SL15”。
存储器单元阵列10例如沿X方向划分成存储器区域MA1及MA2以及联结区域HA。下文中，当存储器区域MA1及MA2不被彼此区分时，其仅称为“存储器区域MA”。
存储器区域MA1及MA2各自是由堆叠层互连件形成的区域。存储器区域MA1及MA2各自用于存储数据。存储器区域MA1及MA2各自包含多个NAND串NS。
联结区域HA是由堆叠层部件SL形成的区域。联结区域HA布置于存储器区域MA1与MA2之间。在联结区域HA中，为存储器单元阵列10的堆叠层互连件设置触点等。
部件SLT沿X方向延伸，且沿Y方向对准。部件SLT各自沿X方向穿越存储器区域MA1及MA2以及联结区域HA。每一部件SLT具有例如其中嵌入有绝缘体及板状触点的结构。每一部件SLT划分开经由部件SLT彼此邻近的堆叠层互连件。在所述实施例中，由部件SLT分隔开的区域各自对应于一个块BLK。
在所述实施例中，与每一块BLKe的一个Y方向端(+Y方向端)接触的部件SLT称为“SLTe”。与每一块BLKo的一个Y方向端(+Y方向端)接触的部件SLT称为“SLTo”。即，在存储器单元阵列10中，多组部件SLTe及SLTo沿Y方向对准。
部件SHE布置于存储器区域MA1及MA2中的每一者中。在所述实施例中，四个部件SHE布置于存储器区域MA1及MA2中的每一者中的邻近部件SLT之间。在存储器区域MA1及MA2中的每一者中，部件SHE沿X方向延伸，且沿Y方向对准。布置于存储器区域MA1中的部件SHE各自穿越存储器区域MA1。布置于存储器区域MA2中的部件SHE各自穿越存储器区域MA2。每一部件SHE具有其中嵌入有绝缘体的结构。每一部件SHE划分开例如经由部件SHE彼此邻近的选择栅极线SGD。在所述实施例中，由部件SLT及SHE分隔开的区域各自对应于一个串单位SU。
联结区域HA包含沿Y方向对准的多个联结部分HP。联结部分HP是每隔两个块BLK布置。换句话说，在联结区域HA中，每一联结部分HP布置于插置于两个部件SLTe之间的区域中，两个邻近块BLK插置于两个部件SLTe之间。
下文中，与块BLKk及BLK(k+1)(k＝4×i，其中i是大于或等于0的整数)对应地布置的联结部分HP将称为“HPe”。与块BLK(k+2)及BLK(k+3)对应地布置的联结部分HP将称为“HPo”。在图3中，联结部分HPe是与一对块BLK0及BLK1以及一对块BLK4及BLK5中的每一者对应地布置。联结部分HPo是与一对块BLK2及BLK3以及一对块BLK6及BLK7中的每一者对应地布置。
每一联结部分HP包含触点区域CCT及两个触点区域C4T。触点区域CCT是包含由堆叠层部件SL形成的阶梯结构的区域。触点区域C4T各自是由堆叠层绝缘部件形成的绝缘区域。
在每一联结部分HP中，触点区域CCT布置成在延伸跨越两个邻近块BLK之间的一个部件SLTo的同时与两个邻近块BLK的部分区域重叠。与触点CCT重叠的部件SLTo将由对应于触点区域CCT的两个邻近块BLK的层堆叠形成的阶梯结构与块BLK对应地一分为二。具体来说，对应于块BLK0及BLK1的触点区域CCT、对应于块BLK2及BLK3的触点区域CCT、对应于块BLK4及BLK5的触点区域CCT以及对应于块BLK6及BLK7的触点区域CCT各自由部件SLTo划分开。
在每一联结部分HP中，为相应块BLK设置两个触点区域C4T。两个触点区域C4T是例如沿Y方向并排布置。触点区域CCT与两个触点区域C4T中的每一者是沿X方向并排布置。
每一触点区域C4T插置于沿Y方向彼此分隔开地并排布置于对应块BLK中的两个部件OST之间。每一部件OST沿X方向延伸且具有其中嵌入有绝缘体的结构。在每一块BLK中，存储器区域MA1中的堆叠层互连件经由不同于触点区域C4T的区域电耦合到存储器区域MA2中的堆叠层互连件。具体来说，每一块BLK中的堆叠层互连件具有沿Y方向与触点区域C4T并排布置的部分。沿Y方向与触点区域C4T并排布置的所述部分沿X方向延伸跨越联结部分HP，且将堆叠层互连件的从存储器区域MA1侧延伸的部分耦合到堆叠层互连件的从存储器区域MA2侧延伸的部分。
在联结区域HA中，包含于联结部分HP中的触点区域CCT与一组两个触点区域C4T例如沿Y方向交替地布置。换句话说，在每一联结部分HPe中，触点区域CCT布置于存储器区域MA1侧上，且触点区域C4T布置于存储器区域MA2侧上。在每一联结部分HPo中，触点区域C4T布置于存储器区域MA1侧上，且触点区域CCT布置于存储器区域MA2侧上。
1.1.4.2存储器区域
将参考图4描述存储器区域MA中的存储器单元阵列10的结构。图4是展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的存储器区域的平面布局的实例的平面图。图4展示一个块BLK，即，包含串单位SU0到SU4的区域。图4中所展示的是存储器区域MA1及MA2中的一个存储器区域MA中的存储器单元阵列10的结构；然而，存储器区域MA1中的存储器单元阵列10的结构与存储器区域MA2中的存储器单元阵列10的结构基本上相同。
如图4中所展示，在存储器区域MA中，存储器单元阵列10包含多个存储器柱MP、多个触点CV，及多个位线BL。每一部件SLT包含触点LI及间隔件SP。
每一存储器柱MP充当例如一个NAND串NS。存储器柱MP是在两个邻近部件SLT之间的区域中呈例如24行交错布置。举例来说，当从+Y方向侧计数时，第五行、第十行、第十五行及第二十行中的每一者中的存储器柱MP与一个部件SHE重叠。
位线BL沿Y方向延伸，且沿X方向对准。每一位线BL布置成与每一串单位SU中的至少一个存储器柱MP重叠。在图4的实例中，每一位线BL布置成与每一串单位SU中的两个存储器柱MP重叠。与存储器柱MP重叠的位线BL中的一者经由触点CV电耦合到存储器柱MP。
举例来说，省略位线BL与和部件SHE重叠的存储器柱MP之间的触点CV。邻近部件SLT之间的存储器柱MP及部件SHE的数目及布置不限于参考图4所描述的那些，且可适当地改变。与每一存储器柱MP重叠的位线BL的数目可为任何数目。
触点LI是包含沿X方向延伸的一部分的导体。间隔件SP是设置于触点LI的侧表面上的绝缘体。触点LI插置于间隔件SP之间。触点LI通过间隔件SP与沿Y方向邻近于触点LI的导电层(例如，字线WL0到WL15及选择栅极线SGD及SGS)隔离。因此，触点LI与沿Y方向邻近于触点LI的导电层绝缘。
(横截面结构)
图5是沿着图4中的线V-V截取的横截面图，其展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的存储器区域的横截面结构的实例。如图5中所展示，存储器单元阵列10进一步包含半导体衬底20、导电层21到25，及绝缘层30到34。
具体来说，绝缘层30设置于半导体衬底20上。绝缘层30包含对应于行解码器模块15、读出放大器模块16等的电路(未展示)。本文中，假设触点设置于触点区域CCT中以将导电层21到25(堆叠层互连件)耦合到稍后将描述的前述电路，沿着Z方向所述触点相对于对应堆叠层互连件定位所沿的方向被定义为向上方向。
导电层21设置于绝缘层30上。导电层21形成为例如沿着XY平面扩展的板状形状，且用作源极线SRC。导电层21含有例如磷掺杂硅。
绝缘层31设置于导电层21上。导电层22设置于绝缘层31上。导电层22形成为例如沿着XY平面扩展的板状形状，且用作选择栅极线SGS。导电层22含有例如钨。
在导电层22上，绝缘层32与导电层23交替地堆叠。导电层23形成为例如沿着XY平面扩展的板状形状。堆叠导电层23以从半导体衬底20侧开始的次序用作字线WL0到WL15。导电层23含有例如钨。
绝缘层33设置于最上部导电层23上。导电层24设置于绝缘层33上。导电层24形成为例如沿着XY平面扩展的板状形状，且用作选择栅极线SGD。导电层24含有例如钨。
绝缘层34设置于导电层24上。导电层25设置于绝缘层34上。导电层25形成为例如沿Y方向延伸的线性形状，且用作位线BL。导电层25含有例如铜。
每一存储器柱MP沿Z方向延伸，且穿过绝缘层31到33及导电层22到24。存储器柱MP的底部与导电层21接触。存储器柱MP与导电层22相交的部分充当选择晶体管STS。存储器柱MP与每一导电层23相交的部分充当存储器单元晶体管MT。存储器柱MP与导电层24相交的部分充当选择晶体管STD。
每一存储器柱MP包含例如核心部件40、半导体层41，及堆叠膜42。核心部件40经设置以便沿Z方向延伸。核心部件40的上部端包含于导电层24上面的层中。核心部件40的下部端到达例如与导电层21相同的水平高度。半导体层41覆盖核心部件40的外围。在存储器柱MP的底部处，半导体层41的一部分与导电层21接触。堆叠膜42覆盖半导体层41的侧面及底部表面，除了半导体层41与导电层21接触的部分。核心部件40含有绝缘体，例如氧化硅。半导体层41含有例如硅。
柱状触点CV设置于存储器柱MP中的半导体层41的顶部表面上。在所图解说明的区域中，展示对应于六个存储器柱MP中的两者的两个触点CV。不与任何部件SHE重叠且不耦合到存储器区域MA中的任何触点CV的存储器柱MP各自耦合到图5中未展示的区域中的触点CV。
触点CV的顶部与一个导电层25(即，一个位线BL)接触。一个触点CV在通过部件SLT及SHE分隔开的空间中的每一者中耦合到一个导电层25。即，每一导电层25电耦合到设置于每一组邻近部件SLT与SHE之间的存储器柱MP及设置于每一组两个部件SHE之间的存储器柱MP。
部件SLT包含沿着XZ平面扩展的一部分，且划分开导电层22到24中的每一者。部件SLT中的触点LI经设置以便沿着部件SLT延伸。触点LI的上部端定位于导电层24与导电层25之间。触点LI的下部端与导电层21接触。触点LI用作例如源极线SRC的部分。间隔件SP设置于触点LI与导电层22到24之间。触点LI通过间隔件SP与导电层22到24隔离且绝缘。
部件SHE包含例如沿着XZ平面扩展的一部分，且划分开导电层24。部件SHE的上部端定位于导电层24与导电层25之间。部件SHE的下部端定位于最上部导电层23与导电层24之间。部件SHE含有绝缘体，例如氧化硅。部件SHE的上部端可与部件SLT的上部端对准或不对准。部件SHE的上部端可与存储器柱MP的上部端对准或不对准。
将参考图6描述根据所述实施例的半导体存储器装置1中的存储器柱MP的横截面结构。图6是沿着图5中的线VI-VI截取的横截面图，其展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的存储器柱的横截面结构的实例。
如图6中所展示，堆叠膜42包含例如隧道绝缘膜43、绝缘膜44，及阻挡绝缘膜45。
在包含导电层23的横截面中，核心部件40设置于存储器柱MP的中间。半导体层41环绕核心部件40的侧表面。隧道绝缘膜43环绕半导体层41的侧表面。绝缘膜44环绕隧道绝缘膜43的侧表面。阻挡绝缘膜45环绕绝缘膜44的侧表面。导电层23环绕阻挡绝缘膜45的侧表面。隧道绝缘膜43及阻挡绝缘膜45各自含有例如氧化硅。绝缘膜44含有例如氮化硅。
在上文描述的存储器柱MP中，半导体层41充当存储器单元晶体管MT0到MT15及选择晶体管STD及STS的沟道(电流路径)。绝缘膜44用作每一存储器单元晶体管MT的电荷存储层。半导体存储器装置1接通存储器单元晶体管MT0到MT15及选择晶体管STD及STS以允许电流在位线BL与源极线SRC之间穿过存储器柱MP。
1.1.4.3联结区域
将参考图7描述联结区域HA的结构。图7是展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。图7展示对应于邻近块BLK0(BLKe)及BLK1(BLKo)的区域的触点区域CCT(包含于联结部分HPe中)及触点区域CCT附近的存储器区域MA1的部分。下文将主要描述触点区域CCT及其附近的结构。
在触点区域CCT中及其附近，多个堆叠层部件SL中的每一者具有不与上部堆叠层部件SL重叠的一部分(下文中称为“平台部分”)。选择栅极线SGS及堆叠层部件SL0到SL15的平台部分包含于触点区域CCT中。选择栅极线SGD的平台部分包含于存储器区域MA1侧上的联结区域HA的端部分中，例如在触点区域CCT之外。
平台部分的形状类似于台阶、平台、边缘石等。具体来说，例如，在存储器区域MA1侧上的联结区域HA的端部分中，台阶设置于选择栅极线SGD与堆叠层部件SL15之间。在触点区域CCT中，台阶设置于堆叠层部件SL15与堆叠层部件SL14之间、堆叠层部件SL14与堆叠层部件SL13之间、…、堆叠层部件SL1与堆叠层部件SL0之间，及堆叠层部件SL0与选择栅极线SGS之间。
在触点区域CCT中，存储器单元阵列10包含体育场状阶梯部分SS(SS1及SS2)、倾斜部分IP(IP1、IP2及IP3)，及多个部件CST，以及多个触点CC。
体育场状阶梯部分SS中的每一者是形成为在平面图中沿所有方向从中心部分上升的多个平台部分。层堆叠朝向体育场状阶梯部分SS的中心部分凹陷。体育场状阶梯部分SS的中心部分设置成跨越部件SLTo。体育场状阶梯部分SS1与SS2沿X方向并排布置。
倾斜部分IP中的每一者是包含在平面图中设置成矩形形状的多个(在图7的实例中，四个)连续堆叠层部件SL的端部的台阶。层堆叠从倾斜部分IP的外部向内部凹陷。倾斜部分IP1经设置以便沿X方向横向穿越体育场状阶梯部分SS2且沿Y方向纵向穿越体育场状阶梯部分SS1的中心部分。倾斜部分IP2设置于倾斜部分IP1内部以便沿X方向横向穿越体育场状阶梯部分SS2且沿Y方向纵向穿越体育场状阶梯部分SS1与体育场状阶梯部分SS2之间。倾斜部分IP3设置于倾斜部分IP2内部以便沿Y方向纵向穿越体育场状阶梯部分SS2的中心部分。
体育场状阶梯部分SS1及SS2通过倾斜部分IP1、IP2及IP3划分成阶梯区域SA1、SA2、SA3及SA4。
阶梯区域SA1是体育场状阶梯部分SS1及SS2的位于倾斜部分IP1外部的区域。阶梯区域SA1包含例如堆叠层部件SL11到SL15的平台部分。在阶梯区域SA1中，堆叠层部件SL11到SL15的平台部分布置成沿X方向从存储器区域MA1侧向存储器区域MA2侧下降。
阶梯区域SA2是体育场状阶梯部分SS1及SS2的位于倾斜部分IP1内部且位于倾斜部分IP2外部的区域。阶梯区域SA2包含例如堆叠层部件SL7到SL10的平台部分。在阶梯区域SA2中，堆叠层部件SL7到SL10的平台部分布置成沿X方向从存储器区域MA1侧向存储器区域MA2侧上升。
阶梯区域SA3是体育场状阶梯部分SS1及SS2的位于倾斜部分IP2内部且位于倾斜部分IP3外部的区域。阶梯区域SA3包含例如堆叠层部件SL3到SL6的平台部分。在阶梯区域SA3中，堆叠层部件SL3到SL6的平台部分布置成沿X方向从存储器区域MA1侧向存储器区域MA2侧下降。
阶梯区域SA4是在倾斜部分IP3内部的区域。阶梯区域SA4包含例如堆叠层部件SL0到SL2及选择栅极线SGS的平台部分。在阶梯区域SA4中，选择栅极线SGS及堆叠层部件SL0到SL2的平台部分布置成沿X方向从存储器区域MA1侧向存储器区域MA2侧上升。
阶梯区域SA1中的堆叠层部件SL11的平台部分及阶梯区域SA2中的堆叠层部件SL7的平台部分经设置以便彼此邻近，其中倾斜部分IP1在存储器区域MA1侧上的一部分沿X方向插置于所述平台部分之间。阶梯区域SA3中的堆叠层部件SL3的平台部分及阶梯区域SA4中的选择栅极线SGS的平台部分经设置以便彼此邻近，其中倾斜部分IP3在存储器区域MA1侧上的一部分沿X方向插置于所述平台部分之间。
每一部件CST沿X方向延伸且具有其中嵌入有绝缘体的结构。部件CST设置成穿过层堆叠。在图7中所展示的实例中，存储器单元阵列10在每一块BLK中包含例如两个部件CST。即，存储器单元阵列10包含每触点区域CCT四个部件CST。包含于每一块BLK中的两个部件CST沿X方向并排布置。两个部件CST之间的空间和体育场状阶梯部分SS1与SS2之间的边界沿Y方向对准。包含于块BLKe中的两个部件CST及包含于块BLKo中的两个部件CST经设置以便沿Y方向在其之间插置有例如选择栅极线SGS及堆叠层部件SL0到SL14的平台部分。
在联结区域HA中，触点CC中的每一者设置于在每一块BLK中设置的堆叠层部件SL的平台部分当中的对应堆叠层部件SL的平台部分的顶部表面上。
在触点区域CCT中，分别对应于包含于一个块BLK中的选择栅极线SGS及堆叠层部件SL0到SL15的触点CC是例如沿X方向以直线布置。分别对应于堆叠层部件SL15、SL14、SL13、SL12、SL11、SL7、SL8、SL9、SL10、SL6、SL5、SL4及SL3、选择栅极线SGS以及堆叠层部件SL0、SL1及SL2的触点CC是以从存储器区域MA1侧向存储器区域MA2侧的出现次序布置。然而，分别对应于选择栅极线SGS及堆叠层部件SL0到SL15的触点CC不必以直线布置，且可沿Y方向不对准。
在联结区域HA的端部分中，分别对应于串单位SU的选择栅极线SGD的触点CC是例如沿Y方向以直线布置。然而，分别对应于选择栅极线SGD的触点CC不必以直线布置，且可沿X方向不对准。
在联结区域HA中，对应于块BLK0(BLKe)的部分与对应于块BLK1(BLKo)的部分相对于例如部件SLTo具有Y方向对称结构。
包含于联结部分HPo中的触点区域CCT的结构类似于例如包含于联结部分HPe中的触点区域CCT的结构。在每一联结部分HPe中，触点区域CCT设置于例如存储器区域MA1侧上。在每一联结部分HPo中，触点区域CCT设置于例如存储器区域MA2侧上。
接下来，将参考图8描述存储器单元阵列10的触点区域CCT的横截面结构。图8是沿着图7的线VIII-VIII截取的横截面图，其展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
在图8中所展示的横截面中，层堆叠包含与字线WL0到WL15对应的导电层23及与选择栅极线SGS对应的导电层22的平台部分。因此，在图8中所展示的横截面中，导电层23及导电层22耦合到对应触点CC。
绝缘层34设置于导电层23上面。
设置于阶梯区域SA1中的阶梯结构与设置于阶梯区域SA2中的阶梯结构相对于YZ平面是平面对称的，除了例如高度。阶梯区域SA1中的阶梯结构高于阶梯区域SA2中的阶梯结构。
设置于阶梯区域SA3中的阶梯结构与设置于阶梯区域SA4中的阶梯结构相对于YZ平面是平面对称的，除了例如高度。阶梯区域SA3中的阶梯结构高于阶梯区域SA4中的阶梯结构。
在触点区域CCT中，存储器单元阵列10包含对应于多个触点CC的多个导电层26。导电层26中的每一者设置于对应触点CC的顶部表面上。因此，导电层22及23经由触点CC电耦合到相关联导电层26。导电层26包含于例如与导电层25相同的水平高度处的层中。
以此方式，耦合到NAND串NS的堆叠层互连件经由与堆叠层互连件相关联的触点CC及导电层26电耦合到行解码器模块15。触点CC经由例如触点区域C4T耦合到行解码器模块15。触点CC可经由设置于在存储器单元阵列10之外的区域中的触点耦合到行解码器模块15。
在图8的横截面图中，对应于字线WL15到WL11及WL7到WL3的触点CC耦合到堆叠层互连件的从存储器区域MA1侧延伸的部分。对应于字线WL2到WL0的触点CC耦合到堆叠层互连件的从存储器区域MA2侧延伸的部分。对应于选择栅极线SGS的触点CC耦合到堆叠层互连件的从存储器区域MA1侧延伸的一部分及堆叠层互连件的从存储器区域MA2侧延伸的一部分两者。堆叠层互连件的从存储器区域MA1侧延伸的部分经由堆叠层互连件的图8中未展示的部分耦合到堆叠层互连件的从存储器区域MA2侧延伸的部分。对应于字线WL3到WL10的触点CC(包含于阶梯区域SA2及SA3中)经由例如图8中未展示的区域耦合到将堆叠层互连件的从存储器区域MA1侧延伸的部分耦合到堆叠层互连件的从存储器区域MA2侧延伸的部分的部分。
将参考图9描述设置于阶梯区域SA2中的触点CC与存储器区域MA之间的耦合。图9是展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的横截面结构的实例的横截面图。图9展示存储器单元阵列10的图7中所展示的包含堆叠层部件SL8的区域的XY横截面。
如图9中所展示，在与堆叠层部件SL8相同的水平高度处，不包含于层堆叠中的绝缘层34设置于包含比堆叠层部件SL8低的层的平台部分的区域中。具体来说，绝缘层34在与堆叠层部件SL8相同的水平高度处形成于每一块BLK中的存储器区域MA1侧上的区域及存储器区域MA2侧上的区域中的每一者中。每一绝缘层34与部件SLTo接触。存储器区域MA1侧上设置绝缘层34的区域对应于堆叠层部件SL7的平台部分。存储器区域MA2侧上设置绝缘层34的区域对应于堆叠层部件SL0到SL6及选择栅极线SGS的平台部分。在每一块BLK中，对应于下部层字线WL7到WL0及选择栅极线SGS的触点CC各自穿过两个绝缘层34中的对应一者。在图9中，对应于字线WL8的触点CC设置于对应于字线WL8的导电层23的顶部表面上由虚线指示的圆圈的位置处。
在每一块BLK中，堆叠层部件SL包含存储器区域MA1侧上的绝缘层34与存储器区域MA1侧上的部件CST之间的牺牲部件SM，及存储器区域MA2侧上的绝缘层34与存储器区域MA2侧上的部件CST之间的牺牲部件SM。牺牲部件SM经设置以在稍后将描述的半导体存储器装置1的制造过程中形成导电层22及导电层23，且在不被导电层22及导电层23替代的情况下保留。两个牺牲部件SM与对应部件CST及绝缘层34接触。牺牲部件SM含有绝缘体。牺牲部件SM中所含的绝缘体是例如氮化硅。
在两个部件CST与部件SLTo之间，导电层23的设置触点CC的部分通过上文描述的两个绝缘层34及两个牺牲部件SM与存储器区域MA1及MA2两者隔离。然而，导电层23的设置触点CC的部分通过两个部件CST之间的空间及两个部件CST与部件SLTe之间的空间耦合到存储器区域MA1及MA2两者。因此，对应于字线WL8的导电层23可电耦合对应触点CC与存储器单元晶体管MT。具有阶梯区域SA2中的平台部分的其它导电层23同样如此。
图10是沿着图7的线X-X截取的横截面图，其展示根据所述实施例包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。图10展示包含阶梯区域SA4的区域。
在图10中所展示的横截面中，部件CST的顶部表面的水平高度例如高于对应于字线WL15的导电层23的顶部表面的水平高度。部件CST的底部表面的水平高度例如低于导电层22的底部表面的水平高度。部件CST的顶部表面的水平高度例如类似于部件SLT的顶部表面的水平高度。部件CST的底部表面的水平高度例如类似于部件SLT的底部表面的水平高度。
在部件SLTe与部件CST之间，存储器单元阵列10的层堆叠包含导电层22及多个导电层23。导电层22及导电层23各自与部件SLTe及部件CST接触。
在部件CST与部件SLTo之间，存储器单元阵列10的层堆叠包含导电层22及多个牺牲部件SM。在每一块BLK中，牺牲部件SM是与导电层23对应地设置。牺牲部件SM各自设置于与对应导电层23的水平高度类似的水平高度处。导电层22与部件SLTo及CST接触。牺牲部件SM与部件CST接触。然而，牺牲部件SM与绝缘层34接触，且因此不与部件SLTo接触。导电层22及牺牲部件SM与多个绝缘层32一起在包含触点区域CCT的阶梯区域SA4的YZ横截面中形成例如V形结构。即，多个堆叠层部件SL形成阶梯结构，其高度各自从部件SLTo侧向部件SLTe侧增加。在V形结构中，绝缘层34嵌入于由牺牲部件SM的端部、绝缘层32的端部及导电层22环绕的部分中。
在块BLK0中，牺牲部件SM包含倾斜部分IP1到IP3，其高度各自沿+Y方向增加。在块BLK1中，牺牲部件SM包含倾斜部分IP1到IP3，其高度各自沿-Y方向增加。具体来说，在每一块BLK中，在与字线WL11到WL14相同的水平高度处，四个牺牲部件SM的端部包含于倾斜部分IP1中。在每一块BLK中，在与字线WL7到WL10相同的水平高度处，四个牺牲部件SM的端部包含于倾斜部分IP2中。在每一块BLK中，在与字线WL1到WL4相同的水平高度处，四个牺牲部件SM的端部包含于倾斜部分IP3中。包含于块BLKe中的倾斜部分IP与包含于块BLKo中的倾斜部分IP相对于例如XZ平面是设置成平面对称的。
1.2制造半导体存储器装置的方法
图11是展示制造根据所述实施例的半导体存储器装置的方法的实例的流程图。图12到33各自是展示根据所述实施例包含于半导体存储器装置1中的存储器单元阵列10的过程中结构的实例的平面图或横截面图。图13、14、17、20、23、27、29及32的平面图展示对应于图7的区域。图12、15、18、21、24、26及33的横截面图展示对应于图8的区域。图16、19、22、25、28、30及31的横截面图展示对应于图10的区域。下文中，将适当地参考图11描述根据所述实施例与半导体存储器装置1中的层堆叠的阶梯结构的形成相关的制造过程的实例。
如图11中所展示，在根据所述实施例的半导体存储器装置1的制造过程中，按顺序执行步骤S100到S113。
首先，交替地堆叠牺牲部件与绝缘层(S100)。
具体来说，如图12中所展示，在半导体衬底20上形成包含对应于行解码器模块15等的电路(未展示)的绝缘层30。在绝缘层30上按顺序形成导电层21及绝缘层31。在绝缘层31上，以牺牲部件50、绝缘层32、牺牲部件50、…、牺牲部件50及绝缘层32的次序形成16个牺牲部件50及16个绝缘层32。在最上部绝缘层32上，以牺牲部件50、绝缘层33及牺牲部件50的次序堆叠两个牺牲部件50及一个绝缘层33。图12中所展示的牺牲部件50与选择栅极线SGS、堆叠层部件SL0到SL15及选择栅极线SGD相关联。
在联结区域HA中，部分地移除一个牺牲部件50。
具体来说，如图13中所展示，在联结区域HA中，除了存储器区域MA1侧上的端部，移除至少一个牺牲部件50。相应地，在联结区域HA与存储器区域MA1之间的边界附近，由至少一个牺牲部件50形成台阶。在触点区域CCT中，移除前述牺牲部件50及绝缘层33。
接着，形成掩模M1，如图14中所展示(S101)。掩模M1包含开口OP1及OP2。开口OP1及OP2是通过例如光刻形成。开口OP1包含与其中形成堆叠层部件SL11及SL7的平台部分的区域对应的一部分。开口OP2包含与其中形成堆叠层部件SL3及选择栅极线SGS的平台部分的区域对应的一部分。
通过重复各向异性蚀刻及各向同性蚀刻，形成两个体育场状阶梯结构(S102)。
具体来说，使用掩模M1执行各向异性蚀刻，且借此移除一个牺牲部件50。接着，执行掩模M1的各向同性蚀刻。开口OP1及OP2借此各向同性扩大到图14中由虚线(1)及(1’)指示的部分。接着，使用掩模M1执行各向异性蚀刻。相应地，在扩大到由虚线(1)及(1’)指示的部分的开口OP1及OP2中的每一者处，移除一个牺牲部件50。此后，执行掩模M1的各向同性蚀刻。开口OP1及OP2借此各向同性扩大到图14中由虚线(2)及(2’)指示的部分。接着，使用掩模M1执行各向异性蚀刻。相应地，在扩大到由虚线(2)及(2’)指示的部分的开口OP1及OP2中的每一者处，移除一个牺牲部件50。此后，执行掩模M1的各向同性蚀刻。开口OP1及OP2借此各向同性扩大到图14中由虚线(3)及(3’)指示的部分。接着，使用掩模M1执行各向异性蚀刻。相应地，在扩大到由虚线(3)及(3’)指示的部分的开口OP1及OP2中的每一者处，移除一个牺牲部件50。
通过S102的处理，如图15及16中所展示，在对应于阶梯区域SA1及SA2的区域以及对应于阶梯区域SA3及SA4的区域中的每一者中形成了沿X方向及Y方向延伸的阶梯结构。来自对应于阶梯区域SA1及SA2的区域中的底部的第一平台部分与来自对应于阶梯区域SA3及SA4的区域中的底部的第一平台部分沿X方向及Y方向中的每一者具有基本上相同的宽度W1。来自对应于阶梯区域SA1及SA2的区域中的底部的第二平台部分与来自对应于阶梯区域SA3及SA4的区域中的底部的第二平台部分沿X方向及Y方向中的每一者具有基本上相同的宽度W2。来自对应于阶梯区域SA1及SA2的区域中的底部的第三平台部分与来自对应于阶梯区域SA3及SA4的区域中的底部的第三平台部分沿X方向及Y方向中的每一者具有基本上相同的宽度W3。宽度W1到W3例如基本上彼此相同，但可彼此不同。在S102的处理完成之后，移除掩模M1。
接下来，形成掩模M2，如图17中所展示(S103)。掩模M2包含开口OP3。开口OP3是通过例如光刻形成。开口OP3包含与其中形成阶梯区域SA2、SA3及SA4的区域对应的一部分。开口OP3对应于其中形成倾斜部分IP1的区域。
接着，使用掩模M2执行各向异性蚀刻(S104)。
具体来说，在开口OP3处，通过使用掩模M2进行各向异性蚀刻而移除四个牺牲部件50及四个绝缘层32。借此形成倾斜部分IP1，如图18及19中所展示。如图18中所展示，在阶梯区域SA2中，形成其中将形成堆叠层部件SL7到SL10的平台部分的一部分。在S104的处理完成之后，移除掩模M2。
接着，形成掩模M3，如图20中所展示(S105)。掩模M3包含开口OP4。开口OP4是通过例如光刻形成。开口OP4包含与其中形成阶梯区域SA3及SA4的区域对应的一部分。开口OP4对应于其中形成倾斜部分IP2的区域。
接下来，使用掩模M3执行各向异性蚀刻(S106)。
具体来说，在开口OP4处，通过使用掩模M3进行各向异性蚀刻而移除四个牺牲部件50及四个绝缘层32，且形成倾斜部分IP2，如图21中所展示。相应地，在阶梯区域SA3中，形成其中将形成堆叠层部件SL3到SL6的平台部分的一部分。如图22中所展示，还在包含阶梯区域SA4的横截面中沿着Y方向形成倾斜部分IP2。在S106的处理完成之后，移除掩模M3。
接着，形成掩模M4，如图23中所展示(S107)。掩模M4包含开口OP5。开口OP5是通过例如光刻形成。开口OP5包含与其中形成阶梯区域SA4的区域对应的一部分。开口OP5对应于其中形成倾斜部分IP3的区域。
接着，使用掩模M4执行各向异性蚀刻(S108)。
具体来说，在开口OP5处，通过使用掩模M4进行各向异性蚀刻而移除四个牺牲部件50及四个绝缘层32。借此形成倾斜部分IP3，如图24中所展示。如图25中所展示，还在包含阶梯区域SA4的横截面中沿着Y方向形成倾斜部分IP3。相应地，在阶梯区域SA4中，形成其中将形成堆叠层部件SL0到SL2及选择栅极线SGS的平台部分的一部分。在S108的处理完成之后，移除掩模M4。
接下来，如图26中所展示，在设置于联结部分HP中的牺牲部件50的平台部分上形成绝缘层34。
具体来说，用绝缘层34填充在联结区域HA的联结部分HP中形成的台阶。接着，通过例如化学机械抛光(CMP)将绝缘层34的顶部表面平面化。绝缘层34是通过例如化学气相沉积(CVD)形成。
此后，在存储器区域MA中形成存储器柱MP(S109)。
接着，形成多个狭缝SH及CSH，如图27及28中所展示(S110)。
具体来说，通过例如光学光刻形成在对应于部件SLT及部件CST的区域中包含开口的掩模。接着，通过使用掩模进行各向异性蚀刻而形成划分开例如绝缘层31及34、绝缘层32及牺牲部件50的狭缝SH及CSH。在触点区域CCT之外的区域中，狭缝SH还划分开对应于选择栅极线SGD的牺牲部件50及绝缘层33。
接下来，在每一狭缝CSH中形成部件CST，如图29及30中所展示(S111)。
具体来说，形成绝缘部分以便覆盖狭缝CSH的侧面及底部表面。接着，通过例如CMP移除在狭缝CSH之外形成的绝缘部分。
此后，执行牺牲部件50的替代处理，且形成字线WL0到WL15等的堆叠层互连件，如图31中所展示(S112)。举例来说，各自用导电层22或23替代在图30中所展示的横截面中牺牲部件50的与狭缝SH接触的部分。相比来说，例如，不替代牺牲部件50的不与狭缝SH接触的部分。牺牲部件50的不被替代的部分保留为牺牲部件SM。
具体来说，经由狭缝SH通过使用例如热磷酸进行湿式蚀刻而选择性地移除牺牲部件50的部分。在图30中所展示的横截面中，经由狭缝SH移除牺牲部件50在每一块BLK中的部件CST与对应于和块BLK接触的部件SLTe的狭缝SH之间的部分。在图30中所展示的横截面中，在牺牲部件50在每一块BLK中的部件CST与对应于和块BLK接触的部件SLTo的狭缝SH之间的部分当中，经由对应于部件SLTo的狭缝SH完全移除牺牲部件50的对应于选择栅极线SGS的部分。相比来说，在图30中所展示的横截面中，在牺牲部件50在每一块BLK中的部件CST与对应于和块BLK接触的部件SLTo的狭缝SH之间的部分当中，不完全移除牺牲部件50的对应于堆叠层部件SL0到SL15的部分，因为其不与狭缝SH接触。牺牲部件50的不被移除的部分保留为牺牲部件SM。通过例如剩余牺牲部件SM、存储器柱MP、部件CST及支撑柱(未展示)维持已从其移除牺牲部件50的部分的存储器单元阵列10的结构。接着，经由狭缝SH在已从其移除牺牲部件50的空间中嵌入导体。为在此步骤中形成导体，使用例如CVD。
此后，经由回蚀工艺移除在狭缝SH内部形成的导体，且分隔开在邻近互连层中形成的导体。相应地，形成充当选择栅极线SGS的导电层22、分别充当字线WL0到WL15的多个导电层23，及充当选择栅极线SGD的导电层24。在此步骤中形成的导电层22到24可包含阻障金属。在此情形中，在移除牺牲部件50之后形成导体时，在例如形成氮化钛膜作为阻障金属之后形成钨。
接着，在每一狭缝SH中形成部件SLT，如图32中所展示(S113)。
具体来说，形成绝缘膜(间隔件SP)以便覆盖狭缝SH的侧面及底部表面。接着，移除间隔件SP的设置于狭缝SH的底部处的一部分，且在狭缝SH的底部处暴露导电层21的一部分。接着，在狭缝SH中形成导体(触点LI)，且通过例如CMP移除在狭缝SH之外形成的导体。此后，在沿Y方向彼此邻近的部件SLT之间在对应于部件SHE的区域(未展示)中，与部件SLT平行地形成多个沟槽。通过在沟槽中嵌入绝缘膜，形成沿Y方向划分开导电层24的部件SHE。
接着，形成多个触点CC，如图33中所展示。
具体来说，通过例如光学光刻形成在对应于触点CC的区域中包含开口的掩模。接着，举例来说，通过使用掩模进行各向异性蚀刻而形成穿过形成于平台部分上面的绝缘体的孔。在孔的底部处，对应导电层22到24被暴露。此后，用导体填充所述孔。经由通过例如CMP移除形成于层堆叠的顶部表面上的导体，对应于触点CC的上部端的表面被暴露。
通过上文描述的步骤形成存储器单元阵列10的结构。
上文描述的制造过程仅为实例，且制造过程不限于此。举例来说，可在制造步骤之间插入另一步骤，且可省略或整合一些步骤。制造步骤可在可能的情况下互换。举例来说，形成存储器柱MP的步骤与在触点区域CCT中形成阶梯结构的步骤可互换。
1.3本实施例的有利效果
所述实施例可抑制半导体存储器装置1的合格率的降低。下文将描述所述实施例的有利效果。
根据所述实施例，在半导体存储器装置1的制造过程中，在形成在触点区域CCT中包含平台部分的阶梯结构之后，在步骤S112中通过经由狭缝SH进行湿式蚀刻而移除牺牲部件50的部分。通过在已从其移除牺牲部件50的空间中嵌入导体，形成导电层22及24以及导电层23。在所述实施例中，在于步骤S112中替代牺牲部件50之前形成部件CST。因此，例如图30中所展示，牺牲部件50包含在半导体存储器装置1的YZ横截面中插置于部件CST与对应狭缝SH之间的部分及插置于部件CST与绝缘层34之间的部分。在牺牲部件50当中，不通过步骤S112替代插置于部件CST与绝缘层34之间的部分。因此，牺牲部件50的插置于部件CST与绝缘层34之间的部分保留为牺牲部件SM。因此，可抑制在形成导电层22及24以及导电层23时导致的层堆叠的倾斜。
补充地，半导体存储器装置1在每一块BLK中在触点区域CCT中的YZ横截面上的层堆叠的结构相对于XZ平面不对称。即，在每一块BLK中在触点区域CCT中，半导体存储器装置1具有归因于在阶梯区域SA4中沿Y方向延伸的阶梯结构的不对称性，例如图10中所展示。因此，举例来说，当用导电层22及多个导电层23替代此阶梯结构中的所有牺牲部件50时，由于不对称性会沿Y方向发生相对较大程度的应力。在替代处理中，层堆叠的上部部分不受支撑；因此，半导体存储器装置1的层堆叠可由于沿Y方向的应力而塌陷或遭受损坏。
根据所述实施例，在插置于每一块BLK中的部件CST与和块BLK接触的部件SLTo之间的区域中，半导体存储器装置1包含牺牲部件50的不被替代而保留为牺牲部件SM的部分。因此，较对称地形成导电层22及导电层23，借此与其中替代所有牺牲部件50的情形中相比导致较低程度的应力。因此，可抑制在形成导电层22及导电层23时导致的层堆叠的倾斜。另外，可提高半导体存储器装置1的合格率。
此外，两个部件CST之间的空间与体育场状阶梯部分SS1与SS2之间的边界沿Y方向对准。这使得可能在替代处理中通过两个部件CST之间的空间将互连层在部件CST与部件SLTo之间的与存储器区域MA1及MA2两者隔离的部分耦合到互连层在部件CST与部件SLTe之间的部分。
2修改方案
可对上文描述的实施例做出各种修改方案。
下文中，将描述根据修改方案的半导体存储器装置。下文将描述根据修改方案的半导体存储器装置的配置及制造过程，集中于与根据所述实施例的半导体存储器装置1的差异。根据修改方案的半导体存储器装置产生与所述实施例的有利效果类似的有利效果。
2.1第一修改方案
在上文描述的实施例中，在每一狭缝CSH中形成部件CST；然而，实施例不限于此。举例来说，可经由使用孔而形成部件CST。根据第一修改方案的半导体存储器装置1的配置及制造方法类似于所述实施例的那些，除了与部件CST相关的部分。下文将主要描述部件CST的配置及制造方法。
将参考图34、35及36描述根据第一修改方案的半导体存储器装置1的配置。图34是展示根据第一修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。图35是展示根据第一修改方案包含于半导体存储器装置中的存储器单元阵列的横截面结构的实例的横截面图。图35展示在图34中所展示的区域中存储器单元阵列10的堆叠层部件SL8的XY横截面中的结构。图36是沿着图34中的线XXXVI-XXXVI截取的横截面图，其展示根据第一修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
在图34的平面图中，每一部件CST包含例如五个部分CP。五个部分CP各自具有柱状结构，其中嵌入有绝缘体，具有椭圆形横截面，所述椭圆形横截面的长轴方向平行于X方向且短轴方向平行于Y方向。五个部分CP布置成例如沿X方向彼此隔开。
将参考图35描述部件CST的横截面结构。
在图35中所展示的横截面中，部件CST中的每一者设置成环绕与例如图34的平面图中所展示的包含于部件CST中的五个部分CP对应的区域。具体来说，每一部件CST具有例如其中围绕部分CP的平面结构设置的五个椭圆形形状沿X方向对准的横截面形状。在沿X方向对准的五个椭圆形形状当中，两个邻近椭圆形形状布置成彼此至少部分地重叠。
将参考图36进一步描述部件CST的横截面结构。
如图36中所展示，每一部分CP穿过堆叠层部件SL。每一部分CP的顶部与绝缘层34接触。每一部分CP的底部与导电层21接触。
在包含于每一部件CST中的五个部分CP当中，两个邻近部分CP在与导电层22及堆叠层部件SL0到SL15的水平高度类似的水平高度处通过部件CST的部分耦合。
部件CST在与导电层22及导电层23的水平高度类似的水平高度中的每一者处具有与图35中所展示的部件CST的横截面结构类似的横截面结构。部件CST还在与导电层21以及绝缘层31、32及34的水平高度类似的每一水平高度处具有与图34中所展示的部件CST的平面结构类似的横截面结构。
利用上文描述的配置，根据第一修改方案的半导体存储器装置1在与所述实施例中导电层23的水平高度类似的水平高度处包含牺牲部件SM。
接下来，将参考图37到40描述制造根据第一修改方案的半导体存储器装置1的方法。图37的平面图对应于图34中所展示的区域。图38及39的横截面图对应于图36中所展示的区域。图40的横截面图对应于图35中所展示的区域。制造根据第一修改方案的半导体存储器装置1的方法与根据所述实施例的方法基本上相同，除了用于形成部件CST的步骤。下文中，将主要描述用于形成部件CST的步骤(即，对应于图27到30的步骤)。
在第一修改方案中，在形成层堆叠的阶梯结构之后，将所述实施例的步骤S111并入到所述实施例的步骤S109中，使得除存储器柱MP之外还形成部件CST。如图37及38中所展示，例如通过与用于形成对应于存储器柱MP的孔的过程相同的过程形成对应于部分CP的孔CH。
具体来说，通过例如光学光刻形成在对应于存储器柱MP及部分CP的区域中包含开口的掩模。接着，通过使用掩模进行各向异性蚀刻而形成穿过例如绝缘层31及34、绝缘层32以及牺牲部件50的孔CH。
此后，在用于形成存储器柱MP的孔中形成存储器柱MP。
接着，如图39中所展示，通过经由孔CH使用例如热磷酸进行湿式蚀刻而选择性地移除牺牲部件50的部分。借此形成其中将形成部件CST的空间CSP。不通过湿式蚀刻移除绝缘层32。
通过此步骤，在与如图40中所展示的牺牲部件50的水平高度类似的水平高度处形成呈对应于图35中所展示的部件CST的横截面结构的形状的空间CSP。
此后，在每一空间CSP中嵌入绝缘体。嵌入于每一空间CSP中的绝缘体是例如氧化硅。
通过以上步骤，形成部件CST。
接着，在所述实施例的步骤S110中形成狭缝SH。不同于在所述实施例中，在形成部件CST之后形成狭缝SH。
上文描述的配置及制造方法可产生与所述实施例的有利效果类似的有利效果。
2.2第二修改方案
在以上第一修改方案中，在制造过程中通过经由孔CH进行湿式蚀刻而移除牺牲部件50的部分；然而，制造过程不限于此。举例来说，经由孔CH进行湿式蚀刻可不仅移除牺牲部件50的部分，而且移除绝缘层31的一部分及绝缘层32的部分。
根据第二修改方案的半导体存储器装置1的配置及制造方法与根据第一修改方案的半导体存储器装置1的那些基本上相同，除了与部件CST相关的部分。下文将主要描述部件CST的配置及制造方法。
将参考图41及42描述根据第二修改方案的半导体存储器装置1的配置。图41是展示根据第二修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。图42是沿着图41中的线XLII-XLII截取的横截面图，其展示根据第二修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
在图41中所展示的平面布局中，部件CST中的每一者具有其中沿X方向对准的五个椭圆形形状中的两个邻近椭圆形形状彼此至少部分地重叠的横截面结构。即，图41中的部件CST的平面结构类似于第一修改方案中的部件CST的横截面结构(展示于图35中)。
在与堆叠层部件SL0到SL15、导电层22及绝缘层32的水平高度类似的水平高度处，部件CST的横截面结构与图41中所展示的部件CST的平面结构基本上相同。
接下来，将参考图42描述每一部件CST的横截面结构。
如图42中所展示，部件CST穿过触点区域CCT中的堆叠层部件SL。每一部件CST的顶部与绝缘层34接触。每一部件CST的底部与导电层21接触。具体来说，每一部件CST的底部包含例如底部表面在与绝缘层31的下部表面的水平高度类似的水平高度处的部分，及与导电层21接触的底部表面在低于绝缘层31的下部表面的水平高度处的部分。
利用上文描述的配置，根据第二修改方案的半导体存储器装置1在与所述实施例中导电层23的水平高度类似的水平高度处包含牺牲部件SM。
将参考图43描述制造根据第二修改方案的半导体存储器装置1的方法。图43的横截面图对应于图42中所展示的区域。下文将描述制造根据第二修改方案的半导体存储器装置1的方法，集中于与第一修改方案的制造方法的差异。
首先，与图38中所展示的第一修改方案的步骤类似的步骤中形成孔CH。
接着，如图43中所展示，通过经由孔CH进行湿式蚀刻，选择性地移除牺牲部件50的部分、绝缘层31及34的部分，以及绝缘层32的部分。相应地，形成其中将形成部件CST的空间CSP。
具体来说，通过例如与图39中所展示的第一修改方案的步骤类似的步骤选择性地移除牺牲部件50的部分。在移除牺牲部件50的部分之后，通过经由孔CH使用氢氟酸等进行湿式蚀刻而选择性地移除绝缘层31及34的部分以及绝缘层32的部分。注意，举例来说，绝缘层31及34的部分以及绝缘层32的部分可比牺牲部件50的部分更早地移除。
此后，在每一空间CSP中嵌入绝缘体。
经由以上步骤，形成部件CST。
上文描述的配置及制造方法可产生与所述实施例及第一修改方案的有利效果类似的有利效果。
2.3第三修改方案
在以上实施例、第一修改方案及第二修改方案中，对应于多个堆叠层互连件的多个平台部分在XZ横截面中形成体育场状阶梯结构；然而，配置不限于这些。半导体存储器装置1可具有例如其中对应于多个堆叠层互连件的多个平台部分沿X方向对准为从存储器区域MA1侧向存储器区域MA2侧上升或下降的结构。
根据第三修改方案的半导体存储器装置1的配置及制造方法与根据所述实施例、第一修改方案及第二修改方案的半导体存储器装置1的那些基本上相同，除了与层堆叠的阶梯结构相关的部分。下文将主要描述层堆叠的阶梯结构的配置及制造方法。
将参考图44及45描述根据第三修改方案的半导体存储器装置1的配置。图44是展示根据第三修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。图45是沿着图44中的线XLV-XLV截取的横截面图，其展示根据第三修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
如图44中所展示，在触点区域CCT中，存储器单元阵列10包含倾斜部分IP(IP1、IP2及IP3)，阶梯区域SA1、SA2、SA3及SA4，及多个部件CST，以及多个触点CC。
第三实施例中的每一倾斜部分IP是包含在平面图中设置成矩形形状的四个连续堆叠层部件SL的端部的台阶，其类似于根据所述实施例的倾斜部分IP。倾斜部分IP2在倾斜部分IP1内部设置于存储器区域MA2侧上。倾斜部分IP3在倾斜部分IP2内部设置于存储器区域MA2侧上。
阶梯区域SA1是存储器区域MA1侧上在倾斜部分IP1外部的区域。阶梯区域SA1包含堆叠层部件SL11到SL15的平台部分。在阶梯区域SA1中，堆叠层部件SL11到SL15的平台部分布置成沿X方向从存储器区域MA1侧向存储器区域MA2侧下降。在阶梯区域SA1当中，堆叠层部件SL11到SL14的平台部分由堆叠层部件SL15的端部分环绕以具有矩形形状。
阶梯区域SA2是存储器区域MA1侧上在倾斜部分IP1内部且在倾斜部分IP2外部的区域。阶梯区域SA2包含堆叠层部件SL7到SL10的平台部分。在阶梯区域SA2中，堆叠层部件SL7到SL10的平台部分布置成沿X方向从存储器区域MA1侧向存储器区域MA2侧下降。在阶梯区域SA2中，堆叠层部件SL7到SL10的平台部分由堆叠层部件SL11的端部分环绕以具有矩形形状。
阶梯区域SA3是存储器区域MA1侧上在倾斜部分IP2内部且在倾斜部分IP3外部的区域。阶梯区域SA3包含堆叠层部件SL3到SL6的平台部分。在阶梯区域SA3中，堆叠层部件SL3到SL6的平台部分布置成沿X方向从存储器区域MA1侧向存储器区域MA2侧下降。在阶梯区域SA3中，堆叠层部件SL3到SL6的平台部分由堆叠层部件SL7的端部分环绕以具有矩形形状。
阶梯区域SA4是在倾斜部分IP3内部的区域。阶梯区域SA4包含堆叠层部件SL0到SL2及选择栅极线SGS的平台部分。在阶梯区域SA4中，堆叠层部件SL0到SL2及选择栅极线SGS的平台部分布置成沿X方向从存储器区域MA1侧向存储器区域MA2侧下降。在阶梯区域SA4中，堆叠层部件SL0到SL2及选择栅极线SGS的平台部分由堆叠层部件SL3的端部分环绕以具有矩形形状。
在第三修改方案中，存储器单元阵列10在每一块BLK中包含一个部件CST。即，存储器单元阵列10包含每触点区域CCT两个部件CST。
包含于块BLKe中的部件CST及包含于块BLKo中的部件CST经设置以便沿Y方向在其之间插置有例如由倾斜部分IP1环绕的区域。
在触点区域CCT中，分别对应于包含于每一块BLK中的选择栅极线SGS及堆叠层部件SL0到SL15的触点CC是例如沿X方向以直线布置。分别对应于堆叠层部件SL15、SL14、SL13、SL12、SL11、Sl10、SL9、SL8、SL7、SL6、SL5、SL4、SL3、SL2、SL1及SL0以及选择栅极线SGS的触点CC是以从存储器区域MA1侧向存储器区域MA2侧的出现次序布置。
在图45中所展示的横截面中，层堆叠包含导电层23的平台部分。
在阶梯区域SA1、SA2、SA3及SA4中的每一者中，由导电层22及23形成的阶梯结构具有基本上相同的结构，除了例如高度。
利用上文描述的配置，根据第三修改方案的半导体存储器装置1在与例如所述实施例中导电层23的水平高度类似的水平高度处包含牺牲部件SM。
接下来，将简要地描述制造根据第三修改方案的半导体存储器装置1的方法。下文中，将主要描述形成层堆叠的阶梯结构的方法(即，所述实施例中对应于图14到26的步骤)。
通过重复使用掩模进行各向异性蚀刻而形成包含于阶梯区域SA1、SA2、SA3及SA4中的每一者中的阶梯结构。
具体来说，在图44的平面图中的阶梯区域SA4中，通过使用掩模进行各向异性蚀刻而移除一个牺牲部件50及一个绝缘层32。随后，在阶梯区域SA4的包含堆叠层部件SL1及SL0及选择栅极线SGS的平台部分的区域中，通过使用掩模进行各向异性蚀刻而移除一个牺牲部件50及一个绝缘层32。接着，在阶梯区域SA4的包含堆叠层部件SL0及选择栅极线SGS的平台部分的区域中，通过使用掩模进行各向异性蚀刻而移除一个牺牲部件50及一个绝缘层32。此后，在阶梯区域SA4的包含选择栅极线SGS的平台部分的区域中，通过使用掩模进行各向异性蚀刻而移除一个牺牲部件50及一个绝缘层32。通过这些步骤，在阶梯区域SA4中形成与堆叠层部件SL2到SL0及选择栅极线SGS相关的平台部分(包含于阶梯区域SA4中)。通过与用于形成包含于阶梯区域SA4中的平台部分的步骤基本上相同的步骤形成包含于阶梯区域SA1中的与堆叠层部件SL11到SL14相关的平台部分、包含于阶梯区域SA2中的与堆叠层部件SL7到SL10相关的平台部分，及包含于阶梯区域SA3中的与堆叠层部件SL3到SL6相关的平台部分。包含于相应阶梯区域SA1、SA2、SA3及SA4中的平台部分可形成为彼此平行。
接下来，通过类似于所述实施例的S103及S104的步骤，在包含阶梯区域SA2、SA3及SA4的区域中共同移除四个牺牲部件50及四个绝缘层32。借此形成倾斜部分IP1。
接着，通过类似于所述实施例的S105及S106的步骤，在包含阶梯区域SA3及SA4的区域中共同移除四个牺牲部件50及四个绝缘层32。借此形成倾斜部分IP2。
此后，通过类似于所述实施例的S107及S108的步骤，在包含阶梯区域SA4的区域中共同移除四个牺牲部件50及四个绝缘层32。借此形成倾斜部分IP3。
经由以上步骤，形成根据第三修改方案的半导体存储器装置1的层堆叠的阶梯结构。
上文描述的制造过程仅为实例，且制造过程不限于此。举例来说，包含于每一阶梯区域SA中的平台部分的阶梯结构可在形成倾斜部分IP1到IP3之后形成。
上文描述的配置可产生与所述实施例、第一修改方案及第二修改方案的有利效果类似的有利效果。
2.4第四修改方案
在以上实施例、第一修改方案、第二修改方案及第三修改方案中，层堆叠的阶梯结构包含由触点区域CCT中的多个倾斜部分IP环绕的区域；然而，配置不限于此。举例来说，层堆叠的阶梯结构可设置成包含由一个倾斜部分IP环绕的区域。
根据第四修改方案的半导体存储器装置1的配置及制造方法与根据第三修改方案的半导体存储器装置1的那些基本上相同，除了与层堆叠的阶梯结构相关的部分。下文将主要描述层堆叠的阶梯结构的配置及制造方法。
将参考图46及47描述根据第四修改方案的半导体存储器装置1的配置。图46是展示根据第四修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。图46展示与邻近块BLK0(BLKe)及BLK1(BLKo)的区域对应的触点区域CCT(包含于联结部分HPe中)，及存储器区域MA1在触点区域CCT附近的一部分。图47是沿着图46中的线XLVII-XLVII截取的横截面图，其展示根据第四修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
如图46中所展示，在触点区域CCT中，存储器单元阵列10包含体育场状阶梯部分SS、倾斜部分IP，及多个部件CST，以及多个触点CC。
在第四修改方案中，存储器单元阵列10在触点区域CCT中包含一个体育场状阶梯部分SS。第四修改方案中的体育场状阶梯部分SS在配置上类似于根据所述实施例的体育场状阶梯部分SS，在于对应于一个层的台阶是沿着X方向形成。
如同根据所述实施例的倾斜部分IP，第四修改方案中的倾斜部分IP是包含在平面图中设置成矩形形状的多个连续堆叠层部件SL的端部的台阶。在第四修改方案中，倾斜部分IP包含八个连续堆叠层部件SL的端部。倾斜部分IP设置于触点区域CCT中以便沿X方向横向穿越体育场状阶梯部分SS的存储器区域MA2侧且沿Y方向纵向穿越体育场状阶梯部分SS的中心部分。
体育场状阶梯部分SS通过倾斜部分IP划分成阶梯区域SA1及SA2。
阶梯区域SA1是体育场状阶梯部分SS的位于倾斜部分IP外部的区域。阶梯区域SA1包含例如堆叠层部件SL7到SL15的平台部分。在阶梯区域SA1中，堆叠层部件SL7到SL15的平台部分布置成沿X方向从存储器区域MA1侧向存储器区域MA2侧下降。
阶梯区域SA2是体育场状阶梯部分SS的位于倾斜部分IP内部的区域。阶梯区域SA2包含例如堆叠层部件SL0到SL6及选择栅极线SGS的平台部分。在阶梯区域SA2中，堆叠层部件SL0到SL6及选择栅极线SGS的平台部分布置成沿X方向从存储器区域MA1侧向存储器区域MA2侧上升。
分别对应于堆叠层部件SL15、SL14、SL13、SL12、SL11、SL10、SL9、SL8、及SL7、选择栅极线SGS以及堆叠层部件SL0、SL1、SL2、SL3、SL4、SL5及SL6的触点CC是以从存储器区域MA1侧向存储器区域MA2侧的出现次序布置。
在图47中所展示的横截面中，层堆叠包含导电层23的平台部分。
分别设置于阶梯区域SA1及阶梯区域SA2中的阶梯结构相对于YZ平面是平面对称的，除了例如高度。
利用上文描述的配置，根据第四修改方案的半导体存储器装置1在与例如所述实施例中导电层23的水平高度类似的水平高度处包含牺牲部件SM。
接下来，将简要地描述制造根据第四修改方案的半导体存储器装置1的方法。下文中，将主要描述形成层堆叠的阶梯结构的方法(即，所述实施例中对应于图14到26的步骤)。
首先，通过类似于所述实施例的S102的步骤，在包含阶梯区域SA1及SA2的区域中形成包含与堆叠层部件SL15到SL11相关的平台部分及与堆叠层部件SL3到SL6相关的平台部分的结构。
接着，通过类似于所述实施例的S102的步骤，在包含阶梯区域SA1及SA2的区域中形成包含与堆叠层部件SL10到SL7相关的平台部分及与堆叠层部件SL2到SL0及选择栅极线SGS相关的平台部分的结构。
此后，经由类似于所述实施例的S103及S104的步骤，在包含阶梯区域SA2的区域中共同移除八个牺牲部件50及八个绝缘层32。借此形成倾斜部分IP。
经由以上步骤，形成根据第四修改方案的半导体存储器装置1的层堆叠的阶梯结构。
上文描述的配置及制造方法可产生与所述实施例、第一修改方案、第二修改方案及第三修改方案的有利效果类似的有利效果。
2.5第五修改方案
在以上实施例、第一修改方案、第二修改方案、第三修改方案及第四修改方案中，触点区域CCT包含倾斜部分IP；然而，配置不限于此。触点区域CCT不必包含倾斜部分IP。
根据第五修改方案的半导体存储器装置1的配置及制造方法类似于根据第三修改方案及第四修改方案的半导体存储器装置的那些，除了层堆叠的阶梯结构。下文将主要描述层堆叠的阶梯结构的配置及制造方法。
将参考图48及49描述根据第五修改方案的半导体存储器装置1的配置。图48是展示根据第五修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。图49是沿着图48中的线XLIX-XLIX截取的横截面图，其展示根据第五修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
如图48中所展示，在触点区域CCT中，存储器单元阵列10包含阶梯区域SA1、多个部件CST，及多个触点CC。
阶梯区域SA1包含选择栅极线SGS及堆叠层部件SL0到SL15的平台部分。在阶梯区域SA1中，选择栅极线SGS及堆叠层部件SL0到SL15的平台部分布置成沿X方向从存储器区域MA1侧向存储器区域MA2侧下降。
举例来说，多个堆叠层部件SL的平台部分布置成在包含于每一块BLK中的选择栅极线SGS的平台部分中的X方向位置处沿Y方向从部件SLTo向部件CST上升。即，在每一块BLK中在插置于部件CST与部件SLTo之间的区域中，存储器单元阵列10包含由多个平台部分形成的阶梯结构。
分别对应于堆叠层部件SL15、SL14、SL13、SL12、SL11、Sl10、SL9、SL8、SL7、SL6、SL5、SL4、SL3、SL2、SL1及SL0以及选择栅极线SGS的触点CC是以从存储器区域MA1侧向存储器区域MA2侧的出现次序布置。
在图49中所展示的横截面中，层堆叠包含导电层23的平台部分。在图49中所展示的横截面中，存储器单元阵列10包含对应于字线WL0到WL15及选择栅极线SGS的多个触点CC。
利用上文描述的配置，根据第五修改方案的半导体存储器装置1在与例如所述实施例中导电层23的水平高度类似的水平高度处包含牺牲部件SM。
接下来，将简要地描述制造根据第五修改方案的半导体存储器装置1的方法。下文中，将主要描述形成层堆叠的阶梯结构的方法(即，对应于图14到26的步骤)。
首先，通过类似于所述实施例的S102的步骤，形成阶梯区域SA1中包含堆叠层部件SL9到SL15的平台部分的结构。
接着，通过类似于所述实施例的S102的步骤，形成阶梯区域SA1中包含堆叠层部件SL4到SL8的平台部分的结构。
此后，通过类似于所述实施例的S102的步骤，形成阶梯区域SA1中包含选择栅极线SGS及堆叠层部件SL0到SL3的平台部分的结构。
经由以上步骤，形成阶梯区域SA1的结构。
上文描述的配置及制造方法可产生与所述实施例、第一修改方案、第二修改方案、第三修改方案及第四修改方案的有利效果类似的有利效果。
2.6第六修改方案
在以上实施例及第一到第五修改方案中，多个部件CST各自设置于阶梯区域SA与部件SLTe之间且穿过所有堆叠层部件SL0到SL15及选择栅极线SGS；然而，配置不限于此。部件CST可设置成包含例如阶梯区域SA中的区域，其中部件CST穿过堆叠层部件SL0到SL15中的一些堆叠层部件SL及选择栅极线SGS。
根据第六修改方案的半导体存储器装置1的配置及制造方法类似于根据所述实施例的半导体存储器装置1的那些，除了与部件CST相关的部分。因此，下文将主要描述部件CST的配置及制造方法。
将参考图50及51描述在部件CST设置于阶梯区域SA中时触点区域CCT的结构。图50是展示根据第六修改方案包含于半导体存储器装置中的存储器单元阵列的触点区域及其附近的平面布局的实例的平面图。图51是沿着图50中的线LI-LI截取的横截面图，其展示根据第六修改方案包含于半导体存储器装置中的存储器单元阵列的联结区域的一部分的横截面结构的实例。
如图50中所展示，多个部件CST设置成在平面图中与例如体育场状阶梯部分SS1及SS2的阶梯结构重叠。具体来说，在每一块BLK中，两个部件CST设置于比例如倾斜部分IP1的沿X方向延伸的一部分更接近于部件SLTo的位置中。即，两个部件CST设置成包含不穿过所有堆叠层部件SL0到SL15的部分。
在图51中所展示的横截面中，部件CST沿Y方向设置于倾斜部分IP2与倾斜部分IP3之间。因此，部件CST在例如高于堆叠层部件SL5的水平高度处不与堆叠层部件SL接触。部件CST在堆叠层部件SL0到SL5的那些的水平高度处与导电层23及牺牲部件SM接触。部件CST还在其两个Y方向侧上与导电层22接触。
在第六修改方案中，存储器单元阵列10的触点区域CCT包含与每一块BLK中的部件CST接触的六个牺牲部件SM。存储器单元阵列10可设置成在触点区域CCT中包含至少一个牺牲部件SM。
根据第六修改方案的层堆叠不限于类似于所述实施例、第一修改方案及第二修改方案的那些的层堆叠。所述层堆叠的阶梯结构可为例如与第三修改方案、第四修改方案及第五修改方案中的每一者的阶梯结构类似的阶梯结构。在此情形中，每一块BLK包含例如一个部件CST。部件CST可以类似于第一修改方案及第二修改方案中的每一者中的部件CST的方式形成，而非如在所述实施例中使用狭缝SH形成。
根据第六修改方案的半导体存储器装置1可通过与根据所述实施例的半导体存储器装置1基本上相同的方法来制造。因此，将省略对制造根据第六修改方案的半导体存储器装置1的方法的说明。
上文描述的配置可产生与所述实施例及第一到第五修改方案的有利效果类似的有利效果。
3另一实施例
在以上实施例及修改方案中，存储器单元阵列10由一个层次组成；然而，本发明不限于此。半导体存储器装置1可包含例如由两个或更多个层次组成的存储器单元阵列10。下文将描述其中存储器单元阵列10由两个层次组成的情形。
将参考图52描述在存储器单元阵列10由两个层次组成时存储器单元阵列10在存储器区域MA中的横截面结构。图52是展示根据另一实施例包含于半导体存储器装置中的存储器单元阵列的存储器区域的横截面结构的实例的横截面图。图52的横截面图对应于所述实施例的图5中所展示的区域。
在图52中所展示的横截面中，存储器单元阵列10包含第一层次群组LL及第二层次群组UL。第一层次群组LL包含例如选择栅极线SGS及字线WL0到WL7。第二层次群组UL包含例如字线WL8到WL15及选择栅极线SGD。
每一存储器柱MP包含形成于穿过第一层次群组LL的第一孔中的第一部分及形成于穿过第二层次群组UL的第二孔中的第二部分。所述第一部分的底部与导电层21接触。所述第一部分的顶部耦合到所述第二部分的底部。所述第一部分与所述第二部分之间的边界包含于例如连结层35中。连结层35含有例如氧化硅。
存储器柱MP在XY平面上的横截面结构可类似于根据所述实施例的存储器柱MP在XY平面上的横截面结构。核心部件40在存储器柱MP的第一部分及第二部分中的每一者中具有例如锥形横截面形状。即，第一部分中的下部部分的X方向(及Y方向)尺寸(直径)小于第一部分中的上部部分的X方向(及Y方向)尺寸(直径)。第二部分中的下部部分的X方向(及Y方向)尺寸(直径)小于第二部分中的上部部分的X方向(及Y方向)尺寸(直径)。
接下来，将描述在存储器单元阵列10由两个层次组成时存储器单元阵列10在触点区域CCT中的结构。根据另一实施例包含于半导体存储器装置1中的存储器单元阵列10的触点区域CCT及其附近的平面布局类似于例如图7的平面布局。存储器单元阵列10的触点区域CCT中在XZ横截面上的横截面结构及在YZ横截面上的横截面结构类似于图8及图10中所展示的横截面结构，除了设置连结层35。
触点区域CCT的结构不限于此。根据另一实施例的触点区域CCT的结构可与例如根据第三修改方案、第四修改方案及第五修改方案中的每一者的触点区域CCT的结构基本上相同。
部件CST的结构的形状不限于与根据所述实施例的部件CST的形状类似的形状。部件CST的结构可具有与根据例如第一修改方案或第二修改方案的部件CST的形状类似的形状。在部件CST的结构具有与根据第一修改方案或第二修改方案的部件CST的形状类似的形状时，部件CST穿过第一层次群组LL的部分及部件CST穿过第二层次群组UL的部分各自具有如同例如根据另一实施例的存储器柱MP的核心部件40的锥形横截面形状。
已经解释本发明的实施例。这些仅作为实例呈现且不打算限制本发明的范围。这些实施例可以各种其它形式实现，且可在不背离本发明的主旨的情况下做出各种省略、替代及改变。此些实施例及修改方案包含于本发明的范围及主旨中，且包含于权利要求书及其等效物中所描述的本发明的范围中。

Claims (20)

1.一种半导体存储器装置，其包括：
衬底，其沿第一方向及第二方向扩展且包含沿所述第一方向布置的第一区域及第二区域，所述第一方向与所述第二方向相交；
多个导电层，其沿第三方向布置成在其之间隔开一距离，所述第三方向与所述第一方向及所述第二方向相交，所述导电层包含第一导电层，且所述导电层中的每一者包含第一部分及沿所述第二方向与所述第一部分一起布置的第二部分，所述第一部分沿所述第一方向在所述第二区域上方延伸，且所述第二部分包含经设置以便沿所述第三方向不与所述导电层中的上部导电层重叠的平台部分；
第一绝缘部分，其设置于所述导电层的所述第一部分与所述导电层的所述第二部分之间；
第一绝缘层，其沿所述第二方向与所述第一导电层的所述第一部分布置成在其之间插置有所述第一绝缘部分；及
第一存储器柱，其在所述第一区域中沿所述第三方向穿过所述导电层，所述第一存储器柱与所述第一导电层相交的一部分充当第一存储器单元晶体管。
2.根据权利要求1所述的半导体存储器装置，其中所述导电层的平台部分沿所述第一方向对准。
3.根据权利要求1所述的半导体存储器装置，其进一步包括第二绝缘层，所述第二绝缘层沿所述第二方向与第二导电层的所述第一部分布置成在其之间插置有所述第一绝缘部分，所述第二导电层包含于所述导电层中且不同于所述第一导电层。
4.根据权利要求3所述的半导体存储器装置，其进一步包括第三绝缘层，所述第三绝缘层沿所述第二方向与第三导电层的所述第一部分布置成在其之间插置有所述第一绝缘部分，所述第三导电层包含于所述导电层中且不同于所述第一导电层及所述第二导电层，其中
所述第一绝缘层是在所述第二绝缘层及所述第三绝缘层下面，且包含沿所述第三方向不与所述第二绝缘层或所述第三绝缘层重叠的第一绝缘平台部分，
所述第二绝缘层是在所述第三绝缘层下面，且包含沿所述第三方向不与所述第三绝缘层重叠的第二绝缘平台部分，且
所述第二绝缘平台部分沿所述第二方向设置于所述第一绝缘平台部分与所述第一绝缘部分之间。
5.根据权利要求1所述的半导体存储器装置，其进一步包括：
第二绝缘部分，其沿所述第一方向与所述第一绝缘部分布置成在其之间隔开一距离且设置于所述导电层的所述第一部分与所述导电层的所述第二部分之间；及
第四绝缘层，其沿所述第二方向与所述第一导电层的所述第一部分布置成在其之间插置有所述第二绝缘部分，且沿所述第一方向与所述第一绝缘层一起布置，其中
所述第一导电层的所述第一部分在所述第一绝缘部分与所述第二绝缘部分之间耦合到所述第一导电层的所述第二部分。
6.根据权利要求1所述的半导体存储器装置，其中所述第一绝缘部分沿所述第一方向延伸。
7.根据权利要求1所述的半导体存储器装置，其中所述第一绝缘层包含氮化硅。
8.根据权利要求1所述的半导体存储器装置，其中所述第一绝缘部分的上部端是在位于所述导电层中的最上部导电层上面的层中，且所述第一绝缘部分的下部端是在位于所述导电层中的最下部导电层下面的层中。
9.根据权利要求8所述的半导体存储器装置，其中所述第一绝缘部分与所述导电层的所述第一部分接触。
10.根据权利要求8所述的半导体存储器装置，其中所述第一绝缘部分与第四导电层的所述第一部分隔开，所述第四导电层包含于所述导电层中且不同于所述第一导电层。
11.根据权利要求1所述的半导体存储器装置，其中
所述衬底进一步包含相对于所述第二区域位于与所述第一区域相对的侧上的第三区域，且
所述半导体存储器装置进一步包括在所述第三区域中沿所述第三方向穿过所述导电层的第二存储器柱，所述第二存储器柱与所述第一导电层相交的一部分充当第二存储器单元晶体管。
12.根据权利要求1所述的半导体存储器装置，其进一步包括各自耦合到所述导电层中的对应导电层的所述平台部分的多个触点。
13.根据权利要求1所述的半导体存储器装置，其进一步包括设置于所述导电层与所述衬底之间的第五导电层，其中
所述第一存储器柱的下部端与所述第五导电层接触。
14.根据权利要求13所述的半导体存储器装置，其中所述第五导电层是源极线。
15.根据权利要求13所述的半导体存储器装置，其中所述衬底具备经配置以执行所述第一存储器单元晶体管的操作的电路。
16.一种半导体存储器装置，其包括：
衬底，其沿第一方向及第二方向扩展且包含沿所述第一方向布置的第一区域及第二区域，所述第一方向与所述第二方向相交；
多个导电层，其沿第三方向布置成在其之间隔开一距离，所述第三方向与所述第一方向及所述第二方向相交，所述导电层包含第一导电层及第二导电层，所述第一导电层与所述第二导电层沿着所述第三方向设置成在其之间插置有所述导电层中的至少一个导电层，且所述导电层中的每一者包含第一部分及沿所述第二方向与所述第一部分一起布置的第二部分，所述第一部分沿所述第一方向在所述第二区域上方延伸，且所述第二部分包含经设置以便沿所述第三方向不与所述导电层中的上部导电层重叠的平台部分；
第一绝缘层，其与第一上部导电层在同一层中布置于所述第一导电层上面且沿所述第二方向设置于所述第一导电层的所述第一部分与所述第一导电层的所述平台部分之间，所述第一上部导电层包含于所述导电层中且沿所述第三方向邻近于所述第一导电层；
第二绝缘层，其与第二上部导电层在同一层中布置于所述第二导电层上面，沿所述第二方向设置于所述第二导电层的所述第一部分与所述第二导电层的所述平台部分之间，且沿所述第三方向与所述第一绝缘层布置成在其之间隔开一距离，所述第二上部导电层包含于所述导电层中且沿所述第三方向邻近于所述第二导电层；及
第一存储器柱，其在所述第一区域中沿所述第三方向穿过所述导电层，所述第一存储器柱与所述第一导电层相交的一部分充当第一存储器单元晶体管。
17.根据权利要求16所述的半导体存储器装置，其中所述第一绝缘层是在所述第二绝缘层下面，且所述第二绝缘层与所述第二上部导电层在所述同一层中沿所述第二方向设置于所述第一导电层的所述第一部分与所述第一导电层的所述平台部分之间的一范围内。
18.根据权利要求16所述的半导体存储器装置，其中所述第一绝缘层及所述第二绝缘层设置于与下部导电层的所述第二部分的所述平台部分不同的一部分上面，所述下部导电层包含于所述导电层中且设置于所述第一导电层及所述第二导电层下面。
19.根据权利要求16所述的半导体存储器装置，其进一步包括第三绝缘层，所述第三绝缘层沿所述第三方向与所述第一绝缘层及所述第二绝缘层布置成在其之间隔开一距离且沿所述第二方向与第三导电层的所述第一部分一起布置，所述第三导电层包含于所述导电层中且不同于所述第一导电层、所述第二导电层、所述第一上部导电层及所述第二上部导电层，其中
所述第一绝缘层是在所述第二绝缘层及所述第三绝缘层下面，且包含沿所述第三方向不与所述第二绝缘层或所述第三绝缘层重叠的第一绝缘平台部分，
所述第二绝缘层是在所述第三绝缘层下面，且包含沿所述第三方向不与所述第三绝缘层重叠的第二绝缘平台部分，且
所述第二绝缘平台部分沿所述第二方向设置于所述第一绝缘平台部分与所述导电层的所述第一部分之间。
20.根据权利要求16所述的半导体存储器装置，其中所述第一绝缘层及所述第二绝缘层包含氮化硅。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107112041A (zh) * 2014-10-26 2017-08-29 Neo半导体公司 用于提供三维非挥发性集成存储器和动态随机存取存储器的方法与设备
US20160293625A1 (en) * 2015-03-31 2016-10-06 Joo-Heon Kang Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same
US9646981B2 (en) * 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
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CN109417073B (zh) * 2018-09-10 2019-12-06 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
JP2021027290A (ja) * 2019-08-08 2021-02-22 キオクシア株式会社 半導体記憶装置
WO2021097797A1 (en) * 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
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