CN112509614B - 半导体装置 - Google Patents

Abstract

实施方式的半导体装置具备N型的第1阱区域和P型的第2阱区域、设置于第1阱区域的PMOS晶体管以及设置于第2阱区域的NMOS晶体管。PMOS晶体管包括第1栅极绝缘层和第1栅电极。NMOS晶体管包括第2栅极绝缘层和第2栅电极。第1栅电极包括P型的第1半导体层、第1绝缘层以及第1导电体层。第2栅电极包括N型的第2半导体层、第2绝缘层以及第2导电体层。第1绝缘层的膜厚比第2绝缘层的膜厚厚。

Description

半导体装置

本申请享有以日本专利申请2019－167653号(申请日：2019年9月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式主要涉及半导体装置。

背景技术

作为用于半导体装置的晶体管之一，已知超低耐压(Very Low Voltage)晶体管。超低耐压晶体管是以高速动作为目的的晶体管。但是，对于超低耐压晶体管，有时晶体管的特性会因栅电极的构造而在超低耐压晶体管的制造期间发生劣化。

发明内容

实施方式提供高品质的半导体装置。

实施方式的半导体装置具备：设置在基板的上表面的N型的第1阱区域和P型的第2阱区域、设置在第1阱区域的PMOS晶体管以及设置在第2阱区域的NMOS晶体管。PMOS晶体管包括设置在第1阱区域上的第1栅极绝缘层和设置在第1栅极绝缘层上的第1栅电极。NMOS晶体管包括设置在第2阱区域上的第2栅极绝缘层和设置在第2栅极绝缘层上的第2栅电极。第1栅电极包括P型的第1半导体层、设置在第1半导体层上的第1绝缘层以及设置在第1绝缘层上的第1导电体层。第2栅电极包括N型的第2半导体层、设置在第2半导体层上的第2绝缘层以及设置在第2绝缘层上的第2导电体层。第1绝缘层的膜厚比第2绝缘层的膜厚厚。

附图说明

图1是表示第1实施方式涉及的半导体装置的构成例的框图。

图2是表示第1实施方式涉及的半导体装置具备的存储单元阵列的电路构成的电路图。

图3是表示第1实施方式涉及的半导体装置具备的存储单元阵列以及超低耐压晶体管的一个例子的截面图。

图4是表示第1实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

图5～图9是表示第1实施方式涉及的半导体装置的制造工序的一个例子的截面图。

图10是表示第2实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

图11是表示第3实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

图12以及图13是表示第3实施方式涉及的半导体装置的制造工序的一个例子的截面图。

图14是表示第4实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

图15是表示第5实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

图16是表示第6实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

具体实施方式

1.第1实施方式

对第1实施方式涉及的半导体装置进行说明。以下，作为半导体装置，以在半导体基板上以三维方式层叠了存储单元晶体管的三维层叠式NAND型闪速存储器为例来进行说明。

1.1构成

1.1.1半导体装置的构成

首先，使用图1对半导体装置1的整体构成的一个例子进行说明。此外，在图1的例子中，由箭头线表示各块的连接的一部分，各块间的连接不限定于此。

如图1所示，半导体装置1例如由外部的存储控制器2来控制。半导体装置1包括存储单元阵列10、命令寄存器11、地址寄存器12、定序器13、驱动模块14、行译码器模块15以及感测放大器模块16。

存储单元阵列10包括多个块BLK0～BLK(L－1)(L为2以上的整数)。块BLK是以非易失方式存储数据的多个存储单元晶体管(以下也记载为“存储单元”)的集合，例如被作为数据的擦除单位来使用。

另外，在存储单元阵列10设置有多条位线以及多条字线。各存储单元晶体管例如与一条位线和一条字线相关联。关于存储单元阵列10的详细构成，将在后面进行描述。

命令寄存器11保持半导体装置1从存储控制器2接收到的命令CMD。命令CMD例如包括使定序器13执行读出动作、写入动作以及擦除动作等的命令。

地址寄存器12保持半导体装置1从存储控制器2接收到的地址信息ADD。地址信息ADD例如包括块地址BA、页地址PA以及列地址CA。例如，块地址BA、页地址PA以及列地址CA分别被使用于块BLK、字线以及位线的选择。

定序器13对半导体装置1整体的动作进行控制。例如，定序器13基于保持于命令寄存器11的命令CMD，对驱动模块14、行译码器模块15以及感测放大器模块16等进行控制，执行读出动作、写入动作以及擦除动作等。

驱动模块14生成在读出动作、写入动作以及擦除动作等中使用的电压。并且，驱动模块14例如基于保持于地址寄存器12的页地址PA，向与所选择的字线对应的信号线施加所生成的电压。

行译码器模块15基于保持于地址寄存器12的块地址BA，选择所对应的存储单元阵列10内的一个块BLK。并且，行译码器模块15例如将在与所选择的字线对应的信号线施加的电压传送至所选择的块BLK内的所选择的字线。

在写入动作中，感测放大器模块16根据从存储控制器2接收到的写入数据DAT，向各位线施加所希望的电压。另外，在读出动作中，感测放大器模块16基于位线的电压来判定存储于存储单元的数据，读出判定结果来作为数据DAT传送至存储控制器2。

半导体装置1与存储控制器2之间的通信例如支持NAND接口标准。例如，在半导体装置1与存储控制器2之间的通信中，使用命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn、就绪/忙信号RBn以及输入输出信号I/O。

命令锁存使能信号CLE是表示半导体装置1接收到的输入输出信号I/O为命令CMD的信号。地址锁存使能信号ALE是表示半导体装置1接收到的信号I/O为地址信息ADD的信号。写使能信号WEn是命令半导体装置1进行输入输出信号I/O的输入的信号。读使能信号REn是命令半导体装置1进行输入输出信号I/O的输出的信号。

就绪/忙信号RBn是向存储控制器2通知是处于半导体装置1能受理来自存储控制器2的命令的就绪状态、还是处于不能受理命令的忙状态的信号。

输入输出信号I/O例如为8位宽度的信号，可以包括命令CMD、地址信息ADD、数据DAT等。

以上说明的半导体装置1以及存储控制器2也可以通过那些部件的组合来构成一个半导体装置。作为这样的半导体装置，例如可举出如SD^TM卡那样的存储卡、SSD(solidstate drive，固态驱动器)等。

1.1.2存储单元阵列的电路构成

接着，使用图2对存储单元阵列10的电路构成进行说明。图2的例子示出了块BLK0，但其他块BLK的构成也是相同的。

如图2所示，块BLK例如包括4个串单元SU0～SU3。各串单元SU包括多个NAND串NS。

多个NAND串NS分别与位线BL0～BL(N－1)(N为2以上的整数)相关联。各NAND串NS例如包括存储单元晶体管MC0～MC7以及选择晶体管ST1和ST2。

存储单元晶体管MC包括控制栅极和电荷蓄积层，以非易失的方式保持数据。以下，在不限定存储单元晶体管MC0～MC7中的某一个的情况下，记载为存储单元晶体管MC。此外，存储单元晶体管MC既可以是在电荷蓄积层使用了绝缘膜的MONOS型，也可以是在电荷蓄积层使用了导电体层的FG型。以下，在本实施方式中，以MONOS型为例来进行说明。

选择晶体管ST1被使用于选择各种动作时的串单元SU。

在各NAND串NS中，选择晶体管ST1的漏极连接于所相关联的位线BL。选择晶体管ST1的源极与串联连接的存储单元晶体管MC0～MC7的一端连接。串联连接的存储单元晶体管MC0～MC7的另一端连接于选择晶体管ST2的漏极。

在同一块BLK中，选择晶体管ST2的源极共同连接于源极线SL。串单元SU0～SU3内的选择晶体管ST1的栅极分别共同连接于选择栅极线SGD0～SGD3。存储单元晶体管MC0～MC7的控制栅极分别共同连接于字线WL0～WL7。选择晶体管ST2的栅极共同连接于选择栅极线SGS。

在以上说明的存储单元阵列10的电路构成中，被分配了相同的列地址CA的多个NAND串NS在多个块BLK间共同连接于相同的位线BL。源极线SL在多个块BLK间共用地连接。

此外，实施方式涉及的半导体装置1具备的存储单元阵列10的电路构成不限定于以上说明的构成。例如，各NAND串NS所包括的存储单元晶体管MC以及选择晶体管ST1和ST2的个数可以分别设计为任意的个数。各块BLK所包括的串单元SU的个数可以设计为任意的个数。

1.1.3表示存储单元阵列以及超低耐压晶体管的一个例子的截面图

接着，使用图3对存储单元阵列10以及超低耐压晶体管的截面构成进行说明。

如图3所示，在半导体基板30上形成有绝缘层31。在绝缘层31例如可使用氧化硅(SiO₂)。在绝缘层31内设置有电路区域UA，在绝缘层31上设置有存储单元阵列10。在电路区域UA例如形成有在感测放大器模块16等中使用的电路。

首先，对存储单元阵列10的构成进行说明。

在绝缘层31上设置有作为源极线SL发挥功能的导电体层32。例如，导电体层32形成为沿着与半导体基板30大致平行的XY平面而扩展的板状。使用导电材料来形成导电体层32，导电材料例如包括金属材料或者半导体材料等。

在导电体层32上交替地层叠有11层绝缘层33和10层导电体层34。在绝缘层33例如可使用SiO₂。10层导电体层34例如从下方开始依次作为选择栅极线SGS、字线WL0～WL7以及选择栅极线SGD发挥功能。例如，导电体层34形成为在X方向上延伸的板状。使用导电材料来形成导电体层34，导电材料例如包括金属材料。

设置有贯通(穿过)10层导电体层34而底面到达导电体层32的多个存储柱MP。存储柱MP沿着与半导体基板大致垂直且与X方向以及Y方向交叉的Z方向延伸。一个存储柱MP与一个NAND串NS对应。存储柱MP包括块绝缘膜35、电荷蓄积层36、隧道绝缘膜37、半导体层38、芯层39以及盖层40。

更具体而言，形成与存储柱MP对应的孔以使得贯通10层导电体层34而底面到达导电体层32。在孔的侧面依次层叠有块绝缘膜35、电荷蓄积层36以及隧道绝缘膜37。并且，形成半导体层38以使得侧面与隧道绝缘膜37相接、底面与导电体层32相接。半导体层38是形成存储单元晶体管MC以及选择晶体管ST1和ST2的沟道的区域。由此，半导体层38作为将选择晶体管ST2、存储单元晶体管MC0～MC7以及选择晶体管ST1的电流路径连接的信号线发挥功能。在半导体层38内设置有芯层39。并且，在半导体层38以及芯层39上形成有侧面与隧道绝缘膜37相接的盖层40。

在块绝缘膜35、隧道绝缘膜37以及芯层39例如可使用SiO₂。在电荷蓄积层36例如可使用氮化硅(SiN)。在半导体层38以及盖层40例如可使用多晶硅。

组合存储柱MP和分别作为字线WL0～WL7发挥功能的8层导电体层34，作为存储单元晶体管MC0～MC7发挥功能。同样地，组合存储柱MP和分别作为选择栅极线SGD以及SGS发挥功能的2层导电体层34，作为选择晶体管ST1以及ST2发挥功能。

在盖层40上形成有接触插塞CP。在接触插塞CP上形成有作为位线BL发挥功能的导电体层(未图示)。使用导电材料来形成接触插塞CP，在导电材料例如可使用金属材料。

此外，在图3的例子中，沿Y方向配置有3个存储柱MP，但存储柱MP的配置可以任意地设计。

接着，对电路区域UA进行说明。

电路区域UA例如包括P沟道MOSFET(以下也记载为“PMOS晶体管TrP”)以及N沟道MOSFET(以下也记载为“NMOS晶体管TrN”)。此外，在此所示的PMOS晶体管TrP以及NMOS晶体管TrN是以高速动作为目的的超低耐压晶体管。PMOS晶体管TrP以及NMOS晶体管TrN被用于需要低电压驱动、且高速动作的逻辑电路。另外，PMOS晶体管TrP以及NMOS晶体管TrN例如也可以用于命令寄存器11、地址寄存器12、定序器13、驱动模块14、行译码器模块15以及感测放大器模块16等。

在半导体基板30的上表面(表面附近)例如设置有P型阱区域PW、N型阱区域NW以及元件分离区域STI。

P型阱区域PW、N型阱区域NW以及元件分离区域STI分别与半导体基板30的上表面相接。元件分离区域STI例如是为了将N型阱区域NW与P型阱区域PW电分离而设置的。在元件分离区域STI例如可使用SiO₂。

在N型阱区域NW设置有PMOS晶体管TrP，在P型阱区域PW设置有NMOS晶体管TrN。

PMOS晶体管TrP包括p⁺杂质扩散区域PP1和PP2、绝缘层50a、栅电极GCp以及在栅电极GCp的侧面设置的绝缘层SW。

p+杂质扩散区域PP1和PP2形成在N型阱区域NW的上表面(表面附近)，例如掺杂有硼(B)。p⁺杂质扩散区域PP1在Y方向上与p⁺杂质扩散区域PP2分离地配置。p⁺杂质扩散区域PP1和PP2作为PMOS晶体管TrP的源极(源极扩散层)和漏极(漏极扩散层)发挥功能。

绝缘层50a设置在p⁺杂质扩散区域PP1与p⁺杂质扩散区域PP2之间的N型阱区域NW上，作为PMOS晶体管TrP的栅极绝缘膜发挥功能。使用绝缘材料来形成绝缘层50a，绝缘材料例如包括SiO₂和SiN的层叠构造。

栅电极GCp设置在绝缘层50a上。

绝缘层SW作为在PMOS晶体管TrP和NMOS晶体管TrN的栅电极GCp和GCn的侧面设置的侧壁发挥功能。

NMOS晶体管TrN包括n⁺杂质扩散区域NP1和NP2、绝缘层50b、栅电极GCn以及在栅电极GCn的侧面设置的绝缘层SW。

n⁺杂质扩散区域NP1和NP2形成在P型阱区域PW的上表面(表面附近)，例如掺杂有磷(P)。n⁺杂质扩散区域NP1在Y方向上与n⁺杂质扩散区域NP2分离地配置。n⁺杂质扩散区域NP1和NP2作为NMOS晶体管TrN的源极(源极扩散层)和漏极(漏极扩散层)发挥功能。

绝缘层50b设置在n⁺杂质扩散区域NP1和NP2间的P型阱区域PW上，作为NMOS晶体管TrN的栅极绝缘膜发挥功能。使用绝缘材料来形成绝缘层50b，绝缘材料例如包括SiO₂和SiN的层叠构造。

栅电极GCn设置在绝缘层50b上。

另外，电路区域UA例如包括接触插塞CS和C0以及导电体层D0。

导电体层D0作为设置在比PMOS晶体管TrP和NMOS晶体管TrN靠上的层的布线发挥功能。

接触插塞CS是设置在PMOS晶体管TrP和NMOS晶体管TrN的源极或者漏极与导电体层D0之间的导电体层。接触插塞C0是设置在PMOS晶体管TrP和NMOS晶体管TrN的栅电极与导电体层D0之间的导电体层。p⁺杂质扩散区域PP1和PP2以及n⁺杂质扩散区域NP1和NP2分别经由接触插塞CS与不同的导电体层D0电连接。栅电极GCp以及GCn分别经由接触插塞C0与不同的导电体层D0电连接。

1.1.4PMOS晶体管以及NMOS晶体管的构造

接着，使用图4对PMOS晶体管TrP以及NMOS晶体管TrN的构造的详细进行说明。图4示出图3中的区域AR。

首先，对PMOS晶体管TrP的详细构造的一个例子进行说明。

如图4所示，在PMOS晶体管TrP的区域包括N型阱区域NW、p⁺杂质扩散区域PP1和PP2、栅电极GCp、接触插塞CS和C0以及绝缘层50a、55、56和57。

在绝缘层50a上设置有栅电极GCp。在栅电极GCp上设置有绝缘层55。

栅电极GCp包括半导体层52a、在半导体层52a上的绝缘层53a以及在绝缘层53a上的导电体层54a。半导体层52a是P型的半导体层，例如是掺杂了B的多晶硅层。

在绝缘层53a例如可使用SiO₂。此外，绝缘层53a也可以是自然氧化膜。绝缘层53a的Z方向上的膜厚L1是不损害其上下的膜之间的导电性的膜厚。绝缘层53a被作为抑制半导体层52a所包含的B扩散到导电体层54a的扩散防止层来利用。使用导电材料来形成导电体层54a，导电材料例如包括硅化钨(WSi)。此外，例如因B从半导体层52a扩散出来，在绝缘层53a以及导电体层54a中也可以含有B。

绝缘层55例如作为形成接触插塞C0时的蚀刻阻止层(stopper)发挥功能。绝缘层55例如包含氮化硅(SiN)。

在绝缘层50a、栅电极GCp以及绝缘层55的侧面设置有绝缘层56，在绝缘层56上设置有绝缘层57。绝缘层56以及57被作为PMOS晶体管TrP的栅电极的侧壁来使用。

对于与以上说明过的PMOS晶体管TrP关联的构造，接触插塞C0形成在设置于绝缘层31以及55的接触孔内，接触插塞C0的底面与导电体层54a接触。

接触插塞CS形成在设置于绝缘层31以及57的接触孔内，接触插塞CS的底面与p⁺杂质扩散区域PP1或者PP2接触。

接触插塞C0和CS例如包含导电体层58和59。例如，导电体层58形成在接触孔的底面以及侧面。导电体层58作为势垒金属发挥功能。在导电体层58例如可使用钛(Ti)和氮化钛(TiN)的层叠构造。另外，导电体层59形成为与导电体层58的侧面以及底面相接并填入接触孔。在导电体层59例如可使用钨(W)。

此外，对于与该PMOS晶体管TrP对应的接触插塞C0以及CS的详细构造，在与NMOS晶体管TrN对应的接触插塞C0以及CS中也是同样的。

接着，对NMOS晶体管TrN的详细构造的一个例子进行说明。

接着，如图4所示，在NMOS晶体管TrN的区域包括P型阱区域PW、n⁺杂质扩散区域NP1和NP2、栅电极GCn、接触插塞CS和C0以及绝缘层50b、55、56和57。

在绝缘层50b上设置有栅电极GCn。在栅电极GCn设置有绝缘层55。

栅电极GCn设置有半导体层52b、在半导体层52b上的绝缘层53b以及在绝缘层53b上的导电体层54b。半导体层52b是N型的半导体层，例如是掺杂了磷(P)的多晶硅层。

在绝缘层53b例如可使用SiO₂。此外，绝缘层53b也可以是自然氧化膜。绝缘层53b的Z方向上的膜厚L2是不损害其上下的膜之间的导电性的膜厚。膜厚L1与膜厚L2处于L1＞L2的关系。绝缘层53b被作为抑制半导体层52b所包含的P扩散到导电体层54b的扩散防止层来利用。使用导电材料来形成导电体层54b，导电材料例如包括WSi。此外，例如因P从半导体层52b扩散出来，在绝缘层53b以及导电体层54b中也可以含有P。

绝缘层55～57的构成与PMOS晶体管TrP是同样的。

对于与以上说明过的NMOS晶体管TrN关联的构造，接触插塞C0形成在设置于绝缘层31以及55的接触孔内，接触插塞C0的底面与导电体层54b接触。

接触插塞CS形成在设置于绝缘层31以及57的接触孔内，接触插塞CS的底面与n⁺杂质扩散区域NP1或者NP2接触。

1.2绝缘层53a以及53b的制造方法

接着，使用图5～图9对绝缘层53a以及53b的制造方法进行说明。

如图5所示，在形成PMOS晶体管TrP的区域(以下也记载为“TrP形成区域”)中，在P型阱区域PW上形成绝缘层50a以及半导体层52a，在形成NMOS晶体管TrN的区域(以下也记载为“TrN形成区域”)中，在N型阱区域NW上形成绝缘层50b以及半导体层52b。此外，在图5的例子中，在元件分离区域STI上，半导体层52a与52b的一部分接触，但也可以通过元件分离区域STI将半导体层52a和52b分离。

如图6所示，例如通过自然氧化或者热氧化等在半导体层52a以及52b上形成绝缘层53。在绝缘层53例如可使用SiO₂。此外，在形成绝缘层53的情况下，因增速氧化的影响，包含P的半导体层52b上的绝缘层53的Z方向上膜厚也可以比包含B的半导体层52a上的绝缘层53的Z方向上的膜厚厚。

如图7所示，形成抗蚀剂层61以使得对半导体层52a上的绝缘层53进行掩模。接着，通过湿式蚀刻等除去半导体层52b上的绝缘层53。接着，除去抗蚀剂层61。

如图8所示，形成膜厚L2的绝缘层53。由此，在TrN形成区域中形成膜厚L2的绝缘层53(绝缘层53b)，在TrP形成区域中形成比膜厚L2厚的膜厚L1的绝缘层53(绝缘层53a)。

如图9所示，在绝缘层53上形成导电体层54以及绝缘层55。然后，形成图4所示的栅电极GCp以及GCn。位于TrP形成区域的绝缘层53以及导电体层54成为绝缘层53a以及导电体层54a，位于TrN形成区域的绝缘层53以及导电体层54成为绝缘层53b以及导电体层54b。

1.3本实施方式的效果

根据本实施方式涉及的构成，能够提供高品质的半导体装置。下面对本效果进行详细的描述。

在半导体装置的制造工序中，例如如图9所示，在半导体层52a以及52b的上方形成导电体层54。即，在栅电极的形成结束之前，处于导电体层54a与导电体层54b不分离的状态。此时，在没有设置绝缘层53a以及53b时，存在半导体层52a的B和半导体层52b的P经由导电体层54相互扩散而半导体层52a和52b的界面电阻上升的可能性。

另外，例如在绝缘层53a的Z方向上的膜厚与绝缘层53b的Z方向上的膜厚大致相同的情况下，从半导体层52a向导电体层54a的B的扩散比从半导体层52b向导电体层54b的P的扩散更容易进行。当B扩散时，在半导体层52a中，有时半导体层52a与绝缘层53的界面电阻会上升、或者导电体层54a的电阻值会上升。由此，PMOS晶体管TrP的栅电极的电阻会上升，PMOS晶体管TrP的特性会劣化。

另外，在半导体装置的制造工序中，例如当在包含B的半导体层52a上和包含P的半导体层52b上一并形成绝缘层53(绝缘层53a以及53b)时，因由P导致的增速氧化，存在绝缘层53b的Z方向上膜厚变为比绝缘层53a的Z方向上的膜厚厚的倾向。在该情况下，绝缘层53a的膜厚的上限由能得到半导体层52b与导电体层54b的导电性的绝缘层53b的膜厚决定。因此，绝缘层53a有时无法得到用于抑制B的扩散的足够的膜厚。

与此相对，根据本实施方式涉及的构成，能够使半导体层52a上的绝缘层53a的Z方向上的膜厚比半导体层52b上的绝缘层53b的Z方向上的膜厚厚。因此，能够抑制从半导体层52a向导电体层54a的B的扩散。由此，能够抑制PMOS晶体管TrP中的栅电极的电阻上升，因此，能够提高晶体管的品质。由此，能够提供高品质的半导体装置。

进一步，根据本实施方式涉及的构成，能够在NMOS晶体管TrN中使绝缘层53b的Z方向上的膜厚比绝缘层53a薄，因此，能够抑制由绝缘层53b导致的栅电极的电阻上升。

进一步，根据本实施方式涉及的构成，能够在半导体装置的制造工序中，抑制半导体层52a的B与半导体层52b的P的相互扩散。

2.第2实施方式

接着，对第2实施方式进行说明。在第2实施方式中，对与第1实施方式不同的PMOS晶体管TrP的构造进行说明。以下，以与第1实施方式的不同点为中心进行说明。

2.1PMOS晶体管的构造

使用图10对本实施方式涉及的PMOS晶体管TrP的构造的详细进行说明。此外，NMOS晶体管TrN的构造与第1实施方式相同。

如图10所示，与第1实施方式的图4不同，在PMOS晶体管TrP的绝缘层50a与半导体层52a之间设置有半导体层51。半导体层51是包含碳(C)的P型的半导体层，例如是掺杂了B以及C的多晶硅层。此外，半导体层51的膜中的C浓度也可以在Z方向上不均匀。半导体层51被作为抑制半导体层52a所包含的B经由绝缘层50a向N型阱区域NW扩散的扩散防止层来利用。此外，因半导体层51所包含的C向半导体层52a扩散，在半导体层52a中也可以含有C。此时，半导体层52a的膜中的C浓度比半导体层51的膜中的C浓度低。

2.2本实施方式的效果

根据本实施方式涉及的构成，能得到与第1实施方式同样的效果。

进一步，根据本实施方式涉及的构成，在PMOS晶体管TrP的绝缘层50a与半导体层52a之间设置有半导体层51。因此，能够抑制从半导体层52a向N型阱区域NW的B的扩散。由此，能够抑制半导体层52a中的栅极的耗尽化，抑制PMOS晶体管TrP的栅电极的电阻上升。由此，能够提高晶体管的品质，能够提供高品质的半导体装置。

3.第3实施方式

接着，对第3实施方式进行说明。在第3实施方式中，对与第1实施方式不同的NMOS晶体管TrN的构造进行说明。以下，以与第1实施方式以及第2实施方式的不同点为中心进行说明。

3.1 NMOS晶体管的构造

使用图11对本实施方式涉及的NMOS晶体管TrN的构造的详细进行说明。此外，PMOS晶体管TrP的构造与第1实施方式相同。

如图11所示，与第1实施方式的图4不同，在NMOS晶体管TrN的半导体层52b与绝缘层53b之间设置有半导体层62。

半导体层62是包含C的N型的半导体层，例如是掺杂了P以及C的多晶硅层。此外，半导体层62的膜中的C浓度也可以在Z方向上不均匀。半导体层62被作为抑制半导体层52b所包含的P经由绝缘层53b扩散到导电体层54b的扩散防止层来利用。此外，因半导体层62所包含的C向半导体层52b扩散，在半导体层52b中也可以含有C。此时，半导体层52b的膜中的C浓度比半导体层62的膜中的C浓度低。

3.2绝缘层53a以及53b的制造方法

接着，使用图12和图13对绝缘层53a和53b的制造方法进行说明。

如图12所示，在TrP形成区域中，在P型阱区域PW上形成绝缘层50a以及半导体层52a，在TrN形成区域中，在N型阱区域NW上形成绝缘层50b、半导体层52b、半导体层62。例如，对于半导体层62，通过离子注入在半导体层52b的表面附近掺杂C，从而形成该半导体层62。

如图13所示，在半导体层52a以及半导体层62上形成绝缘层53。此外，绝缘层53也可以是自然氧化膜或者热氧化膜。此时，半导体层62的上表面与半导体层52a的上表面相比，表面氧化被抑制。由此，TrP形成区域中的绝缘层53的Z方向上的膜厚L1成为比TrN形成区域中的绝缘层53的Z方向上的膜厚L2厚。

3.3本实施方式的效果

根据本实施方式涉及的构成，能得到与第1实施方式同样的效果。

进一步，根据本实施方式涉及的构成，在半导体层52b与绝缘层53b之间设置有半导体层62。因此，能够抑制从半导体层52b向导电体层54b的P的扩散。由此，能够对半导体层52b抑制界面电阻的上升，能够抑制NMOS晶体管TrN的栅电极的电阻上升。由此，能够提高晶体管的品质，能够提供高品质的半导体装置。

4.第4实施方式

接着，对第4实施方式进行说明。在第4实施方式中，对组合了第2实施方式和第3实施方式的情况进行说明。以下，以与第1实施方式～第3实施方式的不同点为中心进行说明。

4.1 PMOS晶体管以及NMOS晶体管的构造

使用图14对本实施方式涉及的PMOS晶体管TrP以及NMOS晶体管TrN的构造的详细进行说明。

如图14所示，PMOS晶体管TrP的栅电极GCp的构造与第2实施方式的图10是同样的，在绝缘层50a与半导体层52a之间设置有半导体层51。另外，NMOS晶体管TrN的栅电极GCn的构造与第3实施方式的图11是同样的，在半导体层52b与绝缘层53b之间设置有半导体层62。

4.2本实施方式的效果

根据本实施方式涉及的构成，能得到与第1实施方式～第3实施方式同样的效果。

5.第5实施方式

接着，对第5实施方式进行说明。在第5实施方式中，对与第1实施方式～第4实施方式不同的PMOS晶体管TrP以及NMOS晶体管TrN的构造进行说明。以下，以与第1实施方式～第4实施方式的不同点为中心进行说明。

5.1 PMOS晶体管以及NMOS晶体管的构造

使用图15对本实施方式涉及的PMOS晶体管TrP以及NMOS晶体管TrN的构造的详细进行说明。

如图15所示，本实施方式中的绝缘层53a的Z方向上的膜厚与绝缘层53b的Z方向上的膜厚大致相同。另外，与第2实施方式的图10同样地，在PMOS晶体管TrP的绝缘层50a与半导体层52a之间设置有半导体层51。

5.2本实施方式的效果

根据本实施方式涉及的构成，能得到与第2实施方式同样的效果。

6.第6实施方式

接着，对第6实施方式进行说明。在第6实施方式中，对与第1实施方式～第5实施方式不同的PMOS晶体管TrP以及NMOS晶体管TrN的构造进行说明。以下，以与第1实施方式～第5实施方式的不同点为中心进行说明。

6.1 PMOS晶体管以及NMOS晶体管的构造

使用图16对本实施方式涉及的PMOS晶体管TrP以及NMOS晶体管TrN的构造的详细进行说明。

如图16所示，与第5实施方式的图15不同，在PMOS晶体管TrP的半导体层52a与绝缘层53a之间设置有半导体层60a。另外，在NMOS晶体管TrN的半导体层52b与绝缘层53b之间设置有半导体层60b。半导体层60a是包含C的P型的半导体层，例如是掺杂了B以及C的多晶硅层。半导体层60b是包含C的N型的半导体层，例如是掺杂了P以及C的多晶硅层。此外，半导体层60a以及60b的膜中的C浓度也可以在Z方向上不均匀。进一步，半导体层60a以及60b也可以通过在半导体层52a以及52b的表面附近掺杂C来一并地形成。半导体层60a被作为抑制半导体层52a所包含的B经由绝缘层53a扩散到导电体层54a的扩散防止层来利用。另外，半导体层60b被作为抑制半导体层52b所包含的P经由绝缘层53b扩散到导电体层54b的扩散防止层来利用。此外，因半导体层60a所包含的C向半导体层52a扩散，在半导体层52a中也可以含有C。此时，半导体层52a的膜中的C浓度比半导体层60a的膜中的C浓度低。另外，因半导体层60b所含有的C向半导体层52b扩散，在半导体层52b中也可以含有C。此时，半导体层52b的膜中的C浓度比半导体层60b的膜中的C浓度低。

6.2本实施方式的效果

根据本实施方式涉及的构成，能得到与第2实施方式同样的效果。

进一步，根据本实施方式涉及的构成，在半导体层52a与绝缘层53a之间设置有半导体层60a。因此，能够抑制从半导体层52a向导电体层54a的B的扩散。由此，能够对半导体层52a抑制界面电阻的上升。

进一步，根据本实施方式涉及的构成，在半导体层52b与绝缘层53b之间设置有半导体层60b。因此，能够抑制从半导体层52b向导电体层54b的P的扩散。

7.变形例等

上述实施方式涉及的半导体装置包括设置在基板的上表面的N型的第1阱区域(NW)以及P型的第2阱区域(PW)、设置在第1阱区域的PMOS晶体管以及设置在第2阱区域的NMOS晶体管。PMOS晶体管包括设置在第1阱区域上的第1栅极绝缘层(50a)和设置在第1栅极绝缘层上的第1栅电极(GCp)。NMOS晶体管包括设置在第2阱区域上的第2栅极绝缘层(50b)和设置在第2栅极绝缘层上的第2栅电极(GCn)。第1栅电极包括P型的第1半导体层(52a)、设置在第1半导体层上的第1绝缘层(53a)以及设置在第1绝缘层上的第1导电体层(54a)。第2栅电极包括N型的第2半导体层(52b)、设置在第2半导体层上的第2绝缘层(53b)以及设置在第2绝缘层上的第2导电体层(54b)。第1绝缘层的膜厚比第2绝缘层的膜厚厚。

通过应用上述实施方式，能够提供高品质的半导体装置。

此外，实施方式并不限定于上述说明过的形态，可以进行各种变形。

例如，在上述实施方式中，对半导体装置为三维层叠式NAND型闪速存储器的情况进行了说明，但既可以是平面NAND型闪速存储器，也可以搭载NAND型闪速存储器以外的存储器。进一步，半导体装置也可以不搭载存储器。

另外，在上述实施方式中，对在PMOS晶体管TrP以及NMOS晶体管TrN的上方设置有存储单元阵列10的情况进行了说明，但也可以在PMOS晶体管TrP以及NMOS晶体管TrN的上方不设置存储单元阵列10。

另外，在第6实施方式中，也可以省略半导体层51。

另外，上述实施方式中的“连接”也包含在其间例如隔着晶体管或者电阻等另外部件而间接地连接的状态。

以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (17)

1.一种半导体装置，具备：

设置在基板的上表面的N型的第1阱区域和P型的第2阱区域；

设置在所述第1阱区域的PMOS晶体管；

设置在所述第2阱区域的NMOS晶体管；以及

位于所述PMOS晶体管与所述NMOS晶体管之间的元件分离区域，

所述PMOS晶体管具备：

侧壁；

设置在所述第1阱区域上的第1栅极绝缘层；和

设置在所述第1栅极绝缘层上的第1栅电极，

所述NMOS晶体管具备：

设置在所述第2阱区域上的第2栅极绝缘层；和

设置在所述第2栅极绝缘层上的第2栅电极，

所述第1栅电极具备：

P型的第1半导体层，所述第1半导体层的侧面与所述侧壁接触；

设置在所述第1半导体层上的第1绝缘层，所述第1绝缘层的侧面与所述侧壁接触；

设置在所述第1绝缘层上的第1导电体层，所述第1导电体层的侧面与所述侧壁接触；以及

含碳的P型的第2半导体层，设置在所述第1栅极绝缘层与所述第1半导体层之间，所述第2半导体层的侧面与所述侧壁接触，

所述第2栅电极具备：

N型的第3半导体层；

设置在所述第3半导体层上的第2绝缘层；以及

设置在所述第2绝缘层上的第2导电体层，

所述第1绝缘层的膜厚比所述第2绝缘层的膜厚厚。

2.根据权利要求1所述的半导体装置，

所述PMOS晶体管还具备设置在所述第1阱区域的上表面的P型的第1扩散层以及第2扩散层，

所述第1栅极绝缘层设置在所述第1扩散层与所述第2扩散层之间的所述第1阱区域上。

3.根据权利要求1所述的半导体装置，

所述NMOS晶体管还具备设置在所述第2阱区域的上表面的N型的第3扩散层以及第4扩散层，

所述第2栅极绝缘层设置在所述第3扩散层与所述第4扩散层之间的所述第2阱区域上。

4.根据权利要求1所述的半导体装置，还具备：

设置在所述第1导电体层上的第1插塞；和

设置在所述第2导电体层上的第2插塞。

5.根据权利要求1所述的半导体装置，

所述第2栅电极还具备含有碳的N型的第4半导体层，所述第4半导体层设置在所述第3半导体层与所述第2绝缘层之间。

6.根据权利要求1所述的半导体装置，还具备：

第1布线层，其设置在所述PMOS晶体管以及所述NMOS晶体管的上方；

多个第2布线层，其分离地层叠在所述第1布线层的上方；以及

第5半导体层，其穿过所述多个第2布线层，与所述第1布线层连接。

7.根据权利要求6所述的半导体装置，还具备：

电荷蓄积层，其设置在所述多个第2布线层与所述第5半导体层之间；

第4绝缘层，其设置在所述多个第2布线层与所述电荷蓄积层之间；以及

第3绝缘层，其设置在所述电荷蓄积层与所述第5半导体层之间。

8.根据权利要求1所述的半导体装置，

所述第2栅电极还具备含有碳的N型的第4半导体层，所述第4半导体层设置在所述第3半导体层与所述第2绝缘层之间。

9.一种半导体装置，具备：

设置在基板的上表面的N型的第1阱区域；和

设置在所述第1阱区域的PMOS晶体管，

所述PMOS晶体管具备：

侧壁；

设置在所述第1阱区域上的第1栅极绝缘层；和

设置在所述第1栅极绝缘层上的第1栅电极，

所述第1栅电极具备：

含有碳的P型的第1半导体层，所述第1半导体层的侧面与所述侧壁接触；

设置在所述第1半导体层上的P型的第2半导体层，所述第2半导体层的侧面与所述侧壁接触；

设置在所述第2半导体层上的第1绝缘层，所述第1绝缘层的侧面与所述侧壁接触；以及

设置在所述第1绝缘层上的第1导电体层，所述第1导电体层的侧面与所述侧壁接触。

10.根据权利要求9所述的半导体装置，

所述PMOS晶体管还具备设置在所述第1阱区域的上表面的P型的第1扩散层以及第2扩散层，

所述第1栅极绝缘层设置在所述第1扩散层与所述第2扩散层之间的所述第1阱区域上。

11.根据权利要求10所述的半导体装置，还具备：

设置在所述第1导电体层上的第1插塞；

设置在所述第1扩散层上的第2插塞；以及

设置在所述第2扩散层上的第3插塞。

12.根据权利要求9所述的半导体装置，还具备：

设置在所述基板的上表面的P型的第2阱区域；

设置在所述第2阱区域的NMOS晶体管；和

位于所述PMOS晶体管与所述NMOS晶体管之间的元件分离区域，

所述NMOS晶体管具备：

设置在所述第2阱区域上的第2栅极绝缘层；和

设置在所述第2栅极绝缘层上的第2栅电极，

所述第2栅电极具备：

N型的第3半导体层；

设置在所述第3半导体层上的第2绝缘层；以及

设置在所述第2绝缘层上的第2导电体层。

13.根据权利要求12所述的半导体装置，

所述NMOS晶体管还具备设置在所述第2阱区域的上表面的N型的第3扩散层以及第4扩散层，

所述第2栅极绝缘层设置在所述第3扩散层与所述第4扩散层之间的所述第2阱区域上。

14.根据权利要求12所述的半导体装置，

所述第1栅电极还具备含有碳的P型的第4半导体层，所述第4半导体层设置在所述第2半导体层与所述第1绝缘层之间，

所述第2栅电极还具备含有碳的N型的第5半导体层，所述第5半导体层设置在所述第3半导体层与所述第2绝缘层之间。

15.根据权利要求12所述的半导体装置，

所述第1绝缘层的膜厚与所述第2绝缘层的膜厚相同。

16.根据权利要求9所述的半导体装置，还具备：

第1布线层，其设置在所述PMOS晶体管的上方；

多个第2布线层，其分离地层叠在所述第1布线层的上方；以及

第5半导体层，其穿过所述多个第2布线层，与所述第1布线层连接。

17.根据权利要求16所述的半导体装置，还具备：

电荷蓄积层，其设置在所述多个第2布线层与所述第5半导体层之间；

第4绝缘层，其设置在所述多个第2布线层与所述电荷蓄积层之间；以及

第3绝缘层，其设置在所述电荷蓄积层与所述第5半导体层之间。