TWI669807B - Non-volatile semiconductor memory device - Google Patents
Non-volatile semiconductor memory device Download PDFInfo
- Publication number
- TWI669807B TWI669807B TW107127217A TW107127217A TWI669807B TW I669807 B TWI669807 B TW I669807B TW 107127217 A TW107127217 A TW 107127217A TW 107127217 A TW107127217 A TW 107127217A TW I669807 B TWI669807 B TW I669807B
- Authority
- TW
- Taiwan
- Prior art keywords
- voltage
- layer
- wiring
- layers
- memory device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 229910052735 hafnium Inorganic materials 0.000 claims 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims 1
- 229910052750 molybdenum Inorganic materials 0.000 claims 1
- 239000011733 molybdenum Substances 0.000 claims 1
- 229910052758 niobium Inorganic materials 0.000 claims 1
- 239000010955 niobium Substances 0.000 claims 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims 1
- 229910052715 tantalum Inorganic materials 0.000 claims 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 1
- 229910052719 titanium Inorganic materials 0.000 claims 1
- 239000010936 titanium Substances 0.000 claims 1
- 229910052726 zirconium Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 201
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 16
- 229910052760 oxygen Inorganic materials 0.000 description 16
- 239000001301 oxygen Substances 0.000 description 16
- 230000007547 defect Effects 0.000 description 12
- 239000010408 film Substances 0.000 description 11
- 230000006870 function Effects 0.000 description 9
- 239000013078 crystal Substances 0.000 description 8
- 230000009471 action Effects 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000002149 energy-dispersive X-ray emission spectroscopy Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- CVOFKRWYWCSDMA-UHFFFAOYSA-N 2-chloro-n-(2,6-diethylphenyl)-n-(methoxymethyl)acetamide;2,6-dinitro-n,n-dipropyl-4-(trifluoromethyl)aniline Chemical compound CCC1=CC=CC(CC)=C1N(COC)C(=O)CCl.CCCN(CCC)C1=C([N+]([O-])=O)C=C(C(F)(F)F)C=C1[N+]([O-])=O CVOFKRWYWCSDMA-UHFFFAOYSA-N 0.000 description 1
- 206010021143 Hypoxia Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical group [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910000476 molybdenum oxide Inorganic materials 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- PQQKPALAQIIWST-UHFFFAOYSA-N oxomolybdenum Chemical compound [Mo]=O PQQKPALAQIIWST-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
本發明之實施形態提供一種可降低寫入電壓之非揮發性半導體記憶裝置。 本發明之實施形態之非揮發性半導體記憶裝置包含：半導體基板；第1配線層10，其設置於半導體基板上方，且沿第1方向延伸；複數個第2配線層14，其等設置於第1配線層10之上方，沿與第1方向交叉之第2方向延伸，且沿與第1方向及第2方向交叉且與半導體基板垂直之第3方向排列；複數個第1絕緣層，其等沿第2方向延伸，且設置於複數個第2配線層之間；半導體層11，其沿第3方向延伸，且與第1配線層10電性連接；第2絕緣層12，其沿第3方向延伸，且設置於半導體層11與複數個第2配線層14之間；及複數個第1氧化層23，其等一方面分別與複數個第2配線層相接，另一方面與第2絕緣層12相接，且電阻值因對複數個第2配線層施加電壓而變化；且第1絕緣層與第2絕緣層相接。
Description
本發明之實施形態係關於一種非揮發性半導體記憶裝置。
於非揮發性半導體記憶裝置中有藉由記憶胞電晶體之閾值電壓之變動而記憶資訊者。
實施形態提供一種可降低寫入電壓之非揮發性半導體記憶裝置。
實施形態之非揮發性半導體記憶裝置包含：半導體基板；第1配線層，其設置於半導體基板上方，且沿第1方向延伸；複數個第2配線層，其等設置於第1配線層之上方，沿與第1方向交叉之第2方向延伸，且沿與第1方向及第2方向交叉且與半導體基板垂直之第3方向排列；複數個第1絕緣層，其等沿第2方向延伸，且設置於複數個第2配線層之間；半導體層，其沿第3方向延伸，且與第1配線層電性連接；第2絕緣層，其沿第3方向延伸，且設置於半導體層與複數個第2配線層之間；及複數個第1氧化層，其等一方面分別與複數個第2配線層相接，另一方面與第2絕緣層相接，且電阻值因對複數個第2配線層施加電壓而變化；且第1絕緣層與第2絕緣層相接。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號，僅於需要之情形時進行重複說明。又，以下所示之各實施形態係例示用以將本實施形態之技術性思想具體化之裝置或方法者，實施形態之技術性思想並非將構成零件之材質、形狀、構造、配置等限定於以下內容。實施形態之技術性思想可於申請專利範圍內添加各種變更。
1.第1實施形態 對第1實施形態之非揮發性半導體記憶裝置進行說明。
1.1 構成 1.1.1 非揮發性半導體記憶裝置之整體構成 首先，利用圖1，對本實施形態之非揮發性半導體記憶裝置之整體構成進行說明。圖1係表示非揮發性半導體記憶裝置之基本之整體構成之方塊圖的一例。再者，於圖1中，由箭頭線表示各區塊之連接之一部分，但區塊間之連接並不限定於該等。
如圖1所示，非揮發性半導體記憶裝置1具備記憶胞陣列2、WL(word line，字元線)解碼器3、感測放大器4、選擇器解碼器5、控制電路6、及電壓產生電路7。
記憶胞陣列2包含配置成矩陣狀之複數個記憶胞電晶體。記憶胞電晶體非揮發地記憶資料。再者，關於記憶胞電晶體之詳情於下文進行敍述。
WL解碼器3包含未圖示之字元線選擇部及字元線驅動器。字元線選擇部基於自控制電路6接收之WL位址選擇字元線WL。字元線驅動器對選擇字元線WL及非選擇字元線WL施加資料之讀出動作及寫入動作等所需之電壓。
感測放大器4基於自控制電路6接收之GBL(global bit line，全域位元線)位址選擇全域位元線GBL，並施加資料之讀出動作及寫入動作等所需之電壓。感測放大器4於資料之讀出動作時係感測自記憶胞電晶體讀出之資料。又，感測放大器4於資料之寫入動作時係將寫入資料傳送至記憶胞電晶體。
選擇器解碼器5包含未圖示之選擇器選擇部及選擇器驅動器。選擇器選擇部基於自控制電路6接收之選擇器位址對選擇閘極線SG1及SG2進行選擇。選擇器驅動器對選擇之選擇閘極線SG1及SG2、以及非選擇之選擇閘極線SG1及SG2施加資料之讀出動作及寫入動作等所需之電壓。
控制電路6對非揮發性半導體記憶裝置1整體之動作進行控制。更具體而言，於資料之讀出動作及寫入動作等中，對WL解碼器3、感測放大器4、選擇器解碼器5、及電壓產生電路7進行控制。又，控制電路6將WL位址發送至WL解碼器3，將GBL位址發送至感測放大器4，將選擇器位址發送至選擇器解碼器5。
電壓產生電路7根據控制電路6之控制產生所需之電壓，並供給至WL解碼器3、感測放大器4、及選擇器解碼器5等。
1.1.2 記憶胞陣列之構成 其次，利用圖2～圖4，對本實施形態之記憶胞陣列2之構成進行說明。圖2表示記憶胞陣列2之立體圖。圖3表示記憶胞陣列2之局部剖視圖。圖4表示記憶胞電晶體之剖視圖，圖5表示記憶串之等效電路之一例。再者，於圖2之例中，將層間絕緣膜省略。又，於圖3之例中，為了簡化說明，而模式性地表示選擇電晶體ST1，即TFT(thin film transistor，薄膜電晶體)。
如圖2所示，於記憶胞陣列2內設置有作為全域位元線GBL而發揮功能之GBL配線層10、作為字元線WL1～WL4而分別發揮功能之WL配線層14、記憶串13、及選擇電晶體ST1。再者，全域位元線GBL、字元線WL、及記憶串13之條數可任意地進行設定。
作為全域位元線GBL而發揮功能之GBL配線層10之各者係沿與半導體基板平行之第2方向D2延伸，而且沿與半導體基板平行且與第2方向D2正交之第1方向D1排列，例如配置於記憶胞陣列2之最下層。GBL配線層10係由導電材料所構成，例如包含作為金屬材料之鎢(W)等。
作為字元線WL而發揮功能之複數個WL配線層14形成於在與半導體基板垂直之第3方向D3上較GBL配線層10(全域位元線GBL)高之位置。WL配線層14之各者係沿第1方向D1延伸，且沿第2方向D2排列。又，WL配線層14係介隔未圖示之層間絕緣膜而於第3方向D3上設置有複數層(第1層、第2層、…)。於圖2之例中，設置有4層WL配線層14(第1層～第4層)，各自作為字元線WL1～WL4而發揮功能。以下，於區分第1層～第4層之WL配線層14之情形時，將作為字元線WL1而發揮功能之最上層(第1層)之WL配線層14設為第1WL配線層14。將作為字元線WL2而發揮功能之第2層之WL配線層設為第2WL配線層14。將作為字元線WL3而發揮功能之第3層之WL配線層設為第3WL配線層14。將作為字元線WL4而發揮功能之最下層(第4層)之WL配線層14記為第4WL配線層14。再者，WL配線層14之層數可任意地進行設定。
記憶串13包含半導體層11及絕緣層12。記憶串13係於沿第2方向D2相鄰之WL配線層14之間，沿第3方向D3延伸且沿第1方向D1及第2方向D2配置複數個。記憶串13之一端(底面)連接於下述選擇電晶體ST1之上端。於由第1方向D1與第2方向D2形成之二維平面內，沿第2方向D2於同一行排列之記憶串13電性連接於同一GBL配線層10。
由1個字元線WL與1個記憶串13所包圍之區域係作為1個記憶胞電晶體MT而發揮功能。半導體層11係形成記憶胞電晶體MT之通道之區域。絕緣層12設置於WL配線層14與半導體層11之間。絕緣層12形成於記憶串13之側面之至少一部分。絕緣層12例如係為了於對字元線WL施加電壓時，抑制於字元線WL與半導體層11之間漏電流流動而設置。本實施形態中之絕緣層12於第2方向D2上設置於與WL配線層14相鄰之記憶串13之側面。再者，絕緣層12亦可以包圍半導體層11之側面之方式設置。
於配線層10和與其電性連接之記憶串13之間設置有選擇電晶體ST1。選擇電晶體ST1例如為TFT(thin film transistor)。以下，對選擇電晶體ST1為TFT之情形進行說明。選擇電晶體ST1包含源極區域15、通道區域16、汲極區域17、閘極絕緣層18、及作為選擇閘極線SG1而發揮功能之SG1配線層19。
沿第3方向D3於GBL配線層10上依序形成源極區域15、通道區域16、及汲極區域17。於汲極區域17上形成記憶串13。對於源極區域15及汲極區域17例如使用摻雜有磷(P)等之多晶矽。對於通道區域16例如使用多晶矽。於源極區域15、通道區域16、及汲極區域17之側面形成閘極絕緣層18。對於閘極絕緣層18，例如使用氧化矽膜(SiO
2)。
進而，設置有於第2方向D2上與閘極絕緣層18相接且沿第1方向D1延伸之SG1配線層19。SG1配線層19與沿第1方向D1配置之複數個選擇電晶體ST1之絕緣層18共通連接。SG1配線層19係由導電材料所構成，例如亦可使用W等金屬材料。自第2方向D2觀察時，SG1配線層19與源極區域15之上部、通道區域16之整體、汲極區域17之下部重合。於本實施形態中，1個選擇電晶體ST1包含2個SG1配線層19。即，選擇電晶體ST1相對於源極區域15、通道區域16、及汲極區域17之1組，具備分別與不同之SG1配線層19連接之2個閘極絕緣層18。換言之，每1條記憶串13設置2個TFT，該等共有源極區域15、通道區域16、及汲極區域17，且閘極連接於互不相同之選擇閘極線SG1。再者，於圖2之例中，SG1配線層19設置於選擇電晶體ST1之兩側，但亦可設置於單側。
其次，對記憶胞電晶體MT之構造之詳情進行說明。
如圖3所示，以底面連接於TFT之方式形成有沿第3方向D3延伸之記憶串13。記憶串13包含絕緣層12、半導體層11、及絕緣層22。半導體層11之一側面與絕緣層12連接，另一側面與絕緣層22連接。絕緣層22設置於半導體層11之間。又，於記憶串13之上部設置有電極24。電極24例如亦可將半導體層11與未圖示之配線層(源極線)連接。
對於半導體層11，使用矽(Si)、鍺(Ge)、及該等之化合物之至少1種。以下，於本實施形態中，對使用多晶矽之情形進行說明。
絕緣層12之第2方向D2之膜厚較佳為5 nm以上且10 nm以下。若絕緣層12較5 nm薄，則漏電流增加，電流於記憶串13流動時GBL配線層10之驅動器之負荷變大。即，無法使胞驅動所需之電流於GBL配線層10流動。又，若絕緣層12之膜厚較10 nm厚，則字元線WL與記憶串13之間隔變寬，記憶胞電晶體MT之尺寸變大，因此晶片面積增加。進而，於在絕緣層21開口出用以形成記憶串13之孔，且於其側面形成絕緣層12之情形時，若絕緣層12之膜厚厚於10 nm，則產生孔之嵌埋不良之可能性變高。
對於絕緣層12例如使用氧化鋁(AlO
X)。再者，絕緣層12並不限定於AlO
X，只要為氧化鉿(HfO
X)、氧化鋯(ZrO
X)、氧化鉭(TaO
X)、SiO
2、氧化鍺(GeO
X)、及使用該等之積層膜之高電阻氧化物即可。絕緣層12等之膜厚及材料例如可藉由FE-TEM(Field Emission-Transmission Electron Microscopy，場發射穿透式電子顯微鏡)之EDX(energy dispersive X-ray spectroscopy，能量色散X射線光譜)映射等進行檢測。
對於絕緣層22，例如使用SiO
2。電極24係由導電材料所構成，例如可使用摻雜有P之多晶矽，亦可使用W等金屬材料。
WL配線層14係介隔絕緣層21而於第3方向D3上積層。即，自下層依序積層有字元線WL4～WL1。WL配線層14之一側面係介隔氧化層23而連接於記憶串13。由作為字元線WL1而發揮功能之第1WL配線層14與記憶串13所包圍之區域係作為記憶胞電晶體MT1而發揮功能。字元線WL2～WL4亦同樣地，由對應之第2～第4WL配線層14與記憶串13所包圍之區域分別作為記憶胞電晶體MT2～MT4而發揮功能。
WL配線層14係由導電材料所構成，例如亦可使用氮化鈦(TiN)、W等金屬材料。於對WL配線層14使用W之情形時，亦可於絕緣層21與W之界面形成例如TiN作為W之障壁金屬。
氧化層23係包含氧缺陷(空位)之電阻變化膜。氧化層23之氧缺陷係與字元線WL與半導體層11之間之電場對應而於氧化層23中移動。即，藉由電場對氧化層23中之氧濃度分佈進行控制。
如圖4所示，例如於氧化層23中之氧缺陷於與絕緣層12之界面附近分佈不均之情形時，氧化層23之電阻值變高，氧化層23與半導體層11之界面之能帶排列發生改變。其結果為，半導體層11中之通道電阻發生變化，通道反轉所需之記憶胞電晶體MT之閾值電壓Vth變低。另一方面，於氧化層23中之氧缺陷於與絕緣層12之界面附近分佈不均之情形時，氧化層23之電阻值變低，記憶胞電晶體MT之閾值電壓Vth變高。因此，記憶胞電晶體MT之閾值電壓Vth與氧化層23之氧濃度之分佈對應而發生變動。藉此，記憶胞電晶體MT可非揮發地保存與閾值電壓Vth建立對應關係之資料。又，記憶胞電晶體MT可根據閾值位準保持2位元(4值)以上之資料。以下，對記憶胞電晶體MT可保持1位元(2值)之資料之情形進行說明。
氧化層23之第2方向D2之膜厚較佳為5 nm以上且20 nm以下。若氧化層23薄於5 nm，則氧化層23不會結晶化。又，若氧化層23之膜厚厚於20 nm，則字元線WL與記憶串13之間隔變寬，記憶胞電晶體MT之尺寸變大，因此晶片面積增加。進而，於在WL配線層14之側面形成氧化層23之情形時，產生嵌埋不良之可能性變高。
對於氧化層23，例如使用已結晶化之氧化鈦(TiO
X)、氧化鎢(WO
X)、氧化鈮(NbO
X)、或氧化鉬(MoO
X)等低電阻高介電體金屬氧化物。以下，於本實施形態中，對將TiO
X用於氧化層23之情形進行說明。
其次，對與記憶胞電晶體MT1～MT4對應之等效電路進行說明。於以下之說明中，於不限定電晶體之源極及汲極之情形時，將電晶體之源極或汲極之任意一者稱為「電晶體之一端」，將電晶體之源極或汲極之任意另一者稱為「電晶體之另一端」。
如圖5所示，記憶胞電晶體MT1～MT4係將其電流路徑串聯連接。並且，記憶胞電晶體MT1～MT4之閘極係經由可變電阻元件分別連接於字元線WL1～WL4。記憶胞電晶體MT1之一端連接於選擇電晶體ST2之一端。選擇電晶體ST2之另一端連接於源極線SL，且閘極連接於選擇閘極線SG2。選擇電晶體ST2係將記憶串13與源極線SL連接之電晶體。再者，選擇電晶體ST2可設置於記憶串13內，亦可沿第3方向D3設置於記憶串13之上方，或者亦可設置於與記憶胞陣列2不同之區域。針對選擇閘極線SG2係自選擇器解碼器5施加電壓。又，針對源極線SL係自電壓產生電路7例如經由未圖示之源極線驅動器施加電壓。記憶胞電晶體MT4之一端連接於選擇電晶體ST1。選擇電晶體ST1之另一端連接於全域位元線GBL，且閘極連接於選擇閘極線SG1。
1.2 抹除動作 其次，對抹除動作進行說明。抹除動作包括抹除電壓施加動作及抹除驗證動作。
抹除電壓施加動作係使記憶胞電晶體MT之閾值電壓Vth降低之動作，即，使氧化層23中之氧缺陷於與絕緣層12之界面附近分佈不均而提高氧化層23之電阻值的動作。
抹除驗證動作係於抹除電壓施加動作之後，讀出資料，判定記憶胞電晶體MT之閾值電壓Vth是否達到成為目標之目標位準之動作。
1.2.1 抹除電壓施加動作中之各配線之電壓 其次，利用圖6，對抹除電壓施加動作中之各配線之電壓進行說明。圖6係表示抹除電壓施加動作中之各配線之電壓之時序圖。
如圖6所示，於時刻t1，選擇器解碼器5對選擇之選擇閘極線SG1及SG2施加電壓VSG。電壓VSG係使選擇電晶體ST1及ST2為接通狀態之電壓。藉此，選擇成為抹除對象之記憶串13。
其次，於時刻t2，WL解碼器3對非選擇字元線WL施加電壓VM。電壓VM係表示半選擇狀態之電壓。例如，電壓VM為了於半導體層11中抑制形成於選擇字元線WL與相鄰之非選擇字元線WL之間之通道的擴大，而較佳為設定為選擇字元線WL之電壓與通道之電壓之中間的電壓。更具體而言，例如於圖6之例中，電壓VM成為VM＝(VH－VSS)/2。又，電壓VM係設定為於記憶胞電晶體MT中，氧化層23中之氧缺陷(oxygen deficiency)未因閘極與通道之電位差發生移動(閾值電壓Vth並不會以閾值位準之變動程度變動)之電壓。藉由電壓VM，所選擇之記憶串13之與非選擇字元線WL連接之記憶胞電晶體MT(以下，稱為「非選擇記憶胞電晶體MT」)成為接通狀態。
其次，於時刻t3，WL解碼器3對選擇字元線WL施加電壓VH。電壓VH係用以使氧化層23中之氧缺陷移動之高電壓。電壓VH例如亦可為約10 V以下之電壓。於所選擇之記憶串13中，選擇電晶體ST1及ST2成為接通狀態，因此，記憶胞電晶體MT之通道電位成為VSS。由此，於與選擇字元線WL連接之記憶胞電晶體MT(以下，稱為「選擇記憶胞電晶體MT」)中，閘極與通道之間之電位差變大，自閘極向通道方向產生電場。其結果為，氧化層23中之氧缺陷向與絕緣層12之界面側移動，對應之選擇記憶胞電晶體MT之閾值電壓Vth下降。
其次，於時刻t4，WL解碼器3對選擇字元線WL施加電壓VSS。
其次，於時刻t5，WL解碼器3對非選擇字元線WL施加電壓VSS。
其次，於時刻t6，選擇器解碼器5對選擇閘極線SG1及SG2施加電壓VSS，抹除電壓施加動作結束。
再者，於時刻t2～t3之期間、及時刻t4～t5之期間，WL解碼器3亦可對選擇字元線WL施加電壓VM。又，反覆進行抹除電壓施加動作與抹除驗證動作之組合時，亦可升高電壓VH及電壓VM。
1.3 寫入動作 其次，對寫入動作進行說明。寫入動作包括編程動作及編程驗證動作。並且，藉由反覆進行編程動作與編程驗證動作之組合，而將記憶胞電晶體MT之閾值電壓Vth設定為目標位準。例如，於記憶胞電晶體MT可保持4值(2位元)以上之資料之情形時，設定與各自之目標位準對應之閾值電壓Vth。
編程動作係使記憶胞電晶體MT之閾值電壓Vth上升之動作，即，避免氧化層23中之氧缺陷於與絕緣層12之界面附近分佈不均而降低氧化層23之電阻值的動作。
編程驗證動作係於編程動作之後，讀出資料，判定記憶胞電晶體MT之閾值電壓Vth是否達到設為目標之目標位準之動作。
1.3.1 編程動作中之各配線之電壓 其次，利用圖7，對編程動作中之各配線之電壓進行說明。圖7係表示編程動作中之各配線之電壓之時序圖。
如圖7所示，於時刻t1，對所選擇之全域位元線GBL及源極線SL施加電壓VH。又，WL解碼器3對選擇及非選擇字元線WL施加電壓VM。於時刻t1～t2之期間，全域位元線GBL及源極線SL係由電壓VH予以預充電。
其次，於時刻t2，選擇器解碼器5對選擇之選擇閘極線SG1及SG2施加電壓VSG，使選擇電晶體ST1及ST2成為接通狀態。
其次，於時刻t3，WL解碼器3對選擇字元線WL施加電壓VL(例如電壓VSS)。電壓VL係用以使氧化層23中之氧缺陷向字元線WL側移動之電壓。於與選擇字元線WL連接之選擇記憶胞電晶體MT中，閘極與通道之間之電位差變大，自通道向閘極方向產生電場。其結果為，氧化層23中之氧缺陷向與字元線WL之界面附近移動，對應之選擇記憶胞電晶體MT之閾值電壓Vth上升。
其次，於時刻t4，WL解碼器3對選擇字元線WL施加電壓VM。
其次，於時刻t5，選擇器解碼器5對選擇閘極線SG1及SG2施加電壓VSS。
其次，於時刻t6，對全域位元線及源極線、以及選擇與非選擇字元線WL施加電壓VSS，編程動作結束。
再者，反覆進行編程動作與編程驗證動作之組合時，亦可升高電壓VH及電壓VM。
1.4 讀出動作 其次，對讀出動作進行說明。
1.4.1 讀出動作中之各配線之電壓 其次，利用圖8，對讀出動作中之各配線之電壓進行說明。圖8係表示讀出動作中之各配線之電壓之時序圖。
如圖8所示，於時刻t1，WL解碼器3對選擇字元線WL施加電壓V_read_L，對非選擇字元線WL施加電壓V_read_H。電壓V_read_L係與讀出對象資料之閾值位準對應之電壓。於記憶胞電晶體MT之閾值電壓Vth較電壓V_read_L低之情形時，記憶胞電晶體MT成為接通狀態。電壓V_read_H係無關於記憶胞電晶體MT之閾值電壓Vth而使記憶胞電晶體MT為接通狀態之電壓，係較電壓VH低之電壓。電壓V_read_L與電壓V_read_H存在V_read_L＜V_read_H之關係。
其次，於時刻t2，選擇器解碼器5對選擇閘極線SG2施加電壓VSG，使選擇電晶體ST2為接通狀態。
其次，於時刻t3，感測放大器4對全域位元線GBL施加電壓Vread。電壓Vread係於讀出動作中對所選擇之全域位元線GBL施加之電壓，係較電壓V_read_L高且較電壓V_read_H低之電壓。時刻t3～t4之期間，全域位元線GBL係藉由電壓Vread進行預充電。
其次，於時刻t4，選擇器解碼器5對選擇閘極線SG1施加電壓VSG，使選擇電晶體ST1為接通狀態。於選擇記憶胞電晶體MT為接通狀態之情形時，即，閾值電壓Vth未達電壓V_read_L之情形時，電流自全域位元線GBL向源極線SL流動。因此，全域位元線GBL之電壓降低。另一方面，於選擇記憶胞電晶體MT為斷開狀態之情形時，即，閾值電壓Vth為電壓V_read_L以上之情形時，電流不自全域位元線GBL向源極線SL流動。因此，全域位元線GBL之電壓基本上不發生變動。感測放大器4藉由感測全域位元線GBL之電壓變動、或流向源極線SL之電流判定選擇記憶胞電晶體MT是否為接通狀態，並讀出資料。
其次，於時刻t5，選擇器解碼器5對選擇閘極線SG1施加電壓VSS，使選擇電晶體ST1為斷開狀態。
其次，於時刻t6，選擇器解碼器5對選擇閘極線SG2施加電壓VSS，使選擇電晶體ST2為斷開狀態。感測放大器4對全域位元線GBL施加電壓VSS。
其次，於時刻t7，WL解碼器3對選擇及非選擇字元線WL施加電壓VSS，讀出動作結束。
1.5 本實施形態之效果 若為本實施形態之構成，則能夠提供一種可降低寫入電壓之非揮發性半導體記憶裝置。對本效果進行詳細敍述。
例如於NAND(Not And，與非)型快閃記憶體之情形時，於閘極絕緣層與閘極電極之間設置有電荷儲存層，藉由向該電荷儲存層注入電荷使記憶胞電晶體之閾值電壓發生變動，而寫入資料。於NAND型快閃記憶體中，為了將電荷注入至電荷儲存層，例如需要20 V以上之寫入電壓。
與此相對，於本實施形態之構成中，記憶胞電晶體MT於閘極絕緣層與閘極電極之間具有包含氧缺陷之氧化層23。並且，藉由對氧化層23中之氧缺陷之濃度分佈進行控制，可使記憶胞電晶體MT之閾值電壓Vth發生變動，從而寫入資料。即，由於僅藉由閘極電極與通道之間之電場使氧化層23內之氧移動即可，故而有例如10 V左右以下之寫入電壓即可，可降低寫入電壓。
進而，藉由使氧化層23內之氧移動，可進行資料之寫入動作及抹除動作，因此，可縮短寫入時間及抹除時間。因此，可提高非揮發性半導體記憶裝置1之處理能力。
進而，由於係將記憶胞電晶體MT積層於半導體基板上方之三維積層型記憶體，故而可藉由高積體化抑制晶片面積之增加，構成大容量記憶體。
進而，根據閾值電壓之分佈，記憶胞電晶體MT可保持2位元以上之資料。
進而，於抹除記憶胞電晶體MT之資料之情形時，可選擇1個記憶胞電晶體MT而進行抹除。即，可進行隨機存取之抹除。
2.第2實施形態 其次，對第2實施形態進行說明。於第2實施形態中，關於與第1實施形態不同之記憶胞陣列2之剖面構造對2個例進行說明。以下，僅對與第1實施形態不同之方面進行說明。
2.1 第1例 首先，利用圖9，對第1例之記憶胞陣列2之構造進行說明。圖9表示記憶胞陣列2之局部剖視圖。再者，於圖9之例中，為了簡化說明，而模式性地表示選擇電晶體ST1。
如圖9所示，於本例中，氧化層23係以至少被覆WL配線層14之上表面、底面、及與記憶串13相接之側面之方式形成。再者，記憶串13之構造與第1實施形態之圖3相同。
2.2 第2例 其次，利用圖10，對第2例之記憶胞陣列2之構造進行說明。圖10表示記憶胞陣列2之局部剖視圖。再者，於圖10之例中，為了簡化說明，而模式性地表示選擇電晶體ST1。
如圖10所示，於本例中，於作為字元線WL1而發揮功能之WL配線層14之上方介隔絕緣層21而設置有作為源極線SL而發揮功能之SL配線層25及被覆SL配線層25之底面及側面之一部分的氧化層26。並且，將作為源極線SL而發揮功能之SL配線層25之上表面之一部與半導體層11電性連接。再者，氧化層26可省略，亦可使用用以抑制SL配線層25與絕緣層21之反應之導電性之障壁金屬來代替氧化層26。SL配線層25係由導電材料所構成，例如亦可為與WL配線層14相同之材料。氧化層26例如亦可為與氧化層23相同之材料。
又，於記憶串13中，半導體層11之內部係由電極27及被覆電極27之側面及底面之絕緣層22嵌埋。於本例中，電極27於半導體層11中於與絕緣層22之界面附近形成通道，例如作為形成用以使電流自全域位元線GBL向源極線SL流動之路徑之閘極線GL而發揮功能。更具體而言，例如於寫入動作之情形時，若於對全域位元線GBL及源極線SL施加電壓VH之狀態下對閘極線GL施加電壓VSS，則於半導體層11中於與絕緣層22之界面附近形成通道。藉此，可使半導體層11低電阻化，從而抑制電壓下降。另一方面，例如於讀出動作之情形時，對閘極線GL施加與源極線SL相同之電壓VSS，於半導體層11中，於與絕緣層22之界面附近不形成通道。
因此，本例之電極27連接於作為閘極線GL而發揮功能之未圖示之配線層，例如由感測放大器4等施加電壓施加。
2.3 本實施形態之效果 若為本實施形態之構成，則可獲得與第1實施形態相同之效果。
進而，若為本實施形態之第2例之構成，則可於寫入動作中抑制半導體層11中之電壓下降。因此，可降低積層之記憶胞電晶體MT1～MT4間之寫入速度之不均，從而可提高非揮發性半導體記憶裝置1之處理能力。
3.變化例等 上述實施形態之非揮發性半導體記憶裝置包含：半導體基板；第1配線層(GBL)，其設置於半導體基板上方，且沿第1方向(D2)延伸；複數個第2配線層(14)，其等設置於第1配線層之上方，且沿與第1方向交叉之第2方向(D1)延伸，沿與第1方向及第2方向交叉且與半導體基板垂直之第3方向(D3)排列；半導體層(11)，其沿第3方向延伸，且與第1配線層電性連接；第1絕緣層(12)，其沿第3方向延伸，且設置於半導體層與複數個第2配線層之間；及複數個第1氧化層(23)，其等一方面分別與複數個第2配線層相接，另一方面與第1絕緣層(12)相接，且電阻值因對複數個第2配線層施加電壓而變化。
藉由應用上述實施形態，能夠提供一種可降低寫入電壓之非揮發性半導體記憶裝置。
例如，於上述實施形態中，對使記憶串13形成於選擇電晶體ST1上之情形進行了說明，但記憶串13亦可包含選擇電晶體ST1及ST2。
進而，於上述實施形態中，對將複數個記憶胞電晶體MT積層於半導體基板之上方之三維積層型記憶體進行了說明，但亦可應用於將複數個記憶胞電晶體MT二維地配置於半導體基板上之平面型記憶體。
進而，上述實施形態中之「連接」亦包括使例如電晶體或電阻等其他某種元件介隔於其間而間接連接之狀態。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。
[相關申請] 本案享有以日本專利申請2018-46905號(申請日：2018年3月14日)為基礎申請之優先權。本案藉由參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧非揮發性半導體記憶裝置
2‧‧‧記憶胞陣列
3‧‧‧WL解碼器
4‧‧‧感測放大器
5‧‧‧選擇器解碼器
6‧‧‧控制電路
7‧‧‧電壓產生電路
10‧‧‧配線層
11‧‧‧半導體層
12‧‧‧絕緣層
13‧‧‧記憶串
14‧‧‧配線層
15‧‧‧源極區域
16‧‧‧通道區域
17‧‧‧汲極區域
18‧‧‧閘極絕緣層
19‧‧‧配線層
21‧‧‧絕緣層
22‧‧‧絕緣層
23‧‧‧氧化層
24‧‧‧電極
25‧‧‧配線層
26‧‧‧氧化層
27‧‧‧電極
D1‧‧‧第1方向
D2‧‧‧第2方向
D3‧‧‧第3方面
GBL‧‧‧全域位元線
MT‧‧‧記憶胞電晶體
MT1～MT4‧‧‧記憶胞電晶體
SG1‧‧‧選擇閘極線
SG2‧‧‧選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
t1‧‧‧時刻
t2‧‧‧時刻
t3‧‧‧時刻
t4‧‧‧時刻
t5‧‧‧時刻
t6‧‧‧時刻
t7‧‧‧時刻
VH‧‧‧電壓
VL‧‧‧電壓
VM‧‧‧電壓
Vread‧‧‧電壓
VSG‧‧‧電壓
VSS‧‧‧電壓
Vth‧‧‧閾值電壓
V_read_H‧‧‧電壓
V_read_L‧‧‧電壓
WL1‧‧‧字元線
WL2‧‧‧字元線
WL3‧‧‧字元線
WL4‧‧‧字元線
圖1係第1實施形態之非揮發性半導體記憶裝置之方塊圖。 圖2係第1實施形態之非揮發性半導體記憶裝置所具備之記憶胞陣列之立體圖。 圖3係表示第1實施形態之非揮發性半導體記憶裝置所具備之記憶胞陣列之一部分的剖視圖。 圖4係表示第1實施形態之非揮發性半導體記憶裝置所具備之記憶胞電晶體中之閾值電壓之轉變的圖。 圖5係第1實施形態之非揮發性半導體記憶裝置所具備之記憶串之等效電路圖。 圖6係第1實施形態之非揮發性半導體記憶裝置中之抹除電壓施加動作時之各配線的電壓。 圖7係第1實施形態之非揮發性半導體記憶裝置中之編程動作時之各配線的電壓。 圖8係第1實施形態之非揮發性半導體記憶裝置中之讀出動作時之各配線的電壓。 圖9係表示第2實施形態之第1例之非揮發性半導體記憶裝置所具備之記憶胞陣列之一部分的剖視圖。 圖10係表示第2實施形態之第2例之非揮發性半導體記憶裝置所具備之記憶胞陣列之一部分的剖視圖。
Claims (10)
- 一種非揮發性半導體記憶裝置，其包含： 半導體基板； 第1配線層，其設置於上述半導體基板上方，且於第1方向延伸； 複數個第2配線層，其等設置於上述第1配線層之上方，於與上述第1方向交叉之第2方向延伸，且沿與上述第1方向及上述第2方向交叉且與上述半導體基板垂直之第3方向排列； 複數個第1絕緣層，其等於上述第2方向延伸，且設置於上述複數個第2配線層之間； 半導體層，其沿上述第3方向延伸，且與上述第1配線層電性連接； 第2絕緣層，其沿上述第3方向延伸，且設置於上述半導體層與上述複數個第2配線層之間；及 複數個第1氧化層，其等一方面分別與上述複數個第2配線層相接，另一方面與上述第2絕緣層相接，且電阻值因對上述複數個第2配線層施加電壓而變化；且 上述第1絕緣層與上述第2絕緣層相接。
- 如請求項1之非揮發性半導體記憶裝置，其中上述半導體層包含矽、鍺、及該等之化合物之至少1種。
- 如請求項1之非揮發性半導體記憶裝置，其中上述複數個第1氧化層包含鈦、鎢、鈮、及鉬之至少1種。
- 如請求項3之非揮發性半導體記憶裝置，其中上述複數個第1氧化層之上述第1方向之膜厚係5 nm以上且20 nm以下。
- 如請求項1至4中任一項之非揮發性半導體記憶裝置，其中上述第2絕緣層包含鋁、鉿、鋯、鉭、矽、及鍺之至少1種。
- 如請求項5之非揮發性半導體記憶裝置，其中上述第2絕緣層之上述第1方向之膜厚為5 nm以上且10 nm以下。
- 如請求項1至4中任一項之非揮發性半導體記憶裝置，其中 上述複數個第2配線層包含第3及第4配線層，且 於選擇上述第3配線層之寫入動作中， 對上述半導體層施加第1電壓， 對上述第3配線層施加較上述第1電壓低之第2電壓， 對上述第4配線層施加上述第1電壓與上述第2電壓之中間之第3電壓。
- 如請求項7之非揮發性半導體記憶裝置，其中 於選擇上述第3配線層之讀出動作中， 經由上述第1配線層對上述半導體層之一端施加第4電壓，且 對上述半導體層之另一端施加上述第2電壓， 對上述第3配線層施加較上述第2電壓高且較上述第4電壓低之第5電壓， 對上述第4配線層施加較上述第4電壓高之第6電壓。
- 如請求項7之非揮發性半導體記憶裝置，其中 於選擇上述第3配線層之抹除動作中， 對上述半導體層施加上述第2電壓，且 對上述第3配線層施加上述第1電壓， 對上述第4配線層施加上述第3電壓。
- 如請求項1至4中任一項之非揮發性半導體記憶裝置，其進而包含： 複數個第3配線層，其等介隔上述半導體層於上述第1方向上與上述複數個第2配線層相鄰，且沿上述第3方向配置； 第3絕緣層，其設置於上述半導體層與上述複數個第3配線層之間；及 複數個第2氧化層，其等一方面分別與上述複數個第3配線層相接，另一方面與上述第3絕緣層相接，且電阻值因對上述複數個第3配線層施加電壓而變化。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018046905A JP2019161056A (ja) | 2018-03-14 | 2018-03-14 | 不揮発性半導体記憶装置 |
| JP2018-046905 | 2018-03-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI669807B true TWI669807B (zh) | 2019-08-21 |
| TW201939726A TW201939726A (zh) | 2019-10-01 |
Family
ID=67903657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107127217A TWI669807B (zh) | 2018-03-14 | 2018-08-06 | Non-volatile semiconductor memory device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10665605B2 (zh) |
| JP (1) | JP2019161056A (zh) |
| CN (1) | CN110277392B (zh) |
| TW (1) | TWI669807B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI778928B (zh) * | 2022-04-15 | 2022-09-21 | 環宇積體電路股份有限公司 | 記憶體裝置及其操作方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021047939A (ja) * | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
| JP2021145014A (ja) * | 2020-03-11 | 2021-09-24 | キオクシア株式会社 | 半導体記憶装置 |
| JP2021182457A (ja) * | 2020-05-18 | 2021-11-25 | キオクシア株式会社 | 半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200818411A (en) * | 2006-10-11 | 2008-04-16 | Dongbu Hitek Co Ltd | Nonvolatile semiconductor memory device to realize multi-bit cell and method for manufacturing the same |
| US20120037879A1 (en) * | 2009-12-18 | 2012-02-16 | Unity Semiconductor Corporation | Non volatile memory device ion barrier |
| US20120309188A1 (en) * | 2011-05-31 | 2012-12-06 | Crossbar, Inc. | Method to improve adhesion for a silver filled oxide via for a non-volatile memory device |
| TW201537690A (zh) * | 2014-03-20 | 2015-10-01 | Toshiba Kk | 非揮發性半導體記憶裝置及其製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5320601B2 (ja) | 2010-04-23 | 2013-10-23 | シャープ株式会社 | 不揮発性可変抵抗素子、及び、不揮発性半導体記憶装置 |
| JP2014075169A (ja) * | 2012-10-05 | 2014-04-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8971092B2 (en) * | 2013-02-28 | 2015-03-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9735202B1 (en) | 2016-02-16 | 2017-08-15 | Sandisk Technologies Llc | Implementation of VMCO area switching cell to VBL architecture |
| US9972635B2 (en) * | 2016-02-29 | 2018-05-15 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| US9768233B1 (en) * | 2016-03-01 | 2017-09-19 | Toshiba Memory Corporation | Semiconductor device and method of manufacturing the same |
| JP2017168661A (ja) | 2016-03-16 | 2017-09-21 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US9947722B2 (en) * | 2016-03-16 | 2018-04-17 | Toshiba Memory Corporation | Semiconductor memory device |
| JP2018148087A (ja) * | 2017-03-07 | 2018-09-20 | 東芝メモリ株式会社 | 記憶装置 |
-
2018
- 2018-03-14 JP JP2018046905A patent/JP2019161056A/ja active Pending
- 2018-08-03 CN CN201810878102.1A patent/CN110277392B/zh active Active
- 2018-08-06 TW TW107127217A patent/TWI669807B/zh active
- 2018-09-05 US US16/122,842 patent/US10665605B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200818411A (en) * | 2006-10-11 | 2008-04-16 | Dongbu Hitek Co Ltd | Nonvolatile semiconductor memory device to realize multi-bit cell and method for manufacturing the same |
| US20120037879A1 (en) * | 2009-12-18 | 2012-02-16 | Unity Semiconductor Corporation | Non volatile memory device ion barrier |
| US20120309188A1 (en) * | 2011-05-31 | 2012-12-06 | Crossbar, Inc. | Method to improve adhesion for a silver filled oxide via for a non-volatile memory device |
| TW201537690A (zh) * | 2014-03-20 | 2015-10-01 | Toshiba Kk | 非揮發性半導體記憶裝置及其製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI778928B (zh) * | 2022-04-15 | 2022-09-21 | 環宇積體電路股份有限公司 | 記憶體裝置及其操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201939726A (zh) | 2019-10-01 |
| US20190287996A1 (en) | 2019-09-19 |
| JP2019161056A (ja) | 2019-09-19 |
| CN110277392A (zh) | 2019-09-24 |
| CN110277392B (zh) | 2023-04-07 |
| US10665605B2 (en) | 2020-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9922716B2 (en) | Architecture for CMOS under array | |
| TWI669807B (zh) | Non-volatile semiconductor memory device | |
| US11164888B2 (en) | Semiconductor memory device | |
| USRE45890E1 (en) | Nonvolatile semiconductor memory device | |
| TWI531049B (zh) | 反及快閃記憶體及其熱載子生成和寫入方法 | |
| JP5052575B2 (ja) | 不揮発性半導体記憶装置 | |
| US9136468B2 (en) | Nonvolatile semiconductor memory device | |
| JP5524134B2 (ja) | 不揮発性半導体記憶装置 | |
| US9853041B2 (en) | Semiconductor device and methods of manufacturing and operating the same | |
| KR101261129B1 (ko) | 불휘발성 반도체 기억 장치 및 그 구동 방법 | |
| JP2010199235A (ja) | 不揮発性半導体記憶装置 | |
| JPH09181283A (ja) | Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法 | |
| JP2012168999A (ja) | 不揮発性半導体記憶装置の動作方法 | |
| JP6925466B2 (ja) | ３ｄ不揮発性メモリのサブブロックサイズ低減 | |
| KR20190128895A (ko) | 수직형 메모리 장치 | |
| CN114497055A (zh) | 半导体存储器装置 | |
| KR20220090210A (ko) | 데이터 신뢰성을 보전하기 위한 소거 동작을 수행하는 메모리 장치 | |
| JP5853853B2 (ja) | 半導体記憶装置及びその駆動方法 | |
| JP2015172990A (ja) | 不揮発性半導体記憶装置 | |
| JP2002151601A (ja) | 半導体記憶装置 | |
| TW201814711A (zh) | 半導體記憶體裝置及製造半導體記憶體裝置之方法 | |
| JP2011023705A (ja) | 不揮発性半導体記憶装置 | |
| JP2019161061A (ja) | 不揮発性半導体記憶装置 | |
| TW201633310A (zh) | 非揮發性半導體記憶裝置 | |
| US11744088B2 (en) | Memory device |