TW201537690A - 非揮發性半導體記憶裝置及其製造方法 - Google Patents
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Abstract
根據本發明之一實施形態，提供一種包含配線層、積層體、絕緣層、半導體柱(pillar)、電荷累積層、及第1導電部之非揮發性半導體記憶裝置。上述積層體係於第1方向中與上述配線層分離，包含記憶體(memory)部與選擇閘極(gate)。上述記憶體部係包含於上述第1方向交替積層之複數個電極膜與複數個電極間絕緣膜。上述選擇閘極係設置於上述記憶體部與上述配線層之間。上述絕緣層係設置於上述配線層與上述積層體之間。上述半導體柱係於上述第1方向貫通上述積層體。上述電荷累積層係設置於上述複數個電極膜之各者與上述半導體柱之間。上述第1導電部係連接上述半導體柱與上述配線層。沿著相對於上述第1方向垂直之第2方向之上述第1導電部之寬度係較沿著上述第2方向之上述半導體柱之寬度更寬。
Description
此處說明之複數個實施形態係全部關於非揮發性半導體記憶裝置及其製造方法。
已知有3維構造之非揮發性半導體記憶裝置。例如，於交替積層有複數個電極膜與絕緣膜之積層體形成貫通孔，且於該貫通孔之側壁介隔電荷累積層設置作為通道之半導體柱。於此種非揮發性半導體記憶裝置中，期望進而抑制特性之偏差。
本發明之實施形態係提供一種抑制特性之偏差之非揮發性半導體記憶裝置及其製造方法。
根據本發明之實施形態，提供一種包含配線層、積層體、絕緣層、半導體柱(pillar)、電荷累積層、及第1導電部之非揮發性半導體記憶裝置。上述積層體係於第1方向中與上述配線層分離，且包含記憶體(memory)部與選擇閘極(gate)。上述記憶體部係包含於上述第1方向交替積層之複數個電極膜與複數個電極間絕緣膜。上述選擇閘極設置於上述記憶體部與上述配線層之間。上述絕緣層係設置於上述配線層與上述積層體之間。上述半導體柱係沿上述第1方向貫通上述積層體。上述電荷累積層係設置於上述複數個電極膜之各者與上述半導體柱之間。上述第1導電部係連接上述半導體柱與上述配線層。沿著相對於上述第1方向垂直之第2方向之上述第1導電部之寬度係較沿著上
述第2方向之上述半導體柱之寬度更寬。
根據上述構成，可抑制特性之偏差。
11‧‧‧基板
11a‧‧‧基板主表面
11b‧‧‧層間絕緣膜
14‧‧‧電極間絕緣膜
16‧‧‧絕緣層
16a‧‧‧第1部分
16b‧‧‧第2部分
18‧‧‧導電層
18f‧‧‧半導體層
19‧‧‧層間絕緣膜
20‧‧‧槽
21‧‧‧配線層
21a‧‧‧TiN膜
21b‧‧‧W膜
31‧‧‧第1導電部
31a‧‧‧第1區域
31b‧‧‧第2區域
31f‧‧‧半導體膜
61a‧‧‧第1記憶體絕緣膜
61b‧‧‧第2記憶體絕緣膜
63‧‧‧電荷累積層
64‧‧‧第1絕緣膜
64a‧‧‧第1膜部
64b‧‧‧第2膜部
64f‧‧‧絕緣膜
68‧‧‧芯部
68e‧‧‧芯部絕緣膜上端
68f‧‧‧芯部絕緣膜
110‧‧‧非揮發性半導體記憶裝置
111‧‧‧非揮發性半導體記憶裝置
BG‧‧‧背閘極
BL‧‧‧位元線
CP‧‧‧連接部
CP1‧‧‧第1連接部
CP2‧‧‧第2連接部
MC‧‧‧記憶體胞
ML‧‧‧積層體
MP‧‧‧記憶體部
R31‧‧‧第1導電部寬度
R31a‧‧‧第1區域寬度
R31b‧‧‧第2區域寬度
R64a‧‧‧第1膜部寬度
R64b‧‧‧第2膜部寬度
RSP‧‧‧半導體柱寬度
Rt1‧‧‧內徑
Rt2‧‧‧內徑
SG‧‧‧選擇閘極
SGe‧‧‧選擇閘極上端
SL‧‧‧源極線
SP‧‧‧半導體柱
SP1‧‧‧第1半導體柱
SP2‧‧‧第2半導體柱
SP3‧‧‧第3半導體柱
SP4‧‧‧第4半導體柱
TH‧‧‧貫通孔
V1~V2‧‧‧貫通電極
WL‧‧‧電極膜
X‧‧‧軸方向
Y‧‧‧軸方向
Z‧‧‧軸方向
圖1係顯示第1實施形態之非揮發性半導體記憶裝置之示意性剖面圖。
圖2係顯示第1實施形態之非揮發性半導體記憶裝置之示意性立體圖。
圖3A及圖3B係顯示第1實施形態之非揮發性半導體記憶裝置之示意性剖面圖。
圖4A~圖4C係顯示第1實施形態之半導體裝置之製造步驟之一部分之示意圖。
圖5A~圖5C係例示第1實施形態之半導體裝置之製造步驟之一部分之示意圖。
圖6係顯示第2實施形態之非揮發性半導體記憶裝置之示意性剖面圖。
以下，關於各實施形態，參照圖式予以說明。圖式係示意性或概念性者，各部分之厚度與寬度之關係、部分間之大小之比例等未必與現實者相同。再者，表示相同部分之情形時，亦有根據圖式將彼此之尺寸或比例表現為不同之情形。於本說明書與各圖中，於相同要件標註相同符號。
說明第1實施形態之非揮發性半導體記憶裝置。圖1係例示第1實施形態之非揮發性半導體記憶裝置之示意性剖面圖。圖2係例示第1實施形態之非揮發性半導體記憶裝置之示意性立體圖。於圖2中，為了便於觀察圖式，僅顯示導電部分，而省略絕緣部分。
本實施形態之非揮發性半導體記憶裝置110係3維積層型之快閃記
憶體(flash-memory)。於非揮發性半導體記憶裝置110中，單元電晶體(cell transistor)排列為3維矩陣(matrix)狀。於各單元電晶體設置有電荷累積層，藉由於該電荷累積層累積電荷，各單元電晶體作為記憶資料(data)之記憶體胞而發揮功能。
如圖1所示，非揮發性半導體記憶裝置110係包含積層體ML、絕緣層16、配線層21、半導體柱SP、電荷累積層63、及第1導電部31。
積層體ML係於第1方向中與配線層21分離。絕緣層16係設置於配線層21與積層體ML之間。配線層21、絕緣層16、及積層體ML係於第1方向中積層。於絕緣層16，使用例如氧化矽。
將配線層21與積層體ML之積層方向(第1方向)設為Z軸方向。將相對於Z軸方向垂直之1個方向設為X軸方向。將相對於Z軸方向垂直，且相對於X軸方向垂直之1個方向設為Y軸方向。
於非揮發性半導體記憶裝置110中，例如設置基板11。於基板11，例如使用單結晶矽(silicon)等之半導體。於基板11中，設定有形成記憶體胞之記憶體陣列(memory array)區域、及驅動記憶體胞之電路區域。圖1及圖2係例示記憶體陣列區域，電路區域之圖示係省略。如圖2所示，配線層21係包含源極(source)線SL及位元(bit)線BL。
於記憶體陣列區域中，於基板11之主表面11a上，形成有積層體ML。於該例中，於基板11之主表面11a上設置層間絕緣膜11b，於其上設置背閘極(back gate)BG，且於其上設置積層體ML。
積層體ML係包含記憶體部MP、與選擇閘極SG。選擇閘極SG係設置於記憶體部MP與配線層21之間。於選擇閘極SG，可使用任意導電材料，且可例如使用多晶矽(poly-silicon)。選擇閘極SG係導電膜沿特定方向分斷而形成者，於該例中，選擇閘極SG係沿Y軸方向分斷。即，選擇閘極SG係沿X軸方向延伸之複數條配線狀之導電構件。
於記憶體部MP中，複數個電極膜WL與複數個電極間絕緣膜14係
於Z軸方向交替積層。
於電極膜WL，可使用任意之導電材料，例如可使用被導入雜質且賦予有導電性之非晶矽(amorphous silicon)或多晶矽，且，又可使用金屬及合金等。於電極膜WL藉由形成於電路區域之驅動器(driver)電路(未圖示)施加特定之電位，且作為非揮發性半導體記憶裝置110之字元線而發揮功能。電極膜WL係例如平行於X-Y平面之導電膜，例如以抹除區塊(block)單位分斷。另，電極膜WL亦與選擇閘極SG同樣可例如以於X軸方向延伸之方式分斷。
半導體柱SP係於Z軸方向貫通積層體ML。例如，於積層體ML形成於Z軸方向延伸之複數個貫通孔TH，且於其內部之側面設置絕緣膜，並於其內側之空間嵌入半導體材料，而成為半導體柱SP。於半導體柱SP，例如使用非晶矽。
半導體柱SP係於X-Y平面設置複數條，於本具體例中，於Y軸方向鄰接排列之2個半導體柱SP成為一對。即，非揮發性半導體記憶裝置110係進而包含於基板11側電性連接第1半導體柱SP1與第2半導體柱SP2之第1連接部CP1(連接部CP)。即，第1及第2半導體柱SP1及SP2係藉由第1連接部CP1連接，且作為U字形狀之1個NAND串發揮功能。於第2半導體柱SP2中，於Y軸方向中與第1半導體柱SP1相反之側鄰接之第3及第4半導體柱SP3及SP4係藉由第2連接部CP2連接，且作為U字形狀之不同NAND串(string)發揮功能。如此，以2個為單位之半導體柱SP成為對(pair)。
例如，於2個U字形狀之NAND串中於內側鄰接之2條半導體柱(半導體柱SP2及SP3)係連接於源極線SL，外側之2條半導體柱(半導體柱SP1及SP4)係藉由貫通電極V1及V2分別連接於相同位元線BL。但，於實施形態中，並未限定於此，各個半導體柱SP亦可獨立。於該情形時，半導體柱SP之各者未由連接部CP連接。
例如，與半導體柱SP1及SP4對應之電極膜WL係共通連接，與半導體柱SP2及SP3對應之電極膜WL係共通連接。電極膜WL可具有沿X軸方向對向且櫛齒狀地彼此組合之交叉指形電極(inter digital electrode或multi-finger electrode)之構造。
例如，於X軸方向之兩端中，與半導體柱SP1及SP4對應之電極膜WL、及與半導體柱SP2及SP3對應之電極膜WL係與設置於基板11之周邊電路電性連接。例如，於X軸方向之各個端，各者之電極膜WL係與周邊電路連接。
藉此，與半導體柱SP1與半導體柱SP2對應之同層之記憶體胞可彼此獨立動作，且，與半導體柱SP3及半導體柱SP4對應之同層之記憶體胞可彼此獨立動作。
另，可將與半導體柱SP1及SP4對應之電極膜WL、以及與半導體柱SP2及SP3對應之電極膜WL之組合作為1個抹除區塊，於每個抹除區塊，分斷各個電極膜。另，各抹除區塊所含之半導體柱之X軸方向及Y軸方向之數量係任意。
圖3A及圖3B係例示第1實施形態之非揮發性半導體記憶裝置之示意性之剖面圖。
圖3A係放大顯示有圖1所示之記憶體部MP所對應之部分。圖3B係放大顯示有圖1所示之絕緣層16所對應之部分。
例如，以正交於Z軸方向之平面切斷半導體柱SP時之剖面為環狀。如圖3A所示，於半導體柱SP之內側，嵌入芯部68。於芯部68使用例如氧化矽。
電荷累積層63係設置於複數個電極膜WL之各者與半導體柱SP之間、及複數個電極間絕緣膜14之各者與半導體柱SP之間。再者，於複數個電極膜WL之各者與電荷累積層63之間、及複數個電極間絕緣膜14之各者與電荷累積層63之間，設置第1記憶體絕緣膜61a。又，於半
導體柱SP與電荷累積層63之間設置第2記憶體絕緣膜61b。於電荷累積層63，使用例如矽氮化膜。於第1記憶體絕緣膜61a及第2記憶體絕緣膜61b，使用例如氧化矽。
例如，於半導體柱SP與電極膜WL之間施加電場。藉此，電荷累積層63係累積或釋放電荷，作為記憶層發揮功能。電極間絕緣膜14係作為使電極膜WL彼此絕緣之層間絕緣膜而發揮功能。設置於電極膜WL與電荷累積層63之間之第1記憶體絕緣膜61a係作為區塊絕緣膜而發揮功能，設置於半導體柱SP與電荷累積層63之間之第2記憶體絕緣膜61b係作為通道(tunnel)絕緣膜而發揮功能。半導體柱SP與電極膜WL對向之部分之附近區域成為1個記憶體胞MC。
如圖3B所示，於芯部68與配線層21之間，設置導電層18。導電層18係連接芯部68與配線層21，例如為柱狀。配線層21係包含例如W膜21b及TiN膜21a、及層間絕緣膜19。於W膜21b與導電層18之間設置TiN膜21a。
於非揮發性半導體記憶裝置110中，設置連接半導體柱SP與配線層21之第1導電部31。第1導電部31係設置於導電層18與絕緣層16之間。於第1導電部31，使用例如非晶矽。第1導電部31係例如包含磷(P)之源極(source)/汲極(drain)擴散區域。
以平行於X-Y平面之平面切斷第1導電部31之剖面之形狀係環狀。第1導電部31係於X-Y平面中以包圍導電層18之方式設置。沿著與Z軸方向垂直之第2方向之第1導電部31之寬度R31(即第1導電部31之外徑)係較沿著第2方向之半導體柱SP之寬度RSP(即半導體柱SP之外徑)更寬。
於該例中，第1導電部31係包含第1區域31a與第2區域31b。第2區域31b係於Z軸方向中設置於第1區域31a與半導體柱SP之間之位置。沿著第2方向之第1區域31a之寬度R31a(即第1區域31a之外徑)係較沿
著第2方向之第2區域31b之寬度R31b(即第2區域31b之外徑)更寬。
於第1導電部31與絕緣層16之間設置有第1絕緣膜64。第1絕緣膜64係與電荷累積層63同時形成，且與電荷累積層63連接而設置。第1絕緣膜64係於X-Y平面中，以包圍第1導電部31之方式設置。第1絕緣膜64係例如氮化矽膜。於該例中，第1絕緣膜64係包含第1膜部64a與第2膜部64b。第2膜部64b係於Z軸方向中，設置於第1膜部64a與電荷累積層63之間之位置。沿著第2方向之第1膜部64a之寬度R64a(即，第1膜部64a之外徑)係較沿著第2方向之第2膜部64b之寬度R64b更寬。
絕緣層16係包含第1部分16a與第2部分16b。第2部分16b係設置於第1部分16a與積層體ML之間。第1部分16a之沿著第2方向之寬度係較第2部分16b之沿著第2方向之寬度要窄。
第1部分16a之沿著Z軸方向之長度係第2部分16b之沿著Z軸方向之長度之0.25倍以上。第1部分16a之沿著Z軸方向之長度(高度)較佳為較第2部分16b之沿著Z軸方向之長度(高度)更長。
第1部分16a所使用之材料係與第2部分16b所使用之材料不同。例如，第1部分16a之密度較第2部分16b之密度低。例如，第1部分16a之利用稀氫氟酸產生之蝕刻率(etching rate)係較第2部分16b之利用稀氫氟酸產生之蝕刻率要高。藉此，例如，於下述之製造步驟中，可如上述將第1膜部64a之外徑設得較第2膜部64b之外徑要大。在後述之嵌入芯部68之步驟中，容易進行嵌入。
圖4A至圖4C及圖5A至圖5C係例示第1實施形態之半導體裝置之製造步驟之一部分之示意圖。
於基板11上形成層間絕緣膜11b及背閘極BG。於其上交替積層電極間絕緣膜14與電極膜WL。再者，於其上積層選擇閘極SG，且形成積層體ML。
如圖4A所示，於積層體ML上，形成絕緣層16。例如，於積層體
ML上，積層第2部分16b(第1絕緣部)，且於其上，積層第1部分16a(第2絕緣部)。其後，藉由光微影(photography)與RIE(Reactive Ion Etching：反應性離子蝕刻)法，形成貫通孔TH。貫通孔TH係於Z軸方向(自積層體ML朝向第1絕緣部之方向)貫通積層體ML與絕緣層16。
其後，例如，使用稀氫氟酸(DHF)，進行濕蝕刻(wet etching)。如上所述，例如，第1部分16a之蝕刻率與第2部分16b之蝕刻率不同。藉此，將貫通孔TH中貫通第2絕緣部(第1部分16a)之部分之寬度設得較貫通孔TH中貫通第1絕緣部(第2部分16b)之部分之寬度更大。
如圖4B所示，其後，於貫通孔(hole)TH之內側面積層電荷累積層63及作為第1絕緣膜64之絕緣膜64f。於絕緣膜64f上，積層半導體柱SP及作為第1導電部31之半導體膜31f。
如圖4C所示，其後，於半導體膜31f之內側嵌入作為芯部68之芯部絕緣膜68f。於嵌入時，使用例如CVD(Chemical Vapor Deposition：化學氣相沈積)法。此時，如上所述，與內徑Rt2相比，內徑Rt1較大。藉此，提高芯部絕緣膜68f之嵌入性。
圖5A至圖5C係例示有圖4A至圖4C後之步驟。如圖5A所示，回蝕(etch-back)芯部絕緣膜68f之上部。此時，例如，使芯部絕緣膜68f之上端68e以較選擇閘極SG之上端SGe位於更上側之方式凹陷(後退)。藉此形成芯部68。其後，將作為導電層18之半導體層18f嵌入芯部68上。
於半導體層18f，摻雜雜質(P)且進行熱處理，而使雜質擴散至半導體膜31f。藉此，形成摻雜(dope)有雜質之源極汲極擴散區域(第1導電部31)。
如圖5C所示，其後，去除半導體層18f、半導體膜31f及絕緣膜64f之上部，且於其上形成配線層21。堆積層間絕緣膜19，且於層間絕緣膜19形成槽20，並於槽20嵌入TiN膜21a與W膜21b。
如此，製造圖1所示之非揮發性半導體記憶裝置110。
於上述之實施形態中，如此設置蝕刻率彼此不同之第1部分16a及第2部分16b。藉此，如上所述，第1部分16a之貫通孔TH之內徑Rt1(沿著第2方向之長度)較第2部分16b之貫通孔TH之內徑Rt2更大。即，沿著X軸方向之第1導電部31之寬度R31較沿著X軸方向之半導體柱SP之寬度RSP更寬。因此，如圖4C所說明，可提高芯部絕緣膜68f之嵌入性。
與此相對，具有於絕緣層16中不設置第1部分16a及第2部分16b之參考例之非揮發性半導體記憶裝置。於此種非揮發性半導體裝置之製造步驟中，貫通孔TH之形狀係朝向上部(沿自積層體ML朝向絕緣層16之方向)且內徑易變小。即，貫通孔TH之形狀易成為倒錐形形狀。該情形時，在芯部絕緣膜68f之嵌入步驟後，有時於貫通孔TH內形成空洞(空隙)。
若形成此種空隙，則於回蝕圖5A中說明之芯部絕緣膜68f之上部之步驟中，芯部68之上端68e之位置易變動。即，其後形成之半導體層18f、與選擇閘極SG之間之沿著Z軸方向之距離之偏差變大。因第1導電部31(源極汲極擴散區域)係根據半導體層18f之位置形成，故源極汲極擴散區域與選擇閘極SG之間之距離之偏差變大。因此，致使包含選擇閘極SG之電晶體之特性之偏差變大。
例如，為了避免形成空隙，有分2次以上進行芯部絕緣膜68f之嵌入之不同參考例之方法。於該情形時，因反復進行芯部絕緣膜68f之嵌入與回蝕，故製造效率降低。
與此相對，於上述實施形態中，藉由提高芯部絕緣膜68f之嵌入性，而以1次嵌入降低芯部68之上端68e之位置之偏差。藉此，可抑制選擇閘極SG之電晶體之特性之偏差。
再者，於上述實施形態中，藉由增大貫通孔TH之內徑，可增大
電極之徑，可降低電性電阻。於形成配線層21時之配線層21與貫通孔TH之對位中，可增大製程容限。
圖6係例示第2實施形態之非揮發性半導體記憶裝置之示意性剖面圖。圖6係放大例示非揮發性半導體記憶裝置111之絕緣層16所對應之部分。於第2實施形態之非揮發性半導體記憶裝置111中，亦設置積層體ML、絕緣層16、配線層21、半導體柱SP、電荷累積層63、第1導電部31及芯部68等。
如圖6所示，於非揮發性半導體記憶裝置111中，芯部68之上端68e(芯部68與導電層18之邊界)之Z軸方向之位置係較第1部分16a與第2部分16b之邊界之Z軸方向之位置位於更上部。即，上端68e之Z軸方向之位置係位於第2部分16b之Z軸方向之位置與配線層21之Z軸方向之位置之間。
於非揮發性半導體記憶裝置111中，例如，第1絕緣膜64亦包含第1膜部64a與第2膜部64b。沿著第2方向之第1膜部64a之寬度R64a(即第1膜部64a之外徑)係較沿著第2方向之第2膜部64b之寬度R64b更寬。第1部分16a之沿著第2方向之寬度係較第2部分16b之沿著第2方向之寬度更窄。藉此，可提高芯部絕緣膜68f之嵌入性，且抑制選擇閘極SG之電晶體之特性之偏差。
根據本實施形態，可提供一種抑制特性之偏差之非揮發性半導體裝置及其製造方法。
於本說明書中，「垂直」及「平行」不僅為嚴密垂直及嚴密平行，為包含例如製造步驟中之偏差等者，只要實質上垂直及實質上平行即可。
以上，參照具體例，對本發明之複數個實施形態進行說明。然而，本發明之實施形態並非限定於該等具體例。例如，關於配線層、記憶體部、選擇閘極、半導體柱、絕緣層、導電部、電荷累積層等之
各要件之具體構成，本領域技術人員自周知之範圍內進行適當選擇，藉此同樣實施本發明，只要可獲得相同之效果，即包含於本發明之範圍。再者，在技術上可行之範圍內組合各具體例之任意2者以上之要件者，亦只要包含本發明之主旨，即包含於本發明之範圍內。
雖已說明本發明之數個實施形態，但該等實施形態係作為例子提示者，並未意欲限定發明之範圍。該等新穎之實施形態係可以其他多種形態實施，在未脫離發明之主旨之範圍內，可進行多種省略、置換、變更。該等實施形態或其變化係包含於發明之範圍或主旨，且包含於專利申請範圍所記述之發明及其均等之範圍內。
11‧‧‧基板
11a‧‧‧基板主表面
11b‧‧‧層間絕緣膜
14‧‧‧電極間絕緣膜
16‧‧‧絕緣層
16a‧‧‧第1部分
16b‧‧‧第2部分
18‧‧‧導電層
19‧‧‧層間絕緣膜
20‧‧‧槽
21‧‧‧配線層
21a‧‧‧TiN膜
21b‧‧‧W膜
31‧‧‧第1導電部
64‧‧‧第1絕緣膜
68‧‧‧芯部
110‧‧‧非揮發性半導體記憶裝置
BG‧‧‧背閘極
CP‧‧‧連接部
ML‧‧‧積層體
MP‧‧‧記憶體部
SG‧‧‧選擇閘極
SP‧‧‧半導體柱
TH‧‧‧貫通孔
WL‧‧‧電極膜
X‧‧‧軸方向
Y‧‧‧軸方向
Z‧‧‧軸方向
Claims (20)
- 一種非揮發性半導體記憶裝置，其係包含：配線層；積層體，其係於第1方向中與上述配線層分離者，且包含：記憶體部，其包含於上述第1方向交替積層之複數個電極膜與複數個電極間絕緣膜；及選擇閘極，其設置於上述記憶體部與上述配線層之間；絕緣層，其設置於上述配線層與上述積層體之間；半導體柱，其係於上述第1方向貫通上述積層體；電荷累積層，其設置於上述複數個電極膜之各者與上述半導體柱之間；及第1導電部，其連接上述半導體柱與上述配線層；且沿著相對於上述第1方向垂直之第2方向之上述第1導電部之寬度係較沿著上述第2方向之上述半導體柱之寬度更寬。
- 如請求項1之非揮發性半導體記憶裝置，其中上述第1導電部係包含：第1區域；及第2區域，其設置於上述第1區域與上述半導體柱之間；且上述第1區域之沿著上述第2方向之寬度係較上述第2區域之沿著上述第2方向之寬度更寬。
- 如請求項1之非揮發性半導體記憶裝置，其中進而包含第1絕緣膜；且上述第1絕緣膜係設置於上述第1導電部與上述絕緣層之間、及上述半導體柱與上述絕緣層之間；上述第1絕緣膜係包含： 第1膜部；及第2膜部，其設置於上述第1膜部與上述電荷累積層之間；且上述第1膜部之沿著上述第2方向之寬度係較上述第2膜部之沿著上述第2方向之寬度要寬。
- 如請求項1之非揮發性半導體記憶裝置，其中上述絕緣層係包含：第1部分；及第2部分，其設置於上述第1部分與上述積層體之間；且上述第1部分之沿著上述第2方向之寬度係較上述第2部分之沿著上述第2方向之寬度要窄。
- 如請求項4之非揮發性半導體記憶裝置，其中上述第1部分之沿著上述第1方向之長度係上述第2部分之沿著上述第1方向之長度之0.25倍以上。
- 如請求項4之非揮發性半導體記憶裝置，其中上述第1部分之沿著上述第1方向之長度係較上述第2部分之沿著上述第1方向之長度更長。
- 如請求項4之非揮發性半導體記憶裝置，其中上述第1部分之密度係較上述第2部分之密度更低。
- 如請求項4之非揮發性半導體記憶裝置，其中上述第1部分之利用稀氫氟酸產生之蝕刻率係較上述第2部分之利用稀氫氟酸產生之蝕刻率更高。
- 如請求項1之非揮發性半導體記憶裝置，其中上述絕緣層係包含氧化矽。
- 如請求項1之非揮發性半導體記憶裝置，其中進而包含：芯部，其包含氧化矽；且 上述半導體柱之與上述第1方向垂直之平面上之剖面為環狀；上述芯部係設置於上述半導體柱之內側。
- 如請求項10之非揮發性半導體記憶裝置，其中進而包含導電層，該導電層設置於上述芯部與上述配線層之間，且連接上述芯部與上述配線層。
- 如請求項1之非揮發性半導體記憶裝置，其中進而包含第1記憶體絕緣膜，該第1記憶體絕緣膜設置於上述複數個電極膜之各者與上述電荷累積層之間、及上述複數個電極間絕緣膜之各者與上述電荷累積層之間。
- 如請求項12之非揮發性半導體記憶裝置，其中進而包含設置於上述半導體柱與上述電荷累積層之間之第2記憶體絕緣膜。
- 如請求項13之非揮發性半導體記憶裝置，其中上述第1記憶體絕緣膜係包含氧化矽；且上述第2記憶體絕緣膜係包含氧化矽。
- 如請求項1之非揮發性半導體記憶裝置，其中上述第1導電部係包含含磷之非晶矽。
- 一種非揮發性半導體記憶裝置之製造方法，其係於第1方向中交替積層之複數個電極膜及複數個電極間絕緣膜之上積層選擇閘極而形成積層體；於上述積層體上形成第1絕緣部；於上述第1絕緣部之上形成第2絕緣部，其利用稀氫氟酸產生之蝕刻率高於上述第1絕緣部之利用稀氫氟酸產生之蝕刻率；於上述第1方向中，形成貫通上述積層體與上述第1絕緣部及上述第2絕緣部之貫通孔；使用稀氫氟酸蝕刻上述第1絕緣部與上述第2絕緣部，且將上述貫通孔中貫通上述第2絕緣部之部分之寬度設得較上述貫通孔 中貫通第1絕緣部之部分之寬度更大；於上述貫通孔之內側面形成絕緣膜；於上述貫通孔之殘餘空間內形成半導體膜。
- 如請求項16之製造方法，其中於上述半導體膜之內側進而嵌入芯部絕緣膜。
- 如請求項16之製造方法，其中上述第2絕緣部之沿著上述第1方向之長度係上述第1絕緣部之沿著上述第1方向之長度之0.25倍以上。
- 如請求項16之製造方法，其中上述第2絕緣部之沿著上述第1方向之長度係較上述第1絕緣部之沿著上述第1方向之長度更長。
- 如請求項16之製造方法，其中上述第2絕緣部之密度係較上述第1絕緣部之密度低。
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