TWI759995B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態，係提供一種能夠謀求電性特性之提升的半導體記憶裝置。 實施形態之半導體記憶裝置，係具備有：半導體柱，係具有半導體層，並朝向第1方向延伸；和第1配線，係沿著相對於前述第1方向而相交叉之第2方向而延伸；和第1電極，係被配置在前述半導體柱與前述第1配線之間。進而，實施形態之半導體記憶裝置，係具備有：第1絕緣膜，係在前述第1電極與前述第1配線之間以與前述第1電極相鄰的方式而被作配置；和第2絕緣膜，係在前述第1絕緣膜與前述第1配線之間以與前述第1絕緣膜相鄰的方式而被作配置，並且介電率為較前述第1絕緣膜而更高。前述第2絕緣膜與前述半導體層之間之最短距離，係被設為較前述第1電極與前述半導體柱之間之最短距離而更長。

Description

半導體記憶裝置
本發明之實施形態，係有關於半導體記憶裝置。 [關連申請案]
本申請案，係享受以日本專利申請2020-051392號(申請日：2020年3月23日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
係提案有具備將絕緣膜與字元線交互作了層積的層積體和貫通此層積體的半導體柱之半導體記憶裝置。另外，對於半導體記憶裝置，係期待有信賴性之更進一步的提升。
本發明所欲解決之課題，係在於提供一種能夠謀求信賴性之提升的半導體記憶裝置。
實施形態之半導體記憶裝置，係具備有半導體柱、和第1配線、和第1電極、和第1絕緣膜、以及第2絕緣膜。前述半導體柱，係具備有半導體層，並朝向第1方向延伸。前述第1配線，係朝向相對於前述第1方向而相交叉之第2方向延伸。前述第1電極，係被配置在前述半導體柱與前述第1配線之間。前述第1絕緣膜，係在前述第1電極與前述第1配線之間以與前述第1電極相鄰的方式而被作配置。前述第2絕緣膜，係被配置在前述第1絕緣膜與前述第1配線之間。前述第2絕緣膜，係以與前述第1絕緣膜相鄰的方式而被作配置。前述第2絕緣膜，係相較於前述第1絕緣膜而介電率為更高。前述第2絕緣膜與前述半導體層之間之最短距離，係被設為較前述第1電極與前述半導體層之間之最短距離而更長。
以下，參考圖面，對實施形態之半導體記憶裝置作說明。在以下之說明中，對於具備有相同或相類似之功能的構成，係附加相同之元件符號。又，係會有將該些構成之相互重複的說明作省略的情形。在本說明書中，所謂「連接」，係並不被限定於被物理性連接的情況，而亦包含有被作電性連接的情況。在本說明書中，所謂「相鄰」，係並不被限定於相互鄰接的情況，而亦包含有在成為對象的2個要素之間存在於其他之要素的情況。在本說明書中，所謂「XX被設置於YY上」，係並不被限定於XX與YY相接的情況，而亦包含有在XX與YY之間中介存在於其他之構件的情況。在本說明書中，所謂「環狀」，係並不被限定於圓環狀，而亦包含矩形狀之環狀。在本說明書中，所謂「圓弧狀」，係廣泛代表在巨觀性地作觀察的情況時之與圓弧相類似的形狀，並且係亦可在途中或者是端部處而包含有曲率為相異之部分或者是以直線狀來作了延伸的部分。在本說明書中，所謂「平行」以及「正交」，係分別亦包含有「略平行」以及「略正交」的情況。
又，首先，針對+X方向、-X方向、+Y方向、-Y方向、+Z方向以及-Z方向作定義。+X方向、-X方向、+Y方向以及-Y方向，係身為沿著後述之矽基板10之表面的方向。+X方向，係為後述之位元線BL所延伸之方向。-X方向，係與+X方向為相反方向。在並不對於+X方向與-X方向作區別的情況時，係單純稱作「X方向」。+Y方向以及-Y方向，係身為與X方向相交叉(例如相正交)之方向。+Y方向，係為後述之字元線WL所延伸之方向。-Y方向，係與+Y方向為相反方向。在並不對於+Y方向與-Y方向作區別的情況時，係單純稱作「Y方向」。+Z方向以及-Z方向，係身為與X方向以及Y方向相交叉(例如相正交)之方向，並身為矽基板10之厚度方向。+Z方向，係為從矽基板10起而朝向後述之層積體30之方向。-Z方向，係與+Z方向為相反方向。在並不對於+Z方向與-Z方向作區別的情況時，係單純稱作「Z方向」。在本說明書中，係亦會有將「+Z方向」稱作「上」，並將「-Z方向」稱作「下」的情況。但是，此些之表現，係僅為為了方便說明，而並非為對於重力方向作規定。+Z方向，係為「第1方向」之其中一例。+X方向，係為「第2方向」之其中一例。+Y方向，係為「第3方向」之其中一例。
(第1實施形態) 〈1. 半導體記憶裝置之全體構成〉 首先，針對第1實施形態之半導體記憶裝置1之全體構成作說明。半導體記憶裝置1，係身為非揮發性之半導體記憶裝置，例如係為NAND型快閃記憶體。
圖1，係為對半導體記憶裝置1之構成作展示之立體圖。半導體記憶裝置1，例如，係包含有矽基板10、下部構造體20、層積體30、複數之半導體柱(柱狀體)60、絕緣分斷部70(參照圖2)、上部構造體80、以及複數之接點90。另外，在圖1中，係將半導體柱60示意性地以四角柱狀來作展示。
矽基板10，係身為成為半導體記憶裝置1之基底的基板。矽基板10之至少一部分，係被形成為沿著X方向以及Y方向之板狀。矽基板10，例如，係藉由包含矽(Si)之半導體材料所形成。矽基板10，係為「基板」之其中一例。
下部構造體20，係被設置在矽基板10上。下部構造體20，例如，係包含有下絕緣膜21、和複數之源極線SL、以及上絕緣膜23。下絕緣膜21，係被設置在矽基板10上。複數之源極線SL，係被設置在下絕緣膜21上。複數之源極線SL，係在X方向(第2方向)上而相互相鄰，並且分別朝向Y方向(第3方向)而延伸。源極線SL，例如，係包含有被設置在下絕緣膜21上之導電層22a、和被設置在導電層22a上之配線層22b、以及被設置在配線層22b上之導電層22c。上絕緣膜23，係被設置在複數之源極線SL之上方處。在源極線SL與上絕緣膜23之間、以及在下絕緣膜21與上絕緣膜23之間，係被設置有未圖示之絕緣構件。
層積體30，係被設置在下部構造體20上。層積體30，例如，係包含有複數之功能層31、和複數之絕緣膜(層間絕緣膜)32(參照圖3)。複數之功能層31和複數之層間絕緣膜32，係在Z方向(第1方向)上1層1層地交互被層積。複數之功能層31，係包含有複數之第1功能層31A、和1個以上的第2功能層31B、和1個以上的第3功能層31C。
複數之第1功能層31A之各者，例如，係包含有複數之字元線WL、和複數之浮動閘極電極FG、和複數之阻隔絕緣膜41。複數之字元線WL，係身為被設置在半導體柱60之側方處的配線。在1個的第1功能層31A中所包含之複數之字元線WL，係在X方向(第2方向)上而相互相鄰，並且分別朝向Y方向(第3方向)延伸。字元線WL，在將電子注入至後述之浮動閘極電極FG中的情況或者是將被注入至浮動閘極電極FG中之電子從浮動閘極電極FG而抽出的情況等時，係藉由未圖示之驅動電路而被施加有電壓，並對於被與該字元線WL作了連接的浮動閘極電極FG而施加特定之電壓。
複數之浮動閘極電極FG之各者，係身為被設置在半導體柱60之側方處的電極膜。浮動閘極電極FG，係身為具有積蓄電荷的能力之膜。浮動閘極電極FG，當藉由字元線WL而被施加了電壓的情況時，係使電子之積蓄狀態改變。各浮動閘極電極FG，係被設置在該浮動閘極電極FG所對應的字元線WL與該浮動閘極電極FG所對應的半導體柱60之間。在本說明書中，所謂「對應」，例如係指身為藉由相互被作組合而構成1個的記憶體胞之要素。
複數之阻隔絕緣膜41之各者，係被設置在該阻隔絕緣膜41所對應的字元線WL和該阻隔絕緣膜41所對應的浮動閘極電極FG之間。另外，針對此些之關連於第1功能層31A之構成，係於後詳細作說明。
第2功能層31B，係被設置在複數之第1功能層31A之下方處。第2功能層31B，例如，係包含有複數之源極側選擇閘極線SGS、和複數之源極側選擇閘極電極FGS、和複數之阻隔絕緣膜42。複數之源極側選擇閘極線SGS，係在X方向上而相互相鄰，並且分別朝向Y方向而延伸。複數之源極側選擇閘極電極FGS之各者，係被設置在該源極側選擇閘極電極FGS所對應的源極側選擇閘極線SGS和該源極側選擇閘極電極FGS所對應的半導體柱60之間。複數之阻隔絕緣膜42之各者，係被設置在該阻隔絕緣膜42所對應的源極側選擇閘極線SGS和該阻隔絕緣膜42所對應的源極側選擇閘極電極FGS之間。源極側選擇閘極線SGS，在使半導體柱60與源極線SL之間導通的情況時，係藉由未圖示之驅動電路而被施加有電壓，並對於被與該源極側選擇閘極線SGS作連接的源極側選擇閘極電極FGS施加特定之電壓。
第3功能層31C，係被設置在複數之第1功能層31A之上方處。第3功能層31C，例如，係包含有複數之汲極側選擇閘極線SGD、和複數之汲極側選擇閘極電極FGD、和複數之阻隔絕緣膜43。複數之汲極側選擇閘極線SGD，係在X方向上而相互相鄰，並且分別朝向Y方向而延伸。複數之汲極側選擇閘極電極FGD之各者，係被設置在該汲極側選擇閘極電極FGD所對應的字元線WL和該汲極側選擇閘極電極FGD所對應的半導體柱60之間。複數之阻隔絕緣膜43之各者，係被設置在該阻隔絕緣膜43所對應的汲極側選擇閘極線SGD和該阻隔絕緣膜43所對應的汲極側選擇閘極電極FGD之間。汲極側選擇閘極線SGD，在使半導體柱60與源極線SL之間導通的情況時，係藉由未圖示之驅動電路而被施加有電壓，並對於被與該汲極側選擇閘極線SGD作連接的汲極側選擇閘極電極GD施加特定之電壓。
複數之半導體柱60，係被設置在複數之源極線SL上，並分別朝向Z方向(第1方向)而延伸。複數之半導體柱60，係在X方向以及Y方向上相互分離地而被作設置。例如，複數之半導體柱60，在從Z方向來作觀察的情況時，係被配列為沿著X方向以及Y方向之矩陣狀。各半導體柱60之下端，係貫通下部構造體20之上絕緣膜23而被與源極線SL作連接。另外，針對半導體柱60之構成以及絕緣分斷部70之構成，係於後詳細作說明。
上部構造體80，係被設置在層積體30上。上部構造體80，例如，係包含有複數之位元線BL、和源極側選擇閘極線SGS用之配線(未圖示)、和字元線WL用之配線82、以及汲極側選擇閘極線SGD用之配線83。
複數之接點90，係分別朝向Z方向(第1方向)而延伸。複數之接點90，例如，係包含有半導體柱60用之複數之接點91、和源極側選擇閘極線SGS用之複數之接點92(未圖示)、和字元線WL用之複數之接點93、以及汲極側選擇閘極線SGD用之複數之接點94。
接點91，係被設置在半導體柱60上。複數之位元線BL，係在Y方向(第3方向)上而相互相鄰，並且分別朝向X方向(第2方向)而延伸。在將被配列於X方向上之複數之半導體柱60之中的被設置於最靠-X方向側處之半導體柱60設為第1個的情況時，第奇數個的半導體柱60，係經由接點91而被與共通之位元線BL作連接。第偶數個的半導體柱60，係經由接點91而被與其他之共通之位元線BL作連接。亦即是，被配列於X方向上之複數之半導體柱60之中的相互相鄰之半導體柱60，係並未被與相同之位元線BL作連接。
在源極側選擇閘極線SGS之+Y方向之端部上，係被設置有複數之未圖示之接點。在此些之未圖示之接點上，係被設置有未圖示之配線，並朝向Y方向延伸。此些之未圖示之配線，係經由未圖示之接點而被與源極側選擇閘極線SGS作連接。
複數之接點93，係被設置在字元線WL之Y方向之端部上。配線82，係被設置在接點93上，並朝向Y方向延伸。配線82，係經由接點93而被與字元線WL作連接。
複數之接點94，係被設置在汲極側選擇閘極線SGD之+Y方向之端部上。配線83，係被設置在接點94上，並朝向Y方向延伸。配線83，係經由接點94而被與汲極側選擇閘極線SGD作連接。
〈2. 層積體之構造〉 接下來，針對層積體30之構造作詳細說明。 圖2，係為沿著圖1中所示之層積體30之F2-F2線的剖面圖。圖3，係為沿著圖2中所示之層積體30之F3-F3線的剖面圖。
層積體30，係在各半導體柱60之周圍具備有可記憶資訊之記憶構造。被分別設置在複數之半導體柱60之周圍處的記憶構造，係相互具有相同的構造。因此，以下，係注目於2個的半導體柱60(第1半導體柱60A以及第2半導體柱60B)，並以該些之半導體柱60A、60B之周圍的構造為中心來進行說明。
〈2.1 字元線〉 首先，針對字元線WL作說明。如同圖2中所示一般，複數之字元線WL，係相對於各半導體柱60，而包含有位置於-X方向側處之第1字元線WLA、和位置於+X方向側處之第2字元線WLB。第1字元線WLA以及第2字元線WLB，係在X方向上而相互相鄰，並且分別朝向Y方向而延伸。第1字元線WLA與第2字元線WLB，例如係在Y方向上相互被朝向相反方向拉出，並相互獨立地而被作控制。第1字元線WLA，係為「第1配線」之其中一例。第2字元線WLB，係為「第2配線」之其中一例。
字元線WL，例如係藉由鎢所形成。在字元線WL之表面上，係亦可被設置有對於字元線WL之材料之擴散作抑制的阻障金屬膜BM。阻障金屬膜BM，例如係藉由氮化鈦(TiN)而被形成。在阻障金屬膜BM之表面上，係被形成有阻隔膜BO。阻隔膜BO，例如係藉由AlO而被形成。
〈2.2 浮動閘極電極(第1電極)〉 接下來，針對浮動閘極電極(第1電極)FG作說明。如同圖2中所示一般，複數之浮動閘極電極FG，係相對於各半導體柱60，而包含有位置於-X方向側處之第1浮動閘極電極FGA、和位置於+X方向側處之第2浮動閘極電極FGB。第1浮動閘極電極FGA，係被設置在第1字元線WLA與半導體柱60之間(更詳細而言，第1字元線WLA與半導體柱60之後述之第1通道(第1半導體層)61A之間)。另一方面，第2浮動閘極電極FGB，係被設置在第2字元線WLB與半導體柱60之間(更詳細而言，第2字元線WLB與半導體柱60之後述之第2通道(第2半導體層)61B之間)。第1浮動閘極電極FGA，係為「第1電荷積蓄部」之其中一例。第2浮動閘極電極FGB，係為「第2電荷積蓄部」之其中一例。
浮動閘極電極FG，例如係藉由聚矽而形成。第1浮動閘極電極FGA，當藉由第1字元線WLA而被施加了電壓的情況時，係使電子之積蓄狀態改變。第2浮動閘極電極FGB，當藉由第2字元線WLB而被施加了電壓的情況時，係使電子之積蓄狀態改變。
如同圖2中所示一般，第1浮動閘極電極FGA，例如，係具備有第1部分(第1端部)51a、和第2部分(第2端部)51b。第1部分51a，係身為隨著朝向Y方向而相較於第1浮動閘極電極FGA之中央部來使厚度逐漸減少之形狀。第1部分51a，係較後述之通道(半導體層)61之+Y方向側之端而更朝向+Y方向側突出。另一方面，第2部分51b，係身為隨著朝向-Y方向而相較於第1浮動閘極電極FGA之中央部來隨著朝向-Y方向側而使厚度逐漸減少之形狀。第2部分51b，係較通道61之-Y方向側之端而更朝向-Y方向側突出。在本實施形態之第1浮動閘極電極FGA處，第1部分51a和中央部以及第2部分51b，係在圖2中所示之剖面中，沿著Y方向而略直線狀地延伸。又，在第1部分51a處，半導體柱60側之面係具有平面狀之部分，其之相反側之面係被形成為曲面狀。在第2部分51b處，半導體柱60側之面係具有平面狀之部分，其之相反側之面係被形成為曲面狀。 另外，圖2中所示之第1部分51a和第2部分51b為以直線狀而延伸之構造，係僅為作為本形態之其中一例來作了圖示者，就算是身為沿著後述之第1阻隔絕緣膜(第1絕緣膜)45之第1曲部45a、第2曲部45b而作了彎曲的形狀亦無妨。
同樣的，第2浮動閘極電極FGB，例如，係具備有第1部分(第1彎曲部)52a、和第2部分(第2彎曲部)52b。第1部分52a，係身為隨著朝向Y方向而相較於第2浮動閘極電極FGB之中央部來使厚度逐漸減少之形狀。第1部分52a，係較通道61之+Y方向側之端而更朝向+Y方向側突出。另一方面，第2部分52b，係身為隨著朝向Y方向而相較於第2浮動閘極電極FGB之中央部來使厚度逐漸減少之形狀。第2部分52b，係較通道61之-Y方向側之端而更朝向-Y方向側突出。在本實施形態之第2浮動閘極電極FGB處，第1部分52a和中央部以及第2部分52b，係在圖2中所示之剖面中，沿著Y方向而略直線狀地延伸。在第1部分52a處，半導體柱60側之面係具有平面狀之部分，其之相反側之面係被形成為曲面狀。在第2部分52b處，半導體柱60側之面係具有平面狀之部分，其之相反側之面係被形成為曲面狀。 另外，圖2中所示之第1部分52a和第2部分52b為以直線狀而延伸之構造，係僅為作為本形態之其中一例來作了圖示者，就算是身為沿著後述之第1阻隔絕緣膜(第1絕緣膜)45之第1曲部45a、第2曲部45b而作了彎曲的形狀亦無妨。
〈2.3 阻隔絕緣膜〉 接著，針對阻隔絕緣膜41作說明。如同圖2中所示一般，複數之阻隔絕緣膜41，係相對於各半導體柱60，而包含有位置於-X方向側處之阻隔絕緣膜41A、和位置於+X方向側處之阻隔絕緣膜41B。阻隔絕緣膜41A，係被設置在第1字元線WLA與第1浮動閘極電極FGA之間。阻隔絕緣膜41B，係被設置在第2字元線WLB與第2浮動閘極電極FGB之間。 阻隔絕緣膜41A、41B之各者，係具備有第1阻隔絕緣膜(第1絕緣膜)45和第2阻隔絕緣膜(第2絕緣膜)46和第3阻隔絕緣膜(第3絕緣膜)47以及第4阻隔絕緣膜(第4絕緣膜)48。
第1阻隔絕緣膜45，係於4個的阻隔絕緣膜45、46、47、48之中而位置於最接近浮動閘極電極FG處。第1阻隔絕緣膜45，例如，在圖3所示之剖面中，係將浮動閘極電極FG之側面、上面以及下面作覆蓋。第1阻隔絕緣膜45，例如，在圖2所示之剖面的阻隔絕緣膜41A側處，係以與浮動閘極電極FGA之中央部和第1部分51a以及第2部分51b相接的方式而被作配置。第1阻隔絕緣膜45，例如，在圖2所示之剖面的阻隔絕緣膜41B側處，係以與浮動閘極電極FGA之中央部和第1部分51a以及第2部分51b相接的方式而被作配置。第1阻隔絕緣膜45，例如係藉由SiN和SiON、或者是藉由SiO／SiON之層積膜、SiO／SiN之層積膜等而被形成。
以下，構成阻隔絕緣膜41A之4個的阻隔絕緣膜45～48和構成阻隔絕緣膜41B之4個的阻隔絕緣膜45～48，由於係僅在形成位置與朝向上為相異，而在構成上係為同等，因此，以下主要係針對阻隔絕緣膜41A側之構造來作說明。圖2中所示之阻隔絕緣膜41A側之第1阻隔絕緣膜45，係被形成為隨著從在Y方向上之浮動閘極電極FGA之中央部起而朝向-Y方向前進一事而膨出的形狀之略弓型。第1阻隔絕緣膜45，係在+Y方向端部處具備有第1曲部45a，並在-Y方向端部處具備有第2曲部45b。
第2阻隔絕緣膜46，係相對於第1阻隔絕緣膜45而被設置在與浮動閘極電極FGA相反側處。第2阻隔絕緣膜46，例如，在圖3所示之剖面中，係於兩者間中介存在有第1阻隔絕緣膜45地而覆蓋浮動閘極電極FG之側面。第2阻隔絕緣膜46，例如，在圖2所示之剖面中，係以從沿著Y方向之第1阻隔絕緣膜45之-X側之上部起經由中央部而至下部地來作覆蓋並相接的方式，而被作配置。圖2中所示之阻隔絕緣膜41A側之第2阻隔絕緣膜46，係被形成為隨著從在Y方向上之浮動閘極電極FGA之中央部起而朝向-Y方向前進一事而膨出的形狀之略弓型。第2阻隔絕緣膜46，係在+Y方向端部處具備有第1曲部(第1端部)46a，並在-Y方向端部處具備有第2曲部(第2端部)46b。
第2阻隔絕緣膜46，例如係藉由矽氮化物(SiN)、氧化鉿(HfO)、鉿矽氧化物膜(HfSiOx 膜)等之High-k材料(高介電率材料)而被形成。另外，第2阻隔絕緣膜46，係亦可藉由ZrOx 、HfZrOx 、AlOx 、HfAlOx 、YOx 等之其他之High-k材料而被形成。 但是，絕緣膜45，係亦可藉由以包含有釕(Ru)或鋁(Аl)、鈦(Ti)、鋯(Zr)、矽(Si)、鎢(W)、氮化鈦(TiN)、鉭(Ta)、鉬(Mo)中之1種或2種以上之材料所形成之材料，而被形成。
第3阻隔絕緣膜47，係具備有相對於阻隔絕緣膜45、46而被設置在與浮動閘極電極FG相反側處之第1被覆部47a。第3阻隔絕緣膜47，係更進而具備有被設置在半導體柱60側處之第2被覆部47b、47b。第1被覆部47a，係如同在圖2中所示一般，將在第2阻隔絕緣膜46之-X方向上的從上部起而至下部之字元線WL側(第1字元線WLA側)作覆蓋。在圖2之剖面中，第1被覆部47a係被描繪為略弓型。在第3阻隔絕緣膜47處，於第1被覆部47a之絕緣分斷部70側之+Y方向端處與絕緣分斷部70側之-Y方向端處，係分別被形成有第2被覆部47b。
+Y方向端之第2被覆部47b，係將浮動閘極電極FG之第1部分51a和第1阻隔絕緣膜45之第1曲部45a以及第2阻隔絕緣膜46之第1曲部46a部分性地作覆蓋。+Y方向端之第2被覆部47b，係以與絕緣分斷部70和穿隧絕緣膜63之一部分相接的方式而被形成。 -Y方向端之第2被覆部47b，係將浮動閘極電極FG之第2部分51b和第1阻隔絕緣膜45之第2曲部45b以及第2阻隔絕緣膜46之第2曲部46b部分性地作覆蓋。-Y方向端之第2被覆部47b，亦同樣的，係以與絕緣分斷部70和穿隧絕緣膜63之一部分相接的方式而被形成。
第3阻隔絕緣膜47，例如，係如同在圖3中所示一般，沿著層間絕緣膜32、32和該些之間之字元線WL之間之邊界而被形成於Z方向上，並於中間中介存在有阻隔絕緣膜45、46地而被配置在浮動閘極電極FG之側面側、上面側、下面側處。但是，第3阻隔絕緣膜47，係亦可替代上述構成，而與阻隔絕緣膜45、46相同的，僅覆蓋浮動閘極電極FG之側面側。第3阻隔絕緣膜47，例如，係藉由矽氧化物而被形成。
本實施形態之阻隔絕緣膜45、46、47，係在圖3中所示之剖面構造中，具備有特徵性的形狀，並在圖3所示之剖面中之各膜的厚度中，具備有特徵性之關係。 在圖3中，被形成於在上下所描繪的層間絕緣膜32、32之間之第3阻隔絕緣膜47，係具備有在字元線WL側而為凸型並在半導體柱60側處而成為凹型之凹部47D。以在此凹部47D之底部而以特定之厚度來作佔據的方式，在圖3所示之剖面中，係被形成有均一厚度之第2阻隔絕緣膜46。在凹部47D內之Z方向之第2阻隔絕緣膜46之長度，係與沿著Z方向的字元線WL與阻障金屬膜BM之合計總厚度略同等。在凹部47D之內部側處，係被形成有與浮動閘極電極FG之側面和上面以及下面相接的剖面形狀之第1阻隔絕緣膜45。第1阻隔絕緣膜45，係具備有與浮動閘極電極FG之側面相接之中央部45A。第1阻隔絕緣膜45，係具備有與浮動閘極電極FG之上面相接之突部45B。第1阻隔絕緣膜45，係具備有與浮動閘極電極FG之下面相接之突部45C。突部45B，係從中央部45A之+Z方向端部起而朝向半導體柱60側突出。突部45C，係從中央部45A之-Z方向端部起而朝向半導體柱60側突出。第1阻隔絕緣膜45，例如係藉由SiN、SiON、或者是藉由SiO／SiON之層積膜、SiO／SiN之層積膜等而被形成。
在圖3中，第1阻隔絕緣膜45之Z方向長度，係較第2阻隔絕緣膜46之Z方向長度而更短。因此，在凹部47D內，於第1阻隔絕緣膜45之Z方向上下係被空出有間隔，並以將此些之間隔作填埋的方式，而被形成有第4阻隔絕緣膜48。第4阻隔絕緣膜48之Y方向長度，係被設為與在第1阻隔絕緣膜45處而設置有突部45A的部分之Y方向厚度相等。第4阻隔絕緣膜48，例如，係藉由矽氧化物而被形成。第4阻隔絕緣膜48，較理想，係藉由低介電率材料而被構成。第4阻隔絕緣膜48，係亦可置換為被氣體(例如空氣)所充滿之空洞(所謂的空氣間隙)等。
另外，在本說明書中，所謂低介電率材料，係指SiO2 、空氣等之低介電率材料，所謂高介電率材料，係指具有矽氮化膜(SiN膜)之比介電率以上的高比介電率之材料。SiO2 膜之比介電率，理想而言係展現有3.9～4.0，依存於條件等，也會有並不會成為此範圍之情況，但是，矽氮化物之比介電率，係展現有7.0。高介電率材料，係可適用矽氮化物(SiN)、氧化鉿(HfO)、鉿矽氧化物膜(HfSiOx 膜)等。另外，高介電率材料，係亦可為ZrOx 、HfZrOx 、AlOx 、HfAlOx 、YOx 等之其他之High-k材料。
〈2.4 半導體柱〉 接著，針對半導體柱60作說明。如同圖2中所示一般，半導體柱60，係被設置在第1字元線WLA與第2字元線WLB之間。半導體柱60，例如，係包含有通道(半導體層)61、和芯絕緣部62、和穿隧絕緣膜63。
通道61，係以涵蓋半導體柱60之Z方向之全長(全高度)的方式而在Z方向上延伸。通道61之下端，係貫通下部構造體20之上絕緣膜23而被與源極線SL作連接。另一方面，通道61之上端，係經由接點91而被與位元線BL作連接。通道61，係藉由像是非晶矽(a-Si)一般之半導體材料而被形成。但是，通道61，例如係亦可藉由於一部分被摻雜有雜質的聚矽而被形成。在通道61中所包含之雜質，例如，係身為從由碳、磷、硼、鍺而成之群中所選擇的任一者。通道61，例如，在對於浮動閘極電極FG而注入電子的情況或者是將被注入至浮動閘極電極FG中之電子從浮動閘極電極FG而抽出的情況等時，於源極線SL與位元線BL之間係流動有電流。
在本實施形態中，如同圖2中所示一般，通道61，係在第1字元線WLA與第2字元線WLB之間，被形成為環狀(例如在X方向上具備有長邊的圓角之矩形環狀)。通道61，係包含有在半導體柱60處而位置於-X方向側處之第1通道61A、和在半導體柱60處而位置於+X方向側處之第2通道61B。第1以及第2通道61A、61B，係在X方向上而相互相鄰，並且分別朝向Z方向而延伸。
芯絕緣部62，係在X方向以及Y方向上，被設置在較通道61而更靠半導體柱60之中心側處。例如，芯絕緣部62，係被設置於通道61之內周面上。芯絕緣部62，係以涵蓋半導體柱60之Z方向之全長(全高度)的方式而在Z方向上延伸。芯絕緣部62，例如，係藉由氧化矽(SiO)而被形成，但是，係亦可存在有空孔(void)。
穿隧絕緣膜63，係至少沿著通道61之-X方向之側面和+X方向之側面地而被作設置。穿隧絕緣膜63，係包含有在半導體柱60處而位置於-X方向側處之第1穿隧絕緣膜63A、和在半導體柱60處而位置於+X方向側處之第2穿隧絕緣膜63B。第1穿隧絕緣膜63A，係被設置在第1浮動閘極電極FGA與第1通道61A之間。第2穿隧絕緣膜63B，係被設置在第2浮動閘極電極FGB與第2通道61B之間。
在本實施形態中，穿隧絕緣膜63，係被形成為包圍通道61之-X方向之側面、+X方向之側面、-Y方向之側面以及+Y方向之側面的環狀(例如在X方向上具備有長邊的圓角之矩形環狀)。穿隧絕緣膜63，例如，係以涵蓋半導體柱60之Z方向之全長(全高度)的方式而在Z方向上延伸。
根據圖2中所示之構成，藉由對應於第1半導體柱60A之第1以及第2浮動閘極電極FGA、FGB、第1以及阻隔絕緣膜41A、41B、還有第1以及第2穿隧絕緣膜63A、63B，在第1半導體柱60A之周圍係被形成有能夠保持電荷之第1胞構造體MCA。 同樣的，藉由對應於第2半導體柱60B之第1以及第2浮動閘極電極FGA、FGB、第1以及阻隔絕緣膜41A、41B、還有第1以及第2穿隧絕緣膜63A、63B，在第2半導體柱60B之周圍係被形成有能夠保持電荷之第2胞構造體MCB。第2胞構造體MCB，係與第1胞構造體MCA在-Y方向上而相鄰。
在其中一個觀點中，對應於第2半導體柱60B之浮動閘極電極FGA、FGB，係分別為「第3電荷積蓄部」以及「第4電荷積蓄部」之其中一例。對應於第2半導體柱60B之穿隧絕緣膜63A、63B，係分別為「第3穿隧絕緣膜」以及「第4穿隧絕緣膜」之其中一例。
〈2.5 絕緣分斷部〉 接下來，針對絕緣分斷部70作說明。 如同圖2中所示一般，絕緣分斷部70，係被設置在層積體30處，並將第1字元線WLA與第2字元線WLB分斷。
〈2.5.1 第1絕緣部〉 針對第1絕緣部71作說明。如同圖2中所示一般，第1絕緣部71，係關連於Y方向而被設置在複數之半導體柱60之間，並在複數之半導體柱60之間而於Y方向上延伸。第1絕緣部71，係關連於X方向而被設置在第1字元線WLA與第2字元線WLB之間，並將第1字元線WLA與第2字元線WLB分斷。又，第1絕緣部71，係關連於X方向而被設置在第1浮動閘極電極FGA與第2浮動閘極電極FGB之間，並將第1浮動閘極電極FGA與第2浮動閘極電極FGB分斷。
若是詳細作敘述，則第1絕緣部71，例如，係具備有第1部分71a、第2部分71b、第3部分71c。第1部分71a，係如同圖2中所示一般，在X方向上，被設置於第1胞構造體MCA之-X側之第3阻隔絕緣膜47之第2被覆部47b與第1胞構造體MCA之+X側之第3阻隔絕緣膜47之第2被覆部47b之間。第2部分71b，係在X方向上，被設置於第2胞構造體MCB之-X側之第3阻隔絕緣膜47之第2被覆部47b與第2胞構造體MCB之+X側之第3阻隔絕緣膜47之第2被覆部47b之間。第3部分71c，係在第1部分71a與第2部分71b之間而沿著Y方向延伸，並將第1部分71a和第2部分71b作連接。第1絕緣部71，係與半導體柱60協同動作，而將第1浮動閘極電極FGA與第2浮動閘極電極FGB之間作電性絕緣。 第1絕緣部71，係沿著Z方向而以涵蓋柱60之Z方向之全長(全高度)的方式作延伸。
如同圖2中所示一般，在Y方向上，半導體柱60與第1絕緣膜71係被交互作設置。換言之，第1絕緣部71，係在Y方向上而於半導體柱60之兩側處被分開設置。
第1絕緣部71，係與半導體柱60協同動作，而將第1字元線WLA與第2字元線WLB之間作電性絕緣。在本實施形態中，第1絕緣部71，係在第1胞構造體MCA之穿隧絕緣膜63與第2胞構造體MCB之穿隧絕緣膜63之間，於Y方向上直線狀地延伸，並分別與第1胞構造體MCA之穿隧絕緣膜63和第2胞構造體MCB之穿隧絕緣膜63相接。第1絕緣部71，例如，係藉由氧化矽(SiO2 )一般之絕緣材料而被形成。
〈對比構造〉 接著，作為與在圖1～圖3中所示之構造的半導體記憶裝置1相互對比之構造，針對圖4、圖5中所示之半導體記憶裝置之構造作說明。 相對於在圖2、圖3中所示之半導體記憶裝置1，圖4、圖5，係展示對於被形成於第1胞構造體MCA與第2胞構造體MCB處之阻隔絕緣膜之構成作了變更的對比構造。 在圖4、圖5所示之構造中，於浮動閘極電極FG之周圍，係具備有第1阻隔絕緣膜450和第2阻隔絕緣膜460以及第3阻隔絕緣膜470。其他之構成，係與先前之第1實施形態之半導體記憶裝置之構造同等。如同圖5中所示一般，在藉由第3阻隔絕緣膜470所形成的凹部470D之內側，係被形成有第1阻隔絕緣膜450和第2阻隔絕緣膜460。浮動電極FG，在此例中，係以位置在凹部470D之開口部處的方式而被形成為皿型。在第1阻隔絕緣膜450之Z方向兩端部處，係被形成有朝向半導體柱60側而突出之突部450A。在第2阻隔絕緣膜460之Z方向兩端部處，係被形成有朝向半導體柱60側而突出之突部460A。在第1阻隔絕緣膜450與第2阻隔絕緣膜460之間之界面處，係中介存在有極薄之金屬層490。
在圖5所示之剖面中，假定出通過沿著Z方向(第1方向)之字元線(第1配線)WL之厚度方向的中間點之線A。沿著線A，在圖5之構造中，係依序配置有第3阻隔絕緣膜470、第2阻隔絕緣膜460、金屬層490、第1阻隔絕緣膜450、浮動閘極電極FG、穿隧絕緣膜63、通道61。 在圖5中，假定出在較線A而更朝向+Z方向作了偏移的位置處來沿著第2阻隔絕緣膜460之突部460a之位置而與線A相平行之線B。沿著線B，在圖5之構造中，係依序配置有第3阻隔絕緣膜470、第2阻隔絕緣膜460、浮動閘極電極FG、穿隧絕緣膜63、通道61。 在對於「在浮動閘極電極FG處而積蓄電荷」之胞構造作了考慮的情況時，圖5中所示之構造，係在第1阻隔絕緣膜450與第2阻隔絕緣膜460之Z方向中央部側和Z方向兩端部側而具有構造性之差異。
又，如同圖4中所示一般，第2阻隔絕緣膜460之Z方向兩端部460a，係以跨越第1阻隔絕緣膜450之Z方向兩端部450a的方式而延伸存在，並與浮動閘極電極FG之Z方向端部相接。
如同圖4、圖5中所示一般，胞構造之端部側，係身為使由High-k材料(高介電率材料)所致之第2阻隔絕緣膜460與浮動閘極電極FG相接之構造，可以推測到，在端部側處漏洩電流係會變得劇烈。亦即是，在圖4、圖5所示之胞構造中，起因於端部側之漏洩電流所導致的胞構造之特性律速比例係會變大。依存於情況，係會發生在不必要的位置處之電荷移動，寫入特性係成為容易飽和。
相對於此，若是身為在圖2、圖3中所示之構造，則由於係在浮動閘極電極FG與第2阻隔絕緣膜46之間配置有介電率為低之第1阻隔絕緣膜45，因此係能夠對於在第2阻隔絕緣膜46之Z方向兩端側處的漏洩電流作抑制。又，在圖4之剖面中，由High-k材料所成之第2阻隔絕緣膜460，係與浮動閘極電極FG之一部分相接。相對於此，在圖2之構造中，係將第2阻隔絕緣膜46之Y方向兩端部藉由第2被覆部47b來作覆蓋，並且接近於第2阻隔絕緣膜46之Y方向兩端部的浮動閘極電極FG之端部亦係藉由第2被覆部47b來作覆蓋。因此，係能夠對於在浮動閘極電極FG之Y方向兩端側處的漏洩電流作抑制。故而，在圖1～圖3所示之半導體記憶裝置1中，係具備有相較於圖4、圖5中所示之構造而寫入特性為更加優良之特徵。
在圖3所示之構造中，關於第2阻隔絕緣膜46與通道61之最短距離a0 ，係設為較浮動閘極電極FG與半導體柱60之間之最短距離b而更長。亦即是，係具備有a0 ＞b之關係。相對於此，在圖5所示之構造中，雖然在第2阻隔絕緣膜460之突部460a之部分處係具備有a0 ＞b之關係，但是相較於圖3之構造，a0 與b之差係為小。 因此，在圖5之構造中，並不具備突部460a之胞的中央部與具備突部460a之胞端部處，如同上述一般，胞構造之差異係變大。在圖3之構造中，如同上述一般地，藉由作為a0 ＞b之關係而將兩者之差增大，係成為能夠作成較圖5中所示之胞構造而更為優秀的胞構造。另外，a0 與b之差，係以大為理想，但是，較理想，係身為浮動閘極電極FG之Y方向厚度之1／2程度以上。關於此關係，係在後述所記載之第3實施形態中作詳細說明。 另外，在圖3所示之剖面構造中所展示之穿隧絕緣膜63與通道61處，係於與凹部47D側相反側處被描繪有凹陷。此些之凹陷，係會起因於凹部47D之深度或大小、穿隧絕緣膜63之膜厚與通道61之膜厚等的成膜條件，而亦會有並不會被形成的情況。例如，係亦會有如同在圖3中以2點鍊線H所示一般之並未產生凹陷的情況，相反的，也會有相較於2點鍊線H而更朝向右側成為凸狀的情況。在圖3中所示之穿隧絕緣膜63與通道61之凹陷，係僅為其中一例，而並不被限定於圖3中所示之形狀。另外，在後述所示之圖5～圖7、圖15～圖17、圖25、圖26中，係均在穿隧絕緣膜63與通道61處描繪有凹陷，但是，此些之凹陷，亦同樣的，係也會有並不存在的情況，並且亦可為朝向右側而成為凸狀之構造。
(第2實施形態) 接著，針對第2實施形態作說明。在第2實施形態中，第2阻隔絕緣膜之Z方向長度係有所相異，在此點上，係與先前之第1實施形態相異。另外，在第2實施形態中，除了以下所說明的構成以外之構成，係與第1實施形態之構成相同。
圖6，係為在第2實施形態的半導體記憶裝置1中而對於浮動閘極電極周圍之構造作展示之剖面圖。在本實施形態中，於字元線WL與浮動閘極電極FG之間，係與第1實施形態相同的而被形成有由第3阻隔絕緣膜47所致之凹部47D。在第2實施形態中，凹部47D之Z方向內寬幅，係與第1實施形態相異。在本實施形態之凹部47D中，Z方向內寬幅，係相較於字元線WL和金屬阻障膜BM和阻隔膜BO之全部總和的Z方向寬幅而更些許大。 以在凹部47D之底部而以特定之厚度來作佔據的方式，在圖6所示之剖面中，係被形成有均一厚度之第2阻隔絕緣膜46。此第2阻隔絕緣膜46之Z方向長度，係相較於字元線WL和金屬阻障膜BM和阻隔膜BO之全部總和的Z方向寬幅而更些許大。第1阻隔絕緣膜45之Z方向長度，係被形成為與字元線WL和金屬阻障膜BM和阻隔膜BO之全部總和的Z方向寬幅同等。浮動閘極電極FG之Z方向長度，係被形成為與第1阻隔絕緣膜45的Z方向長度同等。
在第2實施形態之構造中，與第1實施形態之半導體記憶裝置1相同的，在第2阻隔絕緣膜46之Z方向兩端部處係配置有第4阻隔絕緣膜48、48。 第2阻隔絕緣膜46與通道61之間之最短距離a0 ，係較浮動閘極電極FG與半導體柱60之間之最短距離b而更長。亦即是，係具備有a0 ＞b之關係。因此，與在圖5中所示之於第2阻隔絕緣膜460處設置有突部460a之構造相異，第2實施形態之構造係亦能夠對於在第2阻隔絕緣膜46之Z方向兩端側處的漏洩電流作抑制。
又，在第2實施形態中，與第1實施形態相同的，藉由第3阻隔絕緣膜47之第2被覆部47b之存在，第2阻隔絕緣膜46與浮動閘極電極FG之間之接觸係被防止。因此，在第2實施形態之構造中，係對於從浮動閘極電極FG起而至第2阻隔絕緣膜46側之電荷移動作抑制，而能夠提供寫入特性為良好之胞構造。關於其他之作用效果，係與第1實施形態之半導體記憶裝置1相同。在第2實施形態之構造中，相對於字元線WL之Z方向長度(厚度)，係利用凹部47D之內寬幅，來確保有充分大的第2阻隔絕緣膜46之Z方向長度和浮動閘極電極FG之Z方向長度。 另外，第1實施形態之圖3中所示之剖面的浮動閘極電極FG之Z方向長度，係較作為比較的圖5中所示之剖面之浮動閘極電極FG之Z方向長度而更短。在圖3所示之構造的情況時，可以預測到，相較於圖5中所示之構造，起因於短通道所導致的閘極之控制性係會降低。在第2實施形態中，為了解決此問題，係藉由盡量確保有充分大的第2阻隔絕緣膜46之Z方向長度和浮動閘極電極FG之Z方向長度，來謀求閘極寬幅之增大，而能夠對於閘極之控制性降低作抑制。
(第3實施形態) 接著，針對第3實施形態作說明。在第3實施形態中，於第2阻隔絕緣膜之Z方向兩端部處係具備有突部，在此點上，係與先前之第1實施形態相異。另外，在第3實施形態中，除了以下所說明的構成以外之構成，係與第1實施形態之構成相同。
圖7，係為對於第3實施形態的半導體記憶裝置1作展示之剖面圖。在本實施形態中，被形成於第3阻隔絕緣膜47處之凹部47D之Z方向內寬幅，係與第1實施形態相異。在本實施形態之凹部47D中，Z方向內寬幅，係相較於字元線WL和金屬阻障膜BM和阻隔膜BO之全部總和的Z方向寬幅而更些許大。以在凹部47D之底部而以特定之厚度來作佔據的方式，而被形成有第2阻隔絕緣膜46。在第2阻隔絕緣膜46之Z方向兩端部處，係被形成有朝向半導體柱60側而突出之突部46a。在形成有突部46a的部分處之第2阻隔絕緣膜46之Y方向長度，係為凹部47D之深度的1／2程度。第2阻隔絕緣膜46之Z方向長度，係相較於字元線WL和金屬阻障膜BM和阻隔膜BO之全部總和的Z方向寬幅而更些許大。第1阻隔絕緣膜45之Z方向長度，係被形成為與字元線WL和金屬阻障膜BM和阻隔膜BO之全部總和的Z方向寬幅同等。浮動閘極電極FG之Z方向長度，係被形成為與第1阻隔絕緣膜45的Z方向長度同等。
在第3實施形態之構造中，與第1實施形態之半導體記憶裝置1相同的，在第2阻隔絕緣膜46之Z方向兩端部處係配置有第4阻隔絕緣膜48、48。 第2阻隔絕緣膜46與通道61之間之最短距離a0 ，係較浮動閘極電極FG與半導體柱60之間之最短距離b而更長。亦即是，係具備有a0 ＞b之關係。因此，與在圖5中所示之於第2阻隔絕緣膜460處設置有突部460a之構造相異，第3實施形態之構造係亦能夠對於在第2阻隔絕緣膜46之Z方向兩端側處的漏洩電流作抑制。
又，在第3實施形態中，與第1實施形態相同的，藉由第3阻隔絕緣膜47之第2被覆部47b之存在，第2阻隔絕緣膜46與浮動閘極電極FG之間之接觸係被防止。因此，在第3實施形態之構造中，係對於從浮動閘極電極FG起而至第2阻隔絕緣膜46側之電荷移動作抑制，而能夠提供寫入特性為良好之胞構造。關於其他之作用效果，係與第1實施形態之半導體記憶裝置1相同。在第3實施形態之構造中，於第2阻隔絕緣膜46之Z方向兩端部處係具備有突部46a。但是，係利用凹部47D之內寬幅，來相較於字元線WL之Z方向長度(厚度)而更確保有充分大的第2阻隔絕緣膜46之Z方向長度和浮動閘極電極FG之Z方向長度。 另外，第1實施形態之圖3中所示之剖面的浮動閘極電極FG之Z方向長度，係較作為比較的圖5中所示之剖面之浮動閘極電極FG之Z方向長度而更短。在圖3所示之構造的情況時，可以預測到，相較於圖5中所示之構造，起因於短通道所導致的閘極之控制性係會降低。在第3實施形態中，為了解決此問題，係藉由盡量確保有充分大的第2阻隔絕緣膜46之Z方向長度和浮動閘極電極FG之Z方向長度，來謀求閘極寬幅之增大，而能夠對於閘極之控制性降低作抑制。
〈尺寸關係〉 在圖7所示之剖面中，第2阻隔絕緣膜46與通道61之間之最短距離(在Y方向上而分離之距離)a0 ，係較浮動閘極電極(第1電極)FG與半導體柱60之間之最短距離(在Y方向上而分離之距離)b而更長。亦即是，係具備有a0 ＞b之關係。 又，在圖7中，假定出通過沿著Z方向(第1方向)之字元線(第1配線)WL之厚度方向的中間點並在Y方向上延伸之線A。將沿著此線A之第2阻隔絕緣膜之厚度設為a1 ，將沿著線A之第1阻隔絕緣膜45之厚度設為d，並且將沿著線A之浮動閘極電極(第1電極)FG之厚度設為f。較理想，沿著與前述線A相平行之方向的前述第2絕緣膜之膜厚之最大值，係較a+d+(1／2)f而更小
例如，在如同圖7中所示一般地而於第2阻隔絕緣膜46之上下形成有突部46a、46a的情況時，突部46a、46a係成為以下之關係。此係代表著設置有突部46a之部分的第2阻隔絕緣膜46之Y方向長度(厚度)為較a1 +d+(1／2)f而更薄。此關係，係代表著就算是在第2阻隔絕緣膜46處設置有突部46a，在突部46a之Y方向長度(厚度)上亦仍存在有極限。
〈4. 製造方法〉 (第4實施形態) 接下來，針對半導體記憶裝置之製造方法作說明。另外，除了以下所說明之工程以外的工程，例如，係在美國專利申請公開第2016／0336336號說明書和日本特願2019-043121之說明書、日本特願2019-151439之說明書等中有所記載。此些之文獻，係在本案說明書中藉由參照而對其全體內容作援用。
「在矽基板上將矽氧化膜與矽氮化膜作必要數量之交互層積並形成ONON層積體」之工程，係適用在上述之各說明書中所記載的常用手法。「將層積體之於Y方向延伸的記憶體溝渠在X方向上以特定之間隔而形成所必要之根數並使其週期性地作配列」之工程，亦係適用在上述之各說明書中所記載的常用手法。記憶體溝渠，係在Z方向上貫通層積體地而作設置。接著，「在記憶體溝渠內使矽氧化物作堆積，而在記憶體溝渠內形成絕緣構件，並在記憶體溝渠內形成記憶體孔」之工程，亦係適用在各說明書中所記載的常用手法。記憶體孔，係將絕緣構件在Y方向上作分斷。 接著，經由記憶體孔來施加對於矽氮化膜之等向性蝕刻，而對矽氮化物作凹陷加工。藉由此處理，於在Z方向上而相鄰的矽氧化膜間之一部分處，形成到達記憶體孔處之空間。此工程，亦係適用在上述之各說明書中所記載之常用手法。
在上述之工程之後，係藉由在氧化氛圍中進行熱處理等之方法來使空間之深處側的矽氮化膜之露出部分氧化，或者是藉由成膜矽氧化膜等之手法，來形成第3阻隔絕緣膜。 圖8，係對於形成第3阻隔絕緣膜47並在其之內側成膜有用以形成第2阻隔絕緣膜46之絕緣膜100的狀態作展示。在圖8所示之剖面中，於被配置在Z方向上下的層間絕緣膜32之間之字元線WL等，係省略記載，而僅對於藉由以下之工程所形成的浮動閘極電極及其周圍部分之剖面構造作展示。
圖8～圖15，係為對於第4實施形態之製造半導體記憶裝置之工程的一部分作展示之剖面圖。 在圖8所示之狀態下，係以與被配置在Z方向上下的層間絕緣膜32、32之間之字元線形成部相鄰接的方式，而被形成有由第3阻隔絕緣膜47所成之凹部47D。又，係沿著第3阻隔絕緣膜47，而在其之內側形成有用以形成第2阻隔絕緣膜46之由高介電率材料所成之絕緣膜100。 接著，如同圖9中所示一般，在絕緣膜100之內側處，形成用以形成第1阻隔絕緣膜45之絕緣膜101。接著，如同圖10中所示一般，在絕緣膜101之內側處，形成用以形成浮動閘極電極FG之由多晶矽膜等所成之導電膜102。
接著，對於導電膜102施加蝕刻處理，而如同圖11中所示一般地，以僅在凹部47D之內部側處會殘留特定厚度之導電層102的方式來進行加工。在凹部47D之內部，係從底部側起而依序被層積有第3阻隔絕緣膜47、用以形成第2阻隔絕緣膜之絕緣膜100、用以形成第1阻隔絕緣膜之絕緣膜101。 以相對於凹部47D之Z方向兩側之絕緣膜101而在靠凹部47D之內側處所殘留的導電膜102之部分會凹陷的方式來作配置，在此部分之導電膜102之外側之部分處係成為被形成有凹入溝103的形狀。藉由此加工而殘留了的導電膜102之部分，係成為浮動閘極電極FG。
接著，將浮動閘極電極FG作為硬遮罩，而進行僅將絕緣膜100去除之蝕刻，並如同圖12～圖13中所示一般地，以使絕緣膜101在凹部47D之內部側作一部分之殘留的方式來進行加工。藉由此加工，係能夠在凹部47D之內側處形成第2阻隔絕緣膜46。 接著，如圖14中所示一般，成膜低介電率之絕緣膜105。此低介電率之絕緣膜105，係能夠作為穿隧絕緣膜63。接著，雖係省略圖示，但是，係形成穿隧絕緣膜63，在穿隧絕緣膜63之形成後，藉由形成半導體柱60，半導體記憶裝置1係完成。 藉由以上所說明的製造方法，如同圖14中所示一般，係能夠製造出「於浮動閘極電極FG與省略圖示之字元線之間配置有第1阻隔絕緣膜45和第2阻隔絕緣膜46以及第3阻隔絕緣膜47」的第4實施形態之半導體記憶裝置1。
在圖14所示之半導體記憶裝置之剖面構造中，於浮動閘極電極FG之Z方向兩側處之凹部47D之內側處，係被形成有使絕緣膜105在-Y方向上而延伸存在的突部105a。此突部105a，係在凹部47D之內側處，以與第1阻隔絕緣膜45相接的方式而延伸存在。此突部105a，在圖3所示之構造中，係與第4阻隔絕緣膜48成為等價。故而，圖14中所示之半導體記憶裝置之構造，係成為與圖3中所示之半導體記憶裝置1之剖面構造相互等價之構造。 另外，在圖14所示之半導體記憶裝置之剖面構造中，係亦可僅殘留突部105a地而將其他之部分藉由蝕刻來去除，並再度替代絕緣膜105來為了構成穿隧絕緣膜63而成膜理想之材料。針對此工程，係於後再作說明。
(第5實施形態) 接著，針對第5實施形態作說明。第5實施形態，其第2阻隔絕緣膜之Z方向長度係有所相異，並且第3阻隔絕緣膜之形狀係為相異，在此些等之構成上，係與先前之第1實施形態相異。另外，在第5實施形態中，除了以下所說明的構成以外之構成，係與第1實施形態之構成相同。
圖15，係為在第4實施形態的半導體記憶裝置中而對於浮動閘極電極周圍之構造作展示之剖面圖。圖15中所示之剖面，係展示與對於第1實施形態之半導體記憶裝置之剖面作展示的圖3同等位置之剖面。在第5實施形態中，關於「在字元線WL與浮動閘極電極FG之間設置有第1阻隔絕緣膜45和第2阻隔絕緣膜46和第3阻隔絕緣膜47以及第4阻隔絕緣膜48」之構造，係與第1實施形態之構造相同。 在第5實施形態中，第4阻隔絕緣膜48係於Z方向上空出有間隔地而以被部分埋入至被設置於字元線WL之上下處的層間絕緣膜32、32中的方式來形成。第3阻隔絕緣膜47係被設置在字元線WL之+Y方向側處，圖15中所示之剖面的Z方向之長度係與被設置於上下處的層間絕緣膜32、32之間隔相等。換言之，第3阻隔絕緣膜47之Z方向之長度，係被設為與將字元線WL和金屬阻障膜BM和阻隔膜BO作了總和的區域之Z方向厚度同等。
在圖15中，在較第3阻隔絕緣膜47而更靠+Y側之上下之層間絕緣膜32處，係被形成有階差部32a，在此些之上下之一對之階差部32a之間，係被形成有第2阻隔絕緣膜46。 在圖15中，第2阻隔絕緣膜46，係以與第3阻隔絕緣膜47之+Y側之側面相接的方式而被形成，第2阻隔絕緣膜46之Y方向長度係被形成為較第3阻隔絕緣膜47之Y方向長度而更些許長。第2阻隔絕緣膜46，係以將其之+Z方向端部插入至上方之階差部32a中並將其之-Z方向端部插入至下方之階差部32a中的方式，而被作配置。在第2阻隔絕緣膜46處，Y方向長度係從Z方向下部起直至上部而為均一。
第1阻隔絕緣膜46之Z方向長度，係被形成為與第2阻隔絕緣膜46的Z方向長度同等。在第1阻隔絕緣膜45之+Z方向端部處，係被形成有朝向+Y方向而突出之突部45B，在+Z方向端部處，係被形成有突部45C，於在Y方向上而相互分離之此些之突部45B、45C之間，係被配置有浮動閘極電極FG。在圖15中，第1阻隔絕緣膜45之+Y側之右側面，係與浮動閘極電極FG之-Y側之左側面相接。第1阻隔絕緣膜45之+Z側之突部45B之下端面，係與浮動閘極電極FG之+Z側之上面相接。第1阻隔絕緣膜45之-Z側之突部45C之上端面，係與浮動閘極電極FG之-Z側之下面相接。
如同圖15中所示一般，第1阻隔絕緣膜45與第2阻隔絕緣膜46之+Z方向端部，係被配置在上方之階差部32a之下部側處。在第1阻隔絕緣膜45以及第2阻隔絕緣膜46之+Z方向端部與上方之階差部32a之內上部之間，係被空出有間隔，以將此間隔作填埋的方式，而被設置有第4阻隔絕緣膜48。 如同圖15中所示一般，第1阻隔絕緣膜45與第2阻隔絕緣膜46之-Z方向端部，係被配置在下方之階差部32a之上部側處。在第1阻隔絕緣膜45以及第2阻隔絕緣膜46之-Z方向端部與下方之階差部32a之內底部之間，係被設置有間隔。以將此間隔作填埋的方式，而被設置有第4阻隔絕緣膜48。第1阻隔絕緣膜45和第2阻隔絕緣膜46，係以被上下之第4阻隔絕緣膜48包夾的狀態而被作配置。
第1阻隔絕緣膜45與第2阻隔絕緣膜46之Z方向長度，係相較於字元線WL和金屬阻障膜BM和阻隔膜BO之全部總和的Z方向寬幅而更些許大。浮動閘極電極FG之Z方向長度，係相較於字元線WL和金屬阻障膜BM和阻隔膜BO之全部總和的Z方向寬幅而更些許大。
在第5實施形態之構造中，與第1實施形態之半導體記憶裝置1相同的，在第2阻隔絕緣膜46之Z方向兩端部處係配置有第4阻隔絕緣膜48、48。 第2阻隔絕緣膜46與通道61之間之最短距離a0 ，係較浮動閘極電極FG與半導體柱60之間之最短距離b而更長。亦即是，係具備有a0 ＞b之關係。因此，與在圖5中所示之於第2阻隔絕緣膜460處設置有突部460a之構造相異，第5實施形態之構造係亦能夠對於在第2阻隔絕緣膜46之Z方向兩端側處的漏洩電流作抑制。
又，在第5實施形態中，與第1實施形態相同的，藉由第3阻隔絕緣膜47之第2被覆部47b之存在，第2阻隔絕緣膜46與浮動閘極電極FG之間之接觸係被防止。因此，在第5實施形態之構造中，係對於從浮動閘極電極FG起而至第2阻隔絕緣膜46側之電荷移動作抑制，而能夠提供寫入特性為良好之胞構造。關於其他之作用效果，係與第1實施形態之半導體記憶裝置1相同。在第5實施形態之構造中，相對於字元線WL之Z方向長度(厚度)，係取得有充分大的第2阻隔絕緣膜46之Z方向長度和浮動閘極電極FG之Z方向長度。 在先前所作了說明的第1～第3實施形態之構造中，就算是利用凹部47D來將浮動閘極電極FG之Z方向之長度盡可能地增大，在能夠形成的凹部47D之增大上亦係存在有極限。此極限，係身為當形成凹部47D之方法為如同後述一般地從記憶體孔側起來形成第3阻隔絕緣膜47的情況時之極限。由於第2阻隔絕緣膜46和浮動閘極電極FG係進入至凹部47D之內部，因此，第2阻隔絕緣膜46之Z方向長度和浮動閘極電極FG之Z方向長度係被凹部47D之大小所限制。相對於此，在圖15所示之構造中，由於係在層間絕緣膜32處形成階差部32a，因此係並不會被凹部47D所能夠形成之大小所限制。例如，係藉由將ONON層積體之矽氮化膜氧化並作為矽氧化膜來作利用，而設為圖15中所示之構造，而能夠成為對於閘極長度之擴大而言為有利之構造。 關於其他之作用效果，係與第1實施形態之半導體記憶裝置1相同。
(第6實施形態) 接著，針對第6實施形態，基於圖16來作說明。第6實施形態之半導體記憶裝置，係具備有與先前之第2實施形態之半導體記憶裝置的構造相類似之構造。又，除了以下所說明的構成以外之構成，係與第2實施形態之構成相同。
第6實施形態，係具備有下述之特徵：亦即是，第1阻隔絕緣膜45和第3阻隔絕緣膜47以及穿隧絕緣膜63係全部由相同之低介電率材料所成。當第1阻隔絕緣膜45和第3阻隔絕緣膜47以及穿隧絕緣膜63係全部由相同之低介電率材料所成的情況時，若是取圖16中所示之剖面，則係並不會出現此些之各膜之邊界。但是，由於若是並不在圖16中對於各膜之邊界作描繪，則係難以進行各膜之形狀說明，因此，為了方便說明，係沿著各膜之邊界部分而描繪2點鍊線，以下，係基於以2點鍊線所描繪的邊界來進行說明。
若是在圖16中以2點鍊線來標示邊界位置，則第6實施形態之半導體記憶裝置，係與在圖6中所示之第2實施形態相同地，被形成有第1阻隔絕緣膜45和第3阻隔絕緣膜47以及穿隧絕緣膜63。 在本實施形態中，於字元線WL與浮動閘極電極FG之間，係與第2實施形態相同的而被形成有由第3阻隔絕緣膜47所致之凹部47D。在凹部47D中，Z方向內寬幅，係相較於字元線WL和金屬阻障膜BM和阻隔膜BO之全部總和的Z方向寬幅而更些許大。
以在凹部47D之底部而以特定之厚度來作佔據的方式，在圖16所示之剖面中，係被形成有均一厚度之第2阻隔絕緣膜46。此第2阻隔絕緣膜46之Z方向長度，係相較於字元線WL和金屬阻障膜BM和阻隔膜BO之全部總和的Z方向寬幅而更些許大。第1阻隔絕緣膜45之Z方向長度，係被形成為與字元線WL和金屬阻障膜BM和阻隔膜BO之全部總和的Z方向寬幅同等。浮動閘極電極FG之Z方向長度，係被形成為與第1阻隔絕緣膜45的Z方向長度同等。
如同圖16中所示一般，在第6實施形態中，由於層間絕緣膜32與第3阻隔絕緣膜47係由相同之材料所成，因此，兩者係被一體化，而並不描繪邊界，但是，為了方便說明，係以2點鍊線來對邊界作標示。又，由於第1阻隔絕緣膜45和第4阻隔絕緣膜48以及穿隧絕緣膜63亦係由與第3阻隔絕緣膜47相同之材料所成，因此，該些之邊界係被一體化，而在圖16中並不描繪，但是，在圖16中，為了方便說明，係以2點鍊線來相互區別並作描繪。
在第6實施形態之構造中，與第1實施形態之半導體記憶裝置1相同的，在第2阻隔絕緣膜46之Z方向兩端部處係配置有第4阻隔絕緣膜48、48。 第2阻隔絕緣膜46與通道61之間之最短距離a0 ，係較浮動閘極電極FG與半導體柱60之間之最短距離b而更長。亦即是，係具備有a0 ＞b之關係。因此，與在圖5中所示之於第2阻隔絕緣膜460處設置有突部460a之構造相異，第6實施形態之構造係亦能夠對於在第2阻隔絕緣膜46之Z方向兩端側處的漏洩電流作抑制。 關於其他之作用效果，係與第2實施形態之半導體記憶裝置1相同。
(第7實施形態) 接著，針對第7實施形態，基於圖17來作說明。第7實施形態之半導體記憶裝置，對比於先前之第6實施形態之半導體記憶裝置，在「第2阻隔絕緣膜之Z方向長度係有所相異」等之構成上，係與先前之第6實施形態相異。第7實施形態，在「第2阻隔絕緣膜之Z方向長度係有所相異」以及「浮動閘極電極FG之Z方向長度係有所相異」等之構成上，係具備有與先前之第6實施形態之半導體記憶裝置之構造相類似的構造。又，除了以下所說明的構成以外之構成，係與第6實施形態之構成相同。
第2阻隔絕緣膜46之Z方向長度，係被形成為與字元線WL和金屬阻障膜BM作了總和的Z方向寬幅略相等。浮動閘極電極FG之Z方向長度，係被形成為與第2阻隔絕緣膜46的Z方向長度同等。被形成於第2阻隔絕緣膜46與浮動閘極電極FG之間之絕緣膜，係成為第1阻隔絕緣膜。關於「在第3阻隔絕緣膜47之凹部中被形成有第2阻隔絕緣膜46和第1阻隔絕緣膜45和浮動閘極電極FG」之構造，係與先前之第6實施形態相同。在圖17中，亦同樣的，由於若是並不對於各膜之邊界作描繪，則係難以進行各膜之形狀說明，因此，為了方便說明，係沿著各膜之邊界部分而描繪2點鍊線。
在第7實施形態之構造中，與第1實施形態之半導體記憶裝置1相同的，係與在第2阻隔絕緣膜46之Z方向兩端部處配置有第4阻隔絕緣膜48、48的構造相互等價。 第2阻隔絕緣膜46與通道61之間之最短距離a0 ，係較浮動閘極電極FG與半導體柱60之間之最短距離b而更長。亦即是，係具備有a0 ＞b之關係。因此，與在圖5中所示之於第2阻隔絕緣膜460處設置有突部460a之構造相異，第6實施形態之構造係亦能夠對於在第2阻隔絕緣膜46之Z方向兩端側處的漏洩電流作抑制。 關於其他之作用效果，係與第6實施形態之半導體記憶裝置1相同。
(第8實施形態) 圖18～圖23，係為對於第8實施形態之製造半導體記憶裝置之工程的一部分作展示之剖面圖。 第8實施形態之製造半導體記憶裝置之方法的前半工程，係與先前之基於圖8～圖15所作了說明的第4實施形態之製造半導體記憶裝置的工程相同。 圖18中所示之構造，係與圖11中所示之構造相互同等，圖19中所示之構造，係與圖12中所示之構造相互同等，圖20中所示之構造，係與圖13中所示之構造相互同等，圖21中所示之構造，係與圖14中所示之構造相互同等。
如同在此些之圖中所示一般，形成浮動閘極電極FG，並形成凹入溝103，並如同圖19～圖20中所示一般地，將浮動閘極電極FG作為硬遮罩，而進行將絕緣膜100去除之蝕刻，並形成第2阻隔絕緣膜46。接著，如圖21中所示一般，成膜低介電率之絕緣膜105。低介電率之絕緣膜105，係能夠作為穿隧絕緣膜63。
在先前所作了說明的第4實施形態中，係於圖21(與圖14同等)中所示之狀態下，視為半導體記憶裝置之阻隔絕緣膜與穿隧絕緣膜之完成，但是，在第8實施形態中，係如同圖22中所示一般，以使由低介電率材料所成之突部105a殘留的方式，而進行蝕刻。藉由此蝕刻，來以使浮動閘極電極FG之+Y側之端面和突部105a之+Y側之端面以及第3阻隔絕緣膜47之+Y側之端面會成為同一平面高度的方式而進行加工。接著，如圖23中所示一般，形成穿隧絕緣膜63。在穿隧絕緣膜63之形成後，藉由形成半導體柱60，半導體記憶裝置係完成。於此，係可使用作為穿隧絕緣膜而言為合適之材料，來形成穿隧絕緣膜63。
在圖23所示之構造中，亦同樣的，第2阻隔絕緣膜46與通道61之間之最短距離a0 ，係較浮動閘極電極FG與半導體柱60之間之最短距離b而更長。亦即是，係具備有a0 ＞b之關係。因此，與在圖5中所示之於第2阻隔絕緣膜460處設置有突部460a之構造相異，第8實施形態之構造係亦能夠對於在第2阻隔絕緣膜46之Z方向兩端側處的漏洩電流作抑制。關於其他之作用效果，係與第4實施形態之半導體記憶裝置1相同。
(第9實施形態) 接著，針對第9實施形態作說明。第9實施形態之半導體記憶裝置，對比於第1實施形態之半導體記憶裝置，係在「浮動閘極電極之形狀」、「第1阻隔絕緣膜之形狀」、「第2阻隔絕緣膜之形狀」、「第3阻隔絕緣膜之形狀」「第4阻隔絕緣膜之形狀」上有所相異。另外，在第9實施形態中，除了以下所說明的構成以外之構成，係與第1實施形態之構成相同。
圖24，係為在第9實施形態的半導體記憶裝置1中，對於與半導體柱60之長度方向相正交之剖面圖作展示，圖25，係為對於浮動閘極電極周圍之構造作展示之剖面圖。 在第9實施形態中，於字元線WL與浮動閘極電極FG之間，係與第1實施形態相同的而被形成有由第3阻隔絕緣膜47所致之凹部47D。在第9實施形態中，係在凹部47D之Z方向上部和下部處相互分離地而被形成有第4阻隔絕緣膜48。又，係在凹部47D內，以被上下之第4阻隔絕緣膜48所包夾的方式，而在字元線WL側被配置有第2阻隔絕緣膜46並在閘極電極FG側被形成有第1阻隔絕緣膜45。閘極電極FG，係以位置在凹部47D之開口側處的方式而被形成為皿型。第2阻隔絕緣膜46，係在上下之第4阻隔絕緣膜48之間，而具備有均一之Y方向厚度。在第1阻隔絕緣膜45處，Z方向中央部45A係具備有均一之Y方向厚度，但是，在中央部45A之Z方向兩端側處係被形成有突部，形成有突部之部分的Y方向厚度係與中央部45A相異。
在第1阻隔絕緣膜45處，於+Z側之端部處係被形成有朝向浮動閘極電極FG側而突出之突部45B，在-Z側之端部處，係被形成有朝向浮動閘極電極FG側而突出之突部45C。在圖25所示之剖面中，突部45B、45C之前端係被與第4阻隔絕緣膜48之+Y側之端面形成為同一平面高度。閘極電極FG，係在Z方向中央部處，被形成有厚壁部FGa，在此厚壁部FGa之+Z側與-Z側處，係被形成有薄壁部FGb。閘極電極FG，係藉由厚壁部FGa而與第2阻隔絕緣膜46之中央部45A和突部45B、45C相接。閘極電極FG，係藉由薄壁部FGb而與第2阻隔絕緣膜46之突部45B、45C之前端與第4阻隔絕緣膜48之+Y側端面相接。
在圖25所示之剖面中，本實施形態的浮動閘極電極FG係具備有薄壁部FGa、FGb。本實施形態的浮動閘極電極FG，在圖24所示之剖面中，係於+Y方向端部處具備有突出部FGd，並於-Y方向端部處具備有突出部FGe。突出部FGd，係以較第1阻隔絕緣膜45之第1曲部45a和第2阻隔絕緣膜46之第1曲部46a而更朝向前方突出的方式，來沿著穿隧絕緣膜63而延伸存在。突出部FGe，係以較第1阻隔絕緣膜45之第2曲部45b和第2阻隔絕緣膜46之第2曲部46b而更朝向前方突出的方式，來沿著穿隧絕緣膜63而延伸存在。在突出部FGd處，在較第1曲部45a和第1曲部46a而更突出的部分處，係被設置有第3阻隔絕緣膜47之第2被覆部47b。在突出部FGe處，在較第2曲部45b和第2曲部46b而更突出的部分處，係被設置有第3阻隔絕緣膜47之第2被覆部47b。
在第9實施形態之構造中，與第1實施形態之半導體記憶裝置1相同的，在第2阻隔絕緣膜46之Z方向兩端部處係配置有第4阻隔絕緣膜48、48。 第2阻隔絕緣膜46與通道61之間之最短距離a0 ，係較浮動閘極電極FG與半導體柱60之間之最短距離b而更長。亦即是，係具備有a0 ＞b之關係。因此，與在圖5中所示之於第2阻隔絕緣膜460處設置有突部460a之構造相異，第9實施形態之構造係亦能夠對於在第2阻隔絕緣膜46之Z方向兩端側處的漏洩電流作抑制。
又，在第9實施形態中，雖然浮動閘極電極FG之突出部FGd、FGe係有所突出，但是，此些係藉由第3阻隔絕緣膜47之第2被覆部47b之存在而使與第2阻隔絕緣膜46之間之接觸被防止。因此，在第9實施形態之構造中，係對於從浮動閘極電極FG起而至第2阻隔絕緣膜46側之電荷移動作抑制，而能夠提供寫入特性為良好之構造。 關於其他之作用效果，係與第1實施形態之半導體記憶裝置1相同。
(第10實施形態) 接著，針對第10實施形態作說明。第10實施形態之半導體記憶裝置1，對比於第9實施形態之半導體記憶裝置1，在「第4阻隔絕緣膜之形狀」上係有所相異。另外，在第10實施形態中，除了以下所說明的構成以外之構成，係與第9實施形態之構成相同。
圖26，係為在第10實施形態的半導體記憶裝置1中而對於浮動閘極電極周圍之構造作展示之剖面圖。 在第10實施形態中，於字元線WL與浮動閘極電極FG之間，係被形成有由第3阻隔絕緣膜47所致之凹部47D。在第10實施形態中，係在凹部47D之Z方向上部和下部處相互分離地而被形成有第4阻隔絕緣膜48。在本實施形態中，第4阻隔絕緣膜48之-Y方向之端部48a的Z方向厚度，係以隨著朝向-Y方向而逐漸變薄的方式而被形成。又，第2阻隔絕緣膜46之Y方向厚度，在Z方向之上下部處係並非為均一，於第2阻隔絕緣膜46之+Z方向上部處，係以隨著朝向+Z方向而逐漸變薄的方式而被形成。於第2阻隔絕緣膜46之-Z方向下部處，第2阻隔絕緣膜46之Y方向厚度係以隨著朝向-Z方向而逐漸變薄的方式而被形成。
圖26中所示之構造，係能夠藉由採用圖18～圖20中所示之製造工程並對於蝕刻條件作調整，來製造之。如同在圖20中所示一般，係能夠藉由在「將浮動閘極電極FG作為硬遮罩，而進行將絕緣膜100去除之蝕刻，並形成第2阻隔絕緣膜46」之工程中，對於由蝕刻所致之凹入量進行調整，來得到之。
在第10實施形態之構造中，與第1實施形態之半導體記憶裝置1相同的，在第2阻隔絕緣膜46之Z方向兩端部處係配置有第4阻隔絕緣膜48、48。第2阻隔絕緣膜46與通道61之間之最短距離a0 ，係較浮動閘極電極FG與半導體柱60之間之最短距離b而更長。亦即是，係具備有a0 ＞b之關係。因此，與在圖5中所示之於第2阻隔絕緣膜460處設置有突部460a之構造相異，第10實施形態之構造係亦能夠對於在第2阻隔絕緣膜46之Z方向兩端側處的漏洩電流作抑制。
又，在第10實施形態中，與第9實施形態相同的，雖然浮動閘極電極FG之突出部FGd、FGe係有所突出，但是，此些係藉由第3阻隔絕緣膜47之第2被覆部47b之存在而使與第2阻隔絕緣膜46之間之接觸被防止。因此，在第10實施形態之構造中，係對於從浮動閘極電極FG起而至第2阻隔絕緣膜46側之電荷移動作抑制，而能夠提供寫入特性為良好之構造。關於其他之作用效果，係與第1實施形態之半導體記憶裝置1相同。
以上，雖係針對複數之實施形態以及變形例作了說明，但是，實施形態係並不被限定於上述之例。例如，係亦可將上述之2個以上的實施形態以及變形例相互作組合並實現之。
以上，雖係針對本發明之複數之實施形態作了說明，但是，此些之實施形態係僅為作為例子所提示者，而並非為對於發明之範圍作限定。此些之實施形態，係可藉由其他之各種形態來實施，在不脫離本發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形例，係亦被包含於發明之範圍或要旨中，並且亦同樣的被包含在申請專利範圍中所記載的發明及其均等範圍內。
1:半導體記憶裝置 45:第1絕緣膜(第1阻隔絕緣膜) 46:第2絕緣膜(第2阻隔絕緣膜) 46a:突部 47:第3絕緣膜(第3阻隔絕緣膜) 48:第4絕緣膜(第4阻隔絕緣膜) 60:半導體柱 61:半導體層(通道) 63:絕緣膜(穿隧絕緣膜) A:線 a:沿著線A之第2阻隔絕緣膜之厚度 d:沿著線A之第1阻隔絕緣膜之厚度 f:第1電極之厚度 WL:字元線(第1配線) FG:浮動閘極電極(第1電極)
[圖1]係為對於第1實施形態之半導體記憶裝置的全體構成作展示之立體圖。 [圖2]係為沿著圖1中所示之層積體之F2-F2線的剖面圖。 [圖3]係為沿著圖2中所示之層積體之F3-F3線的剖面圖。 [圖4]係為對於作為比較的半導體記憶裝置之一部分構成作展示之剖面圖。 [圖5]係為對於作為比較的同半導體記憶裝置之其他部分構成作展示之剖面圖。 [圖6]係為對於第2實施形態之半導體記憶裝置的一部分作展示之剖面圖。 [圖7]係為對於第3實施形態之半導體記憶裝置的一部分作展示之剖面圖。 [圖8]係為在第4實施形態之半導體記憶裝置之製造方法的其中一例中，對於成膜途中之狀態作展示之剖面圖。 [圖9]係為在該製造方法的其中一例中，對於下一工程作展示之剖面圖。 [圖10]係為在該製造方法的其中一例中，對於下一工程作展示之剖面圖。 [圖11]係為在該製造方法的其中一例中，對於下一工程作展示之剖面圖。 [圖12]係為在該製造方法的其中一例中，對於下一工程作展示之剖面圖。 [圖13]係為在該製造方法的其中一例中，對於下一工程作展示之剖面圖。 [圖14]係為對於藉由該製造方法所得到的第4實施形態之半導體記憶裝置的一部分作展示之剖面圖。 [圖15]係為對於第5實施形態之半導體記憶裝置的一部分作展示之剖面圖。 [圖16]係為對於第6實施形態之半導體記憶裝置的一部分作展示之剖面圖。 [圖17]係為對於第7實施形態之半導體記憶裝置的一部分作展示之剖面圖。 [圖18]係為在第8實施形態之半導體記憶裝置之製造方法的其中一例中，對於成膜途中之狀態作展示之剖面圖。 [圖19]係為在該製造方法的其中一例中，對於下一工程作展示之剖面圖。 [圖20]係為在該製造方法的其中一例中，對於下一工程作展示之剖面圖。 [圖21]係為在該製造方法的其中一例中，對於下一工程作展示之剖面圖。 [圖22]係為在該製造方法的其中一例中，對於下一工程作展示之剖面圖。 [圖23]係為對於藉由該製造方法所得到的第8實施形態之半導體記憶裝置的一部分作展示之剖面圖。 [圖24]係為對於第9實施形態之半導體記憶裝置的一部分作展示之剖面圖。 [圖25]係為對於第9實施形態之半導體記憶裝置的其他部分作展示之剖面圖。 [圖26]係為對於第10實施形態之半導體記憶裝置的一部分作展示之剖面圖。
32:層間絕緣膜
41:阻隔絕緣膜
45:第1絕緣膜(第1阻隔絕緣膜)
45A:中央部
45B:上面相接之突部
45C:下面相接之突部
46:第2絕緣膜(第2阻隔絕緣膜)
47:第3絕緣膜(第3阻隔絕緣膜)
47D:凹部
48:第4絕緣膜(第4阻隔絕緣膜)
60:半導體柱
61:半導體層(通道)
63:絕緣膜(穿隧絕緣膜)
a0,b:距離
A:線
BO:阻隔膜
BM:阻障金屬膜
FG:浮動閘極電極(第1電極)
H:2點鍊線
WL:字元線(第1配線)

Claims (10)

  1. 一種半導體記憶裝置，係具備有：半導體柱，係具備有半導體層，並朝向第1方向延伸；和第1配線，係朝向相對於前述第1方向而相交叉之第2方向延伸；和第1電極，係被配置在前述半導體柱與前述第1配線之間；和第1絕緣膜，係在前述第1電極與前述第1配線之間以與前述第1電極相鄰的方式而被作配置；和第2絕緣膜，係在前述第1絕緣膜與前述第1配線之間以與前述第1絕緣膜相鄰的方式而被作配置，並且介電率為較前述第1絕緣膜而更高；和第3絕緣膜，係被設置在前述第2絕緣膜與前述第1配線之間，前述第2絕緣膜與前述半導體層之間之最短距離，係被設為較前述第1電極與前述半導體層之間之最短距離而更長，在前述第2絕緣膜與前述第1電極之間，係被配置有前述第1絕緣膜和前述第3絕緣膜。
  2. 如請求項1所記載之半導體記憶裝置，其中，在前述半導體層與前述第1電極之間，係被配置有絕緣膜。
  3. 如請求項1所記載之半導體記憶裝置，其中，當假定有通過沿著前述第1方向之前述第1配線之厚度方向的中間點之線A，並將沿著前述線A之前述第2絕緣膜之厚度設為a，將沿著前述線A之前述第1絕緣膜之厚度設為d，並且將沿著前述線A之前述第1電極之厚度設為f的情況時，沿著與前述線A相平行之方向的前述第2絕緣膜之膜厚之最大值，係較a+d+(1/2)f而更小。
  4. 如請求項1所記載之半導體記憶裝置，其中，前述第3絕緣膜係包含相較於前述第2絕緣膜而介電率為更低之材料。
  5. 如請求項1所記載之半導體記憶裝置，其中，在前述第1絕緣膜中所包含之材料，係與在前述第3絕緣膜中所包含之材料相異。
  6. 如請求項1所記載之半導體記憶裝置，其中，在前述第1絕緣膜中所包含之材料，係與在前述第3絕緣膜中所包含之材料相同。
  7. 如請求項1所記載之半導體記憶裝置，其中，在前述第2絕緣膜之沿著前述第1方向之兩端部與前述 半導體層之間，係被配置有介電率為較前述第2絕緣膜而更低之第4絕緣膜。
  8. 如請求項1所記載之半導體記憶裝置，其中，在前述第2絕緣膜之沿著前述第1方向之兩端部處，係被形成有朝向前述半導體柱側而突出之突部，在前述突部與前述半導體層之間，係被配置有介電率為較前述第2絕緣膜而更低之第4絕緣膜。
  9. 如請求項1所記載之半導體記憶裝置，其中，前述第2絕緣膜之沿著前述第1方向之長度，係較在前述第1方向上之前述第1電極的長度而更長。
  10. 如請求項1所記載之半導體記憶裝置，其中，前述第2絕緣膜與前述第1電極之沿著前述第1方向之長度，係較沿著前述第1方向之前述第1配線之厚度而更大。
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