TW202137503A - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TW202137503A
TW202137503A TW109126633A TW109126633A TW202137503A TW 202137503 A TW202137503 A TW 202137503A TW 109126633 A TW109126633 A TW 109126633A TW 109126633 A TW109126633 A TW 109126633A TW 202137503 A TW202137503 A TW 202137503A
Authority
TW
Taiwan
Prior art keywords
electrode
channel
insulating film
semiconductor
semiconductor pillar
Prior art date
Application number
TW109126633A
Other languages
English (en)
Other versions
TWI746104B (zh
Inventor
韓業飛
蔡偉立
吉村尚
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202137503A publication Critical patent/TW202137503A/zh
Application granted granted Critical
Publication of TWI746104B publication Critical patent/TWI746104B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

實施形態，係提供一種能夠謀求電性特性之提升的半導體記憶裝置。 實施形態之半導體記憶裝置，係具備有：半導體柱，係具有通道，並朝向第1方向延伸，並且在第2方向上隔著絕緣部地而被作複數配置，並具備有：第1配線以及第2配線，係沿著第2方向而被配置在半導體柱之兩側處。並且，係具備有：第1電極，係被配置在通道與第1配線之間；和第2電極，係被配置在通道與第2配線之間；以及區塊絕緣膜。通道中之前述第1電極側之通道部和前述第2電極側之通道部，係經由連接通道部而被以環狀來相互連接。假定出包含有第1配線和第1電極和半導體柱和第2電極以及第2配線之剖面，若是規定出於剖面處之第1通道部的沿著第2方向之兩端部之第1中點，並規定出於剖面處之第2通道部的沿著第2方向之兩端部之第2中點，則將第1中點和第2中點作連結的中心線，係相對於第2方向而以任意之角度來作傾斜。

Description

半導體記憶裝置
本發明之實施形態，係有關於半導體記憶裝置。 [關連申請案]
本申請案，係享受以日本專利申請 2020-051387號(申請日：2020年3月23日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
係提案有具備將絕緣膜與字元線交互作了層積的層積體和貫通此層積體的半導體柱之半導體記憶裝置。在半導體柱之兩側處分別隔著穿隧絕緣膜而配置有浮動閘極電極之對向胞構造的半導體記憶裝置，係為周知。在此對向胞構造之半導體記憶裝置中，將相對向之胞彼此的通道作了連接的構造係為周知。在此種半導體記憶裝置中，隨著胞尺寸之微細化的進展，在對向胞間，胞間電容係增大，並有著在相對向之胞間而干涉會變大的問題。
本發明所欲解決之課題，係在於提供一種能夠將在相對向之胞間的胞間電容降低並使在相對向之胞間的干涉降低之半導體記憶裝置。
實施形態之半導體記憶裝置，係具備有半導體柱、和第1配線及第2配線、和第1電極及第2電極、以及區塊絕緣膜。前述半導體柱，係具有通道，並朝向第1方向延伸，並且在與前述第1方向相交叉之第2方向上空出有特定之間隔，而隔著絕緣部地被作複數配置。前述第1配線以及第2配線，係朝向相對於前述第1方向而相交叉之第2方向延伸，並沿著前述第2方向而在前述半導體柱之兩側處分別被作配置。前述第1電極，係被配置在前述半導體柱之通道與前述第1配線之間。前述第2電極，係被配置在前述半導體柱之通道與前述第2配線之間。係具備有：第1絕緣膜，係被配置在前述第1電極與前述第1配線之間；和第2絕緣膜，係被配置在前述第2電極與前述第2配線之間。於前述通道處，係具備有前述第1電極側之通道部和前述第2電極側之通道部。前述第1電極側之通道部和前述第2電極側之通道部，係經由被配置於前述半導體柱之周圍處的連接通道部，而被以包圍前述半導體柱之周圍的環狀來作連接。在假定出與前述第1方向相交叉並包含前述第1配線和前述第1電極和前述半導體柱和前述第2電極以及前述第2配線之剖面的情況時，若是規定出於前述剖面處之前述第1通道部的沿著前述第2方向之兩端部以及前述兩端部之第1中點，並規定出於前述剖面處之前述第2通道部的沿著前述第2方向之兩端部以及前述兩端部之第2中點，則將前述第1中點和前述第2中點作連結的中心線，係相對於前述第2方向而以任意之角度來作了傾斜。
以下，參考圖面，對實施形態之半導體記憶裝置作說明。在以下之說明中，對於具備有相同或相類似之功能的構成，係附加相同之元件符號。又，係會有將該些構成之相互重複的說明作省略的情形。在本說明書中，所謂「連接」，係並不被限定於被物理性連接的情況，而亦包含有被作電性連接的情況。在本說明書中，所謂「相鄰」，係並不被限定於相互鄰接的情況，而亦包含有在成為對象的2個要素之間存在於其他之要素的情況。在本說明書中，所謂「XX被設置於YY上」，係並不被限定於XX與YY相接的情況，而亦包含有在XX與YY之間中介存在於其他之構件的情況。在本說明書中，所謂「環狀」，係並不被限定於圓環狀，而亦包含矩形狀之環狀。在本說明書中，所謂「圓弧狀」，係廣泛代表在巨觀性地作觀察的情況時之與圓弧相類似的形狀，所謂「弓形」，係廣泛代表在巨觀性地作觀察的情況時之與弓形相類似的形狀，並且係亦可在該些之形狀的途中或者是端部處而包含有曲率為相異之部分或者是以直線狀來作了延伸的部分。在本說明書中，所謂「平行」以及「正交」，係分別亦包含有「略平行」以及「略正交」的情況。
又，首先，針對+X方向、-X方向、+Y方向、-Y方向、+Z方向以及-Z方向作定義。+X方向、-X方向、+Y方向以及-Y方向，係身為沿著後述之矽基板10之表面的方向。+X方向，係為後述之位元線BL所延伸之方向。-X方向，係與+X方向為相反方向。在並不對於+X方向與-X方向作區別的情況時，係單純稱作「X方向」。+Y方向以及-Y方向，係身為與X方向相交叉(例如相正交)之方向。+Y方向，係為後述之字元線WL所延伸之方向。-Y方向，係與+Y方向為相反方向。在並不對於+Y方向與-Y方向作區別的情況時，係單純稱作「Y方向」。+Z方向以及-Z方向，係身為與X方向以及Y方向相交叉(例如相正交)之方向，並身為矽基板10之厚度方向。+Z方向，係為從矽基板10起而朝向後述之層積體30之方向。-Z方向，係與+Z方向為相反方向。在並不對於+Z方向與-Z方向作區別的情況時，係單純稱作「Z方向」。在本說明書中，係亦會有將「+Z方向」稱作「上」，並將「-Z方向」稱作「下」的情況。但是，此些之表現，係僅為為了方便說明，而並非為對於重力方向作規定。+Z方向，係為「第1方向」之其中一例。+Y方向，係為「第2方向」之其中一例。+X方向，係為「第3方向」之其中一例。
(第1實施形態) 〈1.半導體記憶裝置之全體構成〉 首先，針對第1實施形態之半導體記憶裝置1之全體構成作說明。半導體記憶裝置1，係身為非揮發性之半導體記憶裝置，例如係為NAND型快閃記憶體。
圖1，係為對半導體記憶裝置1之構成作展示之立體圖。半導體記憶裝置1，例如，係包含有矽基板10、下部構造體20、層積體30、複數之半導體柱(柱狀體)60、絕緣分斷部70(參照圖2)、上部構造體80、以及複數之接點90。另外，在圖1中，雖係將半導體柱60示意性地以四角柱狀來作展示，但是，本實施形態之半導體柱60，詳細而言係如同基於圖2而於後再作說明一般，被形成為沿著包含XY方向之剖面而延伸存在於傾斜方向上的略長圓形狀。
矽基板10，係身為成為半導體記憶裝置1之基底的基板。矽基板10之至少一部分，係被形成為沿著X方向以及Y方向之板狀。矽基板10，例如，係藉由包含矽(Si)之半導體材料所形成。矽基板10，係為「基板」之其中一例。
下部構造體20，係被設置在矽基板10上。下部構造體20，例如，係包含有下絕緣膜21、和複數之源極線SL、以及上絕緣膜23。下絕緣膜21，係被設置在矽基板10上。複數之源極線SL，係被設置在下絕緣膜21上。複數之源極線SL，係在X方向(第2方向)上而相互相鄰，並且分別朝向Y方向(第3方向)而延伸。源極線SL，例如，係包含有被設置在下絕緣膜21上之導電層22a、和被設置在導電層22a上之配線層22b、以及被設置在配線層22b上之導電層22c。上絕緣膜23，係被設置在複數之源極線SL之上方處。在源極線SL與上絕緣膜23之間、以及在下絕緣膜21與上絕緣膜23之間，係被設置有未圖示之絕緣構件。
層積體30，係被設置在下部構造體20上。層積體30，例如，係包含有複數之功能層31、和複數之絕緣膜(層間絕緣膜)32(參照圖3)。複數之功能層31和複數之層間絕緣膜32(參照圖4、圖5)，係在Z方向(第1方向)上1層1層地交互被層積。複數之功能層31，係包含有複數之第1功能層31A、和1個以上的第2功能層31B、和1個以上的第3功能層31C。
複數之第1功能層31A之各者，例如，係包含有複數之字元線WL、和複數之浮動閘極電極FG、和複數之區塊絕緣膜(第1絕緣膜、第2絕緣膜)41。複數之字元線WL，係身為被設置在半導體柱60之側方處的配線。在1個的第1功能層31A中所包含之複數之字元線WL，係在X方向(第2方向)上而相互相鄰，並且分別朝向Y方向(第3方向)延伸。字元線WL，在將電子注入至後述之浮動閘極電極FG中的情況或者是將被注入至浮動閘極電極FG中之電子從浮動閘極電極FG而抽出的情況等時，係藉由未圖示之驅動電路而被施加有電壓，並對於被與該字元線WL作了連接的浮動閘極電極FG而施加特定之電壓。
複數之浮動閘極電極FG之各者，係身為被設置在半導體柱60之側方處的絕緣膜或者是電極膜。浮動閘極電極FG，係身為具有積蓄電荷的能力之膜。浮動閘極電極FG，當藉由字元線WL而被施加了電壓的情況時，係使電子之積蓄狀態改變。各浮動閘極電極FG，係被設置在該浮動閘極電極FG所對應的字元線WL與該浮動閘極電極FG所對應的半導體柱60之間。在本說明書中，所謂「對應」，例如係指身為藉由相互被作組合而構成1個的記憶體胞之要素。
複數之區塊絕緣膜(第1絕緣膜、第2絕緣膜)41之各者，係被設置在前述區塊絕緣膜41所對應的字元線WL和前述區塊絕緣膜41所對應的浮動閘極電極FG之間。另外，針對此些之關連於第1功能層31A之構成，係於後詳細作說明。
第2功能層31B，係被設置在複數之第1功能層31A之下方處。第2功能層31B，例如，係包含有複數之源極側選擇閘極線SGS、和複數之源極側選擇閘極電極FGS、和複數之區塊絕緣膜42。複數之源極側選擇閘極線SGS，係在X方向上而相互相鄰，並且分別朝向Y方向而延伸。複數之源極側選擇閘極電極FGS之各者，係被設置在該源極側選擇閘極電極FGS所對應的源極側選擇閘極線SGS和該源極側選擇閘極電極FGS所對應的半導體柱60之間。複數之區塊絕緣膜42之各者，係被設置在該區塊絕緣膜42所對應的源極側選擇閘極線SGS和該區塊絕緣膜42所對應的源極側選擇閘極電極FGS之間。源極側選擇閘極線SGS，在使半導體柱60與源極線SL之間導通的情況時，係藉由未圖示之驅動電路而被施加有電壓，並對於被與該源極側選擇閘極線SGS作連接的源極側選擇閘極電極FGS施加特定之電壓。
第3功能層31C，係被設置在複數之第1功能層31A之上方處。第3功能層31C，例如，係包含有複數之汲極側選擇閘極線SGD、和複數之汲極側選擇閘極電極FGD、和複數之區塊絕緣膜43。複數之汲極側選擇閘極線SGD，係在X方向上而相互相鄰，並且分別朝向Y方向而延伸。複數之汲極側選擇閘極電極FGD之各者，係被設置在該汲極側選擇閘極電極FGD所對應的字元線WL和該汲極側選擇閘極電極FGD所對應的半導體柱60之間。複數之區塊絕緣膜43之各者，係被設置在該區塊絕緣膜43所對應的汲極側選擇閘極線SGD和該區塊絕緣膜43所對應的汲極側選擇閘極電極FGD之間。汲極側選擇閘極線SGD，在使半導體柱60與源極線SL之間導通的情況時，係藉由未圖示之驅動電路而被施加有電壓，並對於被與該汲極側選擇閘極線SGD作連接的汲極側選擇閘極電極FGD施加特定之電壓。
複數之半導體柱60，係被設置在複數之源極線SL上，並分別朝向Z方向(第1方向)而延伸。複數之半導體柱60，係在Y方向(第2方向)以及X方向(第3方向)上相互分離地而被作設置。例如，複數之半導體柱60，在從Z方向來作觀察的情況時，係被配列為沿著X方向以及Y方向之矩陣狀。各半導體柱60之下端，係貫通下部構造體20之上絕緣膜23而被與源極線SL作連接。另外，針對半導體柱60之構成以及絕緣分斷部70之構成，係於後詳細作說明。
上部構造體80，係被設置在層積體30上。上部構造體80，例如，係包含有複數之位元線BL、和源極側選擇閘極線SGS用之配線(未圖示)、和字元線WL用之配線82、以及汲極側選擇閘極線SGD用之配線83。
複數之接點90，係分別朝向Z方向(第1方向)而延伸。複數之接點90，例如，係包含有半導體柱60用之複數之接點91、和源極側選擇閘極線SGS用之複數之接點(未圖示)、和字元線WL用之複數之接點93、以及汲極側選擇閘極線SGD用之複數之接點94。
接點91，係被設置在半導體柱60上。複數之位元線BL，係在Y方向(第2方向)上而相互相鄰，並且分別朝向X方向(第3方向)而延伸。在將被配列於X方向上之複數之半導體柱60之中的被設置於最靠-X方向側處之半導體柱60設為第1個的情況時，第奇數個的半導體柱60，係經由接點91而被與共通之位元線BL作連接。第偶數個的半導體柱60，係經由接點91而被與其他之共通之位元線BL作連接。亦即是，被配列於X方向上之複數之半導體柱60之中的相互相鄰之半導體柱60，係並未被與相同之位元線BL作連接。
在源極側選擇閘極線SGS之+Y方向之端部上，係被設置有複數之未圖示之接點。在此些之未圖示之接點上，係被設置有未圖示之配線，並朝向Y方向延伸。此些之未圖示之配線，係經由未圖示之接點而被與源極側選擇閘極線SGS作連接。
複數之接點93，係被設置在字元線WL之Y方向之端部上。配線82，係被設置在接點93上，並朝向Y方向延伸。配線82，係經由接點93而被與字元線WL作連接。
複數之接點94，係被設置在汲極側選擇閘極線SGD之+Y方向之端部上。配線83，係被設置在接點94上，並朝向Y方向延伸。配線83，係經由接點94而被與汲極側選擇閘極線SGD作連接。
〈2.層積體之構造〉 接下來，針對層積體30之構造作詳細說明。 圖2，係為沿著圖1中所示之層積體30之F2-F2線的剖面圖。圖4，係為沿著圖2中所示之層積體30之F4-F4線的剖面圖，圖5，係為沿著圖2中所示之層積體30之F5-F5線的剖面圖。
層積體30，係在各半導體柱60之周圍具備有可記憶資訊之記憶構造。被分別設置在複數之半導體柱60之周圍處的記憶構造，係相互具有相同的構造。因此，以下，係注目於2個的半導體柱60(第1半導體柱60A以及第2半導體柱60B)，並以該些之半導體柱60A、60B之周圍的構造為中心來進行說明。
〈2.1字元線〉 首先，針對字元線WL作說明。如同圖2中所示一般，複數之字元線WL，係相對於各半導體柱60，而包含有位置於-X方向側處之第1字元線WLA、和位置於+X方向側處之第2字元線WLB。第1字元線WLA以及第2字元線WLB，係在X方向上而相互相鄰，並且分別朝向Y方向而延伸。第1字元線WLA與第2字元線WLB，例如係在Y方向上相互被朝向相反方向拉出，並相互獨立地而被作控制。第1字元線WLA，係為「第1配線」之其中一例。第2字元線WLB，係為「第2配線」之其中一例。
字元線WL，例如係藉由鎢所形成。在字元線WL之表面上，係亦可被設置有對於字元線WL之材料之擴散作抑制的未圖示之阻障金屬膜。阻障金屬膜，例如係藉由氮化鈦(TiN)而被形成。又，在阻障金屬膜之表面上，係亦可被形成有區塊膜。區塊膜，例如係藉由AlO而被形成。
〈2.2浮動閘極電極〉 接下來，針對浮動閘極電極FG作說明。如同圖2中所示一般，複數之浮動閘極電極FG，係相對於各半導體柱60之端部，而包含有位置於-X方向側處之第1浮動閘極電極(第1電極)FGA、和位置於+X方向側處之第2浮動閘極電極(第2電極)FGB。第1浮動閘極電極FGA，係被設置在第1字元線WLA與半導體柱60之-X方向側之端部之間(更詳細而言，第1字元線WLA與半導體柱60之後述之第1通道部61A之間)。另一方面，第2浮動閘極電極FGB，係被設置在第2字元線WLB與半導體柱60之+X方向側之端部之間(更詳細而言，第2字元線WLB與半導體柱60之後述之第2通道部61B之間)。第1浮動閘極電極FGA，係為「第1電荷積蓄部」之其中一例。第2浮動閘極電極FGB，係為「第2電荷積蓄部」之其中一例。
浮動閘極電極FG，例如係藉由多晶矽而形成。第1浮動閘極電極FGA，當藉由第1字元線WLA而被施加了電壓的情況時，係使電子之積蓄狀態改變。第2浮動閘極電極FGB，當藉由第2字元線WLB而被施加了電壓的情況時，係使電子之積蓄狀態改變。
如同圖2中所示一般，第1浮動閘極電極FGA，例如，係具備有第1部分(第1彎曲部)51a、和第2部分(第2彎曲部)51b。第1部分51a，係在Y方向上，而位置於較第1浮動閘極電極FGA之中央部而更靠+Y方向側處。第1部分51a，係較後述之第1通道部61A之+Y方向側之端而更朝向+Y方向側突出。另一方面，第2部分51b，係在Y方向上，而位置於較第1浮動閘極電極FGA之中央部而更靠-Y方向側處。第2部分51b，係較後述之第1通道部61A之-Y方向側之端而更朝向-Y方向側突出。 另外，如同第1通道部61A一般之以剖面觀察呈圓弧狀來作了突出的形狀，係僅為本形態之其中一例。第1通道部61A，係亦可在與後述之第1穿隧絕緣膜63A相接的部分處，而被形成為剖面觀察呈直線狀。
在本實施形態中，第1浮動閘極電極FGA，例如係被形成為中心角為約180°之圓弧狀。在本實施形態中，第1部分51a，係被形成為隨著從在Y方向上之第1浮動閘極電極FGA之中央部起而朝向+Y方向前進一事而朝向後述之第1絕緣部71作接近的圓弧狀。第1部分51a，係包含有位置在較第1通道部61A之+X方向側之端而更靠向+X方向處的部分。第1部分51a，係在X方向上而具備有與第1絕緣部71相鄰之第1端e1。所謂「與第1絕緣部相鄰」，係指在第1部分51a中而與第1絕緣部71最為接近。此定義，針對第1浮動閘極電極FGA之第2部分51b以及第2浮動閘極電極FGB而言，亦為相同。
另一方面，第2部分51b，係被形成為隨著從在Y方向上之第1浮動閘極電極FGA之中央部起而朝向-Y方向前進一事而朝向第1絕緣部71作接近的圓弧狀。第2部分51b，係包含有位置在較第1通道部61A之-Y方向側之端而更靠向-Y方向處的部分。第2部分51b，係在X方向上而具備有與第1絕緣部71相鄰之第2端e2。另外，第1部分51a與第2部分51b，係可相互直接作連接，亦可在第1部分51a與第2部分51b之間而設置有朝向Y方向延伸之直線部。
同樣的，第2浮動閘極電極FGB，例如，係具備有第1部分(第1彎曲部)52a、和第2部分(第2彎曲部)52b。第1部分52a，係在Y方向上，而位置於較第2浮動閘極電極FGB之中央部而更靠+Y方向側處。第1部分52a，係較第2通道部61B之+Y方向側之端而更朝向+Y方向側突出。另一方面，第2部分52b，係在Y方向上，而位置於較第1浮動閘極電極FGA之中央部而更靠-Y方向側(第2側)處。第2部分52b，係較第2通道部61B之-Y方向側之端而更朝向-Y方向側突出。 另外，如同第2通道部61B一般之以剖面觀察呈圓弧狀來作了突出的形狀，係僅為本形態之其中一例。第2通道部61B，係亦可在與後述之第2穿隧絕緣膜63B相接的部分處，而被形成為剖面觀察呈直線狀。
在本實施形態中，第2浮動閘極電極FGB，例如係被形成為中心角為約180°之圓弧狀。在本實施形態中，第1部分52a，係被形成為隨著從在Y方向上之第2浮動閘極電極FGB之中央部起而朝向+Y方向前進一事而朝向後述之第1絕緣部71作接近的圓弧狀。第1部分52a，係包含有位置在較第2通道部61B之-X方向側之端而更靠向+Y方向側處的部分。第1部分52a，係在X方向上而具備有與第1絕緣部71(後述之絕緣部71A)相鄰之第1端e3。
另一方面，第2部分52b，係被形成為隨著從在Y方向上之第2浮動閘極電極FGB之中央部起而朝向-Y方向前進一事而朝向第1絕緣部71作接近的圓弧狀。第2部分52b，係包含有位置在較第2通道部61B之-Y方向側之端而更靠向-Y方向處的部分。第2部分52b，係在X方向上而具備有與第1絕緣部71(後述之絕緣部71B)相鄰之第2端e4。另外，第1部分52a與第2部分52b，係可相互直接作連接，亦可在第1部分52a與第2部分52b之間而設置有朝向Y方向延伸之直線部。
〈2.3區塊絕緣膜〉 接著，針對區塊絕緣膜41作說明。如同圖2中所示一般，複數之區塊絕緣膜41，係相對於各半導體柱60，而包含有位置於-X方向側處之第1絕緣膜(第1區塊絕緣膜)41A、和位置於+X方向側處之第2絕緣膜(第2區塊絕緣膜)41B。第1絕緣膜41A，係被設置在第1字元線WLA與第1浮動閘極電極FGA之間。第2絕緣膜41B，係被設置在第2字元線WLB與第2浮動閘極電極FGB之間。在本實施形態中，第1絕緣膜41A之Y方向兩端部，係在X方向上，被設置在第1浮動閘極電極FGA與第1絕緣部71之間。第2絕緣膜41B之Y方向兩端部，係在X方向上，被設置在第2浮動閘極電極FGB與第1絕緣部71之間。區塊絕緣膜41，例如係藉由SiN和SiON、或者是藉由SiO/SiON之層積膜、SiO/SiN之層積膜等而被形成。
第1絕緣膜41A以及第2絕緣膜41B之各者，例如，係藉由3個的絕緣膜45、46、47而被形成。
絕緣膜45，係於3個的絕緣膜45、46、47之中而位置於最接近浮動閘極電極FG處。絕緣膜45，例如，係將浮動閘極電極FG之側面、上面以及下面作覆蓋(參照圖4)。絕緣膜45，係亦將浮動閘極電極FG之第1部分51a、第2部分51b之+X側作覆蓋(參照圖2)。 絕緣膜45，例如係藉由矽氮化物(SiN)以及氧化鉿(HfO)等之High-k材料而被形成。但是，絕緣膜45，係亦可藉由包含有釕(Ru)或鋁(Аl)、鈦(Ti)、鋯(Zr)或者是矽(Si)之材料而被形成。絕緣膜45，係為「第1絕緣膜」之其中一例。
絕緣膜46之大部分，係相對於絕緣膜45而被設置在與浮動閘極電極FG相反側處。絕緣膜46，例如，係中介存在有絕緣膜45地而將浮動閘極電極FG之側面、上面以及下面作覆蓋(參照圖4)。絕緣膜46之其他部分，係將覆蓋浮動閘極電極FG之第1部分51a的絕緣膜45之+X側作覆蓋(參照圖2)。但是，絕緣膜46，係亦可替代上述構成，而僅覆蓋浮動閘極電極FG之側面，並且沿著絕緣膜(層間絕緣膜)32與字元線WL之間之邊界而被作設置。絕緣膜46，例如，係藉由矽氧化物而被形成。絕緣膜46，係為「第1絕緣膜」之另外一例。
絕緣膜47之大部分，係相對於絕緣膜45、46而被設置在與浮動閘極電極FG相反側處。絕緣膜47，例如，係沿著絕緣膜(層間絕緣膜)32與字元線WL之間之邊界而被作設置，並中介存在有絕緣膜45、46地而將浮動閘極電極FG之側面作覆蓋(參照圖4)。絕緣膜47之剩餘之部分，係沿著字元線WL與後述之絕緣部71之間地而被形成(參照圖2)。但是，絕緣膜47，係亦可替代上述構成，而與絕緣膜45、46相同的，覆蓋浮動閘極電極FG之側面、上面以及下面。絕緣膜47，係只要藉由介電率為高之材料而被形成即可，例如，係可藉由包含有鋁(Аl)、鉿(Hf)、鋯(Zr)之氧化膜的High-k膜而被形成。另外，絕緣膜47，係亦可藉由矽氮化物而被形成。
〈2.4半導體柱〉 接著，針對半導體柱60作說明。如同圖2中所示一般，半導體柱60，係被設置在第1字元線WLA與第2字元線WLB之間。半導體柱60，係如同圖2、圖3中所示一般地而朝向相對於X方向以及Y方向而相交叉之a1 方向延伸。半導體柱60，例如，係包含有通道61、和核心絕緣部62、和穿隧絕緣膜(第3絕緣膜)63。 在本實施形態中，係在第1字元線WLA之+X側處，沿著Y方向而以特定之間隔來形成有凹部WLAD。以將此凹部WLAD作填埋的方式，而被形成有絕緣膜45、46、47和浮動閘極電極FGA和第1穿隧絕緣膜(第3絕緣膜第1部)63A。又，係以位置在第1穿隧絕緣膜63A之內側處的方式，而被形成有第1通道部61A和半導體柱60之-X側之核心絕緣端部62A。
相對於此些，在圖2所示之剖面中，係在第2字元線WLB之-X側處，沿著Y方向而以特定之間隔來形成有凹部WLBD。以將此凹部WLBD作填埋的方式，而被形成有絕緣膜45、46、47和浮動閘極電極FGB和第2穿隧絕緣膜(第3絕緣膜第2部)63B。又，係以位置在第2穿隧絕緣膜63B之內側處的方式，而被形成有第2通道部61B和半導體柱60之+X側之核心絕緣端部62B。
在本實施形態中，沿著第1字元線WLA而被形成的複數之凹部WLAD之形成間隔與沿著第2字元線WLB而被形成的複數之凹部WLBD之形成間隔，係為相同。又，沿著第1字元線WLA所被形成之2個的凹部WLAD之間之中央位置、和相對於此中央位置而身為+X方向側並且沿著第2字元線WLB所被形成之凹部WLBD之中央位置，係以在X方向上作並排的方式而被作配置。故而，如同圖2之剖面中所示一般，沿著第1字元線WLA所被形成的複數之凹部WLAD、和沿著第2字元線WLB所被形成之凹部WLBD，係以在Y方向上成為交互出現的方式而被配置為交錯格子形狀。
在半導體柱60處，核心絕緣部62和將其之周圍作包圍的通道61之區域，係被形成為朝向相對於圖2中所示之X方向而具有傾斜角度θ的傾斜方向(方向a1 )而以直線狀作延伸之略長圓形狀。將長圓形狀之核心絕緣部62作包圍的通道61，係在圖2所示之剖面中，包含有被形成於凹部WLAD內之第1通道部61A、和被形成於凹部WLBD內之第2通道部61B。第1通道部61A之Y方向兩端部之中的+Y側之端部，係藉由在凹部WLAD與凹部WLBD之間而朝向a1 方向作延伸的連接通道部61C，而被與第2通道部61B之+Y側之端部作連接。第1通道部61A之Y方向兩端部之中的-Y側之端部，係藉由在凹部WLAD與凹部WLBD之間而朝向a1 方向作延伸的連接通道部61D，而被與第2通道部61B之-Y側之端部作連接。
具備有被配置在通道61之-X方向端處的第3絕緣膜63(第3絕緣膜第1部63A)和浮動閘極電極FGA和絕緣膜45、46、47以及字元線WLA等地，後述之第1胞構造體MCA係被形成。具備有被配置在通道61之+X方向端處的第3絕緣膜63(第3絕緣膜第2部63B)和浮動閘極電極FGB和絕緣膜45、46、47以及字元線WLB等地，後述之第2胞構造體MCB係被形成。
通道61，係以涵蓋半導體柱60之Z方向之全長(全高度)的方式而在Z方向上延伸。通道61之下端，係貫通下部構造體20之上絕緣膜23而被與源極線SL作連接。另一方面，通道61之上端，係經由接點91而被與位元線BL作連接。通道61，係藉由像是非晶矽(a-Si)一般之半導體材料而被形成。但是，通道61，例如係亦可藉由於一部分被摻雜有雜質的多晶矽而被形成。在通道61中所包含之雜質，例如，係身為從由碳、磷、硼、鍺而成之群中所選擇的任一者。通道61，例如，在對於浮動閘極電極FG而注入電子的情況或者是將被注入至浮動閘極電極FG中之電子從浮動閘極電極FG而抽出的情況等時，於源極線SL與位元線BL之間係流動有電流。
在本實施形態中，如同圖2中所示一般，通道61，係在第1字元線WLA與第2字元線WLB之間，被形成為延伸存在於a1 方向上之長圓形且為環狀。在通道61處，第1通道部61A以及第2通道部61B，係在X方向上而相互於傾斜方向上相鄰，並且分別朝向Z方向而延伸。
核心絕緣部62，係在X方向以及Y方向上，被設置在較通道61而更靠半導體柱60之中心側處。例如，核心絕緣部62，係被設置於通道61之內周面上。核心絕緣部62，係以涵蓋半導體柱60之Z方向之全長(全高度)的方式而在Z方向上延伸。核心絕緣部62，例如，係藉由氧化矽(SiO)而被形成。
穿隧絕緣膜(第3絕緣膜)63，係包含有在半導體柱60處而位置於-X方向側處之第1穿隧絕緣膜63A、和在半導體柱60處而位置於+X方向側處之第2穿隧絕緣膜63B。第1穿隧絕緣膜63A，係至少沿著第1通道部61A之-X方向之側面地而被作設置。第1穿隧絕緣膜63A，係被設置在第1浮動閘極電極FGA與第1通道部61A之間。第2穿隧絕緣膜63B，係至少沿著第2通道部61B之+X方向之側面地而被作設置。第2穿隧絕緣膜63B，係被設置在第2浮動閘極電極FGB與第2通道部61B之間。
在本實施形態中，第1穿隧絕緣膜63A，係被形成為包圍第1通道部61A之-X方向之側面、-Y方向之側面以及+Y方向之側面的半圓形狀。第1穿隧絕緣膜63A，例如，係以涵蓋半導體柱60之Z方向之全長(全高度)的方式而在Z方向上延伸。第2穿隧絕緣膜63B，係被形成為包圍第2通道部61B之+X方向之側面、-Y方向之側面以及+Y方向之側面的半圓形狀。第2穿隧絕緣膜63B，例如，係以涵蓋半導體柱60之Z方向之全長(全高度)的方式而在Z方向上延伸。
根據圖2中所示之構成，藉由對應於第1半導體柱60A之第1以及第2浮動閘極電極FGA、FGB、第1絕緣膜41A以及第2絕緣膜41B、還有第1穿隧絕緣膜63A以及第2穿隧絕緣膜63B，在第1半導體柱60A之周圍係被形成有能夠保持電荷之第1胞構造體MCA。 同樣的，藉由對應於第2半導體柱60B之第1以及第2浮動閘極電極FGA、FGB、第1絕緣膜41A以及第2絕緣膜41B、還有第1穿隧絕緣膜63A以及第2穿隧絕緣膜63B，在第2半導體柱60B之周圍係被形成有能夠保持電荷之第2胞構造體MCB。第2胞構造體MCB，係與第1胞構造體MCA在-Y方向上而相鄰。
在第1胞構造體MCA中，於被形成於圖2之-X側處的圓弧狀之第1通道部61A之中，將Y方向兩端側規定為第1通道部61A之兩端部61e，並將該些之兩端部61e、61e之中點(中間點)假定為第1中點61f。 在第1胞構造體MCA中，於被形成於圖2之+X側處的圓弧狀之第2通道部61B之中，將Y方向兩端側規定為第2通道部61B之兩端部61g，並將該些之兩端部61g、61g之中點(中間點)假定為第2中點61i。 若是如同上述一般地而作假定，則在圖2中所示之構造，係可說明為將前述第1中點61f與前述第2中點62i作連結的中心線b為相對於前述Y方向而以任意之傾斜角度θ1 (在圖2中係為約45°)來作了傾斜之構造。亦即是，通道61係朝向相對於Y方向而以傾斜角度θ1 來作了交叉的方向a1 而延伸。 此中心線b之相對於Y方向之傾斜角度θ1 ，較理想，係身為30～89°之範圍，更理想，係身為30～85°之範圍。傾斜角度，例如係亦可採用30°、60°等之其他的角度。
換言之，圖2，係身為與Z方向(第1方向)相交叉並包含有第1字元線(第1配線)WLA和浮動閘極電極FGA(第1電極)和半導體柱60和浮動閘極電極FGB(第2電極)以及第2字元線(第2配線)WLB之剖面。在圖2中，係規定有第1通道部61A之沿著Y方向(第2方向)之兩端部61e、61e，並將該些之兩端部61e、61e之中間位置規定為第1中點61f。在圖2中，係規定有第2通道部61B之沿著Y方向(第2方向)之兩端部61g、61g，並將該些之兩端部61g、61g之中間位置規定為第2中點61i。而，將第1中點61f與第2中點61i作連結的中心線b1 係相對於Y方向(第2方向)而以上述之傾斜角度來作了傾斜。
在其中一個觀點中，對應於第2半導體柱60B之浮動閘極電極FGA、FGB，係分別為「第3電荷積蓄部」以及「第4電荷積蓄部」之其中一例。對應於第2半導體柱60B之穿隧絕緣膜63A、63B，係分別為「第3穿隧絕緣膜」以及「第4穿隧絕緣膜」之其中一例。
〈2.5絕緣分斷部〉 接下來，針對絕緣分斷部70作說明。 如同圖2中所示一般，絕緣分斷部70，係被設置在層積體30處，並將第1字元線WLA與第2字元線WLB分斷。
〈2.5.1第1絕緣部〉 針對第1絕緣部71作說明。如同圖2、圖3中所示一般，第1絕緣部70，係關連於Y方向而被設置在複數之半導體柱60之間，並在複數之半導體柱60之間而於Y方向上延伸。第1絕緣部71，係關連於X方向而被設置在第1字元線WLA與第2字元線WLB之間，並將第1字元線WLA與第2字元線WLB分斷。又，第1絕緣部71，係關連於X方向而被設置在第1浮動閘極電極FGA與第2浮動閘極電極FGB之間，並將第1浮動閘極電極FGA與第2浮動閘極電極FGB分斷。將第1浮動閘極電極FGA與第2浮動閘極電極FGB作分斷之第1絕緣部71，係在圖2所示之剖面觀察中被形成為略平行四邊形狀。第1絕緣部71之沿著X方向之厚度，係在圖3中附加有元件符號d來作標記。
若是詳細作敘述，則第1絕緣部71，例如，係在圖2所示之剖面中，具備有各別為平行四邊形狀之第1部分71a、第2部分71b、第3部分71c。 第1部分71a，係如同圖2中所示一般，在-X側之第1胞構造體MCA之-Y側之第2區塊絕緣膜46的一部分與+X側之第1胞構造體MCA之-Y側之第2區塊絕緣膜46之間，沿著方向a1 而被作設置。 第2部分71b，係在-X側之第2胞構造體MCB之+Y側之第2區塊絕緣膜46的一部分與+X側之第2胞構造體MCB之+Y側之第2區塊絕緣膜46的一部分之間，沿著方向a1 而被作設置。 第3部分71c，係在第1部分71a與第2部分71b之間而沿著Y方向延伸，並將第1部分71a和第2部分71b作連接。第1絕緣部71，係與半導體柱60協同動作，而將第1浮動閘極電極FGA與第2浮動閘極電極FGB之間作電性絕緣。 第1絕緣部71，係沿著Z方向而以涵蓋柱60之Z方向之全長(全高度)的方式作延伸。
如同圖2中所示一般，在Y方向上，半導體柱60與第1絕緣膜71係被交互作設置。換言之，第1絕緣部71，係在Y方向上而於半導體柱60之兩側處被分開設置。
第1絕緣部71，係與半導體柱60協同動作，而將第1字元線WLA與第2字元線WLB之間作電性絕緣。在本實施形態中，第1絕緣部71，係在第1胞構造體MCA之穿隧絕緣膜63與第2胞構造體MCB之穿隧絕緣膜63之間，於Y方向上直線狀地延伸，並分別與第1胞構造體MCA之連接通道部61D和第2胞構造體MCB之連接通道部61C相接。第1絕緣部71，例如，係藉由氧化矽(SiO2 )一般之絕緣材料而被形成。
〈優點〉 如同圖2、圖3之剖面中所示一般，本實施形態之半導體記憶裝置1，係具備有在方向a1 上延伸之半導體柱60。本實施形態之半導體記憶裝置1，係具備有使沿著方向a1 而傾斜地相對向的浮動閘極電極FG彼此隔著通道61而相互對峙之記憶體胞構造體MCA、MCB。又，本實施形態之半導體記憶裝置1，係並非為使包夾著絕緣部71而沿著X方向相對峙的浮動閘極電極彼此隔著通道而相互對峙之構造。 在使包夾著絕緣部71而沿著X方向相對峙的浮動閘極電極彼此隔著通道而相互對峙之記憶體胞構造中，於被作了微細化的半導體記憶裝置中，會在相對向之胞間而產生寄生電容。對向胞間干涉，其之與對向胞間之寄生電容間的依存性係為大。因此，使沿著方向a1 而傾斜地相對峙的浮動閘極電極FG彼此隔著通道61而相互對峙之記憶體胞構造體MCA、MCB，其之對向胞間之干涉係變少。若是對向胞間之干涉變多，則會產生寫入時之臨限值會有所搖動的問題。故而，在本實施形態之構造中，係能夠消除寫入時之臨限值之晃動，而具備有可進行安定之寫入動作的特徵。
具備有朝向方向a1 而延伸的通道61之本實施形態之半導體記憶裝置1，係能夠相較於具備有朝向X方向而延伸的通道之半導體記憶裝置而使通道之電容更為降低。 又，在圖2所示之構造中，由於係身為能夠使電場集中於通道61之端部處的構造，因此係能夠使寫入時之反應增快。故而，本實施形態之半導體記憶裝置1，係能夠將寫入電壓降低，而能夠將消耗電力降低。
(第2實施形態) 接著，針對第2實施形態作說明。第2實施形態，係如同圖6之剖面中所示一般，半導體柱60之延伸方向a2 的相對於Y方向之傾斜角度，係與第1實施形態之在圖2之剖面中所示的半導體柱60之延伸方向a1 之傾斜角度相異。另外，除了以下所說明的構成以外之構成，係與第1實施形態相同。
圖6，係為對於第2實施形態的半導體記憶裝置1之一部分作展示之剖面圖。在第2實施形態之第1胞構造體MCA中，於被形成於圖6之-X側處的圓弧狀之第1通道部61A之中，將Y方向兩端側規定為第1通道部61A之兩端部61e，並將該些之兩端部61e、61e之中點(中間點)假定為第1中點61f。 在第1胞構造體MCA中，於被形成於圖6之+X側處的圓弧狀之第2通道部61B之中，將Y方向兩端側規定為第2通道部61B之兩端部61g，並將該些之兩端部61g、61g之中點(中間點)假定為第2中點61i。 若是如同上述一般地而作假定，則在圖6中所示之構造，係可說明為將前述第1中點61f與前述第2中點62i作連結的中心線b為相對於Y方向而以傾斜角度θ2 來作了傾斜之構造。 中心線b之相對於Y方向之傾斜角度θ2 ，係被設定為較在第1實施形態中所採用的45°而更大。
如同圖6之剖面中所示一般，第2實施形態之半導體記憶裝置，係具備有在方向a2 上延伸之半導體柱60。 在將包夾著絕緣部71而沿著X方向相對峙的浮動閘極電極彼此藉由通道而作了連接之記憶體胞構造中，於被作了微細化的半導體記憶裝置中，會在相對向之胞間而產生寄生電容。對向胞間干涉，其之與對向胞間之寄生電容間的依存性係為大。因此，使沿著方向a2 而傾斜地相對向的浮動閘極電極FG彼此藉由通道61而分別作了連接的記憶體胞構造體MCA、MCB，其之對向胞間之干涉係變少。若是對向胞間之干涉變多，則會產生寫入時之臨限值會有所搖動的問題。故而，在本實施形態之構造中，係能夠消除寫入時之臨限值之晃動，而具備有可進行安定之寫入動作的特徵。
具備有朝向方向a2 而延伸的通道61之本實施形態之半導體記憶裝置1，係能夠相較於具備有朝向X方向而延伸的通道之半導體記憶裝置而使通道之電容更為降低。 又，在圖6所示之構造中，由於係身為能夠使電場集中於通道61之端部處的構造，因此係能夠使寫入時之反應增快。故而，本第2實施形態之半導體記憶裝置1，係能夠將寫入電壓降低，而能夠將消耗電力降低。
(第3實施形態) 接著，針對第3實施形態作說明。第3實施形態，係如同圖7之剖面中所示一般，半導體柱60之延伸方向，係與第1實施形態之在圖2之剖面中所示的半導體柱60之延伸方向相同。在第3實施形態中，係具備有下述特徵：在第1字元線WLA與絕緣部71之間，係設置有第2絕緣部72，在第2字元線WLB與絕緣部71之間，係被設置有第2絕緣部72。另外，除了設置有第2絕緣部72一事以外之構成，係與第1實施形態相同。
圖7，係為對於第3實施形態的半導體記憶裝置1之一部分作展示之剖面圖。在第3實施形態之第1胞構造體MCA中，係於Y方向上空出有特定之間隔地，而使第1胞構造體MCA和第2胞構造體MCB被交互地作配置。在第1胞構造體MCA與第2胞構造體MCB之間且第1字元線WLA與絕緣部71之間，係被形成有第2絕緣部72。更詳細而言，於在第1胞構造體MCA與第2胞構造體MCB之間而以沿著絕緣部71的方式所形成之絕緣膜47與第1字元線WLA之間，係被形成有第2絕緣部72。第2絕緣部72之X方向之膜厚，係被設為較3個的絕緣膜45～47之合計膜厚而更大。第2絕緣部72，係由矽氧化物(SiO2 )等所成，並由相較於矽氮化物而比介電率為更低的材料所成。
在圖7所示之構造的半導體記憶裝置1中，當從字元線WL而對於浮動閘極電極FG作寫入的情況時，可以推測到，會有從字元線WL而來之電場集中於浮動閘極電極FG之Y方向兩端側之第1部分51a與第2部分51b處的情形。於此，在構造被作了微細化的半導體記憶裝置1中，若是起因於朝向浮動閘極電極FG之Y方向兩端側處的電場集中而流動有漏洩電流，則起因於漏洩電流，胞構造之特性律速比例係會變大。依存於情況，係會發生在不必要的位置處之電荷移動，寫入特性係成為容易飽和。 相對於此，若是身為圖7中所示之構造，則在浮動閘極電極FG之Y方向兩端側之第1部分51a以及第2部分51b與字元線WL之間，係配置有由比介電率為低之材料所成之第2絕緣部72。因此，係能夠對於在浮動閘極電極FG之Y方向兩端側處的漏洩電流作抑制。故而，在圖7所示之構造中，係能夠提供寫入特性為優良之半導體記憶裝置1。
(第4實施形態) 接著，針對第4實施形態作說明。第4實施形態，係如同圖8之剖面中所示一般，半導體柱60之延伸方向的相對於Y方向之傾斜角度，係與第1實施形態之在圖2之剖面中所示的半導體柱60之延伸方向之傾斜角度相異。另外，除了以下所說明的構成以外之構成，係與第1實施形態相同。
圖8，係為對於第4實施形態的半導體記憶裝置1之一部分作展示之剖面圖。在第4實施形態之第1胞構造體MCA中，於被形成於圖8之-X側處的圓弧狀之第1通道部61A之中，將Y方向兩端側規定為第1通道部61A之兩端部61e，並將該些之兩端部61e、61e之中點(中間點)假定為第1中點61f。 在第1胞構造體MCA中，於被形成於圖8之+X側處的圓弧狀之第2通道部61B之中，將Y方向兩端側規定為第2通道部61B之兩端部61g，並將該些之兩端部61g、61g之中點(中間點)假定為第2中點61i。 若是如同上述一般地而作假定，則在圖8中所示之構造，係可說明為將前述第1中點61f與前述第2中點62i作連結的中心線b為相對於Y方向而以傾斜角度θ3 來作了傾斜之構造。 中心線b之相對於Y方向之傾斜角度θ3 ，係被設定為較在第1實施形態中所採用的45°而更小，例如，在圖8之構造中，係被設定為約20°。
又，於在第1字元線WLA與第2字元線WLB之間而被配置在Y方向上的胞構造體中，係並未使在X方向上而相對向的第1通道部61A與第2通道部61B隔著連接通道部61C、61D而相互對峙。在圖8所示之構造中，相對於第1通道部61A，係並非使在X方向上而被作對向配置的第2通道部61B隔著連接通道部61C、61D而相互對峙，相對於第1通道部61A，係使在-Y方向之下一個相鄰的第2通道部61B隔著連接通道部61C、61D而相互對峙。 亦即是，在沿著X方向(第3方向)之絕緣部71的厚度方向兩側處，係被設置有胞構造體。但是，包含第1浮動閘極電極FGA(第1電極)之胞構造體的通道61，係並未被與在X方向上而最為接近的包含第2浮動閘極電極FGB(第2電極)之胞構造體之通道61作連接。又，包含第1浮動閘極電極FGA(第1電極)之胞構造體的通道61，係隔著沿著Y方向(第2方向)之下一個相鄰的(-Y側之)包含第2浮動閘極電極FGB(第2電極)之胞構造體之通道61而相互對峙。
如同圖8之剖面中所示一般，第4實施形態之半導體記憶裝置，係具備有具備在方向a3 上延伸之通道61的半導體柱60。 在使包夾著絕緣部71而沿著X方向相對向的浮動閘極電極彼此隔著通道而相互對峙之記憶體胞構造中，於被作了微細化的半導體記憶裝置中，會在相對向之胞間而產生寄生電容。對向胞間干涉，其之與對向胞間之寄生電容間的依存性係為大。因此，使沿著方向a3 而傾斜地相對向的浮動閘極電極FG彼此隔著通道61而相互對峙之記憶體胞構造體MCA、MCB，其之對向胞間之干涉係變少。若是對向胞間之干涉變多，則會產生寫入時之臨限值會有所搖動的問題。故而，在本實施形態之構造中，係能夠消除寫入時之臨限值之晃動，而具備有可進行安定之寫入動作的特徵。
若是身為在圖8中所示之構造，則對於第1通道部61A，係並非連接在X方向上而被作對向配置的第2通道部61B，而是連接在-Y方向而作了一個的偏離之其他的第2通道部61B。 若依據此構造，則當從字元線WL而對於浮動閘極電極FG作寫入的情況時，可以推測到，會有從字元線WL而來之電場集中於浮動閘極電極FG之Y方向兩端側之第1部分51a與第2部分51b處的情形。於此，在構造被作了微細化的半導體記憶裝置1中，若是起因於朝向浮動閘極電極FG之Y方向兩端側處的電場集中而流動有漏洩電流，則起因於漏洩電流，胞構造之特性律速比例係會變大。依存於情況，係會發生在不必要的位置處之電荷移動，寫入特性係成為容易飽和。 在對於此漏洩電流有所擔憂的情況時，較理想，係對於圖8之構造而適用圖7中所示之配置有第2絕緣部72之構造，而對於漏洩電流作抑制。
以上，雖係針對複數之實施形態以及變形例作了說明，但是，實施形態係並不被限定於上述之例。例如，係亦可將上述之2個以上的實施形態以及變形例相互作組合並實現之。
以上，雖係針對本發明之複數之實施形態作了說明，但是，此些之實施形態係僅為作為例子所提示者，而並非為對於發明之範圍作限定。此些之實施形態，係可藉由其他之各種形態來實施，在不脫離本發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形例，係亦被包含於發明之範圍或要旨中，並且亦同樣的被包含在申請專利範圍中所記載的發明及其均等範圍內。
1:半導體記憶裝置 41:第1絕緣膜、第2絕緣膜 41A:第1區塊絕緣膜 41B:第2區塊絕緣膜 60:半導體柱 61:通道 61A:第1通道部 61B:第2通道部 63C,63D:連接通道部 61e:兩端部 63:第3絕緣膜(穿隧絕緣膜) a1 ,a2 ,a4 :方向 θ1 ,θ2 ,θ4 :傾斜角度 b:中心線 FGA:浮動閘極電極(第1電極) FGB:浮動閘極電極(第2電極) MCA:記憶體胞構造體 MCB:記憶體胞構造體 WL:字元線 WLA:第1字元線(第1配線) WLB:第2字元線(第2配線)
[圖1]係為對於第1實施形態之半導體記憶裝置的全體構成作展示之立體圖。 [圖2]係為沿著圖1中所示之層積體之F2-F2線的剖面圖。 [圖3]係為對於在圖2中所示之胞構造體之形狀和半導體柱之形狀和通道之形狀的概要以及此些之與傾斜角度之間之關係作展示之剖面圖。 [圖4]係為沿著圖2中所示之層積體之F4-F4線的剖面圖。 [圖5]係為沿著圖2中所示之層積體之F5-F5線的剖面圖。 [圖6]係為對於第2實施形態之半導體記憶裝置的一部分作展示之剖面圖。 [圖7]係為對於第3實施形態之半導體記憶裝置的一部分作展示之剖面圖。 [圖8]係為對於第4實施形態之半導體記憶裝置的一部分作展示之剖面圖。
1:半導體記憶裝置
41:第1絕緣膜、第2絕緣膜
41B:第2區塊絕緣膜
45,46,47:絕緣膜
60:半導體柱
60A:第1半導體柱
61:通道
61A:第1通道部
61B:第2通道部
61C:連接通道部
61D:連接通道部
61e:兩端部
61f:第1中點
61g:兩端部
61i:第2中點
62:核心絕緣部
70:絕緣分斷部
71:第1絕緣部
a1 :方向
d:第1絕緣部71之沿著X方向之厚度
FG:浮動閘極電極
FGA:浮動閘極電極(第1電極)
FGB:浮動閘極電極(第2電極)
WL:字元線
WLA:第1字元線(第1配線)
WLB:第2字元線(第2配線)
MCA:記憶體胞構造體
MCB:記憶體胞構造體
θ1 :傾斜角度

Claims (6)

  1. 一種半導體記憶裝置，係具備有： 半導體柱，係具有通道，並朝向第1方向延伸，並且在與前述第1方向相交叉之第2方向上空出有特定之間隔，而隔著絕緣部地被作複數配置；和 第1配線以及第2配線，係朝向相對於前述第1方向而相交叉之第2方向延伸，並沿著前述第2方向而在前述半導體柱之兩側處分別被作配置；和 第1電極，係被配置在前述半導體柱之通道與前述第1配線之間；和 第2電極，係被配置在前述半導體柱之通道與前述第2配線之間；和 第1絕緣膜，係被配置在前述第1電極與前述第1配線之間；和 第2絕緣膜，係被配置在前述第2電極與前述第2配線之間， 於前述通道處，係具備有前述第1電極側之通道部和前述第2電極側之通道部， 前述第1電極側之通道部和前述第2電極側之通道部，係經由被配置於前述半導體柱之周圍處的連接通道部，而被以包圍前述半導體柱之周圍的環狀來作連接， 在假定出與前述第1方向相交叉並包含前述第1配線和前述第1電極和前述半導體柱和前述第2電極以及前述第2配線之剖面的情況時， 若是規定出於前述剖面處之前述第1通道部的沿著前述第2方向之兩端部以及前述兩端部之第1中點，並規定出於前述剖面處之前述第2通道部的沿著前述第2方向之兩端部以及前述兩端部之第2中點，則將前述第1中點和前述第2中點作連結的中心線，係相對於前述第2方向而以任意之角度來作了傾斜。
  2. 如請求項1所記載之半導體記憶裝置，其中， 前述角度係被設定為30～89°。
  3. 如請求項1所記載之半導體記憶裝置，其中， 於前述第1電極側之通道部與前述第1電極之間、以及於前述第2電極側之通道部與前述第2電極之間，係分別被配置有第3絕緣膜。
  4. 如請求項1所記載之半導體記憶裝置，其中， 前述半導體柱與前述絕緣部係沿著前述第2方向而被交互作配置，包含有前述第1配線與前述第1電極以及前述半導體柱之記憶體胞構造體、和包含有前述第2配線與前述第2電極以及前述半導體柱之記憶體胞構造體，係沿著前述第2方向而被配置為交錯狀。
  5. 如請求項1所記載之半導體記憶裝置，其中， 前述半導體柱與前述絕緣部係沿著前述第2方向而被交互作配置，包含有前述第1配線與前述第1電極以及前述半導體柱之記憶體胞構造體、和包含有前述第2配線與前述第2電極以及前述半導體柱之記憶體胞構造體，係沿著前述第2方向而被以特定之間隔作配置。
  6. 如請求項1所記載之半導體記憶裝置，其中， 前述半導體柱與前述絕緣部係沿著前述第2方向而被交互作配置，包含有前述第1配線與前述第1電極以及前述半導體柱之記憶體胞構造體、和包含有前述第2配線與前述第2電極以及前述半導體柱之記憶體胞構造體，係沿著前述第2方向而被以特定之間隔作複數配置， 在被設置於沿著前述第3方向之前述絕緣部之厚度方向兩側處的胞構造體中，包含有前述第1電極之胞構造體的通道部，係並非被與最接近之包含前述第2電極之胞構造體的通道部作連接，而是被與沿著前述第2方向之下一個的鄰旁之包含前述第2電極之胞構造體的通道部作連接。
TW109126633A 2020-03-23 2020-08-06 半導體記憶裝置 TWI746104B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020051387A JP2021150592A (ja) 2020-03-23 2020-03-23 半導体記憶装置
JP2020-051387 2020-03-23

Publications (2)

Publication Number Publication Date
TW202137503A true TW202137503A (zh) 2021-10-01
TWI746104B TWI746104B (zh) 2021-11-11

Family

ID=77748873

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109126633A TWI746104B (zh) 2020-03-23 2020-08-06 半導體記憶裝置

Country Status (4)

Country Link
US (1) US11594543B2 (zh)
JP (1) JP2021150592A (zh)
CN (1) CN113437076B (zh)
TW (1) TWI746104B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11367734B2 (en) * 2020-02-04 2022-06-21 Globalfoundries U.S. Inc. Charge trap memory devices
KR20220062954A (ko) * 2020-11-09 2022-05-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2876974B2 (ja) * 1993-02-02 1999-03-31 松下電器産業株式会社 不揮発性半導体記憶装置及びその製造方法
JP2518147B2 (ja) * 1993-04-02 1996-07-24 日本電気株式会社 半導体メモリ装置とその製造方法
US6613620B2 (en) * 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4226205B2 (ja) * 2000-08-11 2009-02-18 富士雄 舛岡 半導体記憶装置の製造方法
JP3963664B2 (ja) * 2001-06-22 2007-08-22 富士雄 舛岡 半導体記憶装置及びその製造方法
US6933556B2 (en) * 2001-06-22 2005-08-23 Fujio Masuoka Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer
KR101088061B1 (ko) * 2005-10-24 2011-11-30 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법
JP5404149B2 (ja) * 2009-04-16 2014-01-29 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5995435B2 (ja) * 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法
JP2015032651A (ja) * 2013-08-01 2015-02-16 マイクロン テクノロジー， インク． 半導体装置
KR102190647B1 (ko) * 2014-02-24 2020-12-14 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9425207B2 (en) 2014-07-03 2016-08-23 Kabushiki Kaisha Toshiba Memory device with different memory film diameters in the same laminate level
JP2016054271A (ja) 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
US10068914B2 (en) 2015-04-17 2018-09-04 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
US20170062456A1 (en) 2015-08-31 2017-03-02 Cypress Semiconductor Corporation Vertical division of three-dimensional memory device
KR102498247B1 (ko) * 2015-12-21 2023-02-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9673213B1 (en) * 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
CN110268523A (zh) * 2017-02-04 2019-09-20 三维单晶公司 3d半导体装置及结构
IT201700019392A1 (it) 2017-02-21 2018-08-21 Sabrina Barbato Dispositivo di memoria 3d
JP6976190B2 (ja) * 2018-02-20 2021-12-08 キオクシア株式会社 記憶装置
US10566348B1 (en) * 2018-11-05 2020-02-18 Macronix International Co., Ltd. Tilted hemi-cylindrical 3D NAND array having bottom reference conductor

Also Published As

Publication number Publication date
US11594543B2 (en) 2023-02-28
CN113437076A (zh) 2021-09-24
CN113437076B (zh) 2023-12-05
JP2021150592A (ja) 2021-09-27
TWI746104B (zh) 2021-11-11
US20210296338A1 (en) 2021-09-23

Similar Documents

Publication Publication Date Title
CN111668226B (zh) 半导体存储装置
KR101759926B1 (ko) 메모리 반도체 장치, 그 제조 방법 및 동작 방법
US11641738B2 (en) Three-dimensional semiconductor memory device
US20090173981A1 (en) Nonvolatile semiconductor storage device and method of manufacturing the same
TWI746104B (zh) 半導體記憶裝置
KR102516088B1 (ko) 반도체 장치 및 그 제조 방법
US11417669B2 (en) Stacked body semiconductor storage device having an electrode between a pillar and a wiring and insulating layers having different dielectric constants between the electrode and the wiring
US20160268296A1 (en) Semiconductor memory device and method for manufacturing same
TWI762865B (zh) 半導體記憶裝置
US6809366B2 (en) Non-volatile semiconductor memory device
JP2022048039A (ja) 半導体記憶装置
US20230298634A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
TWI755031B (zh) 半導體記憶裝置
TW202203379A (zh) 三維快閃記憶體元件
US20230276630A1 (en) Semiconductor device
US20220310647A1 (en) Semiconductor memory device
US20230109983A1 (en) Semiconductor device including peripheral contact
US20230292520A1 (en) Semiconductor device and method of manufacturing semiconductor device
TW202301562A (zh) 半導體裝置及其製造方法
JP2006049772A (ja) 半導体記憶装置及びその製造方法