CN113053809A - 化学气相沉积方法、三维存储器及制备方法、存储器系统 - Google Patents

化学气相沉积方法、三维存储器及制备方法、存储器系统 Download PDF

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CN113053809A CN202110304629.5A CN202110304629A CN113053809A CN 113053809 A CN113053809 A CN 113053809A CN 202110304629 A CN202110304629 A CN 202110304629A CN 113053809 A CN113053809 A CN 113053809A
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付家赫
熊少游
程磊
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Abstract

本申请提供了化学气相沉积方法、三维存储器及制备方法、存储器系统。其中化学气相沉积方法包括提供功能结构，所述功能结构上设有通孔。在所述通孔内形成层叠设置的多个导电层，每个所述导电层包括层叠设置的形核层与子导电层，所述形核层与所述子导电层的材质包括钨。本申请将现有技术中单层形核层、单层子导电层的导电层结构变为形核层与子导电层层叠交替设置。这样首先由于形核层中的晶粒粒径较小，致密度较高，可有效缓解在形成子导电层时因副产物的扩散而对其他层结构造成影响的问题，避免侵蚀其他材料。其次，可在一定程度上减小子导电层的厚度，从而减小形成子导电层时副产物产生的量，进而缓解副产物的扩散程度。

Description

化学气相沉积方法、三维存储器及制备方法、存储器系统
技术领域
本申请属于半导体器件技术领域，具体涉及化学气相沉积方法、三维存储器及制备方法、存储器系统。
背景技术
由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。例如，三维存储器内包括各种功能的电连接件，电连接件的形成通常需要在其他结构设置通孔，随后在通孔的内壁上通过化学气相沉积形成电连接件。但在形成电连接件时会产生副产物，该副产物会在其他层结构上不断扩散从而影响其他层结构的性能，甚至导致其他层结构被腐蚀的现象发生。
发明内容
鉴于此，本申请第一方面提供了一种化学气相沉积方法，包括：
提供功能结构，所述功能结构上设有通孔；
在所述通孔内形成层叠设置的多个导电层，每个所述导电层包括层叠设置的形核层与子导电层，所述形核层与所述子导电层的材质包括钨。
本申请第一方面提供的化学气相沉积方法，通过在通孔的内壁形成层叠设置的多个导电层。其中，每个所述导电层包括层叠设置的形核层与子导电层。换句话说，本申请将现有技术中单层形核层、单层子导电层的导电层结构变为形核层与子导电层层叠交替设置。这样首先由于形核层中的晶粒粒径较小，致密度较高，可有效缓解在形成子导电层时因副产物的扩散而对其他层结构或者材料造成影响的问题。其次，由于本申请采用多层形核层与多层子导电层的结构来代替了单层形核层与单层子导电层的结构，可在一定程度上减小子导电层的厚度，从而减小形成子导电层时副产物产生的量，进而缓解副产物的扩散程度。
综上，本申请提供的制备方法，通过形成层叠交替设置的形核层与子导电层可缓解在形成子导电层时副产物扩散的问题，避免侵蚀其他材料。
其中，“在所述通孔内形成层叠设置的多个导电层”包括：
在所述通孔内形成层叠设置的多个导电层，且所述形核层相较于所述子导电层靠近所述通孔的内壁。
其中，“在所述通孔内形成层叠设置的多个导电层”包括：
在所述通孔内形成层叠设置的多个导电层，且所述多个子导电层中远离所述内壁的所述子导电层相连接。
其中，“在所述通孔内形成层叠设置的多个导电层”包括：
在所述通孔的内壁上或者所述子导电层背离所述内壁的一侧形成所述形核层；
在所述形核层背离所述内壁的一侧形成所述子导电层。
其中，“在所述通孔的内壁上或者所述子导电层背离所述内壁的一侧形成所述形核层”包括：
向所述通孔内通入形核气体，以在所述通孔的内壁上或者所述子导电层背离所述内壁的一侧形成所述形核层；其中，所述形核气体包括六氟化钨与硅烷。
其中，在“在所述通孔的内壁上或者所述子导电层背离所述内壁的一侧形成所述形核层”之后，还包括：
对所述形核层进行钝化处理。
其中，“对所述形核层进行钝化处理”包括：
向所述通孔内通入钝化气体，以对所述形核层进行钝化处理；其中，所述钝化气体包括氮气。
本申请第二方面提供了一种三维存储器的制备方法，所述制备方法包括：
提供衬底，所述衬底上设有堆叠结构，所述堆叠结构包括依次层叠设置的介电层和栅极层，所述堆叠结构的一端形成台阶部，平坦层覆盖所述衬底与所述堆叠结构；
形成贯穿所述平坦层的第一通孔，位于所述台阶部的所述栅极层自所述第一通孔露出；以及
在所述第一通孔内形成层叠设置的多个第一导电层，所述第一导电层接触所述栅极层，每个所述第一导电层包括层叠设置的形核层与子导电层，所述形核层与所述子导电层的材质包括钨。
本申请第二方面提供的制备方法，通过形成层叠交替设置的形核层与子导电层可缓解在形成子导电层时副产物扩散的问题，最终提高三维存储器的可靠性、以及良率。
其中，还包括：
形成贯穿所述平坦层的第二通孔，至少部分所述衬底自所述第二通孔露出；
在所述第二通孔内形成层叠设置的多个第二导电层，所述第二导电层接触所述衬底，每个所述第二导电层包括层叠设置的所述形核层与所述子导电层。
本申请第三方面提供了一种三维存储器，所述三维存储器包括：
衬底；
设于所述衬底一侧的堆叠结构，所述堆叠结构包括依次层叠设置的介电层和栅极层；所述堆叠结构包括相连接的台阶部与存储部；
覆盖所述衬底与所述堆叠结构的平坦层；以及
贯穿所述平坦层的第一导电件，并与位于所述台阶部的所述栅极层相接触，所述第一导电件包括层叠设置的多个第一导电层，每个所述第一导电层包括层叠设置的形核层与子导电层，所述形核层与所述子导电层的材质包括钨。
本申请第三方面提供的三维存储器，通过采用本申请第一方面提供的制备方法制备出导电件。导电件包括设于所述功能结构形成所述通孔的内壁上且层叠设置的多个导电层；其中，每个所述导电层包括层叠设置的形核层与子导电层，且所述形核层相较于所述子导电层靠近所述内壁。通过形成层叠交替设置的形核层与子导电层可缓解在形成子导电层时副产物扩散影响三维存储器性能的问题，最终提高三维存储器的可靠性、以及良率。
其中，所述三维存储器还包括：
贯穿所述平坦层的第二导电件，并与所述衬底相接触，所述第二导电件包括层叠设置的多个第二导电层，每个所述第二导电层包括层叠设置的所述形核层与所述子导电层。
其中，所述多个子导电层中远离所述平坦层的所述子导电层相连接。
其中，所述三维存储器还包括位于所述平坦层上的互连层，所述第一导电件连接于所述互连层与所述栅极层之间。
其中，所述三维存储器还包括位于所述平坦层上的互连层，所述第二导电件连接于所述互连层与所述衬底之间。
本申请第四方面提供了一种存储器系统，所述存储器系统包括控制器和如本申请第三方面提供的三维存储器，所述三维存储器用于存储数据，所述控制器耦合至所述三维存储器，并用于控制所述三维存储器。
本申请第四方面提供的存储器系统，通过采用本申请第三方面提供的三维存储器，可缓解在形成子导电层时副产物扩散影响三维存储器性能的问题，最终提高存储器系统的可靠性、以及良率。
其中，所述存储器系统还包括主机，所述主机耦合至所述控制器。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。
图1为本申请一实施方式中化学气相沉积方法的工艺流程图。
图2-图3分别为图1中S100、S200对应的结构示意图。
图4为本申请一实施方式中S200包括的工艺流程图。
图5为本申请又一实施方式中S200包括的工艺流程图。
图6-图7分别为S220、S230对应的示意图。
图8为本申请一实施方式中S220包括的工艺流程图。
图9为本申请一实施方式中在S220之后包括的工艺流程图。
图10为本申请一实施方式中三维存储器的制备方法的工艺流程图。
图11-图13分别为图10中S300，S400，S500对应的示意图。
图14为本申请另一实施方式中制备方法的工艺流程图。
图15-图16分别为图14中S600，S700对应示意图。
图17为本申请一实施方式中三维存储器的结构示意图。
图18为本申请一实施方式中图17的局部示意图。
图19为本申请另一实施方式中图17的局部示意图。
标号说明：
三维存储器-1，功能结构-10，通孔-11，第一通孔-111，第二通孔-112，内壁-12，形核层-20，子导电层-30，导电层-40，第一导电层-401，第二导电层-402，导电件-50，第一导电件-501，第二导电件-502，衬底-60，堆叠结构-70，台阶部-71，存储部-72，NAND串-73，阵列公共源极-74，介电层-75，栅极层-76，平坦层-80。
具体实施方式
以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。
在介绍本申请的技术方案之前，再详细介绍下相关技术中的技术问题。
由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。例如，在三维存储器中电连接件是三维存储器中重要的部件之一，他可起到存储、传输电信号的作用。电连接件的形成通常需要在其他结构设置通孔，随后在通孔的内壁上先形成形核层，再在形核层的表面上再进行快速沉积，形成子导电层，最终得到导电层，即电连接件。但在快速沉积阶段，即形成子导电层的阶段，会形成副产物，且副产物的扩散能力较强，因此副产物会不断向其他层结构进行扩散，从而影响其他层结构的性能，严重时甚至腐蚀其他层结构，从而导致电性结构失效，可靠性降低等问题，从而影响良率。
为了解决上述问题，本申请提供了一种化学气相沉积方法，请一并参考图1-图3，图1为本申请一实施方式中化学气相沉积方法的工艺流程图。图2-图3分别为图1中S100、S200对应的结构示意图。本实施方式提供了一种化学气相沉积方法，其特征在于，所述方法包括S100、S200。其中，S100、S200的详细介绍如下。
请参考图2，S100，提供功能结构10，所述功能结构10上设有通孔11。
本实施方式在制备之前需先提供功能结构10，该功能结构10可以为三维存储器1中任何需要制备电连接件的结构，本申请在此不进行限定。例如，该功能结构10可以为包括衬底60、堆叠结构70、以及平坦层80的部分结构。并且功能结构10上设有通孔11，该通孔11便用于后续在通孔11内形成钨，进而形成电连接件。至于该通孔11的形成，可以具有多种形成方法，例如当电连接件为导电插塞(即导电件50)时，该通孔11可以为人为蚀刻出来的。当电连接件为具有存储功能的栅极层时，通孔11为去掉替换层(氮化硅层)时自然形成的。本实施方式以及后文均以电连接件为导电件50，且通孔11也可以理解为导电插塞(CT)孔进行示意。
请参考图3，S200，在所述通孔11的内壁12上形成层叠设置的多个导电层40，以填满所述通孔11；其中，每个所述导电层40包括层叠设置的形核层20与子导电层30，所述形核层20与所述子导电层30的材质包括钨，且所述形核层20相较于所述子导电层30靠近所述内壁12。
随后，便可在通孔11的内壁12上形成导电件50。且本实施方式采用了一种新的制备工艺，形成了一种新型的导电件50的结构：即层叠设置的多个导电层40。其中，每个所述导电层40包括层叠设置的形核层20与子导电层30，且所述形核层20相较于所述子导电层30靠近所述内壁12。现有技术中的导电件50只有一个导电层40，即只包括一个形核层20与一个子导电层30便可将通孔11填满进而形成导电件50。但这样便会产生上述提及的副产物大量扩散的问题。另外，所述形核层20与所述子导电层30的材质包括钨，从而使制备出的导电层40与导电件50具有良好的导电性能。
因此，本实施方式基于现有的金属钨沉积工艺，通过在通孔11的内壁12形成层叠设置的多个导电层40，来代替现有技术中的一个导电层40，即采用交替层叠设置的形核层20与子导电层30来代替单层的形核层20与子导电层30。这样首先由于形核层20中的晶粒粒径较小，致密度较高，可有效缓解在形成子导电层30时因副产物的扩散而对其他层结构或者材料造成影响的问题。其次，由于本申请采用多层形核层20与多层子导电层30的结构来代替了单层形核层20与单层子导电层30的结构，可在一定程度上减小子导电层30的厚度，从而减小形成子导电层30时副产物产生的量，进而缓解副产物的扩散程度。
综上，本申请提供的制备方法，通过形成层叠交替设置的形核层20与子导电层30可缓解在形成子导电层30时副产物扩散的问题，避免侵蚀其他材料。当用本申请提供的化学气相沉积方法制备三维存储器时，可最终提高三维存储器1的可靠性、以及良率。
可选地，所述形核层20的厚度为1-10nm，所述子导电层30的厚度为1-10nm。可选地，所述导电层40的数量为3-10个。至于具体的形核层20与子导电层30的厚度、以及导电层40的数量可根据三维存储器1的具体大小，以及通孔11的具体大小来决定，本申请在此不进行限定。
请一并参考图3-图4，图4为本申请一实施方式中S200包括的工艺流程图。本实施方式中，S200“在所述通孔11内形成层叠设置的多个导电层40”包括S210。其中，S210的详细介绍如下。
请参考图3，S210，在所述通孔11内形成层叠设置的多个导电层40，且所述多个子导电层30中远离所述内壁12的所述子导电层30相连接。
在形成多个导电层40时，本实施方式可使多个所述子导电层30中远离所述内壁12的所述子导电层30相连接，即当通孔11被填满时，是子导电层30与子导电层30相连接，而不是形核层20与形核层20，或者，形核层20与子导电层30相连接，从而提高导电件50传输电信号的性能。
请一并参考图5-图7，图5为本申请又一实施方式中S200包括的工艺流程图。图6-图7分别为S220、S230对应的示意图。本实施方式中，S200“在所述通孔11内形成层叠设置的多个导电层40”包括S220、S230。其中，S220、S230的详细介绍如下。
请参考图6，S220，在所述功能结构10形成所述通孔11的所述内壁12上或者所述子导电层30背离所述内壁12的一侧形成所述形核层20。
请参考图7，S230，在所述形核层20背离所述内壁12的一侧形成子导电层30。
本实施方式在形成形核层20与子导电层30时，可现在通孔11的内壁12上形成形核层20，随后在形核层20的表面形成子导电层30，然后再在子导电层30的表面形成形核层20，再在形核层20的表面形成子导电层30，依次类推，直到最终将通孔11填满，进而形成导电件50。这样交替层叠设置可形成上述提及的结构。本实施方式以形成于内壁12上的第一个导电层40的制备过程进行示意。后续导电层40的制备过程请参考第一个导电层40的制备过程，本申请在此不再赘述。
请一并参考图8，图8为本申请一实施方式中S220包括的工艺流程图。本实施方式中，S220“在所述通孔11的所述内壁12上或者所述子导电层30背离所述内壁12的一侧形成所述形核层20”包括S221。其中，S221的详细介绍如下。
S221，向所述通孔11内通入形核气体，以在所述功能结构10形成所述通孔11的所述内壁12上或者所述子导电层30背离所述内壁12的一侧形成所述形核层20；其中，所述形核气体包括六氟化钨与硅烷。
在通孔11形成之后便可在通孔11的内壁12上形成导电件50。而本实施方式采用了一种新的制备工艺：抑制控制增强工艺。该工艺通常分为三个步骤，先在通孔11的内壁12上形成形核层20，然后在进行抑制控制增强，最后再进行快速沉积形成子导电层30。而在形核层20的形成上，有人采用六氟化钨和硼烷的混合气体来制备形核层20。但六氟化钨和硼烷在400℃的温度下吉布斯自由能(△G)为-820kJ/mol。其吉布斯自由能较小，反应较为剧烈，导致形成的形核层20中金属钨晶粒比较大，虽然薄膜连续性好，电阻率较低，但会影响后续快速沉积时钨的形成，导致填充能力较差，最终形成的导电件50的导电性能较差。
因此，本实施方式基于现有的金属钨沉积工艺，采用硅烷代替硼烷，即采用六氟化钨和硅烷的反应气体进行反应，从而在内壁12上形成形核层20。由于本申请采用六氟化钨和硅烷的反应组合，该组合在400℃的温度下吉布斯自由能(△G)为-650kJ/mol。其吉布斯自由能较大，反应较为平缓，导致形成的形核层20中金属钨晶粒比较小，因此这将会导致后续在金属钨晶粒的基础上快速沉积形成的钨的晶粒也比较小，最终使得整个导电件50中的钨的晶粒也比较小，有利于金属钨的填充，增加了金属钨的填充能力，提高了后续形成的导电件50的导电质量。
可选地，硅烷具体包括甲硅烷。
另外，本实施方式可直接使出气孔对着通孔11，使从出气孔喷出的反应气体通向通孔11内，这样可用少量气体便可形成形核层20，降低了制备成本。
请一并参考图9，图9为本申请一实施方式中在S220之后包括的工艺流程图。本实施方式中，在S220“在所述通孔11的所述内壁12上或者所述子导电层30背离所述内壁12的一侧形成所述形核层20”之后，所述制备方法还包括S222。其中，S222的详细介绍如下。
S222，对所述形核层20进行钝化处理。
本实施方式在形成形核层20之后，且在形成子导电层30之前，可向通孔11内通入钝化气体，来对形核层20进行钝化处理。可选地，所述钝化气体包括氮气。其中，钝化处理指的是利用氮气接触形核层20的表面，从而使钝化气体中的原子来占据形核层20中粒子的空白键位。这样后续在制备子导电层30时，副产物无法通过与形核层20中离子的空白键位形成化学键从而进行扩散，进一步抑制了副产物扩散的程度，提高了导电层40的质量。
请参考图10-图13，图10为本申请一实施方式中三维存储器的制备方法的工艺流程图。图11-图13分别为图10中S300，S400，S500对应的示意图。本实施方式提供了一种三维存储器的制备方法，其特征在于，所述制备方法包括S300，S400，S500。其中，S300，S400，S500的详细介绍如下。
请参考图11，S300，提供衬底60，所述衬底60上设有堆叠结构70，所述堆叠结构70包括依次层叠设置的介电层75和栅极层76，所述堆叠结构70的一端形成台阶部71，平坦层80覆盖所述衬底60与所述堆叠结构70。
请参考图12，S400，形成贯穿所述平坦层80的第一通孔111，位于所述台阶部71的所述栅极层76自所述第一通孔111露出。
请参考图13，S500，在所述第一通孔111内形成层叠设置的多个第一导电层401，所述第一导电层401接触所述栅极层76，每个所述第一导电层401包括层叠设置的形核层20与子导电层30，所述形核层20与所述子导电层30的材质包括钨。
本实施方式的制备方法，通过形成层叠交替设置的形核层20与子导电层30可缓解在形成子导电层30时副产物扩散的问题，最终提高三维存储器1的可靠性、以及良率。
请一并参考图14-图16，图14为本申请另一实施方式中制备方法的工艺流程图。图15-图16分别为图14中S600，S700对应示意图。本实施方式中，制备方法还包括S600，S700。其中，S600，S700的详细介绍如下。
请参考图15，S600，形成贯穿所述平坦层80的第二通孔112，至少部分所述衬底60自所述第二通孔112露出。
请参考图16，S700，在所述第二通孔112内形成层叠设置的多个第二导电层402，所述第二导电层402接触所述衬底60，每个所述第二导电层402包括层叠设置的所述形核层20与所述子导电层30。
本申请可根据通孔在三维存储器3中贯穿的位置不同，从而分成第一通孔111与第二通孔112。例如第一通孔111贯穿的是位于台阶部71处的平坦层80，第二通孔112贯穿的是位于堆叠结构70外，位于衬底60处的平坦层80，从而形成第二通孔112。第一通孔111与第二通孔112是可以通过一道工序同步制备而成，也可分成两步工序分别制备而成的。
除了上述三维存储器1的制备方法，本申请实施方式还提供了一种三维存储器1。本申请的三维存储器1及三维存储器1的制备方法都可以实现本申请的优点，二者可以一起使用，当然也可以单独使用，本申请对此没有特别限制。例如，作为一种选择，可以使用上文提供的三维存储器1的制备方法来制备下文的三维存储器1。
请参考图17-图18，图17为本申请一实施方式中三维存储器的结构示意图。图18为本申请一实施方式中图17的局部示意图。本实施方式提供了一种三维存储器1，所述三维存储器1包括衬底60。设于所述衬底60一侧的堆叠结构70，所述堆叠结构70包括依次层叠设置的介电层75和栅极层76；所述堆叠结构70包括相连接的台阶部71与存储部72。覆盖所述衬底60与所述堆叠结构70的平坦层80。贯穿所述平坦层80的第一导电件501，并与位于所述台阶部71的所述栅极层76相接触，所述第一导电件501包括层叠设置的多个第一导电层401，每个所述第一导电层401包括层叠设置的形核层20与子导电层30，所述形核层20与所述子导电层30的材质包括钨。
本实施方式提供的三维存储器1，通过采用本申请上述实施方式提供的制备方法制备出导电件50。导电件50包括设于所述功能结构10形成所述通孔11的内壁12上且层叠设置的多个导电层40；其中，每个所述导电层40包括层叠设置的形核层20与子导电层30，且所述形核层20相较于所述子导电层30靠近所述内壁12。通过形成层叠交替设置的形核层20与子导电层30可缓解在形成子导电层30时副产物扩散影响三维存储器1性能的问题，最终提高三维存储器1的可靠性、以及良率。
请一并参考图17与图19，图19为本申请另一实施方式中图17的局部示意图。本实施方式中，所述三维存储器1还包括贯穿所述平坦层80的第二导电件502，并与所述衬底60相接触，所述第二导电件502包括层叠设置的多个第二导电层402，每个所述第二导电层402包括层叠设置的所述形核层20与所述子导电层30。
请再次参考图18，本实施方式中，所述多个子导电层30中远离所述内壁12的所述子导电层30相连接。
本实施方式可使多个所述子导电层30中远离所述内壁12的所述子导电层30相连接，即当通孔11被填满时，是子导电层30与子导电层30相连接，而不是形核层20与形核层20，或者，形核层20与子导电层30相连接，从而进一步提高导电件50传输电信号的性能。
另外，所述三维存储器1还包括位于所述平坦层80上的互连层，所述第一导电件501和/或所述第二导电件502连接于所述互连层与所述栅极层76和/或所述衬底60之间。具体地，所述三维存储器1还包括位于所述平坦层80上的互连层，所述第一导电件501连接于所述互连层与所述栅极层76之间。所述三维存储器1还包括位于所述平坦层80上的互连层，所述第二导电件502连接于所述互连层与所述衬底60之间。
本实施方式还提供了一种存储器系统，所述存储器系统包括控制器和如本申请上述实施方式提供的三维存储器，所述三维存储器用于存储数据，所述控制器耦合至所述三维存储器，并用于控制所述三维存储器。
本实施方式还提供了一种存储器系统，包括本实施方式提供的三维存储器1。具体而言，存储器系统可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机、SSD等具有存储装置的设备。本申请的存储器系统通常还包括控制器、输入输出装置、显示装置等。本申请提供的三维存储器1通过封装等工艺制作形成闪存等存储装置，例如SSD。存储装置用于存储文件或数据，并供控制器调用。具体而言，控制器可以向存储装置，即本申请提供的三维存储器1中写入数据，也可以从存储装置，即本申请提供的三维存储器1中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化，实现存储器系统的各种功能。本实施方式提供的存储器系统，通过采用本申请上述实施方式提供的三维存储器1，可缓解在形成子导电层30时副产物扩散影响三维存储器1性能的问题，最终提高存储器系统的可靠性、以及良率。另外，所述存储器系统还包括主机，所述主机耦合至所述控制器。
以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (16)

1.一种化学气相沉积方法，其特征在于，包括：
提供功能结构，所述功能结构上设有通孔；
在所述通孔内形成层叠设置的多个导电层，每个所述导电层包括层叠设置的形核层与子导电层，所述形核层与所述子导电层的材质包括钨。
2.如权利要求1所述的化学气相沉积方法，其特征在于，“在所述通孔内形成层叠设置的多个导电层”包括：
在所述通孔内形成层叠设置的多个导电层，且所述形核层相较于所述子导电层靠近所述通孔的内壁。
3.如权利要求2所述的化学气相沉积方法，其特征在于，“在所述通孔内形成层叠设置的多个导电层”包括：
在所述通孔内形成层叠设置的多个导电层，且所述多个子导电层中远离所述内壁的所述子导电层相连接。
4.如权利要求1所述的化学气相沉积方法，其特征在于，“在所述通孔内形成层叠设置的多个导电层”包括：
在所述通孔的内壁上或者所述子导电层背离所述内壁的一侧形成所述形核层；
在所述形核层背离所述内壁的一侧形成所述子导电层。
5.如权利要求4所述的化学气相沉积方法，其特征在于，“在所述通孔的内壁上或者所述子导电层背离所述内壁的一侧形成所述形核层”包括：
向所述通孔内通入形核气体，以在所述通孔的内壁上或者所述子导电层背离所述内壁的一侧形成所述形核层；其中，所述形核气体包括六氟化钨与硅烷。
6.如权利要求4所述的化学气相沉积方法，其特征在于，在“在所述通孔的内壁上或者所述子导电层背离所述内壁的一侧形成所述形核层”之后，还包括：
对所述形核层进行钝化处理。
7.如权利要求6所述的化学气相沉积方法，其特征在于，“对所述形核层进行钝化处理”包括：
向所述通孔内通入钝化气体，以对所述形核层进行钝化处理；其中，所述钝化气体包括氮气。
8.一种三维存储器的制备方法，其特征在于，所述制备方法包括：
提供衬底，所述衬底上设有堆叠结构，所述堆叠结构包括依次层叠设置的介电层和栅极层，所述堆叠结构的一端形成台阶部，平坦层覆盖所述衬底与所述堆叠结构；
形成贯穿所述平坦层的第一通孔，位于所述台阶部的所述栅极层自所述第一通孔露出；以及
在所述第一通孔内形成层叠设置的多个第一导电层，所述第一导电层接触所述栅极层，每个所述第一导电层包括层叠设置的形核层与子导电层，所述形核层与所述子导电层的材质包括钨。
9.如权利要求8所述的制备方法，其特征在于，还包括：
形成贯穿所述平坦层的第二通孔，至少部分所述衬底自所述第二通孔露出；
在所述第二通孔内形成层叠设置的多个第二导电层，所述第二导电层接触所述衬底，每个所述第二导电层包括层叠设置的所述形核层与所述子导电层。
10.一种三维存储器，其特征在于，所述三维存储器包括：
衬底；
设于所述衬底一侧的堆叠结构，所述堆叠结构包括依次层叠设置的介电层和栅极层；所述堆叠结构包括相连接的台阶部与存储部；
覆盖所述衬底与所述堆叠结构的平坦层；以及
贯穿所述平坦层的第一导电件，并与位于所述台阶部的所述栅极层相接触，所述第一导电件包括层叠设置的多个第一导电层，每个所述第一导电层包括层叠设置的形核层与子导电层，所述形核层与所述子导电层的材质包括钨。
11.如权利要求10所述的三维存储器，其特征在于，所述三维存储器还包括：
贯穿所述平坦层的第二导电件，并与所述衬底相接触，所述第二导电件包括层叠设置的多个第二导电层，每个所述第二导电层包括层叠设置的所述形核层与所述子导电层。
12.如权利要求10所述的三维存储器，其特征在于，所述多个子导电层中远离所述平坦层的所述子导电层相连接。
13.如权利要求10所述的三维存储器，其特征在于，所述三维存储器还包括位于所述平坦层上的互连层，所述第一导电件连接于所述互连层与所述栅极层之间。
14.如权利要求11所述的三维存储器，其特征在于，所述三维存储器还包括位于所述平坦层上的互连层，所述第二导电件连接于所述互连层与所述衬底之间。
15.一种存储器系统，其特征在于，所述存储器系统包括控制器和如权利要求10-14任一项所述的三维存储器，所述三维存储器用于存储数据，所述控制器耦合至所述三维存储器，并用于控制所述三维存储器。
16.如权利要求15所述的存储器系统，其特征在于，所述存储器系统还包括主机，所述主机耦合至所述控制器。
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