KR20140100333A - 3차원 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 장치 및 그 제조 방법이 제공된다. 3차원 반도체 장치는 기판 상에 수직적으로 적층된 절연막들 및 상기 절연막들 사이에 개재된 하부 게이트 패턴을 포함하는 적층 구조체, 및 상기 하부 게이트 패턴을 관통하여 상기 기판에 연결되되, 상기 하부 게이트 패턴과 인접하고 상기 기판에 대해 경사진 경사면들에 의해 정의된 리세스 영역을 갖는 하부 반도체 패턴을 포함하되, 상기 기판의 상부면에 대해 수직하는 방향에서 상기 리세스 영역의 최대 폭은 인접하는 상기 절연막들 간의 수직적 거리보다 작을 수 있다.

Description

3차원 반도체 장치 및 그 제조 방법{Three Dimensional Semiconductor Device And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치는 기판 상에 수직적으로 적층된 절연막들 및 상기 절연막들 사이에 개재된 하부 게이트 패턴을 포함하는 적층 구조체, 및 상기 하부 게이트 패턴을 관통하여 상기 기판에 연결되되, 상기 하부 게이트 패턴과 인접하고 상기 기판에 대해 경사진 경사면들에 의해 정의된 리세스 영역을 갖는 하부 반도체 패턴을 포함하되, 상기 기판의 상부면에 대해 수직하는 방향에서 상기 리세스 영역의 최대 폭은 인접하는 상기 절연막들 간의 수직적 거리보다 작을 수 있다.
일 실시예에 따르면, 인접하는 상기 절연막들 간의 수직적 거리는 상기 하부 반도체 패턴의 최대 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 절연막들에 인접한 영역에서 상기 하부 반도체 패턴의 횡단면은 실질적으로 원 형상을 가지며, 상기 리세스 영역에서 상기 하부 반도체 패턴의 횡단면은 실질적으로 사각 형상을 가질 수 있다.
일 실시예에 따르면, 상기 하부 반도체 패턴은 실리콘으로 이루어지고, 상기 경사면들은 상기 실리콘의 {111} 결정면(plane)일 수 있다.
일 실시예에 따르면, 상기 하부 게이트 패턴과 상기 하부 반도체 패턴 사이에서 상기 하부 게이트 패턴의 상부면 및 하부면으로 연장되는 수평 절연체를 더 포함한다.
일 실시예에 따르면, 상기 하부 게이트 패턴 상에 적층된 상부 게이트 패턴들, 상기 상부 게이트 패턴들을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴, 및 상기 상부 반도체 패턴과 상기 상부 게이트 패턴들 사이에 개재된 수직 절연체를 더 포함한다.
일 실시예에 따르면, 상기 하부 반도체 패턴의 최소 폭은 상기 상부 반도체 패턴의 하부 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 하부 반도체 패턴의 최대 폭은 상기 상부 반도체 패턴의 최대 폭보다 클 수 있다.
일 실시예에 따르면, 상기 하부 게이트 패턴의 수평 폭은 상기 상부 게이트 패턴들의 수평 폭보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법은 기판에 연결되는 하부 반도체막 및 상기 기판 상에 수직적으로 적층되어 상기 하부 반도체막의 측벽 일부분을 노출시키는 하부 게이트 영역을 정의하는 절연막들을 포함하는 하부 구조체를 형성하는 것, 상기 하부 게이트 영역에 노출된 상기 하부 반도체막을 선택적 식각하여 상기 기판에 대해 경사진 경사면들에 의해 정의된 리세스 영역을 갖는 하부 반도체 패턴을 형성하는 것, 상기 하부 게이트 영역에 노출된 상기 절연막들의 일부분들을 등방성 식각하여, 상기 기판의 상부면에 대해 수직한 상기 하부 반도체 패턴의 측벽 일부분을 노출시키는 확장된 하부 게이트 영역을 형성하는 것, 및 상기 하부 게이트 영역들 내에 게이트 패턴들을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 확장된 하부 게이트 영역의 수직적 높이는 상기 하부 반도체 패턴의 최대 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 하부 반도체 패턴을 형성하는 것은, 할로겐 원소를 함유한 반응 가스를 이용하여 기상 식각(Gas Phase Etching) 공정 또는 화학적 건식 식각(chemical dry etch) 공정을 수행하는 것을 포함한다.
일 실시예에 따르면, 상기 하부 반도체 패턴을 형성하기 전에, 상기 하부 구조체 상에 상부 구조체를 형성하는 것을 더 포함하되, 상기 상부 구조체는 수직적으로 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴, 상기 상부 반도체 패턴의 외측벽을 감싸는 수직 절연체, 및 상기 하부 구조체 상에 수직적으로 적층되어 상기 수직 절연체의 측벽 일부분들을 노출시키는 상부 게이트 영역들을 정의하는 상부 절연막들을 포함한다.
일 실시예에 따르면, 상기 하부 반도체 패턴의 최대 폭은 상기 상부 반도체 패턴의 최대폭보다 클 수 있다.
일 실시예에 따르면, 상기 하부 반도체 패턴의 최소폭은 상기 상부 반도체 패턴의 하부 폭보다 작을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 선택 트랜지스터의 채널로 이용되는 하부 반도체 패턴의 최소 폭이 셀 트랜지스터의 채널로 이용되는 상부 반도체 패턴의 최대 폭보다 작을 수 있다. 이에 따라, 하부 반도체 패턴에 인접한 하부 게이트 패턴들 간의 미진을 확보할 수 있다.
나아가, 본 발명의 실시예들에 따르면, 하부 반도체 패턴의 폭을 상부 반도체 패턴의 폭보다 감소시키기 위해, 하부 반도체 패턴의 측벽 일부분을 식각하는 공정이 수행될 수 있다. 이 때, 실리콘의 결정면 및 결정 방향에 따른 식각 속도의 차이를 이용하는 식각 레서피가 이용될 수 있다. 따라서, 하부 반도체 패턴의 폭을 감소시킬 때, 하부 반도체 패턴의 폭에 대한 모니터링 없이 식각 공정을 자동적으로 제어할 수 있다. 다시 말해, 실리콘으로 이루어진 하부 반도체 패턴을 식각할 때, 특정 결정면(crystal plane)이 노출되면 자동적으로 식각 정지될 수 있다.
이에 더하여, 본 발명의 실시예들에 따르면, 하부 반도체 패턴의 최소 폭과, 하부 및 상부 게이트 패턴들의 채널 길이를 독립적으로 제어할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 간략 회로도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 단면도이다.
도 3은 도 A부분을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 하부 반도체 패턴을 나타내는 사시도이다.
도 5는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 6 내지 도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 20은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 부분 단면도들이다.
도 21 내지 도 23은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 부분 단면도들이다.
도 24는 본 발명의 변형된 실시예에 따른 3차원 반도체 메모리 장치의 부분 단면도이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인(CSL)은 복수 개로 제공되고, 공통 소오스 라인들(CSL)은 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 단면도이다. 도 3은 도 2의 A부분을 나타내는 도면이다. 도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 하부 반도체 패턴을 나타내는 사시도이다.
도 2를 참조하면, 기판(100) 상에, 절연막들(112) 개재하여 적층된 하부 및 상부 게이트 패턴들(155L, 155U)을 포함하는 적층 구조체가 배치된다.
기판(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 기판(100)은 불순물이 도핑된 공통 소오스 영역(107)을 포함할 수 있다. 기판(100)과 적층 구조체 사이에 하부 절연막(105)이 형성될 수 있다. 예를 들어, 하부 절연막(105)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 하부 절연막(105)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 하부 절연막(105)은 그 위에 형성되는 절연막들(112) 보다 얇은 두께를 가질 수 있다.
적층 구조체는, 평면적 관점에서, 일 방향으로 연장된 라인 형태를 가질 수 있다. 복수의 채널 구조체들(VCS)이 적층 구조체를 관통하여 기판(100)과 전기적으로 연결될 수 있다. 적층 구조체를 관통하는 채널 구조체들(VCS)은 평면적 관점에서 일 방향으로 배열될 수 있다. 이와 달리, 채널 구조체들(VCS)은 도 5에 도시된 바와 같이, 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수도 있다.
일 실시예에 따르면, 적층 구조체는 하부 반도체 패턴(LSP)과 인접한 하부 게이트 패턴들(155L)과, 상부 반도체 패턴(USP)과 인접한 상부 게이트 패턴들(155U)을 포함할 수 있다. 일 실시예에 따르면, 하부 게이트 패턴들(155L)은, 도 1을 참조하여 설명된 접지 선택 트랜지스터들(GST)의 게이트 전극들로 이용될 수 있다. 즉, 3차원 낸드 플래시 메모리에 있어서, 하부 게이트 패턴들(155L)은 기판(100)에 형성된 불순물 영역(107, 즉, 공통 소오스 라인)과 하부 반도체 패턴(LSP) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있다. 그리고, 상부 게이트 패턴들(155U) 중 일부는 도 1을 참조하여 설명된 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 이용될 수 있다. 또한, 적층 구조체의 최상부에 위치하는 상부 게이트 패턴(155U)은 도 1을 참조하여 설명된 스트링 선택 트랜지스터들(SST)의 게이트 전극들로 이용될 수 있다. 즉, 3차원 낸드 플래시 메모리에 있어서, 적층 구조체의 최상부에 위치하는 상부 게이트 패턴(155U)은 비트 라인(175)과 채널 구조체들(VCS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
실시예들에 따르면, 하부 게이트 패턴들(155L)의 수평적 폭은 상부 게이트 패턴들(155U)의 수평적 폭보다 클 수 있다. 하부 게이트 패턴들(155L)의 수직적 두께와 상부 게이트 패턴들(155U)의 수직적 두께는 실질적으로 동일할 수 있다. 이와 달리, 하부 게이트 패턴들(155L)의 수직적 두께는 상부 게이트 패턴들(155U)의 수직적 두께보다 클 수 있다.
일 실시예에 따르면, 적층 구조체를 관통하는 채널 구조체들(VCS) 각각은 적층 구조체의 상부 부분을 관통하여 하부 반도체 패턴(LSP)에 전기적으로 연결되는 상부 반도체 패턴(USP)과, 적층 구조체의 하부 부분을 관통하여 기판(100)에 전기적으로 연결되는 하부 반도체 패턴(LSP)을 포함한다.
일 실시예에 따르면, 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 그리고, 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(135)에 의해 채워질 수 있다. 그리고, 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 상부면보다 낮은 레벨에 위치할 수 있다. 즉, 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)에 삽입된 구조를 가질 수 있다.
상부 반도체 패턴(USP)은 반도체 물질로 이루어질 수 있다. 예를 들어, 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 나아가, 상부 반도체 패턴(USP)은 그것의 상단에 도전 패드(137)를 가질 수 있다. 도전 패드(137)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
보다 상세하게, 상부 반도체 패턴(USP)은 제 1 반도체 패턴(131) 및 제 2 반도체 패턴(133)을 포함할 수 있다. 제 1 반도체 패턴(131)은 적층 구조체의 내측벽을 덮을 수 있다. 제 1 반도체 패턴(131)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 그리고, 제 1 반도체 패턴(131)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다. 제 2 반도체 패턴(133)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 2 반도체 패턴(133)의 내부는 매립 절연 패턴(135)으로 채워질 수 있다. 또한, 제 2 반도체 패턴(133)은 제 1 반도체 패턴(131)의 내벽과 하부 반도체 패턴(LSP)의 상부면과 접촉될 수 있다. 즉, 제 2 반도체 패턴(133)은 제 1 반도체 패턴(131)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다.
나아가, 제 1 및 제 2 반도체 패턴들(131, 133)은 언도프트 상태이거나, 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(131)과 제 2 반도체 패턴(133)은 다결정 상태 또는 단결정 상태일 수 있다.
하부 반도체 패턴(LSP)은, 도 1을 참조하여 설명된 접지 선택 트랜지스터들(GST)의 채널 영역으로 이용될 수 있다. 하부 반도체 패턴(LSP)은 기판(100)과 같은 도전형의 반도체 물질로 이루어질 수 있다. 일 실시예에 따르면, 하부 반도체 패턴(LSP)은 반도체 물질로 이루어진 기판(100)을 씨드로 이용하는 에피택시얼(epitaxial) 기술 또는 레이저 결정화 기술들 중의 하나를 이용하여 형성된 에피택시얼 패턴일 수 있다. 이 경우 하부 반도체 패턴(LSP)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 다른 실시예에 따르면, 하부 반도체 패턴(LSP)은 다결정 구조의 반도체 물질(예를 들면, 다결정 실리콘)로 형성될 수 있다.
일 실시예에 따르면, 하부 반도체 패턴(LSP)의 바닥면은 기판(100)의 상부면보다 아래에 위치하여 기판(100)에 삽입된 구조를 가질 수 있다. 하부 반도체 패턴(LSP)에 인접한 절연막들(112)은 하부 반도체 패턴(LSP)의 일측벽과 직접 접촉될 수 있다. 하부 반도체 패턴(LSP)의 측벽은 리세스 영역(146)을 가질 수 있다. 리세스 영역(146)은 하부 게이트 패턴들(155L)과 인접하며, 기판(100)의 상부면에 대해 경사진 경사면들(146s)에 의해 정의될 수 있다.
보다 상세하게, 도 3 및 도 4를 참조하면, 하부 반도체 패턴(LSP)의 최대 폭(W2)은 상부 반도체 패턴(USP)의 최대 폭(W1; 즉, 상부 폭)보다 클 수 있다. 하부 반도체 패턴(LSP)의 최소 폭(W3; 즉, 리세스 영역(146)에서의 폭)은 상부 반도체 패턴(USP)의 최소 폭(즉, 하부 폭)보다 작을 수 있다.
이에 더하여, 하부 반도체 패턴(LSP)의 최소 폭(W3)은 기판(100)의 상부면에 대해 수직한 방향에서 리세스 영역(146)의 최대 폭(T1)에 따라 결정될 수 있다. 그리고, 리세스 영역(146)의 최대 폭(T1)은 수직적으로 인접하는 절연막들(112) 간의 거리(T2)보다 작을 수 있다. 또한, 수직적으로 인접하는 절연막들(112) 간의 거리(T2)는 하부 반도체 패턴(LSP)의 최대 폭(W2)보다 작을 수 있다.
일 실시예에 따르면, 하부 반도체 패턴(LSP)의 리세스 영역(146)은 인접하는 경사면들(146s)에 의해 뾰족한 쐐기 형상을 가질 수 있다. 일 실시예에서, 하부 반도체 패턴(LSP)이 실리콘 물질로 형성된 경우, 리세스 영역(146)을 정의하는 경사면들(146s)은 실리콘 물질의 {111} 결정면일 수 있다. 또한, 절연막들(112)에 인접한 영역에서 하부 반도체 패턴(LSP)의 횡단면은 원형을 가질 수 있으며, 리세스 영역(146)이 형성된 하부 반도체 패턴(LSP)의 횡단면은 <110> 방향이 교차하는 사각형태를 가질 수 있다.
다시, 도 2를 참조하면, 적층 구조체와 상부 반도체 패턴(USP) 사이에 수직 절연체(121)가 개재될 수 있다. 수직 절연체(121)는 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 일 실시예에 따르면, 수직 절연체(121)는 하부 반도체 패턴(LSP)의 상부면과 접촉될 수 있다.
일 실시예에 따르면, 수직 절연체(121)는 플래시 메모리 장치의 메모리 요소를 포함한다. 즉, 수직 절연체(121)는 플래시 메모리 장치의 전하 저장막을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이러한 수직 절연체(121)에 저장되는 데이터는 상부 반도체 패턴(USP)와 게이트 패턴들 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 수직 절연체(121)는 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 수직 절연체(121)는 차례로 적층된 전하 저장막(CTL) 및 터널 절연막(TIL)을 포함한다. 터널 절연막(TIL)은 채널 구조체(210)와 직접 접촉될 수 있으며, 상부 게이트 패턴과 터널 절연막(TIL) 사이에 전하 저장막(CTL)이 개재될 수 있다. 다른 실시예에 따르면, 수직 절연체(121)는, 도 21에 도시된 바와 같이, 차례로 적층된 블록킹 절연막(BIL), 전하 저장막(CTL) 및 터널 절연막(TIL)을 포함할 수 있다. 터널 절연막(TIL)은 채널 구조체(210)와 직접 접촉될 수 있으며, 터널 절연막(TIL)과 블록킹 절연막(BIL) 사이에 전하 저장막(CTL)이 배치될 수 있다.
전하 저장막(CTL)은 트랩 절연막, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 더 구체적인 예로, 전하 저장막(CTL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CTL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 터널 절연막(TIL)은 실리콘 산화막일 수 있다. 블록킹 절연막(BIL)은 전하 저장막(CTL)보다 큰 에너지 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 블록킹 절연막(BIL)은 실리콘 산화막일 수 있다.
한편, 수직 절연체(121)는, 도 3 및 도 23에 도시된 바와 같이, 상부 반도체 패턴(USP)과 절연막들(112) 사이에 개재되는 캡핑막 패턴(CP)을 포함할 수 있다. 캡핑막 패턴(CP)은 절연막들(112)과 직접 접촉되며, 상부 게이트 패턴들(155U)에 의해 수직적으로 분리될 수 있다. 캡핑막 패턴(CP)은 전하 저장막(CTL)에 대해 식각 선택성을 가지며, 절연막과 다른 절연 물질로 형성될 수 있다. 예를 들어, 캡핑막 패턴(CP)은 실리콘막, 실리콘 산화막, 폴리실리콘막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막들(112)과 다른 물질일 수 있다. 또 다른 예로, 캡핑막 패턴(CP)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2)과 같은 고유전 물질로 형성될 수 있다.
계속해서, 도 2 및 도 3을 참조하면, 하부 및 상부 게이트 패턴들(155L, 155U)의 상부면 및 하부면을 컨포말하게 덮는 수평 절연체(151)가 배치될 수 있다. 수평 절연체(151)의 일부는 하부 및 상부 게이트 패턴들(155L, 155U)과 수직 절연체(121) 사이로 연장될 수 있으며, 수평 절연체(151)의 다른 일부는 하부 및 상부 게이트 패턴들(155L, 155U)과 하부 반도체 패턴(LSP) 사이로 연장될 수 있다. 이 실시예에서, 수평 절연체(151)는 하부 반도체 패턴(LSP)의 리세스 영역(146)을 컨포말하게 덮을 수 있으며, 기판(100)의 상부면에 대해 수직한 하부 반도체 패턴(LSP)의 측벽 일부분으로 연장될 수 있다.
수평 절연체(151)는 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수평 절연체(151)는 도 3에 도시된 바와 같이, 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막을 포함할 수 있다. 다른 실시예에 따르면, 수평 절연체(151)는 도 20에 도시된 바와 같이, 복수의 블록킹 절연막들(BIL1, BIL2)을 포함할 수도 있다. 또 다른 실시예에 따르면, 수평 절연체(151)는 도 25에 도시된 바와 같이, 전하 트랩형 플래시 메모리 트랜지스터의 전하 저장막(CTL) 및 블록킹 절연막(BIL)을 포함할 수도 있다.
나아가, 수평적으로 인접하는 하부 및 상부 게이트 패턴들(155L, 155U) 사이에 전극 분리 패턴(160)이 채워질 수 있다. 전극 분리 패턴(160)은 절연 물질로 이루어지며, 공통 소오스 영역(107)을 덮을 수 있다. 또한, 적층 구조체 상부에 적층 구조체를 가로지르는 비트 라인들(175)이 배치될 수 있다. 비트 라인들(175)은 콘택 플러그(171)를 통해 상부 반도체 패턴(USP)의 도전 패드(137)에 접속될 수 있다.
이하, 도 6 내지 도 14 및 도 15 내지 도 20을 참조하여, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명한다. 도 6 내지 도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 15 내지 도 20은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 부분 단면도들이다.
도 6을 참조하면, 기판(100) 상에 희생막들(111) 및 절연막들(112)을 번갈아 반복적으로 적층하여 박막 구조체(110)를 형성할 수 있다.
기판(100)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
희생막들(111)은 절연막들(112)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 실시예에 따르면, 희생막들(111) 및 절연막들(112)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다.
일 실시예에서, 희생막들(111)은 동일한 두께를 가질 수 있으며, 다른 실시예에서, 희생막들(111) 중 최하층 및 최상층의 희생막들(111)은 그것들 사이에 위치한 희생막들(111)에 비해 두껍게 형성될 수 있다. 또한, 절연막들(112)은 동일한 두께를 가지거나, 절연막들(112) 중 일부는 두께가 다를 수도 있다.
희생막들(111) 및 절연막들(112)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
일 실시예에 따르면, 희생막들(111) 및 절연막들(112)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 예를 들어, 희생막들(111)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연막들(112)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 희생막과 다른 물질일 수 있다. 예를 들어, 희생막들(111)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(112)은 실리콘 산화막으로 형성될 수 있다. 한편, 다른 실시예에 따르면, 희생막들(111)은 도전 물질로 형성되고, 절연막들(112)은 절연 물질로 이루어질 수도 있다.
이에 더하여, 기판(100)과 박막 구조체(110) 사이에 하부 절연막(105)이 형성될 수 있다. 예를 들어, 하부 절연막(105)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 하부 절연막(105)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 하부 절연막(105)은 그 위에 형성되는 희생막들(111) 및 절연막들(112)보다 얇은 두께를 가질 수 있다.
도 7을 참조하면, 박막 구조체(110)를 관통하여 기판(100)을 노출시키는 개구부들(115)을 형성한다.
이 실시예에 따르면, 개구부들(115)은 홀 모양으로 형성될 수 있다. 즉, 개구부들(115) 각각은 그것의 깊이가 그것의 폭보다 적어도 5배 이상 큰 모양으로 형성될 수 있다. 이에 더하여, 이 실시예에 따르면, 개구부들(115)은 기판(100)의 상부면(즉, xy 평면) 상에 2차원적으로 형성될 수 있다. 즉, 개구부들(115) 각각은 x 및 y 방향을 따라 다른 것들로부터 이격되어 형성되는 고립된 영역일 수 있다. 다른 실시예에 따르면, 도 5에 도시된 것처럼, 개구부들(115)이 y축 방향으로 지그재그(zig zag) 배치될 수도 있다. 여기서, 일 방향으로 인접한 개구부들(115) 간의 이격 거리는 개구부들(115)의 폭보다 작거나 같을 수 있다.
이러한 개구부들(115)은 박막 구조체(110) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 이방성 식각함으로써 형성될 수 있다. 이방성 식각 공정에서 기판(100)의 상부면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 개구부들(115)에 노출된 기판(100)의 상부면은 소정의 깊이로 리세스될 수 있다. 또한, 이방성 식각 공정에 의해 개구부들(115)의 하부 폭이 개구부들(115)의 상부 폭보다 작을 수 있다.
도 8을 참조하면, 개구부들(115)의 하부 영역을 채우는 하부 반도체막(117)을 형성한다.
하부 반도체막(117)은 박막 구조체(110) 하부에 위치하는 희생막들(111) 및 절연막들(112)의 일측벽들과 직접 접촉될 수 있다. 하부 반도체막(117)은 적어도 하나 이상의 희생막들(111)의 측벽을 덮을 수 있다. 그리고, 하부 반도체막(117)의 상부면은 수직적으로 인접하는 희생막들(111) 사이에 위치할 수 있다.
상세하게, 하부 반도체막(117)은, 개구부들(115)에 노출된 기판(100)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 하부 반도체막(117)은 기판(100)과 개구부들(115)의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 이러한 경우, 하부 반도체막(117)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 한편, 하부 반도체막(117)을 위한 물질은 실리콘일 수 있지만, 이에 한정되지 않는다. 예를 들면, 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들이 하부 반도체막(117)을 위해 사용될 수 있다. 다른 실시예들에 따르면, 하부 반도체막(117)은 다결정 구조의 반도체 물질(예를 들면, 다결정 실리콘)로 형성될 수도 있다.
일 실시예에서, 하부 반도체막(117)은 <100> 방향을 갖는 실리콘 단결정 기판(100)을 씨드(seed)로 이용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 방법을 이용하여 형성될 수 있다. 이 때, 하부 반도체막(117)의 상부면은 <100> 방향을 가질 수 있다.
이에 더하여, 하부 반도체막(117)은 기판(100)과 동일한 도전형을 가질 수 있다. 하부 반도체막(117)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다. 이와 달리, 하부 반도체막(117)을 형성한 후에, 하부 반도체막(117)에 불순물이 이온 주입될 수도 있다.
도 9 및 도 15를 참조하면, 하부 반도체막(117)이 형성된 개구부들(115)의 내벽을 덮으며, 하부 반도체 패턴(LSP)의 상부면을 노출시키는 수직 절연 패턴(121) 및 제 1 반도체 패턴(131)을 형성한다.
보다 상세히 설명하면, 하부 반도체막(117)이 형성된 개구부들(115)의 내벽을 덮는 수직 절연막 및 제 1 반도체막을 차례로 형성한다. 수직 절연막 및 제 1 반도체막은 개구부들(115)의 일부분을 채울 수 있다. 수직 절연막 및 제 1 반도체막의 증착 두께의 합은 개구부들(115)의 폭의 절반보다 작을 수 있다. 즉, 개구부들(115)은 수직 절연막 및 제 1 반도체막에 의해 완전하게 채워지지 않을 수 있다. 나아가, 수직 절연막은 개구부들(115)에 노출된 기판(100)의 상부면을 덮을 수 있다. 수직 절연막은 복수의 박막들로 형성될 수 있으며, 예를 들어, 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
수직 절연막은, 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
일 실시예에 따르면, 도 15에 도시된 바와 같이, 수직 절연막(121)은 차례로 적층된 캡핑막(CPL), 전하 저장막(CTL) 및 터널 절연막(TIL)을 포함한다. 캡핑막(CPL)은 개구부에 노출된 희생막들(111) 및 절연막들(112)의 측벽들과 하부 반도체막(117)의 상부면을 덮을 수 있다. 캡핑막(CPL)은 희생막들(111) 및 전하 저장막에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 캡핑막(CPL)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 및 지르코늄 산화막(ZrO2) 등과 같이 높은 유전 상수를 갖는 고유전막으로 형성될 수 있다. 전하 저장막(CTL)은 트랩 절연막, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 더 구체적인 예로, 전하 저장막(CTL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CTL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 터널 절연막(TIL)은 실리콘 산화막일 수 있다.
제 1 반도체막은 수직 절연막 상에 컨포말하게 형성될 수 있다. 일 실시예에 따르면, 제 1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다.
수직 절연막 및 제 1 반도체막을 차례로 형성한 후, 하부 반도체막(117)의 상부면 상의 제 1 반도체막 및 수직 절연막을 이방성 식각하여 기판(100)의 상부면을 노출시킨다. 이에 따라, 개구부들(115)의 내벽에 제 1 반도체 패턴(131) 및 수직 절연 패턴(121)이 형성될 수 있다. 즉, 수직 절연 패턴(121) 및 제 1 반도체 패턴(131)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 또한, 제 1 반도체막 및 수직 절연막을 이방성 식각하는 동안 과도식각(over-etch)의 결과로서, 제 1 반도체 패턴(131)에 의해 노출되는 하부 반도체막(117)의 상부면이 리세스될 수도 있다.
한편, 이방성 식각하는 동안, 제 1 반도체 패턴(131)의 아래에 위치하는 수직 절연막의 일부분은 식각되지 않을 수 있으며, 이 경우, 수직 절연 패턴(121)은 제 1 반도체 패턴(131)의 바닥면과 하부 반도체막(117)의 상부면 사이에 개재되는 바닥부를 가질 수 있다.
이에 더하여, 제 1 반도체막 및 수직 절연막에 대한 이방성 식각의 결과로서, 박막 구조체(110)의 상부면이 노출될 수 있다. 이에 따라, 수직 절연 패턴(121) 및 제 1 반도체 패턴(131)은 개구부들(115) 내에 국소적으로 형성될 수 있다. 즉, 수직 절연 패턴(121) 및 제 1 반도체 패턴(131)은 평면상에서 2차원적으로 배열될 수 있다.
한편, 도 24에 도시된 실시예에 따르면, 수직 절연 패턴(121)을 형성한 후, 수직 절연 패턴(121)의 바닥부를 제거하는 공정이 추가적으로 수행될 수 있다. 즉, 제 1 반도체 패턴(131)과 하부 반도체 패턴(LSP)의 상부면 사이에 개재되는 수직 절연 패턴(121)의 바닥부를 등방성 식각하여 언더컷 영역이 형성될 수 있다. 언더컷 영역을 형성함에 따라, 도 26에 도시된 바와 같이, 수직 절연 패턴(121)의 수직적 길이가 감소되며, 하부 반도체 패턴(LSP)의 상부면과 이격될 수 있다. 이후, 언더컷 영역은 후속 공정에서 형성되는 제 2 반도체 패턴(133)으로 채워질 수 있다.
도 10 및 도 16을 참조하면, 수직 절연 패턴(121) 및 제 1 반도체 패턴(131)이 형성된 결과물 상에 제 2 반도체 패턴(133) 및 매립 절연 패턴(135)을 차례로 형성한다.
제 2 반도체 패턴(133) 및 매립 절연 패턴(135)은, 수직 절연 패턴(121) 및 제 1 반도체 패턴(131)이 형성된 개구부들(115) 내에 제 2 반도체막 및 매립 절연막을 차례로 형성하고, 박막 구조체(110)의 상부면이 노출되도록 평탄화하여 형성될 수 있다.
제 2 반도체막은 개구부들(115)을 완전히 매립하지 않는 두께로, 개구부들(115) 내에 컨포말하게 형성될 수 있다. 제 2 반도체막은 하부 반도체막(117)과 제 1 반도체 패턴(131)을 연결하며, 개구부들(115) 내에 내에 컨포말하게 형성될 수 있다. 제 2 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다.
이와 같이 형성된 제 2 반도체 패턴(133)은 개구부들(115) 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 한편, 다른 실시예에 따르면, 제 2 반도체 패턴(133)이 개구부들(115)을 채우도록 필라(pillar) 형태로 형성될 수도 있다.
매립 절연 패턴(135)은 제 2 반도체 패턴(133)이 형성된 개구부들(115)을 채우도록 형성될 수 있으며, 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다.
이와 같이 제 1 및 제 2 반도체 패턴들(131, 133)을 형성함에 따라, 하부 반도체막(117) 상에 상부 반도체 패턴(USP)이 형성될 수 있다. 상부 반도체 패턴(USP)은 수직 절연 패턴(121)이 형성된 개구부들(115) 내에 형성됨에 따라, 상부 반도체 패턴(USP)의 최대폭(W1; 즉, 상부 폭)은 하부 반도체막(117)의 최대폭(W2; 즉, 상부 폭)보다 작을 수 있다.
도 11을 참조하면, 박막 구조체(110)를 패터닝하여 인접하는 개구부들(115) 사이에 기판(100)을 노출시키는 트렌치들(140)을 형성한다.
구체적으로, 트렌치들(140)을 형성하는 것은, 박막 구조체(110) 상에 트렌치들(140)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(110)를 이방성 식각하는 것을 포함할 수 있다.
트렌치들(140)은 제 1 및 제 2 반도체 패턴들(131, 133)로부터 이격되어, 희생막들(111) 및 절연막들(112)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 관점에서, 트렌치들(140)은 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치들(140)은 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 트렌치들(140)을 형성하는 동안 오버 식각(over etch)에 의해 트렌치들(140)에 노출되는 기판(100)의 상부면이 소정 깊이 리세스될 수 있다. 또한, 트렌치들(140)은 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
트렌치들(140)을 형성함에 따라, 박막 구조체(110)는 일 방향으로 연장된 라인 형태를 가질 수 있다. 그리고, 하나의 라인 형태의 박막 구조체(110)에는 복수의 상부 반도체 패턴들(USP)이 관통할 수 있다.
도 12 및 도 17을 참조하면, 트렌치들(140)에 노출된 희생막들(111)을 제거하여, 절연막들(112) 사이에 하부 및 상부 게이트 영역들(145L, 145U)을 형성한다.
구체적으로, 하부 및 상부 게이트 영역들(145L, 145U)은, 절연막들(112), 수직 절연 패턴(121), 하부 반도체막(117) 및 기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(111)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생막들(111)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생막들(111)이 실리콘 질화막이고, 절연막들(112)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다.
이와 같이 형성된 하부 게이트 영역들(145L)은 트렌치(140)로부터 절연막들(112) 사이로 수평적으로 연장될 수 있으며, 하부 반도체막(117)의 측벽 일부분들을 노출시킬 수 있다. 상부 게이트 영역들(145U)은 트렌치(140)로부터 절연막들(112) 사이로 수평적으로 연장될 수 있으며, 수직 절연 패턴(121)의 측벽 일부분들을 노출시킬 수 있다. 즉, 하부 게이트 영역들(145L)은 수직적으로 인접한 절연막들(112)과 하부 반도체 패턴(LSP)의 일측벽에 의해 정의될 수 있다. 상부 게이트 영역들(145U)은 수직적으로 인접한 절연막들(112)과 수직 절연 패턴(121)의 일측벽에 의해 정의될 수 있다. 이에 더하여, 도 17에 도시된 실시예에 따르면, 캡핑막(CPL)은 상부 게이트 영역들(145U)을 형성하기 위한 등방성 식각 공정시 식각 정지막으로 이용될 수 있으며, 등방성 식각 공정에 이용되는 식각액에 의해 전하 저장막이 손상되는 것을 방지할 수 있다. 즉, 상부 게이트 영역들(145U)은 수직 절연 패턴(121)의 캡핑막(CPL)을 노출시킬 수 있다.
일 실시예에 따르면, 도 17에 도시된 바와 같이, 하부 및 상부 게이트 영역들(145L, 145U)의 수직적 높이(T1)는 하부 반도체막(117)의 최대 폭(W2)보다 작을 수 있다. 하부 및 상부 게이트 영역들(145L, 145U)의 수직적 높이(T1)는 희생막들(111)의 두께와 실질적으로 동일할 수 있다. 그리고, 하부 및 상부 게이트 영역들(145L, 145U)의 수직적 높이(T1)는 실질적으로 서로 동일할 수 있다. 이와 달리, 하부 게이트 영역들(145L)의 수직적 높이가 상부 게이트 영역들(145U)의 수직적 높이보다 클 수도 있다.
도 13 및 도 18을 참조하면, 하부 게이트 영역들(145L)에 노출된 하부 반도체막(117)의 측벽을 리세스하여 리세스 영역(146)을 갖는 하부 반도체 패턴(LSP)을 형성한다.
일 실시예에 따르면, 하부 반도체막(117)에 리세스 영역(146)을 형성하는 것은, 하부 게이트 영역들(145L)에 노출된 반도체막(117)의 측벽을 선택적 식각하는 것을 포함한다. 여기서, 식각 공정은 반도체 물질의 결정 방향에 따라 식각 속도가 다른 특성을 갖는 식각 레서피를 이용할 수 있다. 이에 따라, 리세스 영역(146)은 기판(100)의 상부면에 대해 경사진 경사면들(146s)에 의해 정의될 수 있다. 그리고, 리세스 영역(146)은 인접하는 경사면들(146s)에 의해 뾰족한 쐐기 형상을 가질 수 있다. 일 실시예에서, 리세스 영역(146)을 정의하는 경사면들(146s)은 실리콘 물질의 {111} 결정면일 수 있다. 또한, 리세스 영역(146)이 형성된 하부 반도체 패턴(LSP)의 횡단면은 도 4에 도시된 바와 같이, <110> 방향이 교차하는 사각형태를 가질 수 있다.
상세하게, 일 실시예에 따르면, 리세스 영역(146)은 할로겐 함유 반응 가스를 포함하는 에천트를 사용하여 기상 식각(Gas Phase Etching) 또는 화학적 건식 식각(chemical dry etch)함으로써 형성될 수 있다. 여기서, 할로겐 함유 반응 가스는 HCl, Cl2, NF3, ClF3, 및 F2 가스 중 어느 하나일 수 있다. 다른 실시예에 따르면, 유기 알칼리 에천트(수산화테트라메틸암모늄: TMAH) 또는 수산화암모늄(NH4OH)과 같은 식각액을 이용한 습식 이방성 식각 공정을 수행하여, 하부 반도체 패턴(LSP)에 리세스 영역(146)을 형성할 수도 있다.
구체적으로, 실리콘으로 이루어진 하부 반도체 패턴(LSP)을 선택적 식각할 때, 실리콘의 결정면 및 결정 방향에 따라 식각 속도가 다르게 나타난다. 일 실시예에 따르면, 할로겐 함유 반응 가스를 사용하여 하부 게이트 영역들(145L)에 노출된 하부 반도체 패턴(LSP)의 측벽을 식각할 때, <111> 방향에서 식각 속도가 <110> 방향에서의 식각 속도보다 빠를 수 있다. 이러한 경우, {111} 결정면들에서 식각 공정이 정지되어 하부 반도체 패턴(LSP)의 {111} 결정면들이 노출될 수 있다. 즉, 리세스 영역(146)은 {111} 결정면들에 의해 정의될 수 있으며, {111} 결정면을 갖는 두 개의 경사면들(146s)에 의해 뾰족한 쐐기 형상을 가질 수 있다.
다른 실시예에 따르면, 수산화암모늄(NH4OH)을 이용하여 실리콘 기판(100)을 등방성 식각할 때, 실리콘 기판(100)은 {111} 결정면에서 식각 속도가 가장 느리고, {100} 면에서 식각 속도가 가장 빠른 특성을 갖는다. 이에 따라, 수산화암모늄(NH4OH)을 이용하여 등방성 식각 공정을 진행하는 경우, 식각 속도가 가장 느린 {111} 결정면이 리세스 영역(146)의 측면을 정의할 수 있다. 그리고, 리세스 영역(146)은 {111} 결정면을 갖는 두 개의 측면들에 의해 뾰족한 쐐기 형상을 가질 수 있다.
이와 같이, 식각 공정에 의해 형성된 리세스 영역(146)의 표면에 결함들(defect)이 존재할 수 있다. 이에 따라, 리세스 영역(146)을 형성한 후 O3 및 HF를 이용한 클리닝 공정을 수행하여 리세스 영역(146)의 표면 결함들을 제거할 수 있다.
리세스 영역(146)을 갖는 하부 반도체 패턴(LSP)을 형성함에 따라, 하부 반도체 패턴(LSP)의 최소 폭(W3)은 상부 반도체 패턴(USP)의 상부 폭(W1) 및 하부 폭보다 감소될 수 있다. 일 실시예에 따르면, 기판(100)의 상부면에 대해 수평한 방향에서, 리세스 영역(146)의 깊이는 하부 게이트 영역들(145L)의 수직적 높이(T1) 및 하부 반도체 패턴(LSP)의 최대 폭(W2)에 따라 결정될 수 있다. 상세하게, 리세스 영역(146)의 깊이는 대략 하부 게이트 영역들(145L)의 높이(T1)의 절반에 해당할 수 있다. 즉, 하부 반도체 패턴(LSP)의 최소 폭(W3)은 하부 반도체 패턴(LSP)의 최대 폭(W2)과 하부 게이트 영역들(145L)의 높이(T1)의 차이에 해당할 수 있다.
계속해서, 도 19를 참조하면, 리세스 영역(146)을 갖는 하부 반도체 패턴(LSP)을 형성한 후, 하부 및 상부 게이트 영역들(155L, 155U)의 수직적 높이를 증가시키는 공정이 수행될 수 있다. 즉, 하부 및 상부 게이트 영역들(145L, 145U)에 노출된 절연막들(112)의 일부분들을 등방성 식각하여 확장된(enlarged) 하부 및 상부 게이트 영역들(147L, 147U)을 형성한다. 나아가, 수직 절연 패턴(121)이 캡핑막(CPL), 전하 저장막(CTL) 및 터널 절연막(TIL)을 포함하는 경우, 확장된 하부 및 상부 게이트 영역들(147L, 147U)을 형성하는 것은, 캡핑막(CPL)의 일부분들을 식각하여 전하 저장막(CTL)의 일부분들을 노출시키는 것을 포함한다. 이에 따라, 확장된 상부 게이트 영역들(147U)을 형성시 전하 저장막(CTL)과 절연막들(112) 사이에 캡핑막 패턴들(CP)이 형성될 수 있다.
상세하게, 확장된 하부 및 상부 게이트 영역들(147L, 147U)의 수직적 높이(T2)는, 도 18에 도시된 하부 및 상부 게이트 영역들(147L, 147U)의 수직적 높이(T1)보다 클 수 있다. 여기서, 하부 및 상부 게이트 영역들(145L, 145U)의 수직적 높이와 확장된 하부 및 상부 게이트 영역들(147L, 147U)의 수직적 높이 차이는(T2-T1)는 캡핑막(CPL)의 두께의 약 두 배 정도일 수 있다. 나아가, 이 실시예에서, 확장된 하부 및 상부 게이트 영역들(147L, 147U)은 기판(100)의 상부면에 대해 수직한 하부 반도체 패턴(LSP)의 측벽 일부분을 노출시킬 수 있다.
한편, 다른 실시예에서, 확장된 하부 및 상부 게이트 영역들(145L, 145U)을 형성한 후에, 하부 반도체 패턴(LSP)에 리세스 영역(146)을 형성하는 경우, 하부 반도체 패턴(LSP)의 최소 폭(W2)은 확장된 하부 게이트 영역들(147L)의 수직적 높이에 따라 결정되므로, 하부 반도체 패턴(LSP)의 최소 폭이 도 18에 도시된 최소 폭(W3)보다 감소될 수 있다. 그러나, 이 실시예에 따르면, 하부 반도체 패턴(LSP)에 리세스 영역(146)을 형성한 후에, 확장된 하부 및 상부 게이트 영역들(147L, 147U)을 형성하므로, 하부 반도체 패턴(LSP)의 최소 폭(W3)을 확보하면서 하부 및 상부 게이트 영역들(145L, 145U)의 수직적 높이를 증가시킬 수 있다. 즉, 하부 반도체 패턴(LSP)의 최소 폭(W3)과, 확장된 하부 및 상부 게이트 영역들(147L, 147U)의 수직적 높이(T2)를 독립적으로 제어할 수 있다. 다시 말해, 하부 반도체 패턴(LSP)의 최소 폭(W3)을 확보하면서, 도 1을 참조하여 설명된 선택 트랜지스터들(GST, SST) 및 메모리 셀 트랜지스터들(MCT)의 채널 길이를 증가시킬 수 있다.
계속해서, 도 14 및 도 20을 참조하면, 확장된 하부 및 상부 게이트 영역들(147L, 147U)의 내벽을 덮는 수평 절연막(151) 및 확장된 하부 및 상부 게이트 영역들(147L, 147U)의 나머지 공간을 채우는 하부 및 상부 게이트 패턴들(155L, 155U)을 형성한다.
수평 절연막(151) 및 하부 및 상부 게이트 패턴들(155L, 155U)을 형성하는 것은, 하부 및 상부 게이트 영역들(145L, 145U)을 차례로 덮는 수평 절연막(151) 및 도전막을 형성한 후, 트렌치들(140) 내에서 도전막을 제거하여 하부 및 상부 게이트 영역들(145L, 145U) 내에 하부 및 상부 게이트 패턴들(155L, 155U)을 국소적으로 형성하는 것을 포함할 수 있다.
수평 절연막은 확장된 상부 게이트 영역들(147U)에서 수직 절연 패턴(121)과 직접 접촉될 수 있으며, 확장된 하부 게이트 영역들(147L)에서 하부 반도체 패턴(LSP)과 직접 접촉될 수 있다. 그리고, 확장된 하부 게이트 영역들(147L)에서 수평 절연막(151)은 하부 반도체 패턴(LSP)의 리세스 영역(146)을 컨포말하게 덮을 수 있다.
수평 절연막(151)은, 수직 절연막의 경우와 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수평 절연막(151)은 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막(BIL)을 포함할 수 있다. 블록킹 절연막(BIL)은 터널 절연막(TIL)보다 작고 전하저장막(CTL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 블록킹 절연막(BIL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다.
수평 절연막(151)을 형성하는 것은, 도 20에 도시된 바와 같이, 확장된 하부 및 상부 게이트 영역들(147L, 147U) 내에 차례로 제 1 블록킹 절연막(BIL1) 및 제 2 블록킹 절연막(BIL2)을 컨포말하게 증착하는 것을 포함할 수 있다. 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2)은 서로 다른 물질로 형성될 수 있다. 이에 더하여, 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2) 중의 하나는 터널 절연막(TIL)보다 작고 상기 전하 저장막(CTL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 실시예에 따르면, 제 1 블록킹 절연막(BIL1)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막(BIL2)은 제 1 블록킹 절연막(BIL1)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 제 2 블록킹 절연막(BIL2)은 고유전막들 중의 하나이고, 제 1 블록킹 절연막(BIL1)은 상기 제 2 블록킹 절연막(BIL2)보다 작은 유전 상수를 갖는 물질일 수 있다.
일 실시예에 따르면, 도전막은 확장된 하부 및 상부 게이트 영역들(147L, 147U)을 채우면서 트렌치(140)의 내벽을 컨포말하게 덮도록 형성될 수 있으며, 이 경우, 하부 및 상부 게이트 패턴들(155L, 155U)을 형성하는 것은 트렌치들(140) 내에서 도전막을 등방적 식각의 방법으로 제거하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 도전막은 트렌치들(140)을 채우도록 형성될 수 있으며, 이 경우 하부 및 상부 게이트 패턴들(155L, 155U)은 트렌치들(140) 내에서 도전막을 이방성 식각하여 형성될 수 있다. 일 실시예에 따르면, 상부 게이트 영역들(145U) 내에 상부 게이트 패턴이 형성될 수 있으며, 하부 게이트 영역들(145L)에 하부 게이트 패턴들(155L)이 형성될 수 있다. 여기서, 하부 게이트 패턴들(155L)은 하부 반도체 패턴(LSP)의 리세스 영역(146) 내에 채워지므로, 하부 게이트 패턴들(155L)은 하부 반도체 패턴(LSP) 방향으로 뾰족한 측벽을 가질 수 있다. 즉, 하부 게이트 패턴들(155L)은 경사면들(146s)로 이루어진 일측벽을 가질 수 있다. 이에 따라, 하부 게이트 패턴들(155L)의 수평 폭은 상부 게이트 패턴의 수평 폭보다 클 수 있다. 일 실시예에서, 도전막을 형성하는 것은, 배리어 금속막 및 금속막을 차례로 증착하는 것을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
계속해서, 도 14를 참조하면, 하부 및 상부 게이트 패턴들(155L, 155U)을 형성한 후, 기판(100)에 불순물 영역들(107)이 형성될 수 있다. 불순물 영역들(107)은 이온 주입 공정을 통해 형성될 수 있으며, 트렌치들(140)을 통해 노출된 기판(100) 내에 형성될 수 있다. 불순물 영역들(107)은 하부 반도체 패턴(LSP)과 다른 도전형을 가질 수 있다. 그리고, 불순물 영역들(107)은 기판(100)과 피엔-접합을 구성할 수 있다. 이와 달리, 하부 반도체 패턴(LSP)과 접하는 기판(100)의 영역은 하부 반도체 패턴(LSP)과 동일한 도전형을 가질 수 있다. 플래시 메모리 장치를 위한 본 발명의 일 실시예에 따르면, 불순물 영역(107)들 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 불순물 영역(107)들 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 불순물 영역(107)들은, 서로 다른 복수의 불순물 영역(107)들을 포함하는, 독립적인 복수의 소오스 그룹들을 구성할 수 있으며, 소오스 그룹들 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
계속해서, 도 2를 참조하면, 불순물 영역들(107) 상에 트렌치들(140)을 채우는 전극 분리 패턴(160)을 형성한다. 전극 분리 패턴(160)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있다.
이에 더하여, 제 1 및 제 2 반도체 패턴들(131, 133)에 접속되는 도전 패드(137)가 형성될 수 있다. 도전 패드(137)는 제 1 및 제 2 반도체 패턴들(131, 133)의 상부 영역을 리세스한 후, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 도전 패드(137)는 그것의 아래에 위치하는 제 1 및 제 2 반도체 패턴들(131, 133)과 다른 도전형의 불순물 도핑하여 형성될 수 있다. 이에 따라, 도전 패드(137)는 그 하부 영역과 다이오드를 구성할 수 있다.
이어서, 도전 패드(137)에 접속되는 콘택 플러그들(171) 및 콘택 플러그들(171)을 연결하는 비트 라인(175)을 형성한다. 비트 라인(175)은 콘택 플러그(171)를 통해 제 1 및 제 2 반도체 패턴들(131, 133)에 전기적으로 연결될 수 있으며, 하부 및 상부 게이트 패턴들(155L, 155U) 또는 트렌치들(140)을 가로지르도록 형성될 수 있다.
이하, 도 21 내지 도 23을 참조하여, 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 제조 방법에 대해 설명한다.
이 실시예에 따르면, 도 21에 도시된 바와 같이, 수직 절연 패턴(121)은 캡핑막(CPL), 블록킹 절연막(BIL), 전하 저장막(CTL), 및 터널 절연막(TIL)을 포함할 수 있다. 이에 따라, 도 17을 참조하여 설명한 하부 및 상부 게이트 영역들(145L, 145U)을 형성시, 상부 게이트 영역들(145U)은 캡핑막(CPL)의 일부분들을 노출시킬 수 있다.
이어서, 도 22를 참조하면, 하부 및 상부 게이트 영역들(145L, 145U)에 노출된 절연막들(112)의 일부분들을 등방성 식각하여 확장된(enlarged) 하부 및 상부 게이트 영역들(147L, 147U)을 형성한다. 이 실시예에서, 확장된 하부 및 상부 게이트 영역들을 형성하는 것은, 캡핑막(CPL) 및 블록킹 절연막(BIL)의 일부분들을 식각하여 전하 저장막(CTL)의 일부분들을 노출시키는 것을 포함할 수 있다. 이에 따라, 전하 저장막(CTL)과 절연막들(112) 사이에 캡핑막 패턴(CP) 및 블록킹 절연막 패턴(BIP)이 형성될 수 있다. 캡핑막(CPL) 및 블록킹 절연막(BIL)을 차례로 식각할 때, 수직적으로 인접하는 절연막들(112)의 수직적 두께가 감소될 수 있다. 여기서, 확장된 하부 및 상부 게이트 영역들(147L, 147U)의 수직적 높이(T3)는, 도 18에 도시된 하부 및 상부 게이트 영역들(147L, 147U)의 수직적 높이(T2)보다 클 수 있다.
이어서, 도 23에 도시된 바와 같이, 확장된 하부 및 상부 게이트 영역들(147L, 147U) 내에 수평 절연막(151) 및 하부 및 상부 게이트 패턴들(155L, 155U)이 형성될 수 있다. 이 실시예에 따르면, 수평 절연막(151)은 전하 저장막(CTL)과 접촉될 수 있으며, 캡핑막 패턴들(CP) 및 블록킹 절연막 패턴들(BIP)은 상부 게이트 패턴들(155U)에 의해 수직적으로 분리될 수 있다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 26을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1210)가 장착된다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 수직적으로 적층된 절연막들 및 상기 절연막들 사이에 개재된 하부 게이트 패턴을 포함하는 적층 구조체; 및
    상기 하부 게이트 패턴을 관통하여 상기 기판에 연결되되, 상기 하부 게이트 패턴과 인접하고 상기 기판에 대해 경사진 경사면들에 의해 정의된 리세스 영역을 갖는 하부 반도체 패턴을 포함하되,
    상기 기판의 상부면에 대해 수직하는 방향에서 상기 리세스 영역의 최대 폭은 인접하는 상기 절연막들 간의 수직적 거리보다 작은 3차원 반도체 장치.
  2. 제 1 항에 있어서,
    인접하는 상기 절연막들 간의 수직적 거리는 상기 하부 반도체 패턴의 최대 폭보다 작은 3차원 반도체 장치.
  3. 제 1 항에 있어서,
    상기 절연막들에 인접한 영역에서 상기 하부 반도체 패턴의 횡단면은 실질적으로 원 형상을 가지며, 상기 리세스 영역에서 상기 하부 반도체 패턴의 횡단면은 실질적으로 사각 형상을 갖는 3차원 반도체 장치.
  4. 제 1 항에 있어서,
    상기 하부 반도체 패턴은 실리콘으로 이루어지고, 상기 경사면들은 상기 실리콘의 {111} 결정면(plane)인 3차원 반도체 장치.
  5. 제 1 항에 있어서,
    상기 하부 게이트 패턴과 상기 하부 반도체 패턴 사이에서 상기 하부 게이트 패턴의 상부면 및 하부면으로 연장되는 수평 절연체를 더 포함하는 3차원 반도체 장치.
  6. 제 1 항에 있어서,
    상기 하부 게이트 패턴 상에 적층된 상부 게이트 패턴들, 상기 상부 게이트 패턴들을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴, 및 상기 상부 반도체 패턴과 상기 상부 게이트 패턴들 사이에 개재된 수직 절연체를 더 포함하는 3차원 반도체 장치.
  7. 제 6 항에 있어서,
    상기 하부 반도체 패턴의 최소 폭은 상기 상부 반도체 패턴의 하부 폭보다 작은 3차원 반도체 장치.
  8. 제 6 항에 있어서,
    상기 하부 반도체 패턴의 최대 폭은 상기 상부 반도체 패턴의 최대 폭보다 큰 3차원 반도체 장치.
  9. 제 6 항에 있어서,
    상기 하부 게이트 패턴의 수평 폭은 상기 상부 게이트 패턴들의 수평 폭보다 큰 3차원 반도체 장치.
  10. 기판에 연결되는 하부 반도체막 및 상기 기판 상에 수직적으로 적층되어 상기 하부 반도체막의 측벽 일부분을 노출시키는 하부 게이트 영역을 정의하는 절연막들을 포함하는 하부 구조체를 형성하는 것;
    상기 하부 게이트 영역에 노출된 상기 하부 반도체막을 선택적 식각하여 상기 기판에 대해 경사진 경사면들에 의해 정의된 리세스 영역을 갖는 하부 반도체 패턴을 형성하는 것;
    상기 하부 게이트 영역에 노출된 상기 절연막들의 일부분들을 등방성 식각하여, 상기 기판의 상부면에 대해 수직한 상기 하부 반도체 패턴의 측벽 일부분을 노출시키는 확장된 하부 게이트 영역을 형성하는 것; 및
    상기 하부 게이트 영역들 내에 게이트 패턴들을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
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