JPS5961174A

JPS5961174A - Ｍｏｓダイナミツクメモリ

Info

Publication number: JPS5961174A
Application number: JP57171340A
Authority: JP
Inventors: Satoshi Konishi; 頴小西
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1982-09-30
Filing date: 1982-09-30
Publication date: 1984-04-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は１トランジスタ１キヤパシタのＭＯＳダイナミ
ックメモリの改良に関する。

〔発明の技術的背景とその問題点〕

１トランノスタ１キヤノ４シタのＭＯＳダイナミックメ
モリは一般的に第１図に示す構成回路図で示される。す
なわち、ＭＯＳトランジスリスｒＯケ９−上電極はワー
ド線ＷＫ接続され、そのソース、ドレイン領域はキャパ
シタＣの一端及びビット線Ｂと接続されておシ、更にキ
ャパシタＣの他端は電源ｖＤｏと接続されている。こう
し／こイ６成によシＭＯ８）ランリスクＴｒはキャパシ
タＣに蓄積されている％、荷をビット線Ｂに転送する。

こうしたＭＯＳダイナミックメモリとして例えば第２図
に示すような２層多結晶ンリコンケ゛−ト構造のものか
知られている。

第２図中１はｐ型シリコン晶体であり、このｐ型シリコ
ン基体１にその下にチャネルスト。

・ぐ領域３が形成されたフィールド酸化膜２により分に
１［さＪｌ、た島状のメモリセル領域が形成されている
。このメモリセル領域表面にはＭＯＳ　Ｉ−ランノスタ
のソース領域であシ、かつへＩｔｏｓキャノ４シタの一
方の端子となる第１のｎ＋壓不純物領域４　＆ヒＭＯ８
）ランノスタのドレイン領域であシビット線に接続され
た第２のｎ型不純物領域５が形成されている。前記第１
のｎ型不純物領域４上には第１ダート酸化＃Ａｅを介し
てキヤ・千シタ箪極７が形成されておシ、かつ該キャ・
やシタ電極７の表面は酸化膜８で覆われているとともに
、電源ｖＤＤに接続されている。また、前記第１及び第
２のｎ型不純物領域４，５間の前記基体１上には第２ダ
ート酸化ｊ摸９を介してケ゛−ト電極１０が形成され、
このダート電極１０の端部は前記酸化膜８を介して前記
キヤ・やシタ電極ｚ上に延在し、さらにこのダート電極
１０はワード練に接続されている。

第２図図示のＭＯＳダイナミックメモリを微ａｌｌ化し
ようとすると、キャパシタＣＫ蓄積される？Ｌ荷丑が減
少し、読出し信号レベルが低下するので、何らかの手段
でキヤ・ぞシタＣを＾番報化する必要がある。

第２図図示のメモリセル構造において、キヤ・ぐシタＣ
を＾容量化するには第１ケ゛−ト駁化膜６の厚さを薄く
することが考えられるが、現実的には酸化膜の均質性や
漏れ電流の増大によシ薄膜化にも限度がある。

そこで、第３図に示す如く、第１のｎ型不純物領域４下
の基体１内に高容量化用ｐ−型不純物領域１ノを形成す
ることによシ、通常のＭＯＳキヤ・母シタにさらに第１
のｎ型不純物領域４とｐ−型不純物領域１１との間の接
合容量を付加してキャパシタの高容量化を図ったＭＯＳ
ダイナミックメモリ（高容量化ＭＯＳダイナミックメモ
リ）が知られている。

第３図図示のＭＯＳダイナミックメモリの全体的な容量
ＣＴは次式で表わされる。

ここで、ｔ　及びε　は夫々第１デート酸化膜ＯＸ　　
　　　　　　　ＯＸ６の厚さ及び誘電率、Ａはキャパシタの面積、Ｖｂｌは
ビルトイン電圧、■は第１のｎ　型不純物領域４の基体
１に対する電圧、ε８はシリコンの誘電率、ｑは電気素
量、Ｎはｐ−型不純物領域１ノの不純物濃度であり、右
辺第１項はＭＯＳキャパシタの容量、右辺第２項は接合
容量を表わす。

上式から明らかなようにメモリの全体的な容量を大きく
するにはｐ−型不純物領域１１の不純物濃度Ｎ？］？大
きくして第２項の接合容量を大きくする必要がある。

ところが、Ｎを大きくするとｐｎ接合部で生じる接合リ
ーク電流が増大することによシ、メモリセルにおける電
荷の保持特性に悪影響が出てくる。このことを説明する
ために接合リーク電流ｄＱｓ／ｄｔに対する蓄積′ε荷
魚Ｑ８の比と不純物濃度Ｎとの関係を定性的に記述する
と、以下のようになる。すなわち、Ｎが小さい範囲では
接合リーク電＃ｔ、はＮに余）依存せずほぼ一足であり
、その範囲内でのＮの増大は接合容を丁の増大による蓄
積電荷ｉＱ　の増大をも７゛こらす。一方、Ｎが大きい
範囲ではＮの増大によりＱ８が増大するが、それ以上の
割合で接合リーク電流が増大する。したがって、第４図
に示す如く接８’）−り電流ｄＱ８／ｄｔと蓄積電荷Ｍ
Ｑ８との比、すなわちｉ野積電荷の保持時間はＮが中間
的な値のときに最大値をとる。実際のダイナミックメモ
リデバイスでは蓄、Ｉ＊電荷の保持特性を重視するので
、第４図図示のＱＢ／ｄＱ、／ｄｔが最大値となるとき
の不純物濃度Ｎを最−適値として用いている。このとき
の値はプロセスによっても異なるがＮは３Ｘ　１０〜９
　Ｘ　１０　／ｃＡ　、　ＱＢ／ｄＱ８／ｄｔは５〜３
０秒である。このような不純物濃度Ｎの値を有するｐ−
型不純物領域１１を形成した第３図図示のＭＯＳダイナ
ミックメモリのｙ鼠は第２図図示のＭ　ＯＳダイナミッ
クメモリの答星より１０〜２０％大きい値となるにすぎ
ず、読出しイｅ＝　七レベルの低下を防止する効果がそ
れ程大きくはない欠点がある。

史に、第２しＪ及び第３図図示のＭＯＳダイヲーミノク
メモリでなよ、α線が半導体基体１内へ突入することに
より生じる電子と正孔のうち１ｏ、子が第１のｎ＋型不
純物領域４に入シ、蓄積電荷を消滅さぜるソフトエラー
と呼ばれる誤動作が生じ易いという欠点がある。

〔発明の目的〕

本発明は蓄積電荷量が大きく、蓄狽電荷の保持時間が長
り、シかもソフトエラーの少ないＭＯＳダイナ１ミツク
メモリを提供することを目的とするものである。

〔発明の概要〕

本発明のＭＯＳダイナミックメモリは第５図に示す如く
、例えばｐ型シリコン基体１内に形成された第１の層型
不純物価域４と少なくとも該第１のｎ＋型不純物価域４
下の基体１内に形成された高容量化用ｐ＋型不純物領域
との間に接合リーク電流阻止用の絶縁膜１３を形成した
ことを特徴とするものである。

第５図図示のＭＯＳダイナミックメモリの幼果を第６図
〜第８図を参／！αして紐引する。

第６図は絶縁膜１３の厚さＸと第１のｎ＋型不純物領域
４とｐ＋型不純物領域１２とのＩｈＪの容量Ｑｓとの関
係をｐ＋型不純物領域１２の不純物濃度Ｎをパラメータ
として示すものである。たたし、絶縁膜１３をはさむ２
つの不純物領域間の電位差は９ｖである。第６図に示す
如くＮが小さいほど、ｐ型不純物領域１２内に生じる空
乏層の厚さは厚ぐな９、Ｑ８は絶縁ｐｄｔｓの厚さｘ’
ｆ）小さくしてもほとんど増大することはなく、ｐ型不
純物領域１２内に生じる空乏層の厚さ、したがって、不
純物濃度Ｎによって決定されてしまう。一方、Ｎが大き
いほどｐ＋型不純物領域１２には空乏層が生じにくくな
り、Ｑは絶縁膜１３の厚さＸで決まる平行平板容量とな
ｐｌ　ｘに反比例する値となる傾向が強くなる。したが
って、第６図に示す如（、ｘ＝１０ｍのような小さい値
ではＮが太きければＱ８が大きくなる。

次に、第７因は絶縁膜１３の厚さ又とリーク電流ｄＱ、
／ｄｔとの関係を示すものである。ただし、絶縁膜１３
をはさむ２つの↑細物領域間の電位差は９Ｖである。リ
ーク電４ｄＱｓ、／ｄｔはＸの増加に伴って単調に減少
する。また、リーク電流は絶縁膜１３を流れる電流分で
あるから、ｐ型不純物領域１２の濃度Ｎには依存しない
。

第６図及び第７図から絶縁膜１２の厚さχと蓄積電荷の
保持時間Ｑｓ／ｄＱｓ／ｄｔとの関係を示す第８図を得
ることができる。第８図力・られかるように例えばｘ＝
１０−６／ｙｎのときには、Ｎが増加するに伴い、Ｑ、
／ｄＱ、／ｄｔが増加している。したがって、第４図に
示す従来の高容量化ＭＯＳダイナミックメモリでは、あ
る不純物濃度Ｎで蓄積電荷の保持時間が最大となるのと
異なり、Ｎを大きくすればするほど蓄積電荷量Ｑを太き
くすることができ、しかも蓄積電荷の保持時間ＱＩ］／
ｄＱ８／ｄｔも大きくすることができる。寸だ、Ｘが１
０ｎｎよシ小さくなると、リーク電流の増加によシＱ８
／ｄＱ３／ｄｔが急激に小さくなる傾向があるが、本発
明のＭＯＳダイナミックメモリにおりるリーク電流は従
来のへＳ　’、ｔｋ化ＭＯＳダイナミックメモリにおけ
る接合リーク電流よυも非常に小さい値であるため、蓄
４？（ＶＫ荷の保持時間は相蟲改害されている。

また、本発明のＭＯＳダイナミックメモリでは、第１の
ｎ＋型不純物領域４の大部分が絶：、檀７４智１３によ
ってｐ型シリコン基体１から隔絶されておシ、該基体１
内へα線が突入することによシ生じた電子と正孔のうち
電子が前記第１のｎ型不純物領域４内へ入シにくい。し
かも、第１の討型不純物領域４と基体１とのわずかな接
合部から電子が注入されるにしても、１０　〜１０−９
秒程度のごく短い時間であるため、接合部の面ｉＡが小
さければ短時間に電子が急激に注入されることはなく、
そのためＭＯＳキヤ・やシタの蓄積電荷だけでなく第１
のｎ＋型不純物領域４とｐ＋型不純物領域１２との間の
蓄１？［荷をも十分に放電するには至らない。したがっ
て、α線がメモリセル近傍に突入してもソフトエラーは
生じにくい。

〔発明の実施例〕

以下、本、発明の実施例を第９図（、）〜（１）に）Ｊ
＜す製造方法を併記して説明する。

まず、ｐ型シリコン基体の一部を構成する不純物一度６
　Ｘ　１０１′ｃｍ−３のｐ型シリコン基板２１−Ｌに
シリコン窒化膜２２を形成した屹、その一部を選択的に
エツチング除去した。次に、Ｂ＋を高ドーズ尺でイオン
注入し、ポロンイオン注入層２３を形成した（第９図（
−）図示）。

次いで、前記シリコン鴛化Ｗ２２のエツチングｔｆ＋＋
の端部を更に大きく除去するように、ケミカルドライエ
ツチング（ＣＤＥ）によシエッチした。つづいて、熱酸
化処理を施して、前記♂ロンイオン注入層２３０ゾロン
を電気的に活性にして不純物一度１×１０ｃｍ　　の高
容量化用の＋ｐ型不純物領域２４を形成するとともに、該ｐ＋型不純
物領域２４上に厚さ１５０Ｘの熱酸化膜２５を形成した
（第９図（ｂ）し１示）。

次いで、前記シリコン窒化８２２をエツチング除去した
後、全面に、前記ｐ型シリコン基板２ノとともにｐ型シ
リコン基体を構成するｐ型エヒタキシャル層２６を成長
させプこ。つづいて、このｐ型エピタキシャル層２６上
にバッファ酸化膜２７及びシリコン窒化Ｕを形成した。

つづいて、メモリセル領域以外のシリコン窒化膜を選択
的にエツチング除去してシリコン窒化膜・ぞターン２８
を形成した後、該シリコン窒化膜・ぐターン２８をマス
クとしてＢ＋ヲイオン注入し、フィールドイオン注入層
２９を形成した（第９図（Ｃ）図示）。

次いで、熱酸化処理を施してフィールド酸化膜３０を形
成するとともに、前記フィールドイオン注入層２９のポ
ロンを電気的に活性化してｐ”−７１，７チヤネルスト
ノ・ｆ領域３１を形成した（第９図（ｄ）図示）。

次いで、前記シリコン窒化ｊ摸・ぐターン２８をエツチ
ング除去した後、前記熱酸化膜２５上に対応する領域以
外にホトレジスト・やターン（図示されていない）を形
成し、ＡＩ＋　　の深いイオン注入を行った。つづいて
、該ホトレジストノやターンを除去した。つづいて、前
記ホトレジストパターンよりも広い開孔部を翁するホト
レジストパターン（図示されていない）を形成し、Ａ８
＋の浅いイオン注入を行、：）た。これら２回のＡｓ＋
イオン注入によシ砒素イオン江入層３２を形成した。つ
づいて、前記ホトレジストノぞターンを除去した（第９
図（、）図示）。

次いで、アニールを行って前記砒素イオン注入層３２の
砒素を電気的に活性として、前記熱酸化膜２５に達し、
前記ｐ型エピタキシャル層２６の辰面で浅い部分が突出
した第１のｎ型不純物領域３３を形成した。つづいて、
前記・クツファ酸化膜２７を除去した後、ＰＡ酸化処理
を施して厚さ２５０Ｘの熱酸化膜３４を形成した。

つづいて、全面に第１層多結晶シリコンを堆積した後、
パターニングしてキヤ・ぐシタ電極３５を形成した。こ
れによって第１のｎ型不純物領域３３は、ｐ型エピタキ
シャル層２６の表面付近の部分がＭＯＳキャパシタ用と
して機能し、前記熱酸化膜２５付近の部分が高容量化用
キャｉ４シタとして機能する。つづいて、前記キヤ・ぞ
シタ電極３５をマスクとして利用踵　しきい値電圧制御
のだめの１イオン注入を行った（第９図（ｆ）図示）。

次いで、前記キャパシタ電極３５をマスクとして前記熱
触化ｊ換３４の一部をエツチング除去してキャパシタ電
極３５上の第１ケ゛−ト酸化ｊ摸３６を形成した。つづ
いて、熱ｒａ：２化処理全処理て、第２ケ゛−ドア汲化
ｊ良３７及びｆｆ１ｆＪ　Ｎ［；キャパシタ電極３５を
覆う厚い熱Ｍ化膜３８を形成した。

つづいて、全１６１に第２層多結晶シリコンを堆積し／
ζ後、パターニングして、ｎ’ｌＪ　Ｓｔ、’　ｐ型エ
ピタキシャル層２６上で前記第２ダート酸化ｊ換３７を
介するとともに、前記キャパシタ電極３５上に前記厚い
熱酸化ａＳＳを介して延在するゲート電イ永３９を形成
した。つづいて、該ケ゛−トη−，，極３９をマスクと
してＡ８　　をイオン注入し、砒素イメン注入層４０を
形成した（第９図（ｇ）図示）。

次いで、熱アニールを行って前記砒素イオン注入Ｉ＠４
０の砒素を電気的に活性とし、前記第１のｎ　型不純物
領域３３よシ浅い、ＭＯＳトランジスタのドレイン領域
となる第２のｎ型不純物領域４１を形成した。つづいて
、全面に第１層間絶縁膜（ＣＶＤ−８１０２膜）４２を
堆積した後、前記第２のれ＋型不純物領域４１上にコン
タクトポール４３を開孔した。つづいて、全面に第３１
曽多結晶シリコンを堆積した後、・９ターニングして、
前記層型不純物領域４１とコンタクトホール４３を介し
て接続するビット線となる多結晶シリコンノやターン４
４を形成した（第９図（ｈ）図示）。

次いで、全面に第２層間絶縁膜（ＣＶ　Ｄ　−５１０２
膜）４５を堆積した後、前記ダート電極３９上にコンタ
クトホール４６を開孔した。つづいて、全面にＡｔ１ｌ
＠を蒸着した後、・やターニングして、前記ダートを極
３９とコンタクトホール４６を介して接続するワード線
となるＡｔ配線４７を形成しブこ。つづいて、全面に保
護膜４８を堆イ」“、しり後、図示しないポンディング
パッド用窓を開孔し、ＭＯＳダイナミックメモリを製造
した（第９図（量）図示）。

しかして、第９図（１）図示のＭＯＳダイナミックメモ
リは、第１のｎ＋型不純物領域３３とｐ＋型不純物領域
２４との間に熱酸化膜２５が形成されておシ、リーク電
流を減少させることができるので、ｐ＋型不純物領域２
４の不純物旋度を烏くして蓄積電荷量を増加するととも
に、蓄積電荷の保持時間を増加することができる。

このことを具体的な数値で比較すると以下のようになる
。すなわち、第２図図示の従来のＭＯＳキャパシタ型ダ
イナミックメモリセルにおいて面積３０．２μ２、第１
ケ゛−ト序化）模６の膜厚２５０Ｘのメモリセル用キャ
パシタを構成した１局合、その各組は４０．７　ｆＦで
、蓄積電荷の保持時間は約２２砂であった。また、第３
図図示の１趙来のｒｉ’ｌ’、　′谷バ１化ＭＯＳダイ
ナミックメモリにおいて、１「１１積３　（１，２７）
２、第１ケ゛−ト酊化７模６の膜厚２５０　Ｘ５ｐ−型
不純物領域１１の不純物濃度８Ｘ　１０１６ｔｙｎ−’
のメモリ用キＹ　ｚＥシタな構成した場合、糸体１と第
１のｎ＋型不純ｑりＪ領域４との電（１’）、’差が３
〜８Ｖの馳１ノ）Ｊでは各層は平均５１２ｆＦで、蓄イ
、１酉１ｔ、イｌ＋ｉのイｌメ持時間シーＬ約−１６秒
でｄりつ／こ。

こＪしに対して、本発明のＭＯＳダイナミックメモリに
おいて、面、１％　３０．２μ２、第１り゛”−ト酸化
ｊ摸３Ｇの膜厚２５ｏＸＳＪ１５版２１の不純物限度６
Ｘ　１０”’ｔｙｎ−３、ｐ＋型不純１吻頑城、？　４
　ノ不純’１Ｖｂａ度Ｉ　Ｘ　１０２０ｃｍ−３、熱酸
化Ｂ２５の膜厚１５０Ｘの場合、容量は９７．４ｆＦ、
蓄積電荷の保持時間は約２００秒でありた。

また、第１のｎ型不純物領域３３とｐ型不純物領域２４
との間の熱酸化膜２５はソフトエラーを防止する効果も
太きい。・すなわち、ポリイミドを塗布しない自然状態
において、第３図図示の従来の高容量化構造の１６にビ
ット・ダイナミックＲＡＭでは２×１０５時間に１回の
割合（５０００ｆｌｔ　）でソフトエラーを生じたが、
本発明の構造の１６にビット・ダイナミックＲＡＭでは
１０時間に１回の割合（１００ｆｉｔ　）となシ、ソフ
トエラー耐性が大幅に向上した。

また、上記実施例のＭＯＳダイナミックメモリの如く、
第１のｎ型不純物領域３３の第２のｎ＋型不純物領域４
１に近い部分を浅くすれば、ショートチャネル効果を防
止することができるので、ＭＯＳトランジスタのしきい
値電圧制御が良好に行える。

また、上記実施例のＭＯＳダイナミックメモリを製造す
る際、第９図（Ｃ）図示の工程で形成されるｐ型エビク
キシャル層２６についてｔ」１、その結晶性はｐ型シリ
コン基板２ノ上よシも熱酸化膜２５上で悪くなる。しか
し、この領域ｒＪ、　Ｍｊに高濃鹿の第１のｎ＋型不純
物領域３３となり、半導体がその性質を失って金属に近
い性質ケ持った領域であ５、ＭＯＳ）ランリスタのチャ
ネル領域でもなければｐｎ接合部でもないので結晶性の
悪化は余り問題にならない。なお、第１のｎ＋型不純物
領域３３の結晶性をどの領域においても良好にするには
、上記実施例のように基板２１の表面に熱酸化膜２５を
形成した後、全面にｐ型エピタキシャル層２６を形成す
るのではなく、ｐ型シリコン基体の内部にｐ型不純物領
域を形成し、この上面に接するように絶縁膜を形成すれ
ばよい。このためには、ｐ型シリコン鵡体にｐ型不純物
の深いイオン注入及びそのｐ型イオン注入層の上に窒化
物あるいは酸化物の絶縁ｊ換を形成するＮ＋あるいはＯ
＋のイオン注入を竹い、ｐ＋型不純物領域とその上の絶
縁膜を形成し、その後に第１の層型不純物領域を形成す
ればよい。

なお、ｐ＋型不純物領域２４を形成するために用いられ
るボロンは拡散係数カニ大きく、後に行われる熱工程も
多いので、ｐ型不純物領域２４の？ａ度は第１のれ＋型
不純物領域３３の濃度よシも低くすることが望ましい。

壕だ、本発明のＭＯＳダイナミックメモリは第９図（ｉ
）図示の構造に限らず、第１０図に示す如く、熱酸化膜
２５をフィールド酸化膜形成予定部方向に延出するよう
な平面バタンにしておき、ｐ型エピタキシャル層２６の
厚さを薄くすること【よシ、前記熱酸化膜２５がフィー
ルド酸化膜３０と接する構造にしてもよい。このような
構造にすれば、第１のｎ型不純物領域３３とｐ型エピタ
キシャル層２６との間に形成される接合部をよシ減少す
ることができるので、蓄積電荷の保持特性やン７トエラ
ー耐性を更に向上することができる。

更にまた、本発明の高容量化メモリセルは上記実施例の
ように熱酸化膜２５の下の基＋Ｆ　ＶＥのみにｐ＋型不
純物領域２４を埋込んだ構造のものに限らず、第１１図
に示す如くｐ型シリコン基板２ノの全面もしくはメモリ
セル領域となる領域に埋込まれたｐ＋型不純物領域２４
′を形成するか１だけ基板として不純物濃度のｊｌいｐ
型シ１ノコン基板２ノ′を用い、その上にｐ型エピ！キ
シャル層２６を形成しｐ型シリコン基体とした構造のも
のでもよい。こうした構造によれば基体の抵抗か下が９
、周辺回路の動作に伴う基体の′ｉゎ１位′Ｌ動をおさ
えてセル内の蓄積１Ｌ荷をさらに安定化することができ
る。

また、同様の効果は第１２図に示すメモリセル構造によ
っても達成できる。第１２図図示のＭ　ＯＳダイナミッ
クメモリはｐ型エピタキシーＹル層２６を形成する前に
、ｐ　フＩｉ’）、シリコンφＮ板２１の全面もしくし
、メモリセ／Ｌ−’ｐＪ（域となる領域に深いｐ型高ｄ
冴兆イオン注入層を設け、更に熱酸イヒ膜２５下の領域
には浅いｐ型＾ｉ／：１度イオン注入層を設け、熱゛ア
ニールすることにより、ｊｔ　ｌ＆　１３’ジには本発
明の高容督化用のｐ＋型不純物領域とｐ型シリコン基体
の低抵抗化用のｐ＋型不純物領域とを併合したｐ＋型不
純物領域２４を基体中に形成したものである。こうした
構造により第１１図図示のＭＯＳダイナミックメモリと
同様な効果を得ることができる。しかも、第１１図図示
のメモリセル構造では熱工程によってｐ型不純物を増大
させだ月更に不純物が拡散してトランジスタのしきい値
電圧を変動させ、しきい値電圧の制御性を悪化させるお
それがあるのに対し、第１２図図示のメモリセル構造で
はこうしたおそれはない。

まだ、本発明のＭＯＳダイナミックメモリは上記実施例
の如く、夫々多結晶シリコンノ４ターン４４によシビッ
ト線を、Ａｔ配勝４７によシワード線を形成したものに
限らず、ビット線及びワード線は第１３図あるいは第１
４図に示すように形成してもよい。

第１３図図示のΔ４０８ダイナミックメモリはメモリセ
ルの主要部を形成した後、全面にＣＶＤ−８ＩＯ２ｊ］
鈍４２を堆積し、第２のｎ＋型不純物領域４１上にコン
タクトホールヲ同化し、全面にＡｔ膜を蒸淘してパター
ニングすることによりＡｔ配線５１を形成し、更に全面
に保設膜５２を堆積し／こものであシ、夫々Ａ／、配線
５ノがビット線として、ケ”　−ト＄１３；％　ｓ　９
自体がワード彩メとして機能するようになっている。

第１４［ン１図示のＭＯＳダイナミックメモリはメモリ
セルの主要部を形成した後、全面にＣＶＤ−８１０２膜
４２を唯積し、ダート電極３９上にコンタクトホール５
３を開孔し、全面にＡｔ膜を蒸着してパターニングする
ことによりＡｔ配線５４を形成し、更に全面に保穫脱５
５を堆１１ｔ　したものであり、夫々第２のｎ＋型不純
Ｉ吻領域４１自体がビット線として、Ａｔ配線５４がワ
ード線として機能するようになっている。

〔発明の効果〕

以」二詳述した如く本発明によれは、畜槓亀荷搦が大き
く、蓄積電荷の保持時間が長く、しかもソフトエラーの
少ないＭＯＳダイナミックメモリを提供できるものであ
る。

【図面の簡単な説明】

第１図はＭＯＳダイナミックメモリの構成回路図、第２
図Ｉ−ｉ、従来のＭＯＳダイナミックメモリ？ンＪりす
断面図、第３図は従来の高容量化ＭＯＳダイナミックメ
モリを示す〜［ｉ図、第４図は従来の高容量化ＭＯＳダ
イナミックメモリにおけるｐ−型不純物領域の濃度Ｎと
蓄積電荷の保持時間Ｑ８／ｄＱ、／ｄｔとのＩ＃；、ｉ
係を示す作図、第５図は本発明のＭＯＳダイナミックメ
モリの桐、教を示す断面図、第６図〜第８図は夫々不発
り」のＭＯＳダイナミックメモリにおける絶縁ｊｊ１の
ノリさＸと蓄Ａ責電荷訃Ｑ、、リーク電流ｄ　Ｑ　、／
ｄ　を及び蓄積電荷の保持Ｈ４間６８／ｄＱ８／ｄｔと
のｌｓ’ｌ　保を示す線図、第９図（−）〜（ｉ）は本
発明の冥加１例におけるｈｑ　ｏ　ｓダイナミックメモ
リをその製造工程順に示す断［すｉ図、第１０図〜第１
４図は夫々本発明の他の実施１４１１におけるＭＯＳダ
イナミックメモリを示すＨｉｒ　１ＩＩｉ図である。１・・・ｐ型シリコン基体、２１・・・ｐ　ｉＱ　シＩ
Ｊコン基板、２１′・・・高濃度ｐ型シリコン基板、２
゜３０・・・フィールド酸化膜、３．３１・・・ｐ″″
型チャネルストノ・ぞ領域、４．３３・・・第１のｎ型
不純物領域、５，４１・・・第２のｎ型不純物領域、６
．３６・・・第１ダート酸化膜、７．３５・・・ギヤ／
４’シタ電極、８．３８・・・厚い酸化膜、９．３７・
・・第２ダート酸化膜、１０．３９・・・ダート電極、
１２．２４．２４’・・・高容量化ｐ＋型不純物領域、
Ｉ　Ｊ　、　２５・・・絶縁膜（熱酸化膜）、２６・・
・ｐ型エピタキシャル層、４２・・・第１層間絶縁膜（
ＣＶＤ−８ｉＯ□膜）、４３，４６．５３・・・コンタ
クトホール、４４・・・多結晶シリコンパターン、４７
．５１．５４・・・Ａｔ配線、４Ｅｌ、５２．５５・・
・保護膜。出願人代理人　　弁理士　鈴　江　武　彦第１図Ｂ第２図第３図第４　ｆＪ第　５　図第６図第７図＋０　２０　３０　４０　５０　６０　７０　８０Ｘ　
（Ａ７）第８図Ｘ（ａｍ）第９図Ｂ′″ 第９図ＡＳ＋第９図

Claims

【特許請求の範囲】

（１）　　フィールド絶縁膜によシ分離された島状の第
１導電型の半導体基体表面に形成された第１及び第２の
第２導電型不純物領域と、該第１の第２導電型不純物領
域上に第１ダート絶縁膜−ト絶縁膜を介して形成される
とともに、前記キヤ・ぞシタ電極上に絶縁膜を介して延
イＥするケ゛−ト電極と、少なくとも前記第１の第２導
電型不純物領域下の前記基体内に形成された第１導電型
不純物領域とを具備したＭＯＳダイナミックメモリにお
いて、前記第１の第２導−型不純物領域と前記第１導電
型不純物領域との間に絶縁膜を形成したことケ特徴とす
るＭＯＳダイナミックメモリ。
（２）第１導′亀型不純物領域が、第１の第２導也型不
純物領域下の基体内だけでなく、基体全面もしくはメモ
リセル領域全体に貝って形成されたことを特徴とする特
許請求の％間第１項記載のＭＯＳダイナミックメモリ。
（３）第１の第２導電型不１＋ｌｉ物領域の大部分が第
２の第２導電型不純物領域よりも深く、第２の第２導電
型不純物領域に近い部分で、第２の第２導電型不純物領
域とほぼ同じ深さであるかまたは浅いことを特徴とする
特π１請求の範囲第１項記載のＭＯＳダイナミックメモ
リ。
（４）第１の第２導電型不純物領域と第１導電型不純物
領域との間の絶縁膜がフィールド絶縁膜方向に延出し、
フィールド絶縁膜と接していることケ特徴とする特許請
求の範囲第１項記載のＭＯＳダイナミックメモリ。