JPS60178659A

JPS60178659A - 半導体装置およびその製造方法

Info

Publication number: JPS60178659A
Application number: JP59033592A
Authority: JP
Inventors: Satoshi Shinozaki; 篠崎　慧
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-02-24
Filing date: 1984-02-24
Publication date: 1985-09-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の枝１府分野〕本発明は半導体記憶装信゛にが＼ゎり、特にダイナミッ
ク・ランダム・アクセス・メモリのキャパシタ及びトラ
ンジスタの構造とそのプロセスに関するものである。

〔発明の技０れｆ的背址〕ダイナミック・ランダム・アクセス・メモリ（以下、Ｄ
ＲＡＭと称する）はメモリ容量の増大に伴い、１トラン
ジスタ・１キヤパシタ構成のセル構造が主体となり、政
祷加工技侑の進歩を背以にその記憶容量も６４Ｋｌ）ｉ
ｔがら２５６　Ｋｂｉｔに大谷酸化が但み、すでに実現
されている。

そして、現在では四にＩ　Ｍｂｉの容Ｊｗを持つＤＲＡ
Ｍの研究開発が進められており、ＤＲＡＭの大耳Ｆｉｇ
化は留まるところを知らない。

大容耽化を達成するためにはチップ面積の拡大を出来る
限り最小限にとどめるため、セルの構成要素の−っであ
るキャパシタの面積を微小化してゆく必要があり、それ
につれ、キャパシタ容量の低減が問題となる。　゛これを数置するためにキャパシタ絶縁膜を薄膜化したり
、５ｉｌＮ４膜やタンタルオキサイドなどの高ｆＡ′ｉ
ｔ体物質の適用あるいはトランスファゲート上に４Ｒ層
するスタックド構造が考えられている。史にキャパシタ
領域のシリコン基板に凹形の４直な溝を街り、その内面
をキャパシタとして使用し、平面積を小さくし、実効的
にキャパシタの容量を増加させる試みも成されている。

そこで、これら容敏増加対策のそれぞれの問題点を考え
てみる。

キャパシタ絶縁膜の薄膜化はＳ　ｉ０２により６４Ｋｂ
ｔｔのＤＲＡＭで厚さ３ｓ　ｏＸ　、２５６ＫｂｉｚＤ
ＤＲＡＭでｚｓｏ’ｈにて進められて来た。

そして、Ｉ　Ｍｂｉ　ｔ　（Ｄ　ＤＲＡＭ　ニおいては
１ｏｏ〜１２０ＸのＳ　ｌ（ｈ膜の実現が要求されてい
る。このような逓いＳ１０．膜は、酸化膜形成条件ばか
りでなく、基板の影響や前処理条件ｔこ非常に敏感であ
り、均一な膜宵の８ｉ０２膜を得にくい問題がある。従
って、大容量のキャパシタを歩′ｄり良く実現するこき
は非常に難しい。更に４ＭｂｉｔのＤＲＡＭの実現のた
めに薄膜化する要求に対しては８　ｉ０２のみでは不可
能になる。

次に高Ｍｌｊ　’ＣＷ体物實０適用が考えられる。この
場合、現在の候補として５ｉｓＮ４膜とＴａ２θ、膜が
研究の主たる対象に上けられているが、いず第１もこれ
らのみの膜でキャパシタを作ることは出来ないと考えら
ｉｔている。そイ］、は、電気的特性の不安Ｗ性とリー
ク市流に代表されるようにキャパシタとしての特性を満
たせない点にある。

従って、こねらの高誘電体物質は、５ｉ０２膜との複合
膜として使用されることになり、実効的にＮ膜化するこ
とは難しく、そのためには５ｉ０１１１１へ自体及び堆
＋／ｌ　１＃、自体を薄膜化しなけ第１はならなくなり
、上Ｒｅ　Ｓ　１０２と同様な間！ｌ１１１１ｊび堆梼
膜の堆積限界の間蹟にぶつかる。

従って、ＭＩ　Ｓ　（Ｍｅｔａｌ　Ｉｎ５ｕｅａｔｎｒ
　Ｓｅｍ１ｃｏｎｄｕｃｌｏｒ）構造のキャパシタを限
りなく微細化していった場合、一定の８１Ｊｔのキャパ
シタを実現するためには、絶縁膜の薄膜化をこは限界が
既に見えはじめているために、実効的な面積を増大させ
ること以外に対縦が無いことがわかる。

この実効的面積の増大と云う命題に対する一つの解が先
にも述べたように半導体基４Ｆｔ　Ｇこ深い溝を掘り、
その側面をキャパシタとして利用する考え方であり、多
くの提案が成さイ１ている。この技術はトレンチ・キャ
パシタ形成技術と云い、その溝の形状より、Ｕ字形構造
とＶ字形構造の二つがある。これらのうち、Ｕ字形溝形
成はＳｉ基板をＲＩＥ（Ｒｅａｃｔ　ｉｖｅ　Ｉｏｎ　
Ｅｌ　ｃｈ　ｉｎｇ　ｚ反応性スパッタエツチング）に
より、マスクに対して垂直に溝を掘るもので、面積が深
さと開孔部周辺侵の積で増加することになるので最も有
効な方法である。

しかし、この方法にも多くの問題がある。例えば、Ｓｉ
基板をＲＩＥで深く溝を掘ることによりＳｉ基板に与え
る放射線損傷をいかに除去するか％深い溝内の汚染をど
のように取り除き、クリーニングするか、永直に立つ溝
内側の表面の不純物ｇ４度をどのように制御するか、な
どである。

また、■字形溝形成はＳｔ基板の結晶向（１００）而を
表面とする基板に対して（１１１）而に沿ってこれをエ
ツチングする方法で、（１００）而のエッチレグレート
が（１１１）面のエッチレグレートに対して早いエツチ
ング方法を用いることにより７字形溝を形成するもので
あり、７字形（１１１であるｊ、二Ｖ＋に上述のような
Ｕ字形溝の問題点は少ない。

しかし、この方法の場合、■字形隣内（Ｉｌｌ　ｆこ酸
化膜を形成させると、（１１１）而では（１００）曲よ
り酸化レートが大きいため、７字形溝による１０口責拡
大分がキャパシタの芥１．１増大にほとんど寄与しない
と云う問題がある。

すなわち、８１の酸化現象曇こおいて、ｇ　（’、ｒ％
の１，５合、Ｓ＋基４投の結晶面（１１１）面の酸化レ
ートは（１００）ｍｌ　、　（９１１）面に比ベテカな
り太き（、この結晶：ｆｉｌの違いによる酸化レートの
差の一ビ１ｊを示すと、第１図の如きである。図は９０
０℃ドライ０．による酸化時間と酸化膜厚の関係を（１
１１）、（１００）面について示したもので、図かられ
かるように、（１１１）而と（１００）面との酸化時間
差は（１１１）面の方が約１．７倍程度、太きい。従っ
て、（１１１）面を内包面とする７字形溝を含む８１基
板表面を酸化した場合、（１００）面の表面における酸
化膜厚を例えば１　ｏｏＸに設定すると（１００）面に
１００Ｘの酸化膜が成長−ζる間に（１１１）面表面に
は１７０人の酸化膜が成長することになりこの（１１１
）１釦の膜厚は１．７倍となる。

また、第２図に示すようなディメンジョンにてキャパシ
タを形成した時、７字形溝を形成することによる面積の
増加分ΔＳは溝の間口をａ。

炎行をｂとするとと表わされ、もとの面積の約７割も増加させることがで
きる。

しかし、ＭＩＳキャパシタ容量Ｃは単純にとＳＣ＝□　・・・・・・（２）ｌ（但し、εはインシュレータの誘宿、率である）と表わ
され、４厚ｔＩの増加分と面積Ｓの増加分が等しければ
ｃ　ｔｉｔ　ｘらないことになり、上記例の場合、７字
形節を形成した効果はほとんど無いことになる。

従って、■字形溝内表面での酸化膜厚を基板表面の酸化
が厚とほぼ同じＳ　Ｊ’！に形成することのできる技術
の開発が望まれる。

また、ＤＲＡＭの場合、高集積化に伴うキャパシタの微
細化ばかりでなく、キャパシタと対を成すＭＯＳ　ｌ−
ランジスタの微細化も必要不可決であり、従ってＭＯＳ
トランジスタにおけるトランスファ・ゲートの微細化に
対する問題も多い。

こわ、は、通常のＭＯ８Ｉ−ランジスタの微細化と同様
の間；４であるが、ＤＲＡＭの高集積化に伴い、キャパ
シタと対を成ＴＭＯＳトランジスタのゲート′＠、極を
こおけるチャネル畏も当然、短縮されることから、電源
電圧が低減さ眉、ない限り、ドレイン近傍の電界残置が
強くなり、ホットエレクトロン（Ｈｏｔ　ｅｌｅｃｔｒ
ｏｎ　）の注入による閾値電圧ＶＴＨの変動、相互コン
ダクタンスＰｍの低下などの特性変動の問題を生む。従
って、これを避けるためのトランジスタ構造の改良も必
要である。

以上のことからＤＲＡＭをｉ％　Ｆｋ　４化する場合に
は７字形溝のキャパシタとすることが望ましいが、面積
拡大分の容量に対する寄与率向上や上記の問題に対する
トランジスタイに造の改良などあわせて解決しなければ
ならない点が多い。

〔発明の目的〕

本発明は上記事情に鑑みて成されたもので、ＤＲＡＭの
高集積化に伴なうキャパシタの実質的な容量低下を抑え
、且つこのキャパシタと対を成すトランジスタの性能低
下の抑制を図ることのできるようにした半導体装置とそ
の壌造方法を提供することを目的とする。

〔発明の概要〕

本発明は上記目的を達成するため、半導体基板の（１１
１）面を利用してキャパシタ部とトランジスタのトラン
スファ・ケート部をＶ字形溝に形成し、また、半ｉ４体
＾（＆の表向の不純物濃度を大ぎく設ンどして、が酸化
による酪化Ｌ／　−１−を７字形（８か而と半畳体基板
衣面各々で等しくなるようにし、こイ１ζこよって各々
の１川の酸化＋１１；！　）’￥を等しくし、７字形溝
による表面積増大を若ｌよｊ・１１加に寄与させること
ができるようにし７、また、トランスファ・ゲートＨｌ
ｊ　ｆ　Ｖ字形浦とすることによって）ｆ’　）　４％
を知くして（ト、千ヤネル畏を長く保つこさができるよ
うにしてトランジスタ及びキャパシタの＋ｒ＝ｊ、　Ｋ
４Ｈ化を図るようにする。

〔発１りの実＆＋例〕以［：、本発明の一笑！Ｇ例ＧこついＣ’Ａ”、３図に
示す乎゛！１青工’ｔ’ｉｊ　ｂ？〕を后照しながら家
門する。

まずＣ１しめに結晶面（１００）而または（９１１）１
０１を一８’するＰ形Ｓ　ｉ　塙４１ｉ　１の〉し面１
ｔ７−、フィールド１浚化）：ｊ、％　２を形成して素
子分離領域を形成し、ついでＳｉ　；’ｌ’ｌ：社１１
の素子領域表曲にイオン注入１月により、ドーズｈ’ｔ
　５　Ｘ　ｌ　Ｏ”ｃ、ｍ−２，加ｘｇｉ　’ｊＩ圧４
（，１ＫｅＶなる条件でＡｓイオン３を注入する（第３
図（ａ１図示）。次に熱酸化処理を行って、注入された
Ａｓ原子を活性化すると、Ｓｉ基板１の素子領域表面に
は表面不純濃度が約Ｉ　ＸＩ　Ｑ’、９ｃｍ−３以上の
ｎ＋形拡赦領域４が形成される。このとき、酸化性雰囲
気中にて行い、Ｓｔ基板１表面に酸化膜５を形成する。

続いて表面に予定位置が開口されたレジストパターン６
を形成する（第３図（ｂ１図示）。

次いで、このレジストパターン６をマスクに前記酸化膜
５を４択的にエツチングし、トランジスタ・ゲート予定
部及びトレンチ・キャパシタ予定ｇ１５　、）−パター
ニングする。次いで、レジスト・パターン６を剥離し、
その鏝、残存した酸化１１臭５及びフィールド酸化膜２
をマスクに５ＩＪＪ板１をＫＯＨ液を用いた異方性エッ
チャントによりエツチングする。その結果、第３図（ｃ
ｌに示すσ（＋（、■字形面状のトランスファ・ゲート
部Ｖ字形溝７及びキャパシタ部Ｖ字形溝８が形成される
。この８１基板ｌのエツチングｌこより形成さ４１、る
Ｖ字形溝の深さは、マスク開口部が狭い場合にはそのマ
スク開口幅で自動的に定まり、開口部縁を辿る（１１１
）面の交点でエツチングは止まり、７字形となる。しか
し、開口幅の広いトランスファ・ゲート部７のようにマ
スク開口部が広い場合−こけ、深さはエツチング時間で
決定され、７字形の底面Ｇこ（１００）而または（９１
１）面が我われることになる。

次に第３図（ｄ）に示すように熱ｒｓ化処理を施してキ
ャパシタ用のゲート酸化膜９を全ｉ１こ成長させる。こ
の１６合、■字形！１ηを持つＳｉ基板の表面に成長す
る（ＣＭ冗膜はＳ１基板表面の（１００）而または（９
１１）の酸化レート瘉こ比′ｌつし、７竿形溝内壁の（
ｌｌｉ）而のに化レートは第１図にて説明したように大
きく、８１基・較の（１００）向上に１００＾の酸化Ｉ
ＩＩ々（Ｓｉ（ｈ）を形成した場合、（１１１）面には
約ｘ７ｏ′にの酸化膜が成長する。

しかし、ＳしＮ機における（１００）面の不純物ｄ：Ｊ
　Ｉｊｊ　４こよる酸化レートの便化は桐！４図に示す
如きであり、図かられかるように不純物イ農度を増して
ゆくと１　ｘ　１　Ｏ１９Ｃｍ”以上の範囲で１便化レ
ートが増加すると共に６　Ｘｌ　０１９　Ｃｒｎ７３で
は酸化レートが低不純物濃度時の１．７倍になる。

本実施例では先に説明したようｌこＳｉ基板１の表面（
ｉ　ｏｏ　）而に６Ｘ１０１９Ｃ１３の表面不純物濃度
のｎ＋形拡散領域４を形成しであるので、第３図（ｄ）
のゲート酸化膜９形成時に成長する酸化膜厚は（１００
）面表面及び（１１１）面ともにほぼ同程度の酸化レー
トを維持することが可能となり、膜厚をほぼ均一にでき
る。

次に、全面に薄い８１３Ｎ、膜１０をＬＰＣＶＤ　（減
圧ＣＶＤ’）法にて堆積し、表向を酸化した後、全曲に
多結晶シリコン膜を堆積し、これをパターニングしてキ
ャパシタ領域上をこキャパシタ電極１ノを形成する（第
３図（ｅ）図示）。次に５ｉｓＮ。

膜ｔＯでトランスファ・ゲート部Ｖ字形ｍ７を覆った状
態のまま、低温例えば８５０℃にてウェット酸化し、キ
ャパシタ４ｓ極１１上のみに酸化ＩＫ！　１２を成長さ
せる。ついで、この酸化膜１２をマスクにトランスファ
・ゲート部７の５ｉｓＮ４膜１０および酸化膜９を選近
的に除去し、続いて、熱酸化をｈｆｉｉ　Ｌ／てトラン
スファ・ゲート用の酸化膜１３をトランスファ・ケート
部７のＶ字形溝内に底隅させる（第３図（ｒ１図示）。

最ＨｋＧこトランスファ・ゲー］・のゲート電極１４を
Ｖ字形溝７の領域上に１°醍化膜１３を弁して形成し、
保護軸としての５ｉ０２膜１５をＣＶＤ法をこより推計
βする（第３図ｆｇ）１示）。そして、コンタクトホー
ルの開化、配線等の工程に入るが、これは通／さの工程
を辿る。

以上の工程により出来上った第３図（ｇｌの如き構造の
半ｊｊ％　、１本装置はＳｉ基板ｌの水子領域上にＶ字
形（（Ｃ）のキャパシタ１化とＶ字形溝のトランスファ
・ゲート部を有するＭＯＳ）ランジスタが形成されてお
り、キャパシタ部はＶ字形溝８内面を含む表面を均一な
膜厚の酸化膜９と５ｉｓＮ＋膜ＩＯで丘われ、そして、
その上に多結晶シリコンによる電極１１が形成されてい
て、史にその電極１１を酸化膜１２でＪ（わ第１ている
。そして、ＭＯＳ）ランジスタ部分表面もトランスファ
・ゲート１４３の■字形ｓ７内面を含め、均一な膜厚の
酸化膜１３で覆われ、その上をキャパシタ部も含めて保
護膜１５で覆われている。

このような構造となるため、７字形溝による壱面積の増
大が図れ、しかもＶ字形溝内面の酸化膜は表面酸化膜厚
と同じくしであるので、１模厚増大による答滝低下（ば
抑えらイ１、面積増大を容赦増大に寄与させることがで
きるようになる。

また、トランスファ・ゲート部もＶ字形溝としたことで
回しゲート長で平坦なものより表面Ａｋが増大でき、そ
の分、ゲート電極におけるチャネル長の１曽大を図るこ
とができる。従って、ドレイン近傍の電界強度増大を抑
／１ｌｉｌｌでき、これに起因する閾値電圧ＶＴＲの変
動や相互コンダクタンスタｍの低下などを抑えることが
できる。従って、１トランジスタ・１キヤパシタのＤＲ
ＡＭにおいて、トランジスタ及びキャパシタの微細化を
電気的特４４１ｇを劣化させることなく実現できるよう
をこなり、高集積化を促進できる。

このようにシリコン基板において、（１００）。

（９１１）面より酸化レートの大きい（１１１）面に対
し、（１００）■（または（９１１）而）の不純物（庸
１現を増大して（１００）面の酸化レートを増大させる
と（１１１）、（１００）而の酸化膜が同じ膜厚に形成
できることを利用し、シリコン基板のキャパシタ領域及
びＭＯＳ　）ランジスタ・頭載に（１１１）而を利用し
た７字形溝を形成して表面積の増大を図ると共に（１０
０）面では不純′Ｐ／ＩＪ６ｔ−ＩＩを工包大して酸化
レートを」１太さ七ト、その後、酸化膜を形成しするよ
うにしたので、キャパシタはＶ字形溝面を含め、酸化膜
を膜厚を等しくして形成でき、従って、Ｖ字１ヒ溝の膜
厚を増大させることがないのでキャパシタの面積ｊ′〜
加分を谷ｌ増大に寄与させることができることから、第
１弐〇こ示したように０．７ａｂのｊ＋１積増加分をそ
のまま、キャパシタの容量増大に寄与させることができ
るようになり、キャノ々シタの微細化に有効となる他、
ＭＯＳ）ランジスタの１ランスフ了・ゲート部もキャパ
シタの■字形溝形成時に同時に７字形に形成するように
してゲート部をＶ字形６′４とするようにしたので、ゲ
ート部の表面積も増大し、ゲート長を短縮してもチャネ
ル長Ｃま長くできるので微細化による電気的特性の劣化
を抑制できる。才た、トランスファ・ゲートのソース、
ドレイン領域の形成に酸化レート調整のために形成した
表面高濃度層を用いることができ、新たなソース・ドレ
イン領域形成用のイオン注入工程、熱処理工程が不要と
なり、プロセスの簡易化につながる。

また本発明の方法は次のような長所を持っている。まず
ψ基本的には従来技術の延長上の技術をｊ吏うことζこ
より実現できること。■トレンチ・キャパシタの加工上
の問題点である溝の深さの不均一性は問題にならないこ
と。なぜならは、７字形溝は（１１１）面を異方性エツ
チングすることにより作られるため、溝の深さは溝の開
口部の幅のみで決定される。従って、溝開口ｔ１このパ
ターン加工精度を制ｉ、＋４１すイ１−ば艮く、均一な
深さと均一な面積が得易すい。（３つ溝内の洗浄も【１
字状のＩ・レンチ−キャパシタと異なり、７字形をして
いるため、隅々の十分な洗浄が可能であるため、汚染の
心配もないことなどから、容易に高品質、旨信頼性、高
集積の半導体装置が得られるようになることなどがあげ
られる。

本発明の更に６２１１５図に示すようｌこキャパシタ部
Ｖ字形溝内囃をＤタイプ化して′実効的なＭＩ８容屑の
低下を防止することができる。こ眉、は、７字形溝を形
成したｍ　３　Ｑ　（ｃｌの工８１こてレジストパター
ンを形成し、これをマスクにキャパシタ部のみＡｓイオ
ンを注入することにより形成できる。

也Ｑこ！Ｉｉｌ！６図に示すようにトランスファ・ゲー
ト部のソース、ドレインの不純物、濃μ！分布を、＋　
、−の二側帽慣こすることも”Ｊ　ｆｊｌＦである。こ
れは、第３（箇（ｂｌの工程の前にトランスファ・ゲー
ト部のみにリンをイオン圧入し、その後の熱処理でｎ一
層を形成し、その後、Ｖ字形溝そ形成することにより、
形成できる。これににす、ドレインのｎ　＋　１Ｊ域近
傍のＦＨ，界を嵯和することが可能となり、ドレイン近
傍の向上及びホット・エレクション・インジェクション
（Ｈｏｔ　ｅ／ｅｃｔｉｏｎＩｎｊｅｃｔｉｏｎ　）に
よる信頼性の低下を防止できる。

同、本発明は上記し、巨つ図面に示す実施例に限定する
ことなく、その要旨を変更しない範囲内でＡｌ変形して
実施し得ることは勿論であり、例えばＶ字形溝の形成、
キャパシタ領域の酸化膜の形成などの工程は第３図に示
した手順に限定されるものでは無く、種々変形して笑施
し得る。また、（１００）、（９１１）面での酸化レー
トを（１１１）面の１．７倍とした場合について説明し
たが、これらの酸化レートはインシュレータの層数など
の条件により惺々異なるので、各々の条件に合わせ本発
明では（１００）、（９１１）面での不純物濃度を１ｏ
ｔ９　ＣＭ−３以上の範囲から適亘に選んで設定するよ
うにする。

また、キャパシタの絶縁膜はＳｔＯ，とＳｔ　、Ｎ、の
複合膜の他、Ｓ　ｉ０２とＴａ２０ｇの複合膜とするこ
ともできる。もちろん５ｉ０２膜一層でもかまわないが
腹合膜による多層化はキャパシタの実効的な容量を増加
させるとともにたとえ酸化膜にディフェクト（欠陥）に
よるピンホールがあっても、その上層のｓｔ、Ｎ、ＩＩ
休により絶縁され、大事に至らない。また、５ｉｓＮ４
ｒｐ％　Ｅこピンホールが生じていたとしても両層にお
ける！ｊ−いのピンホール位１腎が重なる確率は極めて
低いから、ピンホールに起因するショート発生は抑えら
イ］、、従って上ｉ己ディフェクトによるピンホール８
見翁４上、減少させ、半導体装１ｒ−＜の歩留り向１こ
寄与する効果がある。

〔ちら明の効果〕

以」二、、１を述したように本発明はキャパシタ領域及
びＩｋｉ（１８＋−ランジスタ鎮域に基板の（１１１）
而を市内着面とする■字形五を形成すると共をここのキ
ャパシタｆｉｒｌ城の′！濃而面不純：ｌ勿イコ亀１現
を前記７字形溝内（１，１ｔ　）面の表面不純物Ｃ加変
に比べて高くしてｔ！ｌタ化レーしを高め、その鏝、酸
化を行つ−Ｃ：、ｉ１■記キャパシタ貴４Ｒ上【こ乍化
膜を形成するようにしたので、嶋内をなめキャパシタ’
ｉ＋４’域上で均一な酸化レートが？与ら不７、従って
Ｖ字形溝面で酸化膜が厚くなると云うことが無くなるの
でＶ字形溝によるｉ山積増加分をそのまま容量の増加分
に寄与させることができ、キャパシタの一層の微細化が
可能になる他、またＭＯＳトランジスタのトランスファ
・ゲート部もＶ字形溝とするようにしたのでゲート長を
短くシてもチャネル長は焚くでき、従って、ドレイン近
傍の′町界強度増大を抑制できて閾値電圧の変動や相互
コンダクタンスの低下を抑えることができ、従って、電
気的な特性を劣化させることなく、トランジスタ、キャ
パシタの微細化ができるようになるなどの特徴を有する
半導体′１！ｃ置およびその製造方法を提供することが
できる。

【図面の簡単な説明】

第１図は結晶面の酸化レートの関係を説明するための図
、第２図は結晶面を用い、７字形溝を形成した場合の断
面寸法を説明するための図、第３　＠　（ａｔ〜（１１
）は本発明の一実施例を示す工程図、第４図は酸化レー
トの基板不純物＃度依存性を示す図、糾５図、第６図は
本発明の変形例を示す断面図である。１・・・シリコン基板、２・・・フィールド酸化膜、３
・・・Ａｓイオン、４・・・ｎ十形拡散領域、５，１２
゜１３・・・酸化膜、６・・・レジストパターン、７・
・・ゲート部、８・・・キャパシタ部、９・・・ゲート
酸化膜、ＩＯ・・・５ｉＳＮ４　ｇ、Ｊ　Ｊ・・・キャ
パシタ′に極、１４・・・ゲート電極、１５・・・Ｓ　
ｔＯ，膜、１６・・・コンタクトホール。出願人代理人　弁理士　鈴　江　武彦

Claims

【特許請求の範囲】

（１）トランジスタ及びキャパシタとを有する半導体装
＋ｉ！ｔにおいて、第１導町、形の半導体基板上の素子
領域に表面不純物濃度の高い不純物拡散領域を設け、且
つ上記トランジスタ用およびキャパシタ用の７字形溝を
それぞれ設けるト共にトランジスタはそのトランスファ
・ゲート部を上記Ｖ字形溝面を含む半導体基鈑表面にゲ
ート絶縁膜を介してゲート電極を形成した構造とし、キ
ャパシタは上記キャパシタ用のＶ字形溝肉を含むキャパ
シタ領域表向に膜厚のはば一定な絶縁膜を弁して′１ｎ
３極を形成した構造とすることを特徴とする半導体装ｉ
べ。
（２）　キャパシタの絶縁膜は二種グーの絶縁膜からな
るＮ合幌とすることを特徴とする特許請求の範囲第１項
記載の半／ｒ４体装置ト（。
（３）　キャパシタの絶縁膜はＳ　ｉＮ４とＳ　ｉ０２
からなる複合膜とすることを特徴とする特Ｉｆｌ−請求
の範囲第１項記載の半導体装置。
（４）　キャパシタの絶縁膜はＴａ１０ｇと５ｉ０２か
らなる複合膜を用いることを特徴とする特許請求の範囲
第１勇記載の半導体装置。
（５）第１導電形半導体基板の素子領域表面にこの半導
体基板の不純物濃度よりも高い第２導電、形不純物層を
形成すると共にトランジスタ領域及びキャパシタ領域に
それぞｎ半導体基板の（１１１）面を内表面とするＶ字
形溝を形成する工程と、半導体基板の表面に酸化による
絶縁膜を形成する工程と、キャパシタ領域上に電極を形
成する工程と、トランジスタ領域のＶ字形溝を含めたト
ランスファ・ゲート領域の絶ｆｉ　ＩｂＪを選択的に除
去し、次にトランスファ・ゲート領域に酸化膜を形成す
る工程と、この酸化膜上にトランスファ・ゲートを形成
する工程とを具備してなる半導体装置の製造方法。
（６）不純物層の表面不純物＊ＩｆをＩ　Ｘ　ｌ　ｏ”
ｃｍ−３以上に設電したことを特徴とする特許請求の範
囲第５　ＪＪＩ　Ａ［；載の半導体装置の１（遣方法。