JPH0294465A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0294465A JPH0294465A JP24602488A JP24602488A JPH0294465A JP H0294465 A JPH0294465 A JP H0294465A JP 24602488 A JP24602488 A JP 24602488A JP 24602488 A JP24602488 A JP 24602488A JP H0294465 A JPH0294465 A JP H0294465A
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 35
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 10
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 230000032683 aging Effects 0.000 abstract 2
- 239000003990 capacitor Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に溝型容兄部を有す
る半導体集積回路に関する。
る半導体集積回路に関する。
半導体集積回路の高集積化の一手段としてトランジスタ
型ダイナミックｒ（ＡＭのメモリセルには溝型の容量部
が採用されている。
型ダイナミックｒ（ＡＭのメモリセルには溝型の容量部
が採用されている。
第３図（ａ）、（ｂ）は従来の半導体集積回路の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
まず、第３図（ａ）に示す様に、半導体基板１の表面に
パターニングされたホトレジスト膜３を形成し、ホトレ
ジスト膜３をマスクに半導体基板１をドライエッチング
して溝７を形成する。
パターニングされたホトレジスト膜３を形成し、ホトレ
ジスト膜３をマスクに半導体基板１をドライエッチング
して溝７を形成する。
次に、第３図（ｂ）に示すように、ホトレジスト膜３を
除去し、溝７の上端エツジ部分を丸めるための酸化等を
行った後に、酸化膜８を熱酸化法によって形成し、さら
に、窒化シリコン膜９を堆積して熱酸化ｌ１１８及び窒
化シリコン膜９の積層からなる容量絶縁膜を形成する。
除去し、溝７の上端エツジ部分を丸めるための酸化等を
行った後に、酸化膜８を熱酸化法によって形成し、さら
に、窒化シリコン膜９を堆積して熱酸化ｌ１１８及び窒
化シリコン膜９の積層からなる容量絶縁膜を形成する。
次に、全面に多結晶シリコン膜１０を堆積して容量電極
を形成していた。
を形成していた。
上述した従来の半導体集積回路は、容量電極に電圧を印
加したときに講の上端エツジ部分に電界集中が起るため
、従来の平板型容量部に比べて、容量絶縁膜の耐圧、リ
ーク特性、及び経時絶縁破壊特性が劣るという欠点があ
る。
加したときに講の上端エツジ部分に電界集中が起るため
、従来の平板型容量部に比べて、容量絶縁膜の耐圧、リ
ーク特性、及び経時絶縁破壊特性が劣るという欠点があ
る。
本発明の半導体集積回路は、半導体基板の一主面に設け
た溝に形成した容量部を有する半導体集積回路において
、前記溝の上端エツジ部に他の部分より厚くして形成し
た容量絶縁ｊ摸を有している。
た溝に形成した容量部を有する半導体集積回路において
、前記溝の上端エツジ部に他の部分より厚くして形成し
た容量絶縁ｊ摸を有している。
本発明の半導体集積回路の製造方法は、半導体基板の一
主面に窒化シリコン膜を堆積し該窒化シリコン膜を選択
的にエッチングして開口部を設ける工程と、熱酸化法に
より前記窒化シリコン膜をマスクとして前記半導体基板
の表面及び前記窒化シリコン膜の端部下面に熱酸化膜を
形成する工程と、異方性エッチングにより前記窒化シリ
コン膜をマスクとして前記窒化シリコ膜の端部下面の前
記熱酸化膜のみを残して前記開口部の前記熱酸化膜を除
去する工程と、前記窒化シリコン膜をマスクとして異方
性エッチングにより前記半導体基板をエッチングして講
を形成する工程と、前記窒化シリコン膜を除去し前記溝
を含む表面に絶縁膜を形成して前記溝の上端エツジ部の
前記熱酸化膜に前記絶縁膜を積層して前記溝の上端エツ
ジ部に他の部分より厚い容量絶縁膜を形成する工程とを
含んで構成される。
主面に窒化シリコン膜を堆積し該窒化シリコン膜を選択
的にエッチングして開口部を設ける工程と、熱酸化法に
より前記窒化シリコン膜をマスクとして前記半導体基板
の表面及び前記窒化シリコン膜の端部下面に熱酸化膜を
形成する工程と、異方性エッチングにより前記窒化シリ
コン膜をマスクとして前記窒化シリコ膜の端部下面の前
記熱酸化膜のみを残して前記開口部の前記熱酸化膜を除
去する工程と、前記窒化シリコン膜をマスクとして異方
性エッチングにより前記半導体基板をエッチングして講
を形成する工程と、前記窒化シリコン膜を除去し前記溝
を含む表面に絶縁膜を形成して前記溝の上端エツジ部の
前記熱酸化膜に前記絶縁膜を積層して前記溝の上端エツ
ジ部に他の部分より厚い容量絶縁膜を形成する工程とを
含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｈ）は本発明の半導体集積回路及びそ
の製造方法の第１の実施例を説明するための工程順に示
した半導体チップの断面図である。
の製造方法の第１の実施例を説明するための工程順に示
した半導体チップの断面図である。
まず、第１図（ａ）に示すように、半導体基板１の上に
窒化シリコン膜２を堆積し、窒化シリコン膜２の上に溝
形成用パターンを有するホＩ・レジスト膜３を選択的に
形成する。次に、ホトレジスト膜３をマスクにしてドラ
イエッチング法により窒化シリコン膜２をエップーング
して除去し、開口部４を形成する。
窒化シリコン膜２を堆積し、窒化シリコン膜２の上に溝
形成用パターンを有するホＩ・レジスト膜３を選択的に
形成する。次に、ホトレジスト膜３をマスクにしてドラ
イエッチング法により窒化シリコン膜２をエップーング
して除去し、開口部４を形成する。
次に、第１図（ｂ）に示すように、ホトレジスト膜３を
除去した後、熱酸化法により、開口部４の半導体基板１
の表面に０．１〜０．５μｍの厚さの熱酸化１ＰＡ５を
形成する。このとき、開口部４の窒化シリコンＭ２の端
部下面も酸化され、いわゆるバーズビーブと呼ばれる熱
酸化膜が形成される。
除去した後、熱酸化法により、開口部４の半導体基板１
の表面に０．１〜０．５μｍの厚さの熱酸化１ＰＡ５を
形成する。このとき、開口部４の窒化シリコンＭ２の端
部下面も酸化され、いわゆるバーズビーブと呼ばれる熱
酸化膜が形成される。
次に、第１図（ｃ）に示すように、窒化シリコン膜２を
マスクとして異方性ドライエッチングして窒化シリコン
膜２の端部下面の熱酸化膜５のみを残して他の部分の熱
酸化膜５を除去する。
マスクとして異方性ドライエッチングして窒化シリコン
膜２の端部下面の熱酸化膜５のみを残して他の部分の熱
酸化膜５を除去する。
次に、第１図（ｄ）に示すように、窒化シリコン膜２を
マスクとして開口部４の半導体基板１の表面を約０．１
μｍ程エッチングして、開口部１１を深くする。
マスクとして開口部４の半導体基板１の表面を約０．１
μｍ程エッチングして、開口部１１を深くする。
次に、第１図（ｅ）に示すように、熱酸１ヒ法により、
開口部４の半導体基板１の表面に約０．１μｍの厚さの
熱酸化膜６を形成する。
開口部４の半導体基板１の表面に約０．１μｍの厚さの
熱酸化膜６を形成する。
次に、第１図（ｆ）に示すように、窒化シリコン膜２を
マスクとしてドライエッチング法により、熱酸化膜６及
び半導体基板１を順次異方性ドライエッチングして深さ
２〜１０μｍの講７を形成する。このとき、講７の上端
エツジ部には、熱酸化膜６が残っている。
マスクとしてドライエッチング法により、熱酸化膜６及
び半導体基板１を順次異方性ドライエッチングして深さ
２〜１０μｍの講７を形成する。このとき、講７の上端
エツジ部には、熱酸化膜６が残っている。
次に、第１図（ｇ）に示すように、窒化シリコン膜２を
ウェットエッチングにより除去し、必要であれば講７の
半導体基板１の表面にイオン注入を行い、熱酸化法によ
り酸化膜８を形成する。ここで、講７の上端エツジ部に
は他の部分より厚い酸化膜８が形成される。
ウェットエッチングにより除去し、必要であれば講７の
半導体基板１の表面にイオン注入を行い、熱酸化法によ
り酸化膜８を形成する。ここで、講７の上端エツジ部に
は他の部分より厚い酸化膜８が形成される。
次に、第１図（１１）に示すように、講７を含む酸化膜
８の表面に窒化シリコン膜９をＣＶＤ法により堆積し、
窒化シリコン膜９の上に導電性の多結晶シリコン膜１０
をＣＶＤ法によって堆積し、容量電極とする。
８の表面に窒化シリコン膜９をＣＶＤ法により堆積し、
窒化シリコン膜９の上に導電性の多結晶シリコン膜１０
をＣＶＤ法によって堆積し、容量電極とする。
第２図（ａ）〜（Ｃ）は本発明の半導体集積回路及びそ
の製造方法の第２の実施例を説明するための工程順に示
した半導体チップの断面図である。
の製造方法の第２の実施例を説明するための工程順に示
した半導体チップの断面図である。
第２図（ａ）に示すように、半導体基板１の上に窒化シ
リコン膜２を形成し、窒化シリコンＪｌｉ ２の上に溝
形成用パターンを有するホトレジスト膜３を設ける。次
に、ホトレジスト膜３をマスクとして窒化シリコン膜２
を異方性エッチングして開口部４を設ける。
リコン膜２を形成し、窒化シリコンＪｌｉ ２の上に溝
形成用パターンを有するホトレジスト膜３を設ける。次
に、ホトレジスト膜３をマスクとして窒化シリコン膜２
を異方性エッチングして開口部４を設ける。
次に、第２図（ｂ）に示すように、ホトレジスト膜３及
び窒化シリコン膜２をマスクとして、開口部４の半導体
基板１の表面を約０．２μｍの深さにエッチングして除
去する。
び窒化シリコン膜２をマスクとして、開口部４の半導体
基板１の表面を約０．２μｍの深さにエッチングして除
去する。
次に、第２図（Ｃ）に示すように、熱酸化法により開口
部４の半導体基板１の表面及び窒化シリコン膜２の端部
下面に熱酸化膜６を形成する。以後、第１の実施例の第
１図（ｆ）〜（ｈ）の工程と全く同じ工程により溝型容
量部を形成する。
部４の半導体基板１の表面及び窒化シリコン膜２の端部
下面に熱酸化膜６を形成する。以後、第１の実施例の第
１図（ｆ）〜（ｈ）の工程と全く同じ工程により溝型容
量部を形成する。
以上説明したように本発明は、溝の上端エツジ部の容量
絶縁膜を他の部分の容量絶縁膜よりも厚く形成すること
によって、エツジ部分に電界集中が起り、他の部分より
強い電界がかかっても、容量絶縁膜のリーク特性、耐圧
及び経時絶縁破壊特性が平板型の容量部に比べ劣ること
なく、且つ、平板型の容量部に比べ、大きな容量を得る
ことができるという効果がある。
絶縁膜を他の部分の容量絶縁膜よりも厚く形成すること
によって、エツジ部分に電界集中が起り、他の部分より
強い電界がかかっても、容量絶縁膜のリーク特性、耐圧
及び経時絶縁破壊特性が平板型の容量部に比べ劣ること
なく、且つ、平板型の容量部に比べ、大きな容量を得る
ことができるという効果がある。
第１図（ａ ） 〜（ｈ ）及び第２図（ａ）〜（Ｃ）
は本発明の半導体集積回路及びその製造方法を説明する
ための工程順に示した゛ｒ導体チップの断面図、第３図
（ａ）、（ｂ）は従来の半導体集積回路の製造方法を説
明するための工程順に示した半導体チップの断面図であ
る。 １・・・半導体基板、２・・・窒化シリコン膜、３・・
・ホトレジスト膜、４・・・開口部、５，６・・・熱酸
化膜、７・・・溝、８・・・酸化膜、９・・・窒化シリ
コン膜、１０・・・多結晶シリコン膜。 ４叩０セ Ｚス 元 又 万 ■ １０ ｐンメ看５Ｊ−〉ソコ牙更 面 ノ１．・ 芳 ｊ
は本発明の半導体集積回路及びその製造方法を説明する
ための工程順に示した゛ｒ導体チップの断面図、第３図
（ａ）、（ｂ）は従来の半導体集積回路の製造方法を説
明するための工程順に示した半導体チップの断面図であ
る。 １・・・半導体基板、２・・・窒化シリコン膜、３・・
・ホトレジスト膜、４・・・開口部、５，６・・・熱酸
化膜、７・・・溝、８・・・酸化膜、９・・・窒化シリ
コン膜、１０・・・多結晶シリコン膜。 ４叩０セ Ｚス 元 又 万 ■ １０ ｐンメ看５Ｊ−〉ソコ牙更 面 ノ１．・ 芳 ｊ
Claims (2)
- （１）半導体基板の一主面に設けた溝に形成した容量部
を有する半導体集積回路におい て、前記溝の上端エッジ部に他の部分より 厚くして形成した容量絶縁膜を有すること を特徴とする半導体集積回路。 - （２）半導体基板の一主面に窒化シリコン膜を堆積し該
窒化シリコン膜を選択的にエッチ ングして開口部を設ける工程と、熱酸化法 により前記窒化シリコン膜をマスクとして 前記半導体基板の表面及び前記窒化シリコ ン膜の端部下面に熱酸化膜を形成する工程 と、異方性エッチングにより前記窒化シリ コン膜をマスクとして前記窒化シリコン膜の端部下面の
前記熱酸化膜のみを残して前記 開口部の前記熱酸化膜を除去する工程と、 前記窒化シリコン膜をマスクとして異方性 エッチングにより前記半導体基板をエッチ ングして溝を形成する工程と、前記窒化シ リコン膜を除去し前記溝を含む表面に絶縁 膜を形成して前記溝の上端エッジ部の前記 熱酸化膜に前記絶縁膜を積層して前記溝の 上端エッジ部に他の部分より厚い容量絶縁 膜を形成する工程とを含むことを特徴とす る半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246024A JPH0734460B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246024A JPH0734460B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294465A true JPH0294465A (ja) | 1990-04-05 |
| JPH0734460B2 JPH0734460B2 (ja) | 1995-04-12 |
Family
ID=17142313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246024A Expired - Lifetime JPH0734460B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734460B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115254A (ja) * | 1983-11-28 | 1985-06-21 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPS60178659A (ja) * | 1984-02-24 | 1985-09-12 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-09-29 JP JP63246024A patent/JPH0734460B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115254A (ja) * | 1983-11-28 | 1985-06-21 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPS60178659A (ja) * | 1984-02-24 | 1985-09-12 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734460B2 (ja) | 1995-04-12 |
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