KR20110127861A - 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법 Download PDF

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KR20110127861A
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Abstract

박막 트랜지스터는 반도체 패턴, 제1 게이트 전극, 소스 전극, 드레인 전극 및 제2 게이트 전극을 포함한다. 상기 제1 게이트 전극은 상기 반도체 패턴과 절연되고, 제1 도전패턴에 포함된다. 제2 게이트 전극은 제1 게이트 전극과 전기적으로 연결되고, 반도체 패턴, 소스 전극 및 드레인 전극과 각각 절연된다. 제2 게이트 전극은 소스 전극 및 드레인 전극은 제2 도전패턴에 포함된다. 어레이 기판은 제1 도전패턴, 제1 게이트 절연층, 반도체 패턴, 제2 게이트 절연층, 제2 도전패턴, 제3 도전패턴을 포함한다. 제1 도전패턴은 제1 게이트 전극을 포함한다. 제2 도전패턴은 소스 전극, 드레인 전극 및 제2 게이트 전극을 포함한다. 제2 게이트 전극은 제1 게이트 전극과 전기적으로 연결되고, 반도체 패턴, 소스 전극 및 드레인 전극과 각각 절연된다.

Description

박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법{THIN FILM TRANSISTOR, ARRAY SUBSTRATE INCLUDING THE SAME, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 시간에 따른 문턱 전압의 변화를 줄일 수 있고, 전기적 안정성을 높일 수 있는 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 표시장치는 스위칭 소자를 포함하는 어레이 기판(array substrate)과 상기 어레이 기판에 대향하는 대향 기판(counter substrate)을 포함한다. 상기 스위칭 소자는 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 절연된 반도체 패턴, 상기 데이터 라인과 연결되어 상기 반도체 패턴과 전기적으로 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 반도체 패턴과 전기적으로 연결된 드레인 전극을 포함한다.
표시장치의 스위칭 소자로 사용되는 예를 들면, 비정질 실리콘 박막트랜지스터(amorphous-Si TFT), 결정 실리콘 박막트랜지스터 (poly-Si TFT), 산화물 반도체 박막트랜지스터 등이 있다.
비정질 실리콘 박막트랜지스터는 저가의 비용으로 대형 기판에 균일하게 형성될 수 있는 장점이 있으나, 전하의 이동도가 낮은 단점이 있다. 다결정 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비해 높은 전하 이동도를 갖고, 소자 특성의 열화가 적은 장점이 있으나, 제조 공정이 복잡하기 때문에 제조 비용이 비싼 단점이 있다.
산화물 반도체 박막트랜지스터는 저온 공정을 이용할 수 있고, 대면적화가 용이하며, 높은 전하 이동도를 갖는 장점이 있다. 그러나, 박막트랜지스터의 전극에 바이어스 전압이 인가되는 경우, 시간에 따라 문턱 전압(threshold voltage)이 변화되는 문제가 있다. 이에 따라, 스위칭 소자의 전기적 안정성 및 신뢰성이 낮아지는 문제가 생길 수 있다.
본 발명의 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 시간에 따른 문턱 전압의 변화를 줄이고, 전기적 신뢰성을 높일 수 있는 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터를 포함하는 어레이 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 박막 트랜지스터의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 박막 트랜지스터는 반도체 패턴, 제1 게이트 전극, 소스 전극, 드레인 전극 및 제2 게이트 전극을 포함한다. 상기 제1 게이트 전극은 제1 도전패턴에 포함되고, 상기 반도체 패턴과 절연된다. 상기 소스 전극은 제2 도전패턴에 포함되고, 상기 반도체 패턴과 전기적으로 연결된다. 상기 드레인 전극은 상기 제2 도전패턴에 포함되고, 상기 소스 전극과 이격된다. 상기 제2 게이트 전극은 상기 제2 도전패턴에 포함되고, 상기 제1 게이트 전극과 전기적으로 연결되며, 상기 반도체 패턴, 상기 소스 전극 및 상기 드레인 전극과 각각 절연된다.
일 실시예에서, 상기 제2 게이트 전극은 상기 소스 전극 및 상기 드레인 전극으로부터 각각 이격되도록 상기 소스 전극 및 상기 드레인 전극 사이에 배치될 수 있다.
본 발명의 실시예들에서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 서로 연결하는 연결 전극을 더 포함할 수 있다. 상기 연결 전극은 투명 도전 물질로 이루어질 수 있다.
본 발명의 실시예들에서, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 직접 접촉할 수 있다. 상기 제1 게이트 전극 및 상기 반도체 패턴 사이에 배치되고, 콘택홀을 갖는 제1 게이트 절연층을 더 포함할 수 있다. 이 경우, 상기 제2 게이트 전극은 상기 제1 게이트 절연층의 콘택홀을 통해 상기 제1 게이트 전극과 직접 접촉할 수 있다.
본 발명의 실시예들에서, 상기 반도체 패턴과 상기 제2 게이트 전극 사이에 배치되고, 상기 제2 게이트 전극을 상기 반도체 패턴으로부터 절연하는 제2 게이트 절연층을 더 포함할 수 있다. 이 경우, 상기 반도체 패턴은 산화물 반도체를 포함하고, 상기 제2 게이트 절연층은 상기 반도체 패턴의 일부를 덮는 식각 방지막(etch stopper)일 수 있다. 상기 소스 전극 및 상기 드레인 전극 각각은 상기 반도체 패턴 및 상기 식각 방지막의 일부를 덮을 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예들에 따른 어레이 기판은 제1 도전패턴, 제1 게이트 절연층, 반도체 패턴, 제2 게이트 절연층, 제2 도전패턴 및 제3 도전패턴을 포함한다. 상기 제1 도전패턴은 제1 게이트 전극을 포함한다. 상기 반도체 패턴은 기 제1 게이트 절연층 상에 배치되고, 상기 제1 게이트 전극과 절연된다. 상기 제2 게이트 절연층은 상기 반도체 패턴 상에 배치된다. 상기 제2 도전패턴은 소스 전극, 드레인 전극 및 제2 게이트 전극을 포함한다. 상기 소스 전극은 상기 반도체 패턴과 전기적으로 연결된다. 상기 드레인 전극은 상기 소스 전극과 이격된다. 상기 제2 게이트 전극은 상기 제1 게이트 전극과 전기적으로 연결되고, 상기 반도체 패턴, 상기 소스 전극 및 상기 드레인 전극과 각각 절연된다. 상기 제3 도전패턴은 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.
일 실시예에서, 상기 제3 도전패턴은 상기 화소 전극과 절연되고 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 서로 전기적으로 연결하는 연결 전극을 더 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 절연층은 콘택홀을 가지며, 상기 제2 게이트 전극은 상기 제1 게이트 절연층의 콘택홀을 통해 상기 제1 게이트 전극과 직접 접촉될 수 있다.
일 실시예에서, 상기 반도체 패턴은 산화물 반도체를 포함하고, 상기 제2 게이트 절연층은 상기 반도체 패턴의 일부를 덮는 식각 방지막일 수 있다. 이 경우, 상기 소스 전극 및 상기 드레인 전극 각각은 상기 반도체 패턴의 일부 및 상기 식각 방지막의 일부를 덮을 수 있다.
본 발명의 실시예들에서, 상기 소스 전극, 상기 드레인 전극 및 상기 제2 게이트 전극을 덮는 제1 상부 절연층 및 상기 제1 상부 절연층을 덮는 제2 상부 절연층을 더 포함할 수 있다. 상기 화소 전극은 상기 제2 상부 절연층 상에 배치될 수 있다. 상기 제2 상부 절연층은 유기 절연층 또는 컬러 필터층일 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 실시예들에 따른 박막 트랜지스터의 제조 방법에서, 기판 상에 제1 도전층을 패터닝하여 제1 게이트 전극을 포함하는 제1 도전패턴을 형성한다. 상기 제1 게이트 전극을 덮는 제1 게이트 절연층을 형성한다. 상기 제1 게이트 절연층 상에 반도체 패턴을 형성한다. 상기 반도체 패턴 상에 제2 게이트 절연층을 형성한다. 상기 제2 게이트 절연층 상에 제2 도전층을 패터닝하여, 서로 이격되는 소스 전극, 드레인 전극 및 제2 게이트 전극을 포함하는 제2 도전패턴을 형성한다.
일 실시예에서, 상기 제1 게이트 전극의 일부와 상기 제2 게이트 전극의 일부를 노출하는 콘택홀을 형성할 수 있다. 제3 도전층을 패터닝하여, 상기 노출된 제1 게이트 전극과 상기 노출된 제2 게이트 전극 상에 상기 콘택홀을 통해 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 형성할 수 있다.
일 실시예에서, 상기 제1 게이트 절연층을 패터닝하여 제1 게이트 절연층에 상기 제1 게이트 전극의 일부를 노출하는 콘택홀을 형성할 수 있다. 상기 제2 게이트 전극은 상기 제1 게이트 절연층의 상기 콘택홀을 통해 상기 제1 게이트 전극과 직접 접촉할 수 있다.
본 발명의 실시예들에서, 상기 제1 도전패턴을 형성하기 위해, 상기 제1 도전층 상에 희생층을 형성하고, 상기 희생층 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막을 패터닝하여 상기 제1 영역에 제1 포토패턴을 형성하고, 상기 제2 영역에 상기 제1 포토패턴보다 두꺼운 제2 포토패턴을 형성할 수 있다. 상기 제1 도전층 및 상기 희생층의 일부를 식각하여 상기 제1 영역에 상기 제1 게이트 전극 및 상기 희생패턴을 형성할 수 있다. 상기 제1 포토패턴을 제거하여 상기 제2 영역을 제외한 제1 영역에 형성된 상기 희생패턴을 노출하고, 상기 제2 영역에 형성된 제2 포토패턴의 일부를 제거하여 상기 제2 영역에 잔류 포토패턴을 형성할 수 있다. 상기 제2 영역을 제외한 제1 영역에 노출된 상기 희생패턴을 제거하여 상기 제2 영역에 잔류 희생패턴을 형성할 수 있다.
본 발명의 실시예들에서, 상기 제1 게이트 전극 및 상기 잔류 포토패턴 상에 제1 게이트 절연층을 형성하고, 상기 제2 영역에 형성된 상기 잔류 희생패턴, 상기 잔류 포토패턴 및 상기 잔류 포토패턴 상에 형성된 제1 게이트 절연층의 일부분을 제거하여, 상기 제2 영역에 상기 제3 콘택홀을 형성할 수 있다. 상기 잔류 희생패턴의 측면에 언더컷(undercut)이 형성될 수 있다. 상기 잔류 희생패턴은 상기 언더컷에 침투된 식각액에 의해 제거되어, 상기 잔류 희생패턴 상에 형성된 잔류 포토패턴 및 상기 제1 게이트 절연층의 일부가 제거될 수 있다.
상기 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법에 따르면, 박막 트랜지스터가 반도체 패턴의 상부와 하부에 각각 형성되는 이중 게이트 구조를 갖기 때문에, 시간에 따른 문턱 전압의 변화를 현저하게 줄일 수 있다.
또한, 단일 게이트 전극을 갖는 박막 트랜지스터에 비해 전하 이동도가 증가하고, 동일한 구동 전압에서 작동 전류가 증가될 수 있다.
게다가, 반도체 패턴의 상부에 배치되는 제2 게이트 전극이 소스 전극 또는 드레인 전극을 형성하는 도전층으로 형성되기 때문에, 상기 반도체 패턴으로부터의 거리가 가까워서, 반도체 패턴의 채널 특성을 제어하기 용이하다. 또한, 상기 박막 트랜지스터의 상부에 비교적 두꺼운 유기 절연층 또는 컬러필터층이 형성되는 경우라도 상기 제2 게이트 전극과 상기 반도체 패턴 사이의 거리에 영향을 미치지 않는다. 따라서, 유기 절연층 또는 컬러필터층이 어레이 기판에서도 이중 게이트에 의한 전기적 안정성을 높이는 효과를 보장할 수 있다.
도 1은 본 발명의 실시예에 따른 어레이 기판의 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 어레이 기판의 단면도이다.
도 3는 도 1의 II-II' 선을 따라 절단한 어레이 기판의 단면도이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따라 도 1에 도시된 어레이 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 어레이 기판의 평면도이다.
도 6은 도 5의 III-III' 선을 따라 절단한 어레이 기판의 단면도이다.
도 7a 내지 도 7d는 본 발명의 실시예에 따라 도 5에 도시된 어레이 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8g는 본 발명의 또 다른 실시예에 따라 도 5에 도시된 박막 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 9a는 비교예에 따른 단일 게이트 구조를 갖는 산화물 반도체 박막 트랜지스터의 시간에 따른 전류-전압(I-V) 특성 곡선의 변화를 나타내는 그래프이다.
도 9b는 본 발명의 실시예에 따른 이중 게이트 구조를 갖는 산화물 반도체 박막 트랜지스터의 시간에 따른 전류-전압(I-V) 특성 곡선의 변화를 나타내는 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, 포함하다 또는 이루어진다 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 도면들을 참조하여 본 발명에 따른 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 어레이 기판의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 어레이 기판의 단면도이다. 도 3는 도 1의 II-II' 선을 따라 절단한 어레이 기판의 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 본 발명의 실시예들에 따른 어레이 기판(600)은 기판(101) 상에 형성된 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터(TFT) 및 화소 전극(510)을 포함한다.
박막 트랜지스터(TFT)는 제1 게이트 전극(110), 제1 게이트 절연층(410), 반도체 패턴(300), 제2 게이트 절연층(420), 소스 전극(210), 드레인 전극(230) 및 제2 게이트 전극(250)을 포함한다.
제1 게이트 전극(110)은 게이트 라인(GL)과 전기적으로 연결된다. 예를 들어, 제1 게이트 전극(110)은 게이트 라인(GL)으로부터 돌출된 형상을 가질 수 있다. 이 경우, 제1 게이트 전극(110)은 게이트 라인(GL)과 일체로 형성되므로, 제1 게이트 전극(110)과 게이트 라인(GL)의 경계는 명확하지 않을 수 있다. 상기 게이트 라인(GL)과 제1 게이트 전극(110)은 동일한 제1 도전층(즉, 게이트 도전층)으로부터 형성되는 제1 도전패턴(100)에 포함된다. 즉, 제1 도전패턴(100)은 게이트 라인(GL) 및 제1 게이트 전극(110)을 포함하는 게이트 도전패턴에 해당한다. 제1 도전패턴(100)은, 예를 들어, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속 또는 이들의 합금 등으로 이루어질 수도 있고, 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO), 알루미늄 도핑된 징크 옥사이드(Aluminium doped Zinc Oxide, AZO)와 같은 투명 도전체로 이루어질 수도 있다. 다만, 본 발명은 상기 제1 도전패턴(100)의 물질에 한정되지 않는다. 제1 도전패턴(100)은 단층 구조를 가질 수도 있고, 복수의 도전층들이 적층되거나 도전층과 절연층이 적층되는 구조인 다층 구조를 가질 수도 있다.
제1 게이트 절연층(410)은 제1 게이트 전극(110)을 덮는다. 제1 게이트 절연층(410)은 게이트 라인(GL)과 데이터 라인(DL)을 서로 절연시킨다. 또한, 제1 게이트 절연층(410)은 제1 게이트 전극(110)과 반도체 패턴(300)을 서로 절연시킨다.
상기 반도체 패턴(300)은 제1 게이트 전극(110)의 상부의 제1 게이트 절연층(410) 상에 배치된다. 반도체 패턴은 박막 트랜지스터의 채널층으로 사용된다. 상기 반도체 패턴(300)은 산화물 반도체를 포함할 수 있다. 예를 들어, 반도체 패턴(300)은 아연 산화물(Zinc Oxide), 주석 산화물(Tin Oxide), 갈륨-인듐-아연 산화물(Ga-In-Zn Oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-갈륨-아연 산화물(In-Ga-Zn Oxide), 인듐-아연-주석 산화물(In-Zn-Sn Oxide), 인듐-갈륨-아연-주석 산화물(In-Ga-Zn-Sn Oxide) 등과 같은 산화물 반도체를 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 이들 산화물 반도체 물질에 알루미늄(Al), 니켈(Ni), 구리(Cu), 탄탈륨(Ta), 몰리브덴(Mo), 하프늄(Hf), 티타늄(Ti), 니오븀(Nb), 크롬(Cr), 텅스텐(W) 등과 같은 금속을 도핑한 물질을 포함할 수도 있다. 그러나, 본 발명에 사용될 수 있는 산화물 반도체 물질은 여기에 한정되지 않는다.
소스 전극(210)은 데이터 라인(DL)과 전기적으로 연결된다. 예를 들어, 소스 전극(210)은 데이터 라인(DL)으로부터 돌출된 형상을 가질 수 있다. 소스 전극(210)은 반도체 패턴(300)과 전기적으로 연결된다.
드레인 전극(230)은 소스 전극(210)과 이격되고, 반도체 패턴(300)과 전기적으로 연결된다. 소스 전극(210) 및 드레인 전극(230)은 반도체 패턴(300)의 양 단부 상면에 배치될 수 있다. 예를 들어, 소스 전극(210)은 상기 반도체 패턴(300)의 제1 단부와 중첩되어 배치되고, 드레인 전극(230)은 상기 반도체 패턴(300)의 제2 단부와 중첩되어 배치된다.
상기 데이터 라인(GL), 소스 전극(210) 및 드레인 전극(230)은 동일한 제2 도전층(즉, 데이터 도전층)으로부터 형성되는 제2 도전패턴(200)에 포함된다. 즉, 제2 도전패턴(200)은 데이터 라인(GL), 소스 전극(210) 및 드레인 전극(230)을 포함하는 데이터 도전패턴에 해당한다. 제2 도전패턴(200)은, 예를 들어, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속 또는 이들의 합금 등으로 이루어질 수도 있고, 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 알루미늄 도핑된 징크 옥사이드(AZO)와 같은 투명 도전체로 이루어질 수도 있다. 다만, 본 발명은 상기 제2 도전패턴(200)의 물질에 한정되지 않는다. 제2 도전패턴(200)은 단층 구조를 가질 수도 있고, 복수의 도전층들이 적층되거나 도전층과 절연층이 적층되는 구조인 다층 구조를 가질 수도 있다.
제2 게이트 전극(250)은 반도체 패턴(300), 소스 전극(210) 및 드레인 전극(230)으로부터는 각각 절연되는 반면에, 제1 게이트 전극(110)과는 전기적으로 연결된다. 이에 따라, 제2 게이트 전극(250)은 제1 게이트 전극(110)과 전기적으로 동기화될 수 있다. 제1 게이트 전극(110)은 반도체 패턴(300)의 하부에 배치되고, 제2 게이트 전극(250)은 반도체 패턴(300)의 상부에 배치된다. 따라서, 본 발명에 따른 박막 트랜지스터(TFT)는 반도체 패턴(300)의 양측에 배치되는 두 개의 게이트 전극을 갖는 이중 게이트 구조를 갖는다.
박막 트랜지스터가 이중 게이트 구조를 갖는 경우, 반도체 패턴(300)의 채널 영역 상하부 모두를 전기적으로 제어할 수 있다. 이에 따라, 반도체 패턴(300)의 상부를 통해 흐르는 누설전류를 억제할 수 있고, 박막 트랜지스터가 턴 온(turn on)된 상태에서 반도체 패턴(300)의 상부 및 하부 모두에서 전류 이득을 얻을 수 있다. 따라서, 전하의 이동도(mobility)가 향상되고, 온-전류(Ion)라고 일컬어지는 작동 전류도 증가할 수 있다.
또한, 문턱전압(threshold voltage) 전후에서 전류가 10분의 1로 감소하는데 필요한 전압의 크기를 의미하는 문턱 전압 이전의 기울기(subthreshold swing)도 낮출 수 있다. 게다가, 도 4b에 도시된 바와 같이, 시간에 따른 문턱 전압의 변화를 줄일 수 있어서, 박막 트랜지스터의 전기적 안정성 및 신뢰성을 높일 수 있다.
본 발명의 실시예들에 따르면, 제2 게이트 전극(250)은 소스 전극(210) 및 드레인 전극(230)과 마찬가지로 제2 도전패턴(200)에 포함된다. 즉, 소스 전극(210) 및 드레인 전극(230)과 마찬가지로, 제2 게이트 전극(250)도 데이터 도전층으로부터 형성된다. 다시 말해, 제2 도전패턴(200)은 제2 게이트 전극(250)을 더 포함한다. 이와 같이, 제2 게이트 전극(250)이 소스 전극(210) 및 드레인 전극(230)을 형성하는 데이터 도전층으로 형성되는 경우, 제2 게이트 전극(250)과 반도체 패턴(300) 사이의 거리가 매우 가까워서, 반도체 패턴의 전기적 특성을 제어하기 용이하다.
예를 들어, 박막 트랜지스터(TFT)의 상부에 비교적 두꺼운 상부 절연층(470) 또는 컬러 필터층이 형성되고, 본 발명에 따른 제2 게이트 전극(250)과 달리, 상부 절연층(470) 상부에 형성되는 화소 전극(510)을 형성하는 투명 도전층으로 상부 게이트 전극이 형성되는 경우에, 상기 상부 게이트 전극과 반도체 패턴(300) 사이의 거리가 너무 멀어서, 위에서 설명한 이중 게이트 구조의 효과를 제대로 얻을 수 없다. 반면에, 본 발명과 같이, 제2 게이트 전극(250)이 소스 전극(210) 및 드레인 전극(230)을 형성하는 데이터 도전층으로 형성되는 경우, 박막 트랜지스터(TFT)의 상부에 형성된 상부 절연층(470) 또는 컬러 필터층은 제2 게이트 전극(250)과 반도체 패턴(300) 사이의 거리에 영향을 미치지 않는다. 따라서, 박막 트랜지스터(TFT)의 상부에 비교적 두꺼운 상부 절연층(470) 또는 컬러 필터층이 형성되는 경우라도, 이중 게이트 구조의 효과를 제대로 확보할 수 있다.
다시 도 1, 도 2 및 도 3을 참조하면, 제2 게이트 절연층(420)은 제2 게이트 전극(250)과 반도체 패턴(300) 사이에 배치된다. 제2 게이트 절연층(420)은 제2 게이트 전극(250)을 반도체 패턴(300)으로부터 절연시킨다. 이 경우, 소스 전극(210)과 드레인 전극(230)은 각각 반도체 패턴(300)의 일부와 제2 게이트 절연층(420)의 일부를 덮을 수 있다.
일 실시예에서, 상기 반도체 패턴(300)이 산화물 반도체를 포함하는 경우에, 제2 게이트 절연층(420)은 식각 방지막(etch stopper)일 수 있다. 예를 들어, 상기 식각 방지막은 반도체 패턴(300)이 형성된 후 제2 도전패턴을 형성하기 위한 식각 공정 시, 산화물 반도체가 식각 공정에 사용되는 습식 식각에 사용되는 식각액 또는 건식 식각에 사용되는 플라즈마(plasma)에 의해 손상되거나 열화되는 것을 방지할 수 있다. 상기 식각 방지막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등과 같은 실리콘 계열의 무기물로 이루어질 수 있다. 그러나, 식각 방지막에 사용되는 물질은 여기에 한정되지 않는다.
상기 어레이 기판(600)은 소스 전극(210), 드레인 전극(230) 및 제2 게이트 전극(250)을 덮는 제1 상부 절연층(450)을 더 포함할 수 있다. 제1 상부 절연층(450)은 박막 트랜지스터(TFT)의 소자 및 전극들을 보호하는 패시베이션층으로 기능할 수 있다. 제1 상부 절연층(450)은 무기물을 포함할 수 있다. 그러나, 본 발명은 제1 상부 절연층(450)의 물질에 한정되지 않는다.
상기 어레이 기판(600)은 제1 상부 절연층(450)을 덮는 제2 상부 절연층(470)을 더 포함할 수 있다. 제2 상부 절연층(470)은 제1 상부 절연층(450)보다 비교적 두껍게 형성될 수 있다. 제2 상부 절연층(470)은 유기물을 포함할 수 있다. 그러나, 본 발명은 제2 상부 절연층(470)의 물질에 한정되지 않는다. 일 실시예에서, 상기 어레이 기판(600)이 박막 트랜지스터가 형성되는 어레이 기판에 컬러 필터층이 형성되는 구조를 의미하는 COA(color filter on array) 구조를 갖는 경우에는, 제2 상부 절연층(470)이 상기 컬러 필터층에 해당할 수도 있다.
상기 화소 전극(510)은 드레인 전극(230)과 전기적으로 연결된다. 화소 전극(510)은 투명한 도전성 물질로 이루어질 수 있다. 일 실시예에서, 화소 전극(510)은 제2 상부 절연층(470) 상에 배치될 수 있고, 제1 상부 절연층(450) 및 제2 상부 절연층(470)을 관통하는 제1 콘택홀(CT1)을 통해 드레인 전극(230)과 전기적으로 연결될 수 있다.
본 실시예에 따른 어레이 기판(600)에서, 상기 박막 트랜지스터(TFT)는 제1 게이트 전극(110)과 제2 게이트 전극(250)을 서로 전기적으로 연결하는 연결 전극(530)을 더 포함한다. 일 실시예에서, 연결 전극(530)은 제1 상부 절연층(450), 제2 상부 절연층(470) 및 제1 게이트 절연층(410)을 관통하는 제2 콘택홀(CT2)을 통해 제2 게이트 전극(250)을 제1 게이트 전극(110)에 전기적으로 연결할 수 있다.
연결 전극(530)은 상기 제1 도전층 및 제2 도전층과 다른 제3 도전층으로부터 형성될 수 있다. 예를 들어, 연결 전극(530)은 화소 전극(510)을 형성하는 투명 도전층으로부터 형성될 수 있다. 즉, 연결 전극(530)은 화소 전극(510)과 마찬가지로 투명한 도전성 물질로 이루어질 수 있다. 다시 말해, 제3 도전패턴은 화소 전극(510) 및 연결 전극(530)을 포함할 수 있다. 상기 제3 도전패턴을 형성하는 투명 도전성 물질의 예로, 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO), 알루미늄 도핑된 징크 옥사이드(Aluminium doped Zinc Oxide, AZO) 등을 들 수 있다. 이와 달리, 상기 연결 전극(530)은 화소 전극(510)을 형성하는 도전층과는 달리, 예컨대, 금속층으로 형성될 수도 있다. 다만, 본 발명은 화소 전극(510) 또는 연결 전극(530)의 물질에 한정되지 않는다.
이와 같이, 본 발명의 실시예들에 따른 박막 트랜지스터(TFT) 및 어레이 기판(600)에 따르면, 박막 트랜지스터(TFT)가 반도체 패턴(300)의 양측에 배치되고 전기적으로 연결되는 두 개의 게이트 전극을 포함한다. 즉, 박막 트랜지스터(TFT)가 이중 게이트 구조를 갖는다. 게다가, 제2 게이트 전극(250)은 소스 전극(210) 및 드레인 전극(230)과 마찬가지로 데이터 도전층으로 형성되는 제2 도전패턴(200)에 포함된다. 이에 따라, 박막 트랜지스터(TFT)의 상부에 비교적 두꺼운 상부 절연층(470) 또는 컬러 필터층이 형성되더라도, 상기 이중 게이트 구조의 효과를 제대로 확보할 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따라 도 1에 도시된 어레이 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 1에 도시된 어레이 기판(600)은 박막 트랜지스터(TFT)를 포함하므로, 상기 어레이 기판(600)의 제조방법은 상기 도 1에 도시된 박막 트랜지스터(TFT)의 제조방법을 포함할 수 있다.
도 4a를 참조하면, 기판(101) 상에 제1 도전층을 패터닝하여 제1 게이트 전극(110)을 포함하는 제1 도전패턴을 형성한다. 예를 들어, 스퍼터링 방법에 의해 기판(101) 상에 제1 도전층을 형성하고, 현상(developing) 공정 및 식각(etching) 공정을 포함하는 사진 식각(photolithograph) 공정을 통해 제1 도전층을 패터닝하여 제1 게이트 전극(110)을 포함하는 제1 도전패턴을 형성할 수 있다. 이 경우, 상기 제1 도전층을 패터닝하기 위해 하나의 마스크(제1 마스크)가 필요하다.
상기 제1 도전패턴은, 예를 들어, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속 또는 이들의 합금 등으로 이루어질 수도 있고, 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 알루미늄 도핑된 징크 옥사이드(AZO)와 같은 투명 도전체로 이루어질 수도 있다. 다만, 본 발명은 상기 제1 도전패턴의 물질에 한정되지 않는다. 제1 도전패턴은 단층 구조를 가질 수도 있고, 복수의 도전층들이 적층되거나 도전층과 절연층이 적층되는 구조인 다층 구조를 가질 수도 있다.
도 4b를 참조하면, 제1 게이트 전극(110)이 형성된 기판(101) 상에 제1 게이트 전극(110)을 덮는 제1 게이트 절연층(410)을 형성한다. 상기 제1 게이트 절연층(410)은 무기 절연 물질이나 유기 절연 물질을 포함할 수 있다. 예를 들면, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 알루미늄 산화물(AlOx), 바륨 산화물(BaOx), 마그네슘 산화물(MgOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 칼슘 산화물(CaOx), 스트론튬 산화물(SrOx), 이트륨 산화물(YOx), 알루미늄 질화물(AlNx), 갈륨 질화물(GaNx), 아연 황화물(ZnSx), 카드뮴 황화물(CdSx) 등과 같은 무기 절연 물질을 포함할 수 있다. 상기 제1 게이트 절연층(410)은 실리콘 질화물과 실리콘 산화물이 적층된 이중층 구조를 가질 수도 있다. 이와 달리, 제1 게이트 절연층(410)은 벤조사이클로부탄(benzocyclobutene: BCB), 폴리이미드(polyimide), 파릴렌(parylene), 폴리비닐페놀(polyvinylphenol: PVP) 등과 같은 유기 절연 물질을 포함할 수 있다. 다만, 본 발명이 위에 기재된 제1 게이트 절연층(410)의 물질에 한정되지는 않는다.
상기 제1 게이트 절연층(410) 상에 반도체 패턴(300)을 형성한다. 예를 들어, 제1 게이트 절연층(410) 상에 반도체 물질을 포함하는 반도체층을 형성하고, 현상 공정 및 식각 공정을 포함하는 사진 식각 공정을 통해 상기 반도체층을 패터닝하여 반도체 패턴(300)을 형성할 수 있다. 이 경우, 상기 반도체층을 패터닝하기 위해 다른 하나의 마스크(제2 마스크)가 필요하다.
상기 반도체 패턴(300)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체는 아연 산화물(Zinc Oxide), 주석 산화물(Tin Oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-갈륨-아연 산화물(In-Ga-Zn Oxide), 인듐-아연-주석 산화물(In-Zn-Sn Oxide), 인듐-갈륨-아연-주석 산화물(In-Ga-Zn-Sn Oxide) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 이들 산화물 반도체 물질에 알루미늄(Al), 니켈(Ni), 구리(Cu), 탄탈륨(Ta), 몰리브덴(Mo), 하프늄(Hf), 티타늄(Ti), 니오븀(Nb), 크롬(Cr), 텅스텐(W) 등과 같은 금속을 도핑한 물질을 포함할 수도 있다. 그러나, 본 발명에 사용될 수 있는 산화물 반도체 물질은 여기에 한정되지 않는다.
반도체 패턴(300) 상에 제2 게이트 절연층(420)을 형성한다. 예를 들어, 반도체 패턴(300) 상에 절연 물질을 포함하는 절연층을 형성하고, 현상 공정 및 식각 공정을 포함하는 사진 식각 공정을 통해 상기 절연층을 패터닝하여 제2 게이트 절연층(420)을 형성할 수 있다. 이 경우, 상기 절연층을 패터닝하기 위해 다른 하나의 마스크(제3 마스크)가 필요하다. 상기 제2 게이트 절연층(420)은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등과 같은 실리콘 계열의 무기물을 포함할 수 있다. 그러나, 본 발명에 사용될 수 있는 제2 게이트 절연층(420)의 물질은 여기에 한정되지 않는다.
도 4c를 참조하면, 상기 제2 게이트 절연층(420) 상에 제2 도전층을 패터닝하여, 소스 전극(미도시), 드레인 전극(230) 및 제2 게이트 전극(250)을 포함하는 제2 도전패턴을 형성한다. 예를 들어, 제2 게이트 절연층(420) 상에 스퍼터링 방법에 의해 제2 도전층을 형성하고, 현상 공정 및 식각 공정을 포함하는 사진 식각 공정을 통해 상기 제2 도전층을 패터닝하여 소스 전극(미도시), 드레인 전극(230) 및 제2 게이트 전극(250)을 포함하는 제2 도전패턴을 형성할 수 있다. 이 경우, 상기 제2 도전층을 패터닝하기 위해 다른 하나의 마스크(제4 마스크)가 필요하다. 제2 도전패턴은, 예를 들어, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속 또는 이들의 합금 등으로 이루어질 수도 있고, 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 알루미늄 도핑된 징크 옥사이드(AZO)와 같은 투명 도전체로 이루어질 수도 있다. 다만, 본 발명은 상기 제2 도전패턴의 물질에 한정되지 않는다. 제2 도전패턴은 단층 구조를 가질 수도 있고, 복수의 도전층들이 적층되거나 도전층과 절연층이 적층되는 구조인 다층 구조를 가질 수도 있다.
제2 도전패턴 상에 상기 제2 도전패턴을 덮는 제1 상부 절연층(450)을 형성할 수 있다. 제1 상부 절연층(450)은 무기물로 형성될 수 있다. 그러나, 본 발명은 제1 상부 절연층(450)의 물질에 한정되지 않는다.
상기 제1 상부 절연층(450)을 덮는 제2 상부 절연층(470)을 형성한다. 제2 상부 절연층(470)은 유기물로 형성될 수 있다. 그러나, 본 발명은 제2 상부 절연층(470)의 물질에 한정되지 않는다.
도 4d를 참조하면, 제1 게이트 절연층(410), 제1 상부 절연층(450) 및 제2 상부 절연층(470)을 패터닝하여 제1 콘택홀(CT1) 및 제2 콘택홀(CT2)을 형성한다. 제1 콘택홀(CT1)은 제1 상부 절연층(450) 및 제2 상부 절연층(470)을 관통하여, 드레인 전극(230)의 일부를 노출한다. 또한, 제2 콘택홀(CT2)은 제1 게이트 절연층(410), 제1 상부 절연층(450) 및 제2 상부 절연층(470)을 관통하여, 제1 게이트 전극(110)의 일부와 제2 게이트 전극(250)의 일부를 노출한다. 이 경우, 제1 게이트 절연층(410), 제1 상부 절연층(450) 및 제2 상부 절연층(470)을 패터닝하기 위해 다른 하나의 마스크(제5 마스크)가 필요하다.
제2 상부 절연층(470), 상기 노출된 드레인 전극(230), 상기 노출된 제1 게이트 전극(110) 및 상기 노출된 제2 게이트 전극(250) 상에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여, 도 3에 도시된 화소 전극(510) 및 연결 전극(530)을 형성한다. 즉, 상기 투명 도전층을 패터닝하여, 상기 제2 상부 절연층(470)과 상기 노출된 드레인 전극(230) 상에 상기 제1 콘택홀(CT1)을 통해 상기 드레인 전극(230)에 전기적으로 연결되는 화소 전극(510)을 형성하고, 상기 노출된 제1 게이트 전극(110)과 상기 노출된 제2 게이트 전극(250) 상에 제2 콘택홀(CT2)을 통해 상기 제1 게이트 전극(110)과 상기 제2 게이트 전극(250)을 전기적으로 연결하는 연결 전극을 형성한다. 이 경우, 상기 투명 도전층을 패터닝하기 위해 다른 하나의 마스크(제6 마스크)가 필요하다.
도 5는 본 발명의 다른 일 실시예에 따른 어레이 기판의 평면도이다. 도 6은 도 5의 III-III' 선을 따라 절단한 어레이 기판의 단면도이다.
도 5의 I-I' 선을 따라 절단한 어레이 기판의 단면도는 도 2에 도시된 단면도와 실질적으로 동일하다.
도 5 및 도 6을 참조하여 설명하는 어레이 기판(700)은 도 1 내지 도 3을 참조하여 설명한 어레이 기판(600)과 비교할 때, 제2 게이트 전극(250)이 제1 게이트 전극(110)과 직접 접촉하는 것을 제외하면, 도 1 내지 도 3을 참조하여 설명한 어레이 기판(600)과 실질적으로 동일하거나 유사하다. 따라서, 도 1 내지 도 3을 참조하여 설명된 어레이 기판(600)의 구성 요소와 유사하거나 실질적으로 동일한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 반복되는 자세한 설명은 생략한다.
도 2, 도 5 및 도 6을 참조하면, 본 발명의 실시예들에 따른 어레이 기판(700)은 기판(101) 상에 형성된 게이트 라인(GL), 데이터라인(DL), 박막 트랜지스터(TFT) 및 화소 전극(510)을 포함한다.
박막 트랜지스터(TFT)는 제1 게이트 전극(110), 반도체 패턴(300), 소스 전극(210), 드레인 전극(230) 및 제2 게이트 전극(250)을 포함한다.
제1 게이트 전극(110)은 게이트 라인(GL)과 전기적으로 연결된다. 예를 들어, 제1 게이트 전극(110)은 게이트 라인(GL)으로부터 돌출된 형상을 가질 수 있다. 이 경우, 제1 게이트 전극(110)은 게이트 라인(GL)과 일체로 형성되므로, 제1 게이트 전극(110)과 게이트 라인(GL)의 경계는 명확하지 않을 수 있다. 상기 게이트 라인(GL)과 제1 게이트 전극(110)은 동일한 게이트 도전층으로부터 형성되는 제1 도전패턴(100)에 포함된다. 즉, 제1 도전패턴(100)은 게이트 라인(GL) 및 제1 게이트 전극(110)을 포함하는 게이트 도전패턴에 해당한다. 제1 게이트 전극(110) 상에 제1 게이트 전극(110)을 덮는 제1 게이트 절연층(410)이 형성된다.
상기 반도체 패턴(300)은 제1 게이트 전극(110)의 상부의 제1 게이트 절연층(410) 상에 배치된다. 반도체 패턴은 박막 트랜지스터의 채널층으로 사용된다. 상기 반도체 패턴(300)은 산화물 반도체를 포함할 수 있다.
소스 전극(210)은 반도체 패턴(300)과 전기적으로 연결된다. 드레인 전극(230)은 소스 전극(210)과 이격되고, 반도체 패턴(300)과 전기적으로 연결된다. 상기 데이터 라인(GL), 소스 전극(210) 및 드레인 전극(230)은 동일한 데이터 도전층으로부터 형성되는 제2 도전패턴(200)에 포함된다. 즉, 제2 도전패턴(200)은 데이터 라인(GL), 소스 전극(210) 및 드레인 전극(230)을 포함하는 데이터 도전패턴에 해당한다.
제2 게이트 전극(250)은 반도체 패턴(300), 소스 전극(210) 및 드레인 전극(230)으로부터는 각각 절연되는 반면에, 제1 게이트 전극(110)과는 전기적으로 연결된다. 특히, 도 5 및 도 6에 도시된 실시예에 따르면, 상기 제2 게이트 전극(250)은 제1 게이트 전극(110)과 직접 접촉한다. 이에 따라, 제2 게이트 전극(250)은 제1 게이트 전극(110)과 전기적으로 동기화될 수 있다. 일 실시예에서, 상기 제2 게이트 전극(250)은 제1 게이트 절연층(410)을 관통하는 제3 콘택홀(CT3)을 통해 제1 게이트 전극(110)과 직접 접촉한다. 제1 게이트 전극(110)은 반도체 패턴(300)의 하부에 배치되고, 제2 게이트 전극(250)은 반도체 패턴(300)의 상부에 배치된다. 따라서, 본 발명에 따른 박막 트랜지스터(TFT)는 반도체 패턴(300)의 양측에 배치되는 두 개의 게이트 전극을 갖는 이중 게이트 구조를 갖는다.
상기 제2 게이트 전극(250)은 소스 전극(210) 및 드레인 전극(230)과 마찬가지로 제2 도전패턴(200)에 포함된다. 즉, 소스 전극(210) 및 드레인 전극(230)과 마찬가지로, 제2 게이트 전극(250)도 데이터 도전층으로부터 형성된다. 다시 말해, 제2 도전패턴(200)은 제2 게이트 전극(250)을 더 포함한다. 이와 같이, 제2 게이트 전극(250)이 소스 전극(210) 및 드레인 전극(230)을 형성하는 데이터 도전층으로 형성되는 경우, 제2 게이트 전극(250)과 반도체 패턴(300) 사이의 거리가 매우 가까워서, 반도체 패턴의 전기적 특성을 제어하기 용이하다. 따라서, 박막 트랜지스터(TFT)의 상부에 비교적 두꺼운 상부 절연층(470) 또는 컬러 필터층이 형성되는 경우라도, 이중 게이트 구조의 효과를 제대로 확보할 수 있다.
제2 게이트 전극(250)과 반도체 패턴(300) 사이에는 제2 게이트 절연층(420)이 배치될 수 있다. 제2 게이트 절연층(420)은 제2 게이트 전극(250)을 반도체 패턴(300)으로부터 절연시킨다. 이 경우, 소스 전극(210)과 드레인 전극(230)은 각각 반도체 패턴(300)의 일부와 제2 게이트 절연층(420)의 일부를 덮을 수 있다. 일 실시예에서, 상기 반도체 패턴(300)이 산화물 반도체를 포함하는 경우에, 제2 게이트 절연층(420)은 식각 방지막(etch stopper)일 수 있다.
상기 어레이 기판(700)은 소스 전극(210), 드레인 전극(230) 및 제2 게이트 전극(250)을 덮는 제1 상부 절연층(450)을 더 포함할 수 있다. 제1 상부 절연층(450)은 박막 트랜지스터(TFT)의 소자 및 전극들을 보호하는 패시베이션층으로 기능할 수 있다. 상기 어레이 기판(700)은 제1 상부 절연층(450)을 덮는 제2 상부 절연층(470)을 더 포함할 수 있다. 일 실시예에서, 상기 어레이 기판(700)이 박막 트랜지스터가 형성되는 어레이 기판에 컬러 필터층이 형성되는 구조를 의미하는 COA(color filter on array) 구조를 갖는 경우에는, 제2 상부 절연층(470)이 상기 컬러 필터층에 해당할 수도 있다.
상기 화소 전극(510)은 드레인 전극(230)과 전기적으로 연결된다. 일 실시예에서, 화소 전극(510)은 제1 상부 절연층(450) 및 제2 상부 절연층(470)을 관통하는 제1 콘택홀(CT1)을 통해 드레인 전극(230)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터(TFT) 및 어레이 기판(700)에 따르면, 박막 트랜지스터(TFT)가 직접 접촉하여 전기적으로 연결되는 두 개의 게이트 전극을 포함한다. 즉, 박막 트랜지스터(TFT)가 이중 게이트 구조를 갖는다. 게다가, 제2 게이트 전극(250)은 소스 전극(210) 및 드레인 전극(230)과 마찬가지로 데이터 도전층으로 형성되는 제2 도전패턴(200)에 포함된다. 이에 따라, 박막 트랜지스터(TFT)의 상부에 비교적 두꺼운 상부 절연층(470) 또는 컬러 필터층이 형성되더라도, 상기 이중 게이트 구조의 효과를 제대로 확보할 수 있다.
도 7a 내지 도 7d는 본 발명의 실시예에 따라 도 5에 도시된 어레이 기판의 제조방법을 설명하기 위한 단면도들이다.
도 5에 도시된 어레이 기판(700)은 박막 트랜지스터(TFT)를 포함하므로, 상기 어레이 기판(700)의 제조방법은 상기 도 5에 도시된 박막 트랜지스터(TFT)의 제조방법을 포함할 수 있다.
도 7a 내지 도 7d를 참조하여 설명하는 어레이 기판의 제조 방법은 도 4a 내지 도 4d를 참조하여 설명한 어레이 기판의 제조 방법과 비교할 때, 제1 게이트 절연층(410)에 제3 콘택홀(CT3)이 형성되는 것과 제2 게이트 전극(250)이 제1 게이트 전극(110)과 직접 접촉하는 것을 제외하면, 도 4a 내지 도 4d를 참조하여 설명한 어레이 기판의 제조 방법과 실질적으로 동일하거나 유사하다. 따라서, 반복되는 상세한 설명은 생략한다.
도 7a를 참조하면, 기판(101) 상에 제1 도전층을 패터닝하여 제1 게이트 전극(110)을 포함하는 제1 도전패턴을 형성한다. 예를 들어, 기판(101) 상에 제1 도전층을 형성하고, 현상 공정 및 식각 공정을 포함하는 사진 식각 공정을 통해 제1 도전층을 패터닝하여 제1 게이트 전극(110)을 포함하는 제1 도전패턴을 형성할 수 있다. 이 경우, 상기 제1 도전층을 패터닝하기 위해 하나의 마스크(제1 마스크)가 필요하다. 제1 게이트 전극(110)이 형성된 기판(101) 상에 제1 게이트 전극(110)을 덮는 제1 게이트 절연층(410)을 형성한다.
도 7b를 참조하면, 제1 게이트 절연층(410)을 패터닝하여, 상기 제1 게이트 절연층(410)을 관통하여 제1 게이트 전극(110)의 일부를 노출하는 제3 콘택홀(CT3)을 형성한다. 예를 들어, 현상 공정 및 식각 공정을 포함하는 사진 식각 공정을 통해 제1 게이트 절연층(410)을 패터닝하여 상기 제1 게이트 절연층(410)을 관통하는 제3 콘택홀(CT3)을 형성할 수 있다. 이 경우, 상기 제1 게이트 절연층(410)을 패터닝하기 위해 다른 하나의 마스크(제2 마스크)가 필요하다. 이와 달리, 본 발명의 다른 실시예에서는 상기 두 개의 마스크(즉, 제1 마스크 및 제2 마스크) 대신에 하나의 마스크로 상기 게이트 전극(110)과 제1 게이트 전극(110)의 제3 콘택홀(CT3)을 함께 형성할 수도 있다. 하나의 마스크로 상기 게이트 전극(110)과 제1 게이트 전극(110)의 제3 콘택홀(CT3)을 함께 형성하는 방법은 도 8a 내지 도 8g를 참조하여 상세하게 설명될 것이다.
도 7c를 참조하면, 상기 제3 콘택홀(CT3)을 갖는 제1 게이트 절연층(410) 상에 반도체 패턴(300)을 형성한다. 예를 들어, 제1 게이트 절연층(410) 상에 반도체 물질을 포함하는 반도체층을 형성하고, 현상 공정 및 식각 공정을 포함하는 사진 식각 공정을 통해 상기 반도체층을 패터닝하여 반도체 패턴(300)을 형성할 수 있다. 이 경우, 상기 반도체층을 패터닝하기 위해 다른 하나의 마스크(제3 마스크)가 필요하다. 상기 반도체 패턴(300)은 산화물 반도체를 포함할 수 있다.
반도체 패턴(300) 상에 제2 게이트 절연층(420)을 형성한다. 예를 들어, 반도체 패턴(300) 상에 절연 물질을 포함하는 절연층을 형성하고, 현상 공정 및 식각 공정을 포함하는 사진 식각 공정을 통해 상기 절연층을 패터닝하여 제2 게이트 절연층(420)을 형성할 수 있다. 이 경우, 상기 절연층을 패터닝하기 위해 다른 하나의 마스크(제4 마스크)가 필요하다.
상기 제2 게이트 절연층(420) 상에 제2 도전층을 패터닝하여, 소스 전극(미도시), 드레인 전극(230) 및 제2 게이트 전극(250)을 포함하는 제2 도전패턴을 형성한다. 예를 들어, 제2 게이트 절연층(420) 상에 제2 도전층을 형성하고, 현상 공정 및 식각 공정을 포함하는 사진 식각 공정을 통해 상기 제2 도전층을 패터닝하여 소스 전극(미도시), 드레인 전극(230) 및 제2 게이트 전극(250)을 포함하는 제2 도전패턴을 형성할 수 있다. 이 경우, 상기 제2 도전층을 패터닝하기 위해 다른 하나의 마스크(제5 마스크)가 필요하다.
도 7d를 참조하면, 제2 도전패턴 상에 상기 제2 도전패턴을 덮는 제1 상부 절연층(450)을 형성한다. 또한, 상기 제1 상부 절연층(450)을 덮는 제2 상부 절연층(470)을 형성한다. 그리고, 제1 상부 절연층(450) 및 제2 상부 절연층(470)을 패터닝하여 제1 콘택홀(CT1)을 형성한다. 제1 콘택홀(CT1)은 제1 상부 절연층(450) 및 제2 상부 절연층(470)을 관통하여, 드레인 전극(230)의 일부를 노출한다. 이 경우, 제1 상부 절연층(450) 및 제2 상부 절연층(470)을 패터닝하기 위해 다른 하나의 마스크(제6 마스크)가 필요하다.
제2 상부 절연층(470) 및 상기 노출된 드레인 전극(230) 상에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여, 도 6에 도시된 화소 전극(510)을 형성한다. 즉, 상기 투명 도전층을 패터닝하여, 상기 제2 상부 절연층(470)과 상기 노출된 드레인 전극(230) 상에 상기 제1 콘택홀(CT1)을 통해 상기 드레인 전극(230)에 전기적으로 연결되는 화소 전극(510)을 형성한다. 이 경우, 상기 투명 도전층을 패터닝하기 위해 다른 하나의 마스크(제7 마스크)가 필요하다.
도 8a 내지 도 8g는 본 발명의 또 다른 실시예에 따라 도 5에 도시된 박막 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
특히, 도 8a 내지 도 8g는 본 발명의 다른 실시예에 따라 마스크의 수를 추가하지 않고, 제1 게이트 절연층(410)에 제3 관통홀(CT3)을 형성하는 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4d를 참조하여 설명한 바와 같이, 도 1에 도시된 어레이 기판(600)을 제조하는 방법에서는 총 6개의 마스크가 사용된다. 그러나, 도 7a 내지 도 7d를 참조하여 설명한 바와 같이, 도 5에 도시된 어레이 기판(700)을 제조하는 방법에서는 제1 게이트 절연층(410)을 패터닝하여 제3 관통홀(CT3)을 형성하기 위한 마스크가 하나 더 추가되어 총 7개의 마스크가 사용된다. 그런데, 마스크의 수가 증가하면 상기 어레이 기판의 공정 시간이 증가되고, 제조 원가가 상승할 수 있다. 따라서, 마스크의 수를 추가하지 않고, 제1 게이트 절연층(410)에 제3 관통홀(CT3)을 형성하는 방법이 필요하다.
도 8a를 참조하면, 기판(101) 상에 제1 도전층(115)을 형성하고, 제1 도전층(115) 상에 희생층(151)을 형성한다.
제1 도전층(115)은, 예를 들어, 스퍼터링 방법에 의해 기판(101) 상에 형성될 수 있다. 상기 제1 도전층(115)은, 예를 들어, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속 또는 이들의 합금 등으로 이루어질 수도 있고, 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 알루미늄 도핑된 징크 옥사이드(AZO)와 같은 투명 도전체로 이루어질 수도 있다. 다만, 본 발명은 상기 제1 도전층(115)의 물질에 한정되지 않는다. 제1 도전층(115)은 단층 구조를 가질 수도 있고, 복수의 도전층들이 적층되거나 도전층과 절연층이 적층되는 구조인 다층 구조를 가질 수도 있다.
상기 희생층(151)은, 예를 들어, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속 또는 이들의 합금 등으로 이루어질 수도 있고, 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 알루미늄 도핑된 징크 옥사이드(AZO) 등과 같은 투명 도전성 물질로 이루어질 수도 있다. 이 경우, 상기 희생층(151) 및 상기 제1 도전층(115)은 식각 선택성을 갖는 서로 다른 물질로 형성되는 것이 바람직하다. 식각 선택성이란, 특정 식각공정에 의해서는 두 물질이 동시에 식각되고, 다른 특정 식각공정에 의해서는 두 물질 중 하나만 식각되는 특성을 의미한다.
상기 희생층(151) 상에 포토레지스트 막(PR10)을 형성한다. 도 8a에 도시된 실시예에서, 포토레지스트 막(PR10)은 광에 노출된 부분이 제거되는 포지티브형 포토레지스트 물질이다.
포토레지스트 막(PR10) 상부에 마스크(910)를 배치하고, 상기 포토레지스트 막(PR10)에 광을 조사한다. 상기 마스크(910)는 차광부(911), 슬릿부(913) 및 투광부(915)를 포함한다. 차광부(911)는 광을 차단하는 영역이고, 투광부(915)는 광을 투과시키는 영역이다. 슬릿부(913)는 광을 회절시키거나, 광의 일부는 투과시키고 광의 일부는 차단하는 영역이다.
포토레지스트 막(PR10)이 포지티브형(positive type) 포토레지스트 물질로 이루어진 경우, 차광부(911)와 슬릿부(913)는 도 5 및 도 6에 도시된 제1 게이트 전극(110)이 형성될 위치에 대응하는 제1 영역(A1) 상부에 배치된다. 특히, 상기 차광부(911)는 도 5 및 도 6에 도시된 제3 콘택홀(CT3)이 형성될 위치에 대응하는 제2 영역(A2) 상부에 배치된다. 도 5 및 도 6에 도시된 바와 같이, 제3 콘택홀(CT3)은 제1 게이트 전극(110) 상에 형성되므로, 제1 영역(A1)은 제2 영역(A2)을 포함한다.
도 8a 및 도 8b를 참조하면, 포토레지스트 막(PR10)을 현상(developing)하여 제1 영역(A1)에 제1 포토패턴(PR11)을 형성하고, 제2 영역(A2)에 제2 포토패턴(PR12)을 형성한다. 예를 들어, 현상 공정에서, 투광부(915)를 통해 노광된 포토레지스트 막(PR10)은 현상액과 같은 현상 물질에 의해 제거된다. 또한, 슬릿부(913)에 의해 부분적으로 노광된 제1 영역(A1)의 포토레지스트 막(PR10)은 일부만 제거되어, 제1 영역(A1)에 제1 포토패턴(PR11)을 형성한다. 차광부(911)에 의해 차광된 제2 영역(A2)의 포토레지스트 막(PR10)은 잔류하여 제2 영역(A1)에 제2 포토패턴(PR12)을 형성한다. 즉, 제1 포토패턴(PR11)의 두께는 포토레지스트 막(PR10)의 두께보다 얇지만, 제2 포토패턴(PR12)의 두께는 포토레지스트 막(PR10)의 두께와 실질적으로 동일할 수 있다. 이에 따라, 제2 포토패턴(PR12)의 두께는 제1 포토패턴(PR11)의 두께보다 두껍다.
도 8a 및 도 8b에서는 상기 포토레지스트 막(PR10)의 노광된 부분이 제거되는 포지티브형 포토레지스트인 것을 예로 들었으나, 이와 달리, 노광된 부분이 잔류하는 네가티브형 포토레지스트가 사용될 수도 있다. 상기 네가티브형 포토레지스트가 사용될 경우에는, 상기 마스크(910)의 차광부(911)와 투광부(915)의 위치가 서로 바뀔 수 있다.
도 8b 및 도 8c를 참조하면, 제1 포토패턴(PR11) 및 제2 포토패턴(PR12)에 의해 차폐되지 않은 제1 도전층(115)과 희생층(151)의 일부분을 식각하여, 제1 영역(A1)에 제1 게이트 전극(110) 및 희생패턴(153)을 형성한다. 제1 도전층(115)과 희생층(151)은 습식 식각 공정 또는 건식 식각 공정에 의해 식각될 수 있다. 제1 도전층(115)과 희생층(151)의 일부를 식각하기 위해서, 예를 들어, 습식 식각 공정에서는 식각액을 이용하고, 건식 식각 공정에서는 플라즈마 또는 이온 빔을 이용할 수 있다.
도 8c및 도 8d를 참조하면, 제1 포토패턴(PR11)을 완전히 제거하여 제2 영역(A2)을 제외한 제1 영역(A1)에 형성된 희생패턴(153)을 노출하고, 제2 영역(A2)에 형성된 제2 포토패턴(PR12)의 일부를 제거하여 제2 영역(A2)에 잔류 포토패턴(PR13)을 형성한다. 예를 들어, 에치 백(etch back) 공정 또는 애싱(ashing) 공정을 통해, 제1 포토패턴(PR11)이 완전히 제거될 때까지 제2 포토패턴(PR12)의 상부를 제거할 수 있다. 제2 포토패턴(PR12)의 두께가 제1 포토패턴(PR11)의 두께보다 두껍기 때문에, 제1 포토패턴(PR11)이 완전히 제거되더라도, 제2 포토패턴(PR12)의 일부는 제2 영역(A2)에 잔류하여 잔류 포토패턴(PR13)을 형성한다.
도 8d및 도 8e를 참조하면, 제2 영역(A2)을 제외한 제1 영역(A1)에 노출된 상기 희생패턴(153)을 제거하여, 제2 영역(A2)에 잔류 희생패턴(155)을 형성한다. 제2 영역(A2)에 형성된 희생패턴(153)은 잔류 포토패턴(PR13)에 의해 차폐되므로 제거되지 않고, 상기 잔류 희생패턴(155)을 형성한다. 이 경우, 도 8d에 도시된 희생패턴(153)을 식각하는 물질의 일부가 잔류 포토패턴(PR13)의 하부로 참투할 수 있다. 이에 따라, 잔류 희생패턴(155)의 측면 일부가 제거되어 잔류 희생패턴(155)의 측면에 언더컷(undercut, 157)이 형성될 수 있다.
도 8e 및 도 8f를 참조하면, 제1 게이트 전극(110), 잔류 희생패턴(155) 및 잔류 포토패턴(PR13)이 형성된 기판(101) 상에 제1 게이트 절연층(410)을 형성한다. 이 경우, 제2 영역(A2)에는 잔류 포토패턴(PR13)이 형성되어 있으므로, 상기 제1 게이트 절연층(410)은 기판 또는 제1 게이트 전극(110) 상에 형성되는 제1 부분(410a)과 잔류 포토패턴(PR13) 상에 형성되는 제2 부분(410b)으로 분리될 수 있다.
도 8f 및 도 8g를 참조하면, 제2 영역(A2)에 형성된 잔류 희생패턴(155), 잔류 포토패턴(PR13) 및 잔류 포토패턴(PR13) 상에 형성된 제1 게이트 절연층의 제2 부분(410b)을 제거하여, 상기 제2 영역(A2)에 제3 콘택홀(CT3)을 형성한다. 예를 들어, 식각액이 잔류 희생패턴(155)의 측면에 형성된 언더컷(157)을 통해서 잔류 희생패턴(155)에 침투되어, 상기 잔류 희생패턴(155)이 식각되고 제거될 수 있다. 잔류 희생패턴(155)이 제거됨에 따라, 상기 잔류 희생패턴(155) 상에 형성된 잔류 포토패턴(PR13) 및 상기 제1 게이트 절연층의 제2 부분(410b)이 함께 제거될 수 있다. 이에 따라, 상기 제2 영역(A2)에 제3 콘택홀(CT3)이 형성된다.
도 8a 내지 도 8g를 참조하여 설명된 제3 관통홀(CT3)을 형성하는 방법에 따르면, 하나의 마스크를 이용하여 제1 게이트 전극(110)과 상기 제3 관통홀(CT3) 함께 형성할 수 있다. 따라서, 도 7a 내지 도 7d를 참조하여 설명된 7개의 마스크를 사용하는 어레이 기판(700)의 제조 방법과는 달리, 6개의 마스크를 사용하여 도 5에 도시된 어레이 기판(700)을 제조할 수 있다.
도 9a는 비교예에 따른 단일 게이트 구조를 갖는 산화물 반도체 박막 트랜지스터의 시간에 따른 전류-전압(I-V) 특성 곡선의 변화를 나타내는 그래프이다. 도 9b는 본 발명의 실시예에 따른 이중 게이트 구조를 갖는 산화물 반도체 박막 트랜지스터의 시간에 따른 전류-전압(I-V) 특성 곡선의 변화를 나타내는 그래프이다.
여기서, 상기 비교예에 따른 단일 게이트 구조를 갖는 산화물 반도체 박막 트랜지스터에서, 게이트 전극, 소스 전극 및 드레인 전극 각각은 약 30 나노미터(이하, "nm")의 티타늄(Ti)층 상에 약 300nm의 구리(Cu)층이 적층된 이중층 구조를 가졌다. 또한, 게이트 절연층은 약 400nm의 실리콘 질화물(SiNx) 상에 약 50nm의 실리콘 질화물(SiOx)이 적층된 이중층 구조를 가졌다. 산화물 반도체 패턴에는 약 100nm의 갈륨-인듐-아연 산화물(Ga-In-Zn Oxide)이 사용되었다. 제1 상부 절연층에는 약 200nm 두께의 실리콘 질화물(SiNx)이 사용되었고, 화소 전극에는 약 90nm의 인듐 징크 옥사이드(IZO)가 사용되었다.
상기 본 발명에 따른 이중 게이트 구조를 갖는 산화물 반도체 박막 트랜지스터는 도 1 내지 도 3에 도시된 본 발명의 실시예에 따른 박막 트랜지스터의 구조와 실질적으로 동일하였다. 상기 본 발명의 실시예에 따른 이중 게이트 구조를 갖는 산화물 반도체 박막 트랜지스터에서, 제1 게이트 전극, 소스 전극, 드레인 전극 및 제2 게이트 전극 각각은 약 30nm의 티타늄(Ti)층 상에 약 300nm의 구리(Cu)층이 적층된 이중층 구조를 가졌다. 게이트 절연층, 산화물 반도체 패턴, 제1 상부 절연층 및 화소 전극 각각의 물질과 두께 등과 같이 다른 조건은 상기 비교예와 실질적으로 동일하였다.
액정 표시장치의 백라이트가 켜져 있는 상태와 유사한 환경에서 실험하기 위하여, 상기 두 가지 박막 트랜지스터에 대해서 엔-비-아이-에스(NBIS negative Bias Illumination Stress) 평가를 실시하였다. 상기 NBIS 평가란, 박막 트랜지스터에 광을 주사하는 상태에서 네거티브 바이어스를 인가하고, 상기 박막 트랜지스터에 가해지는 스트레스 정도를 측정하는 평가 방법을 말한다.
상기 NBIS 평가의 실험에서, 시작 시점(0s)에서 상기 두 가지 박막 트래지스터의 게이트 전극과 소스 전극 사이의 전압(Vgs)을 -30볼트(V)에서 +30볼트(V)로 변화시키면서 드레인 전극에 흐르는 전류(Id)를 측정하였다. 그리고, 상기 박막 트랜지스터들에 스트레스를 가하기 위해, 게이트 전극에 -20볼트(V)의 전압(Vg)을 인가하고, 드레인 전극에 10볼트(V)의 전압(Vd)을 인가하였다. 상기 두 가지 박막 트랜지스터들에 스트레스를 가한 상태로 1000초 경과 시(1000s), 3600초 경과 시(3600s), 2시간 경과 시(2hr) 및 3시간 경과 시(3hr)에 각각 게이트 전극과 소스 전극 사이의 전압(Vgs)을 -30볼트(V)에서 +30볼트(V)로 변화시키면서 드레인 전극에 흐르는 전류(Id)를 측정하였다.
도 9a 및 도 9b에 도시된 그래프는 상기한 NBIS 평가의 실험에서 얻어진 시간에 따른 전류-전압(I-V) 특성 곡선의 변화를 나타낸다. 상기 두 그래프에서, 가로축은 게이트 전극과 소스 전극 사이의 전압(Vgs)을 의미하며, 세로축은 드레인 전극에 흐르는 전류(Id)를 의미한다.
도 9a에 도시된 바와 같이, 비교예에 따른 단일 게이트 구조를 갖는 산화물 반도체 박막 트랜지스터에서는 3시간이 경과하는 동안 문턱 전압이 약 -5.5볼트(V)만큼 변화하였다. 즉, 박막 트랜지스터의 전기적 안정성이 낮음을 알 수 있다. 박막 트랜지스터가 도 9a에 도시된 전류-전압(I-V) 특성을 가진다면, 일반적인 턴 오프(turn off) 전압(Voff)인 -5볼트(V)에서 상기 박막 트랜지스터가 제대로 작동하지 않을 수 있다. 따라서, 박막 트랜지스터의 신뢰성이 떨어진다.
반면에, 도 9b에 도시된 바와 같이, 본 발명의 실시예에 따른 이중 게이트 구조를 갖는 산화물 반도체 박막 트랜지스터에서는 3시간이 경과하는 동안 문턱 전압이 약 -2.3볼트(V)만큼 변화하였다. 즉, 본 발명의 실시예에 따른 이중 게이트 구조를 갖는 산화물 반도체 박막 트랜지스터의 전기적 안정성이 높음을 알 수 있다. 다시 말해, 박막 트랜지스터가 도 9b에 도시된 전류-전압(I-V) 특성을 가진다면, -5볼트(V)의 턴 오프(turn off) 전압(Voff)에서 상기 박막 트랜지스터가 제대로 작동할 수 있으므로, 박막 트랜지스터의 신뢰성을 높일 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 제1 금속패턴 110: 제1 게이트 전극
200: 제2 금속패턴 210: 소스 전극
230: 드레인 전극 250: 제2 게이트 전극
300: 반도체 패턴 410: 제1 게이트 절연층
420: 제2 게이트 절연층 450: 제1 상부 절연층
470: 제2 상부 절연층 510: 화소 전극
530: 연결 전극

Claims (20)

  1. 기판 상에 형성된 반도체 패턴;
    상기 반도체 패턴과 절연되고, 제1 도전패턴에 포함되는 제1 게이트 전극;
    상기 반도체 패턴과 전기적으로 연결되고, 제2 도전패턴에 포함되는 소스 전극;
    상기 소스 전극과 이격되고 상기 제2 도전패턴에 포함되는 드레인 전극; 및
    상기 제1 게이트 전극과 전기적으로 연결되고, 상기 반도체 패턴, 상기 소스 전극 및 상기 드레인 전극과 각각 절연되며, 상기 제2 도전패턴에 포함되는 제2 게이트 전극을 포함하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 제2 게이트 전극은 상기 소스 전극 및 상기 드레인 전극으로부터 각각 이격되도록 상기 소스 전극 및 상기 드레인 전극 사이에 배치되는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 서로 연결하는 연결 전극을 더 포함하는 박막 트랜지스터.
  4. 제3항에 있어서, 상기 연결 전극은 투명 도전 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항에 있어서, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 직접 접촉하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제5항에 있어서, 상기 제1 게이트 전극 및 상기 반도체 패턴 사이에 배치되고, 콘택홀을 갖는 제1 게이트 절연층을 더 포함하고,
    상기 제2 게이트 전극은 상기 제1 게이트 절연층의 콘택홀을 통해 상기 제1 게이트 전극과 직접 접촉하는 것을 특징으로 하는 박막 트랜지스터.
  7. 제1항에 있어서, 상기 반도체 패턴과 상기 제2 게이트 전극 사이에 배치되고, 상기 제2 게이트 전극을 상기 반도체 패턴으로부터 절연하는 제2 게이트 절연층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  8. 제7항에 있어서, 상기 반도체 패턴은 산화물 반도체를 포함하고, 상기 제2 게이트 절연층은 상기 반도체 패턴의 일부를 덮는 식각 방지막(etch stopper)이며,
    상기 소스 전극 및 상기 드레인 전극 각각은 상기 반도체 패턴 및 상기 식각 방지막의 일부를 덮는 것을 특징으로 하는 박막 트랜지스터.
  9. 기판 상에 형성된 제1 게이트 전극을 포함하는 제1 도전패턴;
    상기 제1 게이트 전극 상에 배치되는 제1 게이트 절연층;
    상기 제1 게이트 절연층 상에 배치되고, 상기 제1 게이트 전극과 절연되는 반도체 패턴;
    상기 반도체 패턴 상에 배치되는 제2 게이트 절연층;
    상기 반도체 패턴과 전기적으로 연결되는 소스 전극, 상기 소스 전극과 이격되는 드레인 전극, 및 상기 제1 게이트 전극과 전기적으로 연결되고, 상기 반도체 패턴, 상기 소스 전극 및 상기 드레인 전극과 각각 절연되는 제2 게이트 전극을 포함하는 제2 도전패턴; 및
    상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 제3 도전패턴을 포함하는 어레이 기판.
  10. 제9항에 있어서, 상기 제3 도전패턴은, 상기 화소 전극과 절연되고 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 서로 전기적으로 연결하는 연결 전극을 더 포함하는 것을 특징으로 하는 어레이 기판.
  11. 제9항에 있어서, 상기 제1 게이트 절연층은 콘택홀을 가지며,
    상기 제2 게이트 전극은 상기 제1 게이트 절연층의 콘택홀을 통해 상기 제1 게이트 전극과 직접 접촉하는 것을 특징으로 하는 어레이 기판.
  12. 제9항에 있어서, 상기 반도체 패턴은 산화물 반도체를 포함하고, 상기 제2 게이트 절연층은 상기 반도체 패턴의 일부를 덮는 식각 방지막(etch stopper)이고,
    상기 소스 전극 및 상기 드레인 전극 각각은 상기 반도체 패턴의 일부 및 상기 식각 방지막의 일부를 덮는 것을 특징으로 하는 어레이 기판.
  13. 제9항에 있어서, 상기 소스 전극, 상기 드레인 전극 및 상기 제2 게이트 전극을 덮는 제1 상부 절연층 및 상기 제1 상부 절연층을 덮는 제2 상부 절연층을 더 포함하며,
    상기 화소 전극은 상기 제2 상부 절연층 상에 배치되는 것을 특징으로 하는 어레이 기판.
  14. 제13항에 있어서, 상기 제2 상부 절연층은 유기 절연층 또는 컬러 필터층인 것을 특징으로 하는 어레이 기판.
  15. 기판 상에 제1 도전층을 패터닝하여 제1 게이트 전극을 포함하는 제1 도전패턴을 형성하는 단계;
    상기 제1 게이트 전극을 덮는 제1 게이트 절연층을 형성하는 단계;
    상기 제1 게이트 절연층 상에 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 상에 제2 게이트 절연층을 형성하는 단계; 및
    상기 제2 게이트 절연층 상에 제2 도전층을 패터닝하여, 서로 이격되는 소스 전극, 드레인 전극 및 제2 게이트 전극을 포함하는 제2 도전패턴을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  16. 제15항에 있어서, 상기 제1 게이트 전극의 일부와 상기 제2 게이트 전극의 일부를 노출하는 콘택홀을 형성하는 단계; 및
    제3 도전층을 패터닝하여, 상기 노출된 제1 게이트 전극과 상기 노출된 제2 게이트 전극 상에 상기 콘택홀을 통해 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  17. 제15항에 있어서, 상기 제1 게이트 절연층을 형성하는 단계는, 상기 제1 게이트 절연층을 패터닝하여 제1 게이트 절연층에 상기 제1 게이트 전극의 일부를 노출하는 콘택홀을 형성하는 단계를 포함하고,
    상기 제2 게이트 전극은 상기 제1 게이트 절연층의 상기 콘택홀을 통해 상기 제1 게이트 전극과 직접 접촉하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  18. 제17항에 있어서, 상기 제1 도전패턴을 형성하는 단계는,
    상기 제1 도전층 상에 희생층을 형성하는 단계;
    상기 희생층 상에 포토레지스트 막을 형성하는 단계;
    상기 포토레지스트 막을 패터닝하여 상기 제1 영역에 제1 포토패턴을 형성하고, 상기 제2 영역에 상기 제1 포토패턴보다 두꺼운 제2 포토패턴을 형성하는 단계;
    상기 제1 도전층 및 상기 희생층의 일부를 식각하여 상기 제1 영역에 상기 제1 게이트 전극 및 상기 희생패턴을 형성하는 단계;
    상기 제1 포토패턴을 제거하여 상기 제2 영역을 제외한 제1 영역에 형성된 상기 희생패턴을 노출하고, 상기 제2 영역에 형성된 제2 포토패턴의 일부를 제거하여 상기 제2 영역에 잔류 포토패턴을 형성하는 단계; 및
    상기 제2 영역을 제외한 제1 영역에 노출된 상기 희생패턴을 제거하여 상기 제2 영역에 잔류 희생패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  19. 제18항에 있어서, 상기 제1 게이트 절연층을 패터닝하여 상기 제3 콘택홀을 형성하는 단계는,
    상기 제1 게이트 전극 및 상기 잔류 포토패턴 상에 제1 게이트 절연층을 형성하는 단계 및
    상기 제2 영역에 형성된 상기 잔류 희생패턴, 상기 잔류 포토패턴 및 상기 잔류 포토패턴 상에 형성된 제1 게이트 절연층의 일부분을 제거하여, 상기 제2 영역에 상기 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  20. 제19항에 있어서, 상기 잔류 희생패턴의 측면에 언더컷(undercut)이 형성되고,
    상기 잔류 희생패턴은 상기 언더컷에 침투된 식각액에 의해 제거되어, 상기 잔류 희생패턴 상에 형성된 잔류 포토패턴 및 상기 제1 게이트 절연층의 일부가 제거되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594476A (zh) * 2012-08-13 2014-02-19 乐金显示有限公司 薄膜晶体管基板及其制造方法以及使用其的有机发光显示装置
KR20150028055A (ko) * 2013-09-05 2015-03-13 엘지디스플레이 주식회사 유기발광 다이오드 표시장치 및 그 제조 방법
KR20150066260A (ko) * 2013-12-06 2015-06-16 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 어레이 기판 및 이의 제조 방법
KR20150107622A (ko) * 2014-03-13 2015-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 상기 반도체 장치를 가지는 표시 장치, 상기 표시 장치를 가지는 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 가지는 전자기기
US9257563B2 (en) 2012-09-21 2016-02-09 Samsung Display Co., Ltd. Thin film transistor array panel and method of manufacturing the same
US9905188B2 (en) 2014-12-26 2018-02-27 Samsung Display Co., Ltd. Gate driving circuit and display device having the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101451403B1 (ko) * 2012-06-26 2014-10-23 엘지디스플레이 주식회사 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
CN102969311B (zh) * 2012-11-27 2015-02-11 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR101619158B1 (ko) * 2013-04-30 2016-05-10 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 이용한 유기 발광장치
TWI627751B (zh) 2013-05-16 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
TWI624936B (zh) 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置
KR102304337B1 (ko) * 2013-09-13 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
JP2015179247A (ja) * 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
TWI539592B (zh) * 2014-05-22 2016-06-21 友達光電股份有限公司 畫素結構
KR20160086016A (ko) * 2015-01-08 2016-07-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
CN106920850B (zh) * 2015-12-25 2019-11-22 上海和辉光电有限公司 一种非对称薄膜晶体管结构及其制备方法
CN106684155B (zh) 2017-01-05 2021-03-30 京东方科技集团股份有限公司 双栅薄膜晶体管及其制备方法、阵列基板及显示装置
CN109728001A (zh) * 2019-01-02 2019-05-07 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
KR20210142046A (ko) * 2020-05-15 2021-11-24 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425858B1 (ko) * 1998-07-30 2004-08-09 엘지.필립스 엘시디 주식회사 박막트랜지스터및그제조방법
US6906344B2 (en) * 2001-05-24 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with plural channels and corresponding plural overlapping electrodes
US6737302B2 (en) * 2001-10-31 2004-05-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for field-effect transistor
JP3600229B2 (ja) * 2001-10-31 2004-12-15 株式会社半導体エネルギー研究所 電界効果型トランジスタの製造方法
US20050082492A1 (en) * 2003-10-17 2005-04-21 Wei-Chuan Lin Image detector with tandem-gate TFT
KR100770104B1 (ko) * 2006-09-28 2007-10-24 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법과 이를 위한이송 장치

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594476A (zh) * 2012-08-13 2014-02-19 乐金显示有限公司 薄膜晶体管基板及其制造方法以及使用其的有机发光显示装置
US9257563B2 (en) 2012-09-21 2016-02-09 Samsung Display Co., Ltd. Thin film transistor array panel and method of manufacturing the same
KR20150028055A (ko) * 2013-09-05 2015-03-13 엘지디스플레이 주식회사 유기발광 다이오드 표시장치 및 그 제조 방법
KR20150066260A (ko) * 2013-12-06 2015-06-16 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 어레이 기판 및 이의 제조 방법
KR20150107622A (ko) * 2014-03-13 2015-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 상기 반도체 장치를 가지는 표시 장치, 상기 표시 장치를 가지는 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 가지는 전자기기
US9905188B2 (en) 2014-12-26 2018-02-27 Samsung Display Co., Ltd. Gate driving circuit and display device having the same

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