KR20230003424A - 기억 장치와 반도체 장치 - Google Patents

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유타카 시오노이리
히로유키 미야케
키요시 카토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 소비 전력을 억제할 수 있는 기억 장치, 이 기억 장치를 이용한 반도체 장치의 제공을 목적의 하나로 한다.
기억 소자로서 기능하는 트랜지스터에 축적된 전하를 보유하기 위한 스위칭 소자로서, 산화물 반도체막을 활성층으로서 이용한 트랜지스터를 기억 장치의 각 메모리 셀에 형성한다. 또한, 기억 소자로서 이용하는 트랜지스터는 제 1 게이트 전극과, 제 2 게이트 전극과, 제 1 게이트 전극과 제 2 게이트 전극의 사이에 위치하는 반도체막과, 제 1 게이트 전극과 반도체막의 사이에 위치하는 제 1 절연막과, 제 2 게이트 전극과 반도체막의 사이에 위치하는 제 2 절연막과, 반도체막에 접하는 소스 전극 및 드레인 전극을 가진다.

Description

기억 장치와 반도체 장치{MEMORY DEVICE AND SEMICONDUCTOR DEVICE}
불휘발성 반도체 기억 장치에 관하여, 데이터를 보유하는 메모리 셀의 구성 및 구동 방법에 관한 것이다.
반도체 기억 장치(이하, 간단히 기억 장치라고 함)에는, 휘발성 메모리로 분류되는 DRAM, SRAM, 불휘발성 메모리로 분류되는 마스크 ROM, EPROM, EEPROM, 플래시 메모리, 강유전체 메모리 등이 있고, 단결정의 반도체 기판을 이용하여 형성된 이들 메모리의 대부분은 이미 실용화되어 있다. 상기 반도체 메모리 중에서도, 플래시 메모리는 데이터의 기입과 소거를 반복하여 행할 수 있고, 전원의 공급이 없어도 데이터의 보유가 가능한 불휘발성 메모리이기 때문에, 편리성이 높고, 또한, 물리적인 충격에 강하기 때문에, 주로 USB 메모리, 메모리 카드 등의 휴대형의 기억 매체에 이용되어, 시장에 널리 유통되고 있다.
플래시 메모리에는 복수의 메모리 셀이 직렬로 접속된 구조를 가지는 NAND형과, 복수의 메모리 셀이 매트릭스 형상으로 접속된 구조를 가지는 NOR형이 있지만, 어느 플래시 메모리도 기억 소자로서 기능하는 트랜지스터를 각 메모리 셀에 가진다. 그리고, 이 기억 소자로서 기능하는 트랜지스터는 플로팅 게이트라고 불리는 전하를 축적하기 위한 전극을, 게이트 전극과 활성층인 반도체막의 사이에 가지고 있고, 플로팅 게이트에서의 전하의 축적에 의해 데이터의 기억을 행할 수 있다.
하기 특허문헌 1과 특허문헌 2에는, 유리 기판 위에 형성된, 플로팅 게이트를 가지는 박막 트랜지스터에 대하여 기재되어 있다.
일본국 특개평6－021478호 공보 일본국 특개 2005－322899호 공보
그런데, 불휘발성 메모리는 데이터의 기입시에 기억 소자에 인가되는 전압의 절대값이 20V 전후로, 휘발성 메모리에 비해 일반적으로 큰 경향이 있다. 데이터의 다시쓰기를 반복하여 행할 수 있는 플래시 메모리의 경우는, 데이터의 기입시뿐만 아니라, 데이터의 소거시에도, 기억 소자로서 이용하는 트랜지스터에 큰 전압을 인가할 필요가 있다. 따라서, 데이터의 기입, 소거 등의 플래시 메모리의 동작시에 소비되는 전력은 높고, 그것이 플래시 메모리를 기억 장치로서 이용하는 전자기기의 저소비 전력화를 막는 한 요인이 되고 있다. 특히, 카메라나 휴대전화 등의 휴대형의 전자기기에 플래시 메모리를 이용하는 경우, 소비 전력이 높다는 것은, 연속 사용 시간의 단축화라는 단점으로 연결된다.
또한, 플래시 메모리는 불휘발성 메모리이지만, 미소한 전하의 리크에 의해 데이터가 소실되게 된다. 따라서, 데이터의 보유 기간은 현상 5년부터 10년 정도라고 알려져 있어, 보다 긴 보유 기간의 확보가 가능한 플래시 메모리의 실현이 요구되고 있다.
또한, 플래시 메모리는 데이터의 기입과 소거를 반복하여 행하는 것이 가능하기는 하지만, 플로팅 게이트에 전하를 축적할 때에, 터널 전류에 의해 게이트 절연막이 열화하기 쉽다. 따라서, 1개의 기억 소자에 있어서의 데이터의 다시쓰기 횟수는 수만에서 수십만회 정도가 한도이며, 보다 많은 다시쓰기 횟수에 견딜 수 있을 정도의 플래시 메모리의 실현이 요구되고 있다.
상술한 과제를 감안하여, 본 발명은, 소비 전력을 억제할 수 있는 기억 장치, 이 기억 장치를 이용한 반도체 장치의 제공을 목적의 하나로 한다. 또한, 본 발명은 더욱 기간에 데이터의 보유가 가능한 기억 장치, 이 기억 장치를 이용한 반도체 장치의 제공을 목적의 하나로 한다. 또한, 본 발명은 데이터의 다시쓰기 횟수를 늘릴 수 있는 기억 장치, 이 기억 장치를 이용한 반도체 장치의 제공을 목적의 하나로 한다.
본 발명의 일 양태에서는, 통상의 게이트 전극 외에, 스레숄드 전압을 제어하기 위한 제 2 게이트 전극이 구비된 트랜지스터를 기억 소자로서 이용하여, 불휘발성의 기억 장치를 구성한다. 그리고, 상기 기억 장치에서는, 절연막으로 둘러싸인 플로팅 게이트에 고전압으로 전하를 주입하는 것이 아니라, 기억 소자로서 이용하는 트랜지스터의 스레숄드 전압을 제어하기 위한 제 2 게이트 전극의 전위를, 오프 전류가 매우 작은 트랜지스터에 의해 제어함으로써, 데이터의 기입을 행한다. 즉, 본 발명의 일 양태에 관한 기억 장치는, 적어도, 제 2 게이트 전극에 의해 스레숄드 전압이 제어되는 트랜지스터와, 이 제 2 게이트 전극의 전위를 보유하기 위한 용량 소자와, 이 용량 소자의 충방전을 제어하기 위한 스위칭 소자로서 이용하는 트랜지스터로 구성되는 것을 특징으로 한다.
기억 소자로서 이용하는 트랜지스터의 스레숄드 전압의 시프트량은 제 2 게이트 전극의 전위의 높이, 보다 구체적으로는, 소스 전극과 제 2 게이트 전극의 전위차에 의해 제어된다. 그리고, 스레숄드 전압의 높이의 차이, 혹은, 스레숄드 전압의 높이의 차이에 의한 소스 전극과 드레인 전극간의 저항값의 차이가, 기억 소자가 기억하고 있는 데이터의 차이가 된다.
기억 소자로서 이용하는 트랜지스터는 절연 게이트형 전계 효과 트랜지스터이면 좋고, 구체적으로는, 제 1 게이트 전극과, 제 2 게이트 전극과, 제 1 게이트 전극과 제 2 게이트 전극의 사이에 위치하는 반도체막과, 제 1 게이트 전극과 반도체막의 사이에 위치하는 제 1 절연막과, 제 2 게이트 전극과 반도체막의 사이에 위치하는 제 2 절연막과, 반도체막에 접하는 소스 전극 및 드레인 전극을 가진다.
그리고, 스위칭 소자로서 이용하는 트랜지스터는, 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 채널 형성 영역에 포함하는 것을 특징으로 하는 것이다. 상술한 바와 같은 특성을 가지는 반도체 재료를 채널 형성 영역에 포함시킴으로써, 오프 전류가 매우 낮은 트랜지스터를 실현할 수 있다. 이러한 반도체 재료로서는, 예를 들면, 실리콘의 약 3배 정도의 큰 밴드 갭을 가지는 산화물 반도체, 탄화 실리콘, 질화 갈륨 등을 들 수 있다.
또한, 산화물 반도체는 미결정 실리콘 또는 다결정 실리콘에 의해 얻어지는 높은 이동도와, 비정질 실리콘에 의해 얻어지는 균일한 소자 특성을 겸비한, 반도체 특성을 나타내는 금속 산화물이다. 그리고, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되어 고순도화된 산화물 반도체(purified　OS)는, i형(진성 반도체) 또는 i형에 한없이 가깝고, 상기 산화물 반도체를 이용한 트랜지스터는 오프 전류가 현저하게 낮다는 특성을 가진다. 구체적으로, 산화물 반도체에 포함되는 수분 또는 수소 등의 불순물을 제거하여, 2차 이온 질량 분석법(SIMS：Secondary　Ion　Mass　Spectrometry)에 의한, 산화물 반도체에 포함되는 수소 농도의 측정값이 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하로 한다. 또한, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체막의 캐리어 밀도는 1×1014 cm－3 미만, 바람직하게는 1×1012 cm－3 미만, 더욱 바람직하게는 측정 한계 이하의 1×1011 cm－3 미만으로 한다. 즉, 산화물 반도체막의 캐리어 밀도는 한없이 제로에 가깝다. 또한, 밴드 갭은 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되어 고순도화된 산화물 반도체막을 이용함으로써, 트랜지스터의 오프 전류를 낮출 수 있다.
여기서, 산화물 반도체막 중 및 도전막 중의 수소 농도의 분석에 대하여 언급해 두기로 한다. 산화물 반도체막 중 및 도전막 중의 수소 농도 측정은 SIMS로 행한다. SIMS는 그 원리상, 시료 표면 근방이나, 재질이 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란하다는 것이 알려져 있다. 따라서, 막 중에서의 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에서, 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에서의 평균값을 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 막의 두께가 작은 경우, 인접하는 막 내의 수소 농도의 영향을 받아, 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 이 막이 존재하는 영역에서의 수소 농도의 극대값 또는 극소값을 이 막 중의 수소 농도로서 채용한다. 또한, 이 막이 존재하는 영역에서, 극대값을 가지는 산형의 피크(mountain-shaped peak), 극소값을 가지는 곡형의 피크(valley-shaped peak)가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
또한, 스퍼터링 등으로 성막된 산화물 반도체막 중에는, 불순물로서의 수분 또는 수소가 다량으로 포함되어 있는 것이 판명되어 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체 자체에 있어서는 불순물이다. 따라서, 본 발명의 일 양태에서는, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감하기 위해, 산화물 반도체막에 대하여, 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 가열 처리를 행한다. 상기 가열 처리는 500℃ 이상 850℃ 이하(혹은 유리 기판의 변형점 이하), 바람직하게는 550℃ 이상 750℃ 이하의 온도 범위에서 행하는 것이 바람직하다. 또한, 이 가열 처리는 이용하는 기판의 내열 온도를 넘지 않는 것으로 한다. 수분 또는 수소의 가열 처리에 의한 이탈의 효과에 대해서는, TDS(Thermal　Desorption　Spectroscopy；승온 이탈 가스 분석)에 의해 확인이 된 상태이다.
가열 처리는, 노(爐)에서의 열처리 또는 RTA법(rapid thermal annealing method)을 이용한다. RTA법은 램프 광원을 이용하는 방법과, 가열된 가스 중으로 기판을 이동시켜 단시간의 열처리를 행하는 방법이 있다. RTA법을 이용하면 열처리에 필요한 시간을 0.1 시간보다 짧게 할 수도 있다.
구체적으로, 상술한 가열 처리에 의해 고순도화된 산화물 반도체막을 활성층으로서 이용한 트랜지스터는 예를 들면, 채널폭(W)이 1×106 μm이고 채널 길이(L)가 10μm인 소자의 경우에도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1 V에서 10 V의 범위에서, 오프 전류(게이트 전극과 소스 전극간의 전압을 0 V로 했을 때의 드레인 전류)가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10－13 A 이하라는 특성을 얻을 수 있다. 따라서, 오프 전류를 트랜지스터의 채널폭으로 나눈 수치에 상당하는 오프 전류 밀도는, 100 zA/μm 이하인 것을 알 수 있다. 또한, 보유 용량의 전하를 보유하기 위한 스위칭 소자로서, 고순도화된 산화물 반도체막을 가지는 게이트 절연막의 두께가 100 nm인 트랜지스터를 이용하여, 보유 용량의 단위 시간당의 전하량의 추이로부터 이 트랜지스터의 오프 전류를 측정한 결과, 트랜지스터의 소스 전극과 드레인 전극간의 전압이 3 V인 경우에, 10 zA/μm 내지 100 zA/μm와 같은 더욱 낮은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서, 본 발명의 일 양태에 관한 기억 장치에서는 고순도화된 산화물 반도체막을 활성층으로서 이용한 트랜지스터의 오프 전류 밀도를 100 zA/μm 이하, 바람직하게는 10 zA/m 이하, 더욱 바람직하게는 1 zA/μm 이하로 할 수 있다. 따라서, 고순도화된 산화물 반도체막을 활성층으로서 이용한 트랜지스터는 게이트 전극과 소스 전극간의 전압이 0 이하에서의 오프 전류가 결정성을 가지는 실리콘을 이용한 트랜지스터에 비해 현저하게 낮다.
또한, 고순도화된 산화물 반도체를 이용한 트랜지스터는 오프 전류의 온도 의존성이 거의 나타나지 않는다. 이것은, 산화물 반도체 중에서 전자 공여체(도너)가 되는 불순물을 제거하여, 산화물 반도체가 고순도화됨으로써, 도전형이 한없이 진성형에 가까워지고, 페르미 준위가 금제대(禁制帶)의 중앙에 위치하기 때문이라고 할 수 있다. 또한, 이것은 산화물 반도체의 에너지 갭이 3 eV 이상이며, 열여기 캐리어가 매우 적은 것에도 기인한다. 또한, 소스 전극 및 드레인 전극이 축퇴한 상태에 있는 것도, 온도 의존성이 나타나지 않는 요인이 되고 있다. 트랜지스터의 동작은 축퇴한 소스 전극으로부터 산화물 반도체에 주입된 캐리어에 의하는 것이 대부분이고, 캐리어 밀도에는 온도 의존성이 없기 때문에, 오프 전류의 온도 의존성이 보여지지 않는 것을 설명할 수 있다.
또한, 산화물 반도체는 4원계 금속 산화물인 In－Sn－Ga－Zn－O계 산화물 반도체나, 3원계 금속 산화물인 In－Ga－Zn－O계 산화물 반도체, In－Sn－Zn－O계 산화물 반도체, In－Al－Zn－O계 산화물 반도체, Sn－Ga－Zn－O계 산화물 반도체, Al－Ga－Zn－O계 산화물 반도체, Sn－Al－Zn－O계 산화물 반도체나, 2원계 금속 산화물인 In－Zn－O계 산화물 반도체, Sn－Zn－O계 산화물 반도체, Al－Zn－O계 산화물 반도체, Zn－Mg－O계 산화물 반도체, Sn－Mg－O계 산화물 반도체, In－Mg－O계 산화물 반도체, In－Ga－O계 산화물 반도체나, In－O계 산화물 반도체, Sn－O계 산화물 반도체, Zn－O계 산화물 반도체 등을 이용할 수 있다. 또한, 본 명세서에서는, 예를 들면, In－Sn－Ga－Zn－O계 산화물 반도체는, 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 가지는 금속 산화물이라는 의미이며, 그 화학양론적 조성비는 특별히 묻지 않는다. 또한, 상기 산화물 반도체는 규소를 포함하고 있어도 좋다.
혹은, 산화물 반도체는 화학식 InMO3(ZnO)m(m＞0)으로 표기할 수 있다. 여기서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다.
상기 오프 전류가 낮은 트랜지스터를, 기억 소자에 축적된 전하를 보유하기 위한 스위칭 소자로서 이용함으로써, 기억 소자로부터의 전하의 리크를 막을 수 있다. 따라서, 장기간에 걸친 데이터의 보유가 가능한 기억 장치, 이 기억 장치를 이용한 반도체 장치를 제공할 수 있다.
또한, 기억 소자로의 데이터의 기입 및 판독에 필요한 전압은 스위칭 소자로서 기능하는 트랜지스터의 동작 전압에 의해 거의 결정된다. 따라서, 종래의 플래시에 비해 동작 전압을 현격히 낮게 할 수 있어, 소비 전력이 억제되는 기억 장치, 이 기억 장치를 이용한 반도체 장치를 제공할 수 있다.
또한, 터널 전류에 의한 게이트 절연막의 열화를 종래의 플래시에 비해 억제할 수 있으므로, 데이터의 다시쓰기 횟수를 늘릴 수 있는 기억 장치, 이 기억 장치를 이용한 반도체 장치를 제공할 수 있다.
도 1은 메모리 셀의 구성을 나타낸 도면.
도 2(A)는 기억 소자의 구성을 설명한 도면이고, 도 2(B)는 그 동작에 대하여 설명한 도면.
도 3은 메모리 셀의 구성을 나타낸 도면.
도 4는 메모리 셀의 구성을 나타낸 도면.
도 5는 셀 어레이의 구성을 나타낸 도면.
도 6은 셀 어레이의 구성을 나타낸 도면.
도 7은 기억 장치의 구동 방법을 나타낸 타이밍 차트.
도 8은 기억 장치의 구성을 나타낸 도면.
도 9는 판독 회로의 구성을 나타낸 도면.
도 10은 기억 장치의 제작 방법을 나타낸 메모리 셀의 단면도.
도 11은 메모리 셀의 상면도.
도 12는 산화물 반도체를 이용한 역스태거형의 트랜지스터의 종단면도.
도 13은 도 12에 나타낸 A－A' 위에서의 에너지 밴드도(모식도).
도 14(A)는 게이트 전극(GE)에 정(正)의 전압(VG＞0)이 인가된 상태를 나타내고, 도 14(B)는 게이트 전극(GE)에 부(負)의 전압(VG＜0)이 인가된 상태를 나타낸 도면.
도 15는 진공 준위와 금속의 일 함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸 도면.
도 16은 기억 매체의 구성을 나타낸 도면.
도 17은 전자기기의 구성을 나타낸 도면.
도 18은 측정용 회로의 구성을 나타낸 도면.
도 19는 측정 결과를 나타낸 도면(경과 시간(Time)과 출력 전위(Vout)와의 관계를 나타낸 도면).
도 20은 측정 결과를 나타낸 도면(소스-드레인 전압(V)과 오프 전류(I)와의 관계를 나타낸 도면).
도 21은 기억 장치의 구동 방법을 나타낸 타이밍 차트.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 마이크로 프로세서, 화상 처리 회로 등의 집적 회로나, RF 태그, 기억 매체, 반도체 표시 장치 등 기억 장치를 이용할 수 있는 모든 반도체 장치가 본 발명의 범주에 포함된다. 또한, 반도체 표시 장치에는, 액정 표시 장치, 유기 발광소자(OLED)로 대표되는 발광소자를 각 화소에 대비한 발광 장치, 전자 페이퍼, DMD(Digital　Micromirror　Device), PDP(Plasma　Display　Panel), FED(Field　Emission　Display) 등 반도체막을 이용한 회로 소자를 화소부 또는 구동 회로에 가지고 있는 반도체 표시 장치가 그 범주에 포함된다.
(실시형태 1)
도 1(A)에, 본 발명의 기억 장치의 최소 단위에 해당되는 메모리 셀의 회로도의 일례를 나타낸다. 도 1(A)에 나타낸 메모리 셀(100)은 기억 소자로서 기능하는 트랜지스터(101)와, 트랜지스터(101)의 제 2 게이트 전극으로의 전위의 공급을 제어할 수 있는, 스위칭 소자로서 기능하는 트랜지스터(102)를 가진다. 또한, 메모리 셀(100)은 트랜지스터(101)의 제 2 게이트 전극의 전위를 보유하기 위한 용량 소자(103)가 형성되어 있어도 좋다.
또한, 메모리 셀(100)은, 필요에 따라, 다이오드, 저항 소자, 인덕터 등의 그 외의 회로 소자를 더 가지고 있어도 좋다.
기억 소자로서 기능하는 트랜지스터(101)는 제 1 게이트 전극과, 제 2 게이트 전극과, 제 1 게이트 전극과 제 2 게이트 전극의 사이에 위치하는 반도체막과, 제 1 게이트 전극과 반도체막의 사이에 위치하는 제 1 절연막과, 제 2 게이트 전극과 반도체막의 사이에 위치하는 제 2 절연막과, 반도체막에 접하는 소스 전극 및 드레인 전극을 가진다. 트랜지스터(101)의 제 1 게이트 전극, 제 2 게이트 전극, 소스 전극, 드레인 전극에 인가하는 전위에 의해, 기억 장치의 각종 동작을 제어할 수 있다.
스위칭 소자로서 기능하는 트랜지스터(102)는 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 채널 형성 영역에 포함하는 것이다. 이러한 반도체 재료를 트랜지스터(102)의 채널 형성 영역에 이용함으로써, 오프 전류를 충분히 저감할 수 있기 때문이다.
실리콘 반도체보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료의 일례로서, 탄화 규소(SiC), 질화 갈륨(GaN) 등의 화합물 반도체, 산화 아연(ZnO) 등의 금속 산화물로 이루어지는 산화물 반도체 등을 적용할 수 있다. 이 중에서도 산화물 반도체는 스퍼터링법이나 습식법(인쇄법 등)에 의해 제작 가능하고, 양산성이 뛰어나다는 이점이 있다. 또한, 탄화 실리콘의 프로세스 온도는 약 1500℃, 질화 갈륨의 프로세스 온도는 약 1100℃ 이지만, 산화물 반도체의 성막 온도는, 300∼500℃(유리 전이 온도 이하, 최대에서도 700℃정도)으로 낮고, 저렴하고 입수하기 쉬운 유리 기판 위에서의 성막이 가능하고, 또한, 1500℃∼2000℃이나 되는 고온에서의 열처리에 대한 내성을 갖지 않는 반도체 재료를 이용한 집적 회로 위에, 산화물 반도체에 의한 반도체 소자를 적층시키는 것도 가능하다. 또한, 기판의 대형화에도 대응이 가능하다. 따라서, 상술한 와이드 갭 반도체 중에서도, 특히 산화물 반도체는 양산성이 높다는 메리트를 가진다. 또한, 트랜지스터의 성능(예를 들면 전계 효과 이동도)을 향상시키기 위해 결정성의 산화물 반도체를 얻고자 하는 경우에도, 450℃에서 800℃의 열처리에 의해 용이하게 결정성의 산화물 반도체를 얻을 수 있다.
이하의 설명에서는 제 2 트랜지스터(102)의 반도체막으로서, 상기와 같은 이점을 가지는 산화물 반도체를 이용하는 경우를 예로 들고 있다.
또한, 도 1(A)에서는, 메모리 셀(100)이 스위칭 소자로서 기능하는 트랜지스터(102)를 1개만 가지는 구성을 나타내고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 양태에서는, 스위칭 소자로서 기능하는 트랜지스터가 각 메모리 셀에 최저한 1개 설치되어 있으면 좋고, 상기 트랜지스터의 수는 복수여도 좋다. 메모리 셀(100)이 스위칭 소자로서 기능하는 트랜지스터를 복수 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 트랜지스터가 직렬로 접속되어 있는 상태란, 제 1 트랜지스터의 소스 전극과 드레인 전극의 어느 한쪽만이, 제 2 트랜지스터의 소스 전극과 드레인 전극의 어느 한쪽에만 접속되어 있는 상태를 의미한다. 또한, 트랜지스터가 병렬로 접속되어 있는 상태란, 제 1 트랜지스터의 소스 전극이 제 2 트랜지스터의 소스 전극에 접속되고, 제 1 트랜지스터의 드레인 전극이 제 2 트랜지스터의 드레인 전극에 접속되어 있는 상태를 의미한다.
또한, 스위칭 소자로서 기능하는 트랜지스터(102)는 기억 소자로서 기능하는 트랜지스터(101)와는 달리, 활성층의 한쪽에만 존재하는 게이트 전극을 가지고 있으면 좋다. 단, 본 발명은 이 구성에 한정되지 않고, 스위칭 소자로서 기능하는 트랜지스터도 기억 소자로서 기능하는 트랜지스터와 마찬가지로, 활성층을 사이에 끼우고 존재하는 한쌍의 게이트 전극을 가지고 있어도 좋다.
또한, 본 발명의 일 양태에서는, 적어도, 스위칭 소자로서 기능하는 트랜지스터(102)가 상술한 와이드 갭 반도체 재료를 활성층에 가지고 있으면 좋다. 따라서, 기억 소자로서 기능하는 트랜지스터(101)의 활성층에 산화물 반도체막이 이용되어도 좋다. 혹은, 기억 소자로서 기능하는 트랜지스터(101)의 활성층에 산화물 반도체 이외의 비정질, 미결정, 다결정, 또는 단결정의 실리콘, 또는 게르마늄 등의 반도체가 이용되어도 좋다. 단, 메모리 셀(100) 내의 모든 트랜지스터의 활성층에, 산화물 반도체막을 이용함으로써, 프로세스를 간략화할 수 있다.
다음에, 도 1(A)에 나타낸 메모리 셀(100)에서의 트랜지스터(101), 트랜지스터(102), 용량 소자(103)의 접속 관계에 대하여 설명한다.
트랜지스터(102)의 게이트 전극은 기입용 워드선(WL)에 접속되어 있다. 그리고, 트랜지스터(102)는 소스 전극과 드레인 전극 중, 어느 한쪽이 입력용 데이터선(Din)에 접속되고, 다른 한쪽이 트랜지스터(101)의 제 2 게이트 전극에 접속되어 있다. 또한, 트랜지스터(101)의 제 1 게이트 전극은 판독용 워드선(RL)에 접속되어 있다. 그리고, 트랜지스터(101)는 소스 전극과 드레인 전극 중, 어느 한쪽이 출력용 데이터선(Dout)에 접속되고, 다른 한쪽이 그라운드 등의 고정 전위가 인가되어 있는 전원선에 접속되어 있다.
또한, 용량 소자(103)가 가지는 한쌍의 전극은 한쪽이 트랜지스터(101)의 제 2 게이트 전극에 접속되고, 다른 한쪽이 그라운드 등의 고정 전위가 인가되어 있는 전원선에 접속되어 있다.
또한, 본 명세서에서 접속이란 전기적인 접속을 의미하고, 전류, 전압 또는 전위가 공급 가능, 혹은 전송 가능한 상태에 상당한다. 따라서, 접속하고 있는 상태란, 직접 접속하고 있는 상태를 반드시 가리키는 것은 아니고, 전류, 전압 또는 전위가 공급 가능, 혹은 전송 가능하도록, 배선, 저항, 다이오드, 트랜지스터 등의 회로 소자를 통하여 간접적으로 접속하고 있는 상태도 그 범주에 포함한다.
또한, 회로도 상으로는 독립하고 있는 구성 요소들이 접속되어 있는 경우에도, 실제로는, 예를 들면 배선의 일부가 전극으로서도 기능하는 경우 등, 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 본 명세서에서 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 그 범주에 포함한다.
또한, 트랜지스터가 가지는 소스 전극과 드레인 전극은 트랜지스터의 극성 및 각 전극에 인가되는 전위의 높낮이차에 의해 부르는 법이 바뀐다. 일반적으로, n 채널형 트랜지스터에서는, 낮은 전위가 인가되는 전극이 소스 전극이라고 불리고, 높은 전위가 인가되는 전극이 드레인 전극이라고 불린다. 또한, p 채널형 트랜지스터에서는 낮은 전위가 인가되는 전극이 드레인 전극이라고 불리고 높은 전위가 인가되는 전극이 소스 전극이라고 불린다. 본 명세서에서는, 편의상, 소스 전극과 드레인 전극이 고정되어 있다고 가정하고, 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스 전극과 드레인 전극의 부르는 법이 바뀐다.
또한, 도 1(A)에서는 트랜지스터(102)가 게이트 전극을 활성층의 한쪽에만 가지고 있는 경우를 나타낸다. 트랜지스터(102)가 활성층을 사이에 끼워 존재하는 한쌍의 게이트 전극을 가지고 있는 경우는, 한쪽의 게이트 전극이 기입용 워드선(WL)에 접속되고, 다른 한쪽의 게이트 전극은 전기적으로 절연하고 있는 플로팅 상태여도 좋고, 전위가 다른 쪽에서 인가되는 상태여도 좋다. 후자의 경우, 한쌍의 전극에, 같은 높이의 전위가 인가되어도 좋고, 다른 한쪽의 게이트 전극에만 그라운드 등의 고정 전위가 인가되어도 좋다. 다른 한쪽의 게이트 전극에 인가하는 전위의 높이를 제어함으로써, 트랜지스터(102)의 스레숄드 전압을 제어할 수 있다.
다음에, 도 1(B)에, 도 1(A)에 나타낸 회로 구성을 가지는 메모리 셀(100)의 단면도의 일례를 나타낸다. 도 1(B)에 나타낸 메모리 셀은 기억 소자로서 기능하는 트랜지스터(101)와 스위칭 소자로서 기능하는 트랜지스터(102)가 절연 표면을 가지는 기판(110) 위에 형성되어 있다.
구체적으로, 트랜지스터(101)는 절연 표면을 가지는 기판(110) 위에, 제 1 게이트 전극(121)과, 제 1 게이트 전극(121) 위의 절연막(112)과, 절연막(112)을 사이에 끼우고 제 1 게이트 전극(121)과 중첩되는, 활성층으로서 기능하는 산화물 반도체막(123)과, 산화물 반도체막(123) 위의 소스 전극(124), 드레인 전극(125)과, 산화물 반도체막(123), 소스 전극(124) 및 드레인 전극(125) 위의 절연막(116)과, 절연막(116) 위에 있어서 산화물 반도체막(123)과 중첩되어 있는 제 2 게이트 전극(126)을 가지고 있다. 또한, 제 2 게이트 전극(126) 위에는 절연막(117)이 형성되어 있고, 트랜지스터(101)는 절연막(117)을 구성 요소에 포함하고 있어도 좋다.
또한, 트랜지스터(102)는 절연 표면을 가지는 기판(110) 위에, 게이트 전극(111)과, 게이트 전극(111) 위의 절연막(112)과, 절연막(112)을 사이에 끼우고 게이트 전극(111)과 중첩되는, 활성층으로서 기능하는 산화물 반도체막(113)과, 산화물 반도체막(113) 위의 소스 전극(114), 드레인 전극(115)을 가지고 있다. 산화물 반도체막(113), 소스 전극(114) 및 드레인 전극(115) 위에는 절연막(116)이 형성되어 있고, 트랜지스터(102)는 절연막(116)을 구성 요소에 포함하고 있어도 좋다.
또한, 용량 소자(103)는 트랜지스터(101)의 소스 전극(124)과, 제 2 게이트 전극(126)이 절연막(116)을 사이에 끼우고 서로 중첩되어 있는 영역에 형성되어 있다.
다음에, 도 2를 이용하여, 기억 소자로서 기능하는 트랜지스터의 동작에 대하여, 트랜지스터(101)가 n 채널형이며, 또한, 2치(値)의 데이터를 취급하는 경우를 예로 들어 설명한다. 또한, 도 2(A)에는, 트랜지스터(101)의 회로도를 나타내고, 제 1 게이트 전극의 전위를 Vcg, 제 2 게이트 전극의 전위를 Vbg, 소스 전극의 전위를 Vs, 드레인 전극의 전위를 Vd로서, 트랜지스터(101)가 가지는 각 전극의 전위를 표기하고 있다.
우선, 데이터의 기입시의 트랜지스터(101)의 동작에 대하여 설명한다. 기입시에 있어서, 트랜지스터(101)는 제 1 게이트 전극과 소스 전극 사이에, 스레숄드 전압(Vth0)과 같거나, 그것보다 낮은 전압이 인가된다. 또한, 스레숄드 전압(Vth0)은 제 2 게이트 전극의 전위(Vbg)가 그라운드의 전위(Vgnd)와 동일할 때의, 트랜지스터(101)의 스레숄드 전압에 상당한다. 구체적으로, 기입시의 제 1 게이트 전극과 소스 전극의 전위의 관계는, Vcg－Vs≤Vth0가 된다. 따라서, 트랜지스터(101)는 기입시에 오프이며, 드레인 전극은 하이 임피던스 상태에 있다.
그리고, 데이터의 기입시에, 제 2 게이트 전극의 전위(Vbg)는 기입하는 데이터의 값에 따라 그 높이가 제어된다. 2치의 데이터를 취급하는 경우, 제 2 게이트 전극에는 고전위(Vdd), 혹은 저전위(Vss)의 어느 쪽인가가 부여된다. 각 전위의 관계는, Vdd＞Vss≥Vgnd로 나타내어진다. 예를 들면, 제 2 게이트 전극의 전위(Vbg)가 저전위(Vss = Vgnd)로 설정된 경우, 트랜지스터(101)의 스레숄드 전압은 Vth0인 채이다. 한편, 제 2 게이트 전극의 전위(Vbg)가 고전위(Vdd)로 설정된 경우, 트랜지스터(101)의 스레숄드 전압은 마이너스측으로 시프트하여, Vth1이 된다.
또한, 본 실시형태에서는, 기입시에 있어서 저전위(Vss = Vgnd)인 경우를 예로 들어 설명했지만, 저전위(Vss)는 반드시 그라운드의 전위(Vgnd)와 동일할 필요는 없다. 예를 들면, Vdd＞Vss＞Vgnd로 해도 좋다. 단, 이 경우, 스레숄드 전압의 시프트량은 제 2 게이트 전극의 전위(Vbg)가 고전위(Vdd)로 설정된 경우의 스레숄드 전압의 시프트량보다 작은 것으로 한다.
다음에, 데이터의 보유시의 트랜지스터(101)의 동작에 대하여 설명한다. 보유시에 있어서, 스위칭 소자로서 기능하는 트랜지스터(102)는 오프이다. 상술한 바와 같이 트랜지스터(102)는 오프 전류가 현저하게 낮기 때문에, 제 2 게이트 전극의 전위(Vbg)는 기입시에 설정된 높이를 보유한다.
다음에, 데이터의 판독시에서의 트랜지스터(101)의 동작에 대하여 설명한다. 판독시에, 트랜지스터(101)는 제 1 게이트 전극과 소스 전극 사이에, 스레숄드 전압(Vth1)보다 높고 스레숄드 전압(Vth0)보다 낮은 전압이 부여된다.
그리고, 직전에 행해진 데이터의 기입시에 있어서, 트랜지스터(101)의 스레숄드 전압이 Vth1로 설정되어 있는 경우는, 제 1 게이트 전극과 소스 전극간의 전압이 스레숄드 전압(Vth1)보다 높아짐으로써, 트랜지스터(101)가 온이 되어, 소스 전극과 드레인 전극간의 저항값이 낮아진다. 따라서, 소스 전극의 전위(Vs)는 드레인 전극에 인가된다. 한편, 직전에 행해진 데이터의 기입시에 있어서, 트랜지스터(101)의 스레숄드 전압이 Vth0로 설정되어 있는 경우, 제 1 게이트 전극과 소스 전극간의 전압이 스레숄드 전압(Vth1)보다 높아져도, 스레숄드 전압(Vth0)보다 낮으면 트랜지스터(101)는 오프인 채이다. 따라서, 소스 전극과 드레인 전극간의 저항값이 높고, 트랜지스터(101)의 드레인 전극의 전위(Vd)는 하이 임피던스 상태인 채이다.
따라서, 드레인 전극의 전위(Vd)는 직전에 행해진 데이터의 기입시에 있어서, 제 2 게이트 전극에 부여된 전위의 높이에 연동하고 있다. 도 2(B)에, 판독시에 있어서의, 제 1 게이트 전극의 전위(Vcg)와 트랜지스터(101)의 드레인 전류(Id)의 관계를 나타낸다. 선(130)은 스레숄드 전압이 Vth1로 설정되어 있는 경우의 전위(Vcg)와 드레인 전류(Id)의 관계를 나타내고 있고, 선(131)은 스레숄드 전압이 Vth0로 설정되어 있는 경우의 전위(Vcg)와 드레인 전류(Id)의 관계를 나타낸다. 도 2(B)에 나타낸 바와 같이, 제 1 게이트 전극과 소스 전극간의 전압이 스레숄드 전압(Vth1)보다 높고, 스레숄드 전압(Vth0)보다 낮은 전위(Vread)로 설정되면, 선(130)과 선(131)으로부터, 스레숄드 전압이 Vth1인 경우에 얻어지는 드레인 전류(Id1)가, 스레숄드 전압이 Vth0인 경우에 얻어지는 드레인 전류(Id0)보다 높아진다. 따라서, 드레인 전류(Id) 혹은 드레인 전극의 전위(Vd)의 값을 판독함으로써, 기입된 데이터의 값을 파악할 수 있다.
또한, 본 실시형태 1에서는, 판독시에 있어서 제 1 게이트 전극과 소스 전극간의 전압이, 스레숄드 전압(Vth1)보다 높고, 스레숄드 전압(Vth0)보다 낮은 경우에 대하여 설명했지만, 본 발명은 이 구성에 한정되지 않는다. 판독시에서의 제 1 게이트 전극과 소스 전극간의 전압은, 반드시 스레숄드 전압(Vth0) 이하일 필요는 없다. 예를 들면, 직전에 행해진 데이터의 기입시에 있어서, 트랜지스터(101)의 스레숄드 전압이 Vth1로 설정되어 있는 경우, 판독시에 있어서, 제 1 게이트 전극과 소스 전극간의 전압이 스레숄드 전압(Vth0)보다 높으면 트랜지스터(101)가 온이 되어, 소스 전극과 드레인 전극간의 저항값이 낮아진다. 이때의, 소스 전극과 드레인 전극간의 저항값을 Rds0라고 한다. 한편, 직전에 행해진 데이터의 기입시에 있어서, 트랜지스터(101)의 스레숄드 전압이 Vth0로 설정되어 있는 경우, 판독시에 있어서, 제 1 게이트 전극과 소스 전극간의 전압이 스레숄드 전압(Vth0)보다 높으면 트랜지스터(101)는 온이 되어, 소스 전극과 드레인 전극간의 저항값이 낮아진다. 이때의, 소스 전극과 드레인 전극간의 저항값을 Rds1이라고 한다. 그리고, 적어도, 스레숄드 전압이 Vth1로 설정되어 있는 경우에, 트랜지스터(101)를 포화 영역에서 동작시킴으로써, 판독시에서의 트랜지스터(101)가 Vth1 및 Vth0의 어느 스레숄드 전압 설정시에서 온 상태인 경우에도, 소스 전극과 드레인 전극간의 저항값을 Rds0＜Rds1로 하여 차이를 갖게 할 수 있다. 구체적으로는, 제 1 게이트 전극과 소스 전극간의 전압을 Vgs, 소스 전극과 드레인 전극간의 전압을 Vds라고 하면,｜Vds｜＞｜Vgs－Vth0｜를 만족시키는 범위에서, 트랜지스터(101)를 동작시키면 좋다. 소스 전극과 드레인 전극간의 저항값을 Rds0＜Rds1로 하여 차를 갖게 함으로써, 판독시의 제 1 게이트 전극과 소스 전극간의 전압이 스레숄드 전압(Vth0)보다 높아도, 드레인 전극의 전위(Vd)를, 직전에 행해진 데이터의 기입시에 있어서 제 2 게이트 전극에 인가된 전위의 높이에 연동시키는 것이 가능하다. 예를 들면, 도 2(B)에 나타낸 바와 같이, 제 1 게이트 전극과 소스 전극간의 전압이 스레숄드 전압(Vth0)보다 높은 전위(Vread')로 설정되면, 선(130)과 선(131)으로부터, 스레숄드 전압이 Vth1인 경우에 얻어지는 드레인 전류(Id1')가 스레숄드 전압이 Vth0인 경우에 얻어지는 드레인 전류(Id0')보다 높아진다. 따라서, 드레인 전류(Id) 혹은 드레인 전극의 전위(Vd)의 값을 판독함으로써, 기입된 데이터의 값을 파악할 수 있다.
다음에, 데이터의 소거시의 트랜지스터(101)의 동작에 대하여 설명한다. 소거시에 있어서, 트랜지스터(101)는, 데이터의 기입시와 마찬가지로, 제 1 게이트 전극과 소스 전극간에, 스레숄드 전압(Vth1)과 같거나, 그것보다 낮은 전압이 인가된다. 구체적으로, 소거시의 제 1 게이트 전극과 소스 전극의 전위의 관계는 Vcg－Vs≤Vth1이 된다. 따라서, 트랜지스터(101)는 소거시에 오프이며, 드레인 전극은 하이 임피던스 상태에 있다. 그리고, 데이터의 소거시에 있어서, 제 2 게이트 전극의 전위(Vbg)는 그라운드 등의 고정 전위로 설정되고, 트랜지스터(101)의 스레숄드 전압은 Vth0로 설정된다.
또한, 본 실시형태 1에서는, 기입한 데이터를 소거하는 기억 장치의 구동 방법에 대하여 설명했지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 양태에 관한 기억 장치는 종래의 플래시 메모리와는 달리, 소거 동작을 필요로 하지 않는 점이 이점(利點)의 하나이기도 하다. 따라서, 예를 들면, 앞에 기입한 데이터에 겹쳐쓰기하도록, 다른 데이터를 기입하는 것도 가능하다.
또한, 일반적인 플래시 메모리의 경우, 데이터의 기입시에 있어서, 전하를 축적하는 플로팅 게이트가 절연막으로 덮인 절연 상태에 있다. 따라서, 플로팅 게이트에 터널 효과를 이용하여 전하를 축적시키기 위해서는, 20 V 정도의 높은 전압을 기억 소자에 인가할 필요가 있다. 그러나, 본 발명의 일 양태에서는 고순도화된 산화물 반도체막을 트랜지스터의 활성층으로서 이용한 트랜지스터에 의해, 데이터의 기입 및 판독을 행할 수 있다. 따라서, 기억 장치의 동작시에 필요한 전압은 수 V 정도이며, 소비 전력을 현격히 작게 억제할 수 있다. 또한, 플래시 메모리의 기억 소자로서 이용되는 트랜지스터와 본 발명의 일 양태에 관한 기억 장치의 기억 소자로서 이용되는 트랜지스터는, 구조나 구동 방법이 다르기 때문에, 기억 소자의 각 전극에 부여되는 전위로부터, 동작시의 소비 전력의 차이를 정확하게 파악하는 것은 어렵다. 그러나, 예를 들면, 데이터의 기입시에 대해서만 주목하여 소비 전력을 비교해 보면, 본 발명의 일 양태에 관한 기억 장치에서는, 제 2 게이트 전극과 소스 전극간에 인가되는 전압이 5V라면 충분히 데이터의 기입이 가능하다. 한편, 통상의 플래시 메모리에서는, 플로팅 게이트에 전하를 축적시켜 데이터의 기입을 행하기 때문에, 게이트 전극과 소스 전극간에 적어도 16V 정도의 전압이 필요하다. 트랜지스터에서 소비되는 전력은 트랜지스터의 게이트 전압의 제곱을 트랜지스터의 부하 저항으로 나눈 것에 상당하기 때문에, 본 발명의 일 양태에 관한 기억 장치의 소비 전력은 통상의 플래시 메모리의 소비 전력의 약 10% 정도인 것을 알 수 있다. 따라서, 기입시에서의 소비 전력의 비교로부터, 동작시의 소비 전력을 큰폭으로 삭감할 수 있다는 것을 알 수 있다.
또한, 일반적인 플래시 메모리를 이용한 반도체 장치에서는, 플래시 메모리의 동작시에 필요한 전압(동작 전압)이 크기 때문에, 통상, 승압 회로 등을 이용하여 플래시 메모리에 가하는 전압을 승압하고 있다. 그러나, 본 발명의 일 양태에 관한 기억 장치에서는, 기억 장치의 동작 전압이 작게 억제되므로, 소비 전력을 작게 할 수 있다. 따라서, 반도체 장치 내의 기억 장치의 동작에 관한 승압 회로 등의 외부 회로의 부담을 경감할 수 있고, 그만큼, 외부 회로의 기능 확장 등을 행하여, 반도체 장치의 고기능화를 실현할 수 있다. 또한, 기억 장치의 동작 전압이 작게 억제됨으로써, 동작 전압의 크기를 커버하기 위한 용장(冗長)한 회로 설계가 불필요해지기 때문에, 반도체 장치에 이용되는 집적 회로의 집적도를 높일 수 있어, 반도체 장치를 고기능화시킬 수 있다.
또한, 본 실시형태에서는, 2치의 디지털 데이터를 취급하는 경우의 구동 방법에 대하여 설명했지만, 본 발명의 기억 장치에서는, 3치 이상의 다치(多値)의 데이터를 취급하는 것도 가능하다. 3치 이상의 다치의 데이터를 취급하는 경우는, 데이터의 기입시에 있어서, 제 2 게이트 전극의 전위(Vbg)의 높이를, 3개 이상 선택할 수 있도록 한다. 스레숄드 전압의 값은 제 2 게이트 전극의 전위(Vbg)에 의해 제어되므로, 상기 구성에 의해, 설정된 제 2 게이트 전극의 전위(Vbg)의 높이에 따라, 스레숄드 전압의 높이를 3 단계 이상으로 설정할 수 있다. 그리고, 스레숄드 전압의 높이의 차이에 의해 드레인 전류에 발생하는 차, 혹은, 스레숄드 전압의 높이의 차이에 의해 소스 전극과 드레인 전극간의 저항값에 발생하는 차를 이용하여, 다치의 데이터의 판독을 행할 수 있다. 또 다른 방법으로서 스레숄드 전압의 높이의 각 단계에 따라, 미리 각 단계보다 약간 높은 전압을 준비해 두고, 그 준비한 전압을 제 1 게이트 전극에 인가하여, 스레숄드 전압의 높이의 단계분만큼 판독을 행한다. 예를 들면, 4치의 데이터를 판독하는 경우, 4단계의 스레숄드 전압(Vth0, Vth1, Vth2, Vth3)의 각 단계보다 약간 높은 4개의 전압(Vread0, Vread1, Vread2, Vread3)을 미리 준비해 두고, 4개의 전압을 이용하여 4회의 판독을 행함으로써, 4치의 데이터를 판독할 수 있다. 상기 구성에 의해, 면적을 억제하면서, 기억 장치의 기억 용량을 늘릴 수 있다.
또한, 3치 이상의 다치의 데이터의 경우, 값이 4치, 5치로 증가해 감에 따라 각 값들간의 스레숄드 전압의 차이가 작아지기 때문에, 미소한 오프 전류가 존재하면, 제 2 게이트 전극의 전위가 변화하여, 데이터의 정확함을 유지하는 것이 어렵고, 보유 기간이 더욱 짧아지는 경향이 있다. 그러나, 본 발명의 일 양태에서는, 고순도화된 산화물 반도체막을 이용함으로써 오프 전류가 현저하게 저감된 트랜지스터를 스위칭 소자로서 이용하므로, 실리콘을 이용한 트랜지스터보다 오프 전류를 막는 효과가 보다 높다. 따라서, 다치화에 따른 보유 기간의 단축화를 억제할 수 있다.
또한, 도 1(B)에서는, 스위칭 소자로서 기능하는 트랜지스터(102)가 게이트 전극(111) 위에 산화물 반도체막(113)을 가지는 보텀 게이트형인 경우를 예시하고 있지만, 트랜지스터(102)는 보텀 게이트형에 한정되지 않는다. 트랜지스터(102)는 산화물 반도체막을 활성층으로서 이용하고 있으면 좋고, 예를 들면, 산화물 반도체막 위에 게이트 전극을 가지는 탑 게이트형이어도 좋다. 또한, 트랜지스터(102)는 소스 전극(114)과 드레인 전극(115)이 산화물 반도체막(113) 위에 형성되어 있는 탑 컨택트형에 한정되지 않고, 소스 전극(114)과 드레인 전극(115) 위에 산화물 반도체막(113)이 형성되어 있는 보텀 컨택트형이어도 좋다. 또한, 트랜지스터(102)는 소스 전극(114)과 드레인 전극(115) 간에 있어서 절연막(116)과 중첩되는 산화물 반도체막(113)의 막두께가, 다른 부분보다 얇게 되어 있는 채널 에치형이지만, 본 발명은 이 구성에 한정되지 않는다. 소스 전극(114)과 드레인 전극(115)의 형성을 위한 에칭시의 플라즈마에 의한 데미지나 에칭에 의한 막감소 등을 방지하기 위해, 소스 전극(114)과 드레인 전극(115) 사이에서 산화물 반도체막(113) 위에 채널 보호막을 가지는 채널 보호형이어도 좋다.
도 3(A)에, 도 1(A)에 나타낸 회로 구성을 가지는 메모리 셀(100)의 단면도의 일례를 나타낸다. 도 3(A)에 나타낸 메모리 셀은 기억 소자로서 기능하는 채널 보호형의 트랜지스터(101)와, 스위칭 소자로서 기능하는 채널 보호형의 트랜지스터(102)가 절연 표면을 가지는 기판(140) 위에 형성되어 있다.
구체적으로, 트랜지스터(101)는 절연 표면을 가지는 기판(140) 위에, 제 1 게이트 전극(151)과, 제 1 게이트 전극(151) 위의 절연막(142)과, 절연막(142)을 사이에 끼우고 제 1 게이트 전극(151)과 중첩되는, 활성층으로서 기능하는 산화물 반도체막(153)과, 산화물 반도체막(153) 위에서 게이트 전극(151)과 중첩되는 채널 보호막(157)과, 산화물 반도체막(153) 위의 소스 전극(154), 드레인 전극(155)과, 산화물 반도체막(153), 채널 보호막(157), 소스 전극(154) 및 드레인 전극(155) 위의 절연막(146)과, 절연막(146) 위에서 산화물 반도체막(153)과 중첩되어 있는 제 2 게이트 전극(156)을 가지고 있다. 또한, 제 2 게이트 전극(156) 위에는 절연막(147)이 형성되고, 트랜지스터(101)는 절연막(147)을 구성 요소에 포함여도 좋다.
또한, 트랜지스터(102)는 절연 표면을 가지는 기판(140) 위에, 게이트 전극(141)과, 게이트 전극(141) 위의 절연막(142)과, 절연막(142)을 사이에 끼우고 게이트 전극(141)과 중첩되는, 활성층으로서 기능하는 산화물 반도체막(143)과, 산화물 반도체막(143) 위의 채널 보호막(148)과, 산화물 반도체막(143) 위의 소스 전극(144) 및 드레인 전극(145)을 가지고 있다. 산화물 반도체막(143), 채널 보호막(148), 소스 전극(144) 및 드레인 전극(145) 위에는 절연막(146)이 형성되어 있고, 트랜지스터(102)는 절연막(146)을 구성 요소에 포함하고 있어도 좋다.
또한, 용량 소자(103)는 트랜지스터(101)의 소스 전극(154)과, 제 2 게이트 전극(156)이 절연막(146)을 사이에 끼우고 서로 중첩되어 있는 영역에 형성되어 있다.
채널 보호막(157), 채널 보호막(148)은 플라즈마 CVD법이나 열 CVD법 등의 화학 기상 성장법이나 스퍼터링법을 이용하여 형성할 수 있다. 또한, 채널 보호막(157), 채널 보호막(148)에는, 산소를 포함하는 무기 재료(산화 규소, 산화 질화 규소, 질화 산화 규소 등)를 이용하는 것이 바람직하다. 산소를 포함하는 무기 재료를 채널 보호막(157), 채널 보호막(148)에 이용함으로써, 산화물 반도체막(153), 산화물 반도체막(143) 중의 수분 또는 수소를 저감시키기 위한 가열 처리에 의해 산소 결손이 발생하고 있었다고 해도, 산화물 반도체막(153), 산화물 반도체막(143)의 적어도 채널 보호막(157), 채널 보호막(148)과 각각 접하는 영역에 산소를 공급하고, 도너가 되는 산소 결손을 저감하여 화학양론적 조성비를 만족시키는 구성으로 하는 것이 가능하다. 따라서, 채널 형성 영역을, i형화 또는 실질적으로 i형화시킬 수 있고, 산소 결손에 의한 트랜지스터의 전기 특성의 편차를 경감하여, 전기 특성의 향상을 실현할 수 있다.
또한, 채널 형성 영역이란, 반도체막 중, 게이트 절연막을 사이에 끼우고 게이트 전극과 중첩되는 영역에 상당한다. 기억 소자로서 이용하는 트랜지스터의 경우는, 반도체막 중, 소스 전극과 드레인 전극의 사이에 있어서, 게이트 절연막을 사이에 끼우고, 제 1 게이트 전극 또는 제 2 게이트 전극과 중첩되는 영역에 상당한다.
다음에, 도 3(B)에, 도 1(A)에 나타낸 회로 구성을 가지는 메모리 셀(100)의 단면도의 일례를 나타낸다. 도 3(B)에 나타낸 메모리 셀은 기억 소자로서 기능하는 보텀 컨택트형의 트랜지스터(101)와 스위칭 소자로서 기능하는 보텀 컨택트형의 트랜지스터(102)가 절연 표면을 가지는 기판(160) 위에 형성되어 있다.
구체적으로, 트랜지스터(101)는 절연 표면을 가지는 기판(160) 위에, 제 1 게이트 전극(171)과, 제 1 게이트 전극(171) 위의 절연막(162)과, 절연막(162) 위의 소스 전극(174) 및 드레인 전극(175)과, 절연막(162)을 사이에 끼우고 제 1 게이트 전극(171)과 중첩되어 있고, 소스 전극(174) 및 드레인 전극(175)과 접하고 있는, 활성층으로서 기능하는 산화물 반도체막(173)과, 산화물 반도체막(173), 소스 전극(174) 및 드레인 전극(175) 위의 절연막(166)과, 절연막(166) 위에 있어서 산화물 반도체막(173)과 중첩되어 있는 제 2 게이트 전극(176)을 가지고 있다. 또한, 제 2 게이트 전극(176) 위에는 절연막(167)이 형성되어 있고, 트랜지스터(101)는 절연막(167)을 구성 요소에 포함하고 있어도 좋다.
또한, 트랜지스터(102)는 절연 표면을 가지는 기판(160) 위에, 게이트 전극(161)과, 게이트 전극(161) 위의 절연막(162)과, 절연막(162) 위의 소스 전극(164) 및 드레인 전극(165)과, 절연막(162)을 사이에 끼우고 게이트 전극(161)과 중첩되어 있고, 소스 전극(164) 및 드레인 전극(165)과 접하고 있는, 활성층으로서 기능하는 산화물 반도체막(163)을 가지고 있다. 산화물 반도체막(163), 소스 전극(164) 및 드레인 전극(165) 위에는 절연막(166)이 형성되어 있고, 트랜지스터(102)는 절연막(166)을 구성 요소에 포함하고 있어도 좋다.
또한, 용량 소자(103)는 트랜지스터(101)의 소스 전극(174)과, 제 2 게이트 전극(176)이 절연막(166)을 사이에 끼우고 서로 중첩되어 있는 영역에 형성되어 있다.
또한, 도 1(A), 도 3(A), 도 3(B)에서는, 기억 소자로서 기능하는 트랜지스터(101)의 활성층에, 산화물 반도체막이 이용되어 있는 경우를 예시하고 있지만, 상술한 바와 같이, 트랜지스터(101)의 활성층에 산화물 반도체 이외의 비정질, 미결정, 다결정, 또는 단결정의 실리콘, 또는 게르마늄 등의 반도체가 이용되어도 좋다.
도 4(A)에, 기억 소자로서 기능하는 트랜지스터(101)의 활성층에 실리콘을 포함하는 반도체막을 이용한 경우의 메모리 셀(100)의 단면도를 일례로서 나타낸다. 도 4(A)에 나타낸 메모리 셀은 기억 소자로서 기능하는 트랜지스터(101)와 스위칭 소자로서 기능하는 트랜지스터(102)가 절연 표면을 가지는 기판(200) 위에 형성되어 있다.
구체적으로, 트랜지스터(102)는 절연 표면을 가지는 기판(200) 위에, 게이트 전극(211)과, 게이트 전극(211) 위의 절연막(230)과, 절연막(230)을 사이에 끼우고 게이트 전극(211)과 중첩되는, 활성층으로서 기능하는 산화물 반도체막(213)과, 산화물 반도체막(213) 위의 소스 전극(214) 및 드레인 전극(215)을 가지고 있다. 산화물 반도체막(213), 소스 전극(214) 및 드레인 전극(215) 위에는 절연막(231)이 형성되어 있고, 트랜지스터(102)는 절연막(231)을 구성 요소에 포함하고 있어도 좋다.
또한, 트랜지스터(101)는 절연 표면을 가지는 기판(200) 위에 형성된 절연막(231) 위에, 제 1 게이트 전극(221)과, 제 1 게이트 전극(221) 위의 절연막(212)과, 절연막(212)을 사이에 끼우고 제 1 게이트 전극(221)과 중첩되는, 실리콘을 이용한 활성층으로서 기능하는 반도체막(223)과, 반도체막(223) 위의 소스 전극(224), 드레인 전극(225)과, 반도체막(223), 소스 전극(224) 및 드레인 전극(225) 위의 절연막(216)과, 절연막(216) 위에서 반도체막(223)과 중첩되어 있는 제 2 게이트 전극(226)을 가지고 있다. 또한, 제 2 게이트 전극(226) 위에는 절연막(217)이 형성되어 있고, 트랜지스터(101)는 절연막(217)을 구성 요소에 포함하고 있어도 좋다.
또한, 용량 소자(103)는 트랜지스터(101)의 드레인 전극(225)과, 제 2 게이트 전극(226)이 절연막(216)을 사이에 끼우고 서로 중첩되어 있는 영역에 형성되어 있다.
다음에, 도 4(B)에, 기억 소자로서 기능하는 트랜지스터(101)의 활성층에 실리콘을 포함하는 반도체막을 이용한 경우의 메모리 셀(100)의 단면도를 일례로서 나타낸다. 도 4(B)에 나타낸 메모리 셀은 기억 소자로서 기능하는 트랜지스터(101)와 스위칭 소자로서 기능하는 트랜지스터(102)가 절연 표면을 가지는 기판(270) 위에 형성되어 있다.
구체적으로, 트랜지스터(102)는 기판(270) 위에 형성된 절연막(247) 위에, 게이트 전극(241)과, 게이트 전극(241) 위의 절연막(260)과, 절연막(260)을 사이에 끼우고 게이트 전극(241)과 중첩되는, 활성층으로서 기능하는 산화물 반도체막(243)과, 산화물 반도체막(243) 위의 소스 전극(244) 또는 드레인 전극(245)을 가지고 있다. 산화물 반도체막(243), 소스 전극(244) 및 드레인 전극(245) 위에는 절연막(261)이 형성되어 있고, 트랜지스터(102)는 절연막(261)을 구성 요소에 포함하고 있어도 좋다.
또한, 트랜지스터(101)는 기판(270) 위에, 제 1 게이트 전극(251)과, 제 1 게이트 전극(251) 위의 절연막(242)과. 절연막(242)을 사이에 끼우고 제 1 게이트 전극(251)과 중첩되는, 실리콘을 이용한 활성층으로서 기능하는 반도체막(253)과, 반도체막(253) 위의 소스 전극(254), 드레인 전극(255)과, 반도체막(253), 소스 전극(254) 및 드레인 전극(255) 위의 절연막(246)과, 절연막(246) 위에서 반도체막(253)과 중첩되어 있는 제 2 게이트 전극(256)을 가지고 있다. 또한, 제 2 게이트 전극(256) 위에는 절연막(247)이 형성되어 있고, 트랜지스터(101)는 절연막(247)을 구성 요소에 포함하고 있어도 좋다.
또한, 용량 소자(103)는 트랜지스터(101)의 드레인 전극(255)과 제 2 게이트 전극(256)이 절연막(246)을 사이에 끼우고 서로 중첩되어 있는 영역에 형성되어 있다.
또한, 도 4(A)와 도 4(B)에 나타낸 트랜지스터(101)는 모두 보텀 게이트형인 경우를 예시하고 있지만, 탑 게이트형이어도 좋고, 보텀 컨택트형이어도 좋다. 그리고, 트랜지스터(101)는 채널 에치형이지만, 채널 보호형이어도 좋다. 또한, 도 4(A)와 도 4(B)에 나타낸 트랜지스터(102)는 모두 보텀 게이트형인 경우를 예시하고 있지만, 탑 게이트형이어도 좋고, 보텀 컨택트형이어도 좋다. 그리고, 트랜지스터(102)는 채널 에치형이지만, 채널 보호형이어도 좋다.
(실시형태 2)
본 실시형태에서는, 복수의 메모리 셀을 가지는 기억 장치의 구성과 그 구동 방법의 일례에 대하여 설명한다.
도 5에, 복수의 메모리 셀(300)이 매트릭스 형상으로 접속된, NOR형의 기억 장치의 셀 어레이의 회로도를 일례로서 나타낸다. 도 5에 나타낸 기억 장치가 가지는 각 메모리 셀(300)의 구성에 대해서는, 실시형태 1에서, 메모리 셀(100)의 구성에 대하여 설명한 내용을 참작할 수 있다.
구체적으로, 메모리 셀(300)은 기억 소자로서 기능하는 트랜지스터(301)와, 트랜지스터(301)의 제 2 게이트 전극에의 전위의 공급을 제어할 수 있는, 스위칭 소자로서 기능하는 트랜지스터(302)를 가진다. 또한, 메모리 셀(300)은 트랜지스터(301)의 제 2 게이트 전극의 전위를 보유하기 위한 용량 소자(303)가 형성되어 있어도 좋다. 메모리 셀(300)은 필요에 따라, 다이오드, 저항 소자, 인덕터 등의 기타 회로 소자를 더 가지고 있어도 좋다.
도 5에 나타낸 셀 어레이에서는, 복수의 입력용 데이터선(Din), 복수의 출력용 데이터선(Dout), 복수의 기입용 워드선(WL), 복수의 판독용 워드선(RL) 등의 각종 배선이 설치되어 있고, 셀 어레이의 구동 회로로부터의 신호 또는 전원 전위가 이들 배선을 통하여 각 메모리 셀(300)에 공급된다. 따라서, 상기 배선의 수는 메모리 셀(300)의 수 및 배치에 따라 결정할 수 있다.
구체적으로, 도 5에 나타낸 셀 어레이의 경우, 3행×3열의 메모리 셀이 매트릭스 형상으로 접속되어 있고, 적어도, 입력용 데이터선(Din1∼Din3), 출력용 데이터선(Dout1∼Dout3), 기입용 워드선(WL1∼WL3), 판독용 워드선(RL1∼RL3)이 셀 어레이 내에 배치되어 있는 경우를 예시하고 있다.
그리고, 상기 배선과 메모리 셀(300) 내의 회로 소자와의 접속 구조에 대하여, 입력용 데이터선(Din1), 출력용 데이터선(Dout1), 기입용 워드선(WL1), 판독용 워드선(RL1)에 접속되어 있는 메모리 셀(300)의 하나를 예로 들어 설명한다. 트랜지스터(302)의 게이트 전극은 기입용 워드선(WL1)에 접속되어 있다. 그리고, 트랜지스터(302)는 소스 전극과 드레인 전극 중, 어느 한쪽이 입력용 데이터선(Din1)에 접속되고, 다른 한쪽이 트랜지스터(301)의 제 2 게이트 전극에 접속되어 있다. 또한, 트랜지스터(301)의 제 1 게이트 전극은 판독용 워드선(RL1)에 접속되어 있다. 그리고, 트랜지스터(301)는 소스 전극과 드레인 전극 중, 어느 한쪽이 출력용 데이터선(Dout1)에 접속되고, 다른 한쪽이 그라운드 등의 고정 전위가 인가되어 있는 전원선(304)에 접속되어 있다.
또한, 용량 소자(303)가 가지는 한쌍의 전극은 한쪽이 트랜지스터(301)의 제 2 게이트 전극에 접속되어 있고, 다른 한쪽이 그라운드 등의 고정 전위가 주어지고 있는 전원선(304)에 접속되어 있다.
또한, 도 6에 복수의 메모리 셀(300)이 직렬로 접속된 NAND형의 기억 장치의 셀 어레이의 회로도를 일례로서 나타낸다. 도 6에 나타낸 기억 장치가 가지는 각 메모리 셀의 구성은 도 5와 마찬가지이고, 실시형태 1에 있어서, 메모리 셀(100)의 구성에 대하여 설명한 내용을 참작할 수 있다.
도 6에 나타낸 셀 어레이의 경우, 3개의 메모리 셀이 직렬로 접속된 셀 어레이를 3열분 배치한 경우를 예시하고 있다. 구체적으로는, 3×3의 메모리 셀을 구비하는 셀 어레이이고, 입력용 데이터선(Din1∼Din3), 출력용 데이터선(Dout1∼Dout3), 기입용 워드선(WL1∼WL3), 판독용 워드선(RL1∼RL3), 선택 신호선(SEL1∼SEL2), 전원선(304)이 셀 어레이 내에 배치되어 있는 경우를 예시하고 있다. 셀 어레이의 구동 회로로부터의 신호 또는 전원 전위가 이들 배선을 통하여 각 메모리 셀에 공급된다. 따라서, 상기 배선의 수는 메모리 셀(300)의 수에 의해 결정할 수 있다.
다음에, 상기 배선과 메모리 셀(300) 내의 회로 소자와의 접속 구조에 대하여 설명한다. 예를 들면, 입력용 데이터선(Din1), 출력용 데이터선(Dout1), 기입용 워드선(WL1), 판독용 워드선(RL1)에 접속되어 있는 메모리 셀(300)에 주목하면, 트랜지스터(302)의 게이트 전극은 기입용 워드선(WL1)에 접속되어 있다. 그리고, 트랜지스터(302)는 소스 전극과 드레인 전극 중, 어느 한쪽이 입력용 데이터선(Din1)에 접속되고, 다른 한쪽이 트랜지스터(301)의 제 2 게이트 전극에 접속되어 있다. 또한, 트랜지스터(301)의 제 1 게이트 전극은 판독용 워드선(RL1)에 접속되어 있다. 그리고, 트랜지스터(301)는 출력용 데이터선(Dout1)과 그라운드 등의 고정 전위가 인가되어 있는 전원선(304)의 사이에서, 인접하는 메모리 셀들이 직렬로 접속되어 있다.
또한, 용량 소자(303)가 가지는 한쌍의 전극은, 한쪽이 트랜지스터(301)의 제 2 게이트 전극에 접속되어 있고, 다른 한쪽이 그라운드 등의 고정 전위가 인가되어 있는 전원선(304)에 접속되어 있다.
다음에, 도 6에 나타낸 셀 어레이를 예로 들어, 본 발명의 일 양태에 관한 기억 장치의 동작에 대하여, 도 21을 이용하여 설명한다. 도 21은 각 배선에 입력되는 신호의 전위의 시간 변화를 나타내는 타이밍 차트이며, 트랜지스터(301) 및 트랜지스터(302)가 n 채널형이며, 또한, 2치의 데이터를 취급하는 경우를 예시하고 있다.
먼저, 데이터의 기입시의 기억 장치의 동작에 대하여 설명한다. 기입시에 있어서, 기입용 워드선(WL1)에 펄스를 가지는 신호가 입력되면, 이 펄스의 전위, 구체적으로는 하이레벨의 전위가 트랜지스터(302)의 게이트 전극에 인가된다. 그리고, 기입용 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(302)는 모두 온이 된다. 한편, 판독용 워드선(RL1)에는 로 레벨의 전위가 입력됨으로써, 트랜지스터(301)의 제 1 게이트 전극에는 로 레벨의 전위가 인가된다. 그리고, 판독용 워드선(RL1)에 제 1 게이트 전극이 접속되어 있는 트랜지스터(301)는 모두 오프가 된다.
그리고, 입력용 데이터선(Din1∼Din3)에, 순차로, 데이터를 정보로서 포함하는 신호가 입력된다. 도 21에서는, 입력용 데이터선(Din1)과 입력용 데이터선(Din3)에는 하이레벨의 전위를 가지는 신호를 입력하고, 입력용 데이터선(Din2)에는 로 레벨의 전위를 가지는 신호가 입력되어 있는 경우를 예시하고 있다. 입력용 데이터선(Din1∼Din3)에 입력되는 신호의 전위의 레벨은 데이터의 내용에 따라 당연히 다르다.
입력용 데이터선(Din1∼Din3)에 입력되어 있는 전위는 온의 트랜지스터(302)를 통하여, 트랜지스터(301)가 가지는 제 2 게이트 전극에 인가된다. 그리고, 제 2 게이트 전극의 전위에 따라, 트랜지스터(301)의 스레숄드 전압의 시프트량이 결정된다. 구체적으로는, 입력용 데이터선(Din1)과 입력용 데이터선(Din3)에는 하이레벨의 전위를 가지는 신호가 입력되어 있으므로, 입력용 데이터선(Din1)에 접속되어 있는 메모리 셀(300)과, 입력용 데이터선(Din3)에 접속되어 있는 메모리 셀(300)에 있어서, 트랜지스터(301)의 제 2 게이트 전극의 전위는 하이레벨로 되어 있다. 즉, 이 메모리 셀(300)에 있어서, 기억 소자로서 기능하는 트랜지스터(301)는 도 2(B)의 선(130)에 따라 동작한다. 한편, 입력용 데이터선(Din2)에는 로 레벨의 전위를 가지는 신호가 입력되어 있으므로, 입력용 데이터선(Din2)에 접속되어 있는 메모리 셀(300)에 있어서, 트랜지스터(301)의 제 2 게이트 전극의 전위는 로 레벨로 되어 있다. 즉, 이 메모리 셀(300)에 있어서, 기억 소자로서 기능하는 트랜지스터(301)는 도 2(B)의 선(131)에 따라 동작한다.
기입용 워드선(WL1)으로 펄스를 가지는 신호의 입력이 종료되면, 기입용 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(302)가 모두 오프가 된다. 그리고, 기입용 워드선(WL2), 기입용 워드선(WL3)에, 펄스를 가지는 신호가 순차로 입력되어, 기입용 워드선(WL2)을 가지는 메모리 셀, 기입용 워드선(WL3)을 가지는 메모리 셀에 있어서, 상술한 동작과 같이 반복된다.
다음에, 데이터의 보유시에서의 기억 장치의 동작에 대하여 설명한다. 보유시에서, 모든 기입용 워드선(WL1∼WL3)에는 트랜지스터(302)가 오프가 되는 레벨의 전위, 구체적으로는 로 레벨의 전위가 인가된다. 트랜지스터(302)는 상술한 바와 같이 오프 전류가 현저하게 낮기 때문에, 제 2 게이트 전극의 전위는 기입시에 설정된 레벨을 보유한다. 또한, 모든 판독용 워드선(RL1∼RL3)에는 로 레벨의 전위가 인가된다.
도 21의 타이밍 차트에서는 데이터를 보유하는 동작을 설명하기 위해 보유 기간을 제공하고 있다. 그러나, 실제의 메모리의 동작에서는 보유 기간을 제공하지 않아도 좋다.
다음에, 데이터의 판독시의 기억 장치의 동작에 대하여 설명한다. 판독시에 있어서, 모든 기입용 워드선(WL1∼WL3)에는 보유시와 마찬가지로, 트랜지스터(302)가 오프가 되는 레벨의 전위, 구체적으로는 로 레벨의 전위가 인가된다.
NAND형의 기억 장치는 출력용 데이터선과 그라운드 등의 고정 전위가 부여되는 전원선의 사이에 있어서, 인접하는 메모리 셀들이 직렬로 접속되어 있다. 어떤 메모리 셀의 데이터를 판독하고자 하는 경우, 이 메모리 셀과 동일한 출력용 데이터선에 접속되어 있는 메모리 셀을 제어함으로써, 이 메모리 셀이 접속된 출력용 데이터선이 그라운드 등의 고정 전위가 인가되어 있는 전원선과 도통하는지 아닌지로, 기억되어 있는 2치를 구별할 수 있다.
구체적으로는, 입력용 데이터선(Din1), 출력용 데이터선(Dout1), 기입용 워드선(WL1), 판독용 워드선(RL1)에 접속되어 있는 메모리 셀(300)에 주목하여, 이 메모리 셀(300)에 기억된 하이레벨의 데이터를 판독하는 경우에 대하여 생각한다. 이 메모리 셀(300)이 접속되어 있는 출력용 데이터선(Dout1)을 선택하기 위해, SEL1 및 SEL2를 하이레벨의 전위로 하고, SEL1에 접속된 트랜지스터(320) 및 SEL2에 접속된 트랜지스터(321)를 온한다. 그리고, 이 메모리 셀(300) 내의 트랜지스터(301)의 제 1 게이트 전극에 접속된 판독용 워드선(RL1)은 로 레벨로 한다. 또한, 판독용 워드선(RL2∼RL3)에 하이레벨의 전위를 인가하고, 판독용 워드선(RL2∼RL3)에 접속된 각 트랜지스터(301)를 온한다. 이 메모리 셀(300)의 트랜지스터(301)는 제 2 게이트 전극에 하이레벨의 데이터가 기입되어 있다. 즉, 도 2에서 나타낸, 기억 소자로서 기능하는 트랜지스터(301)의 동작에 따라, 스레숄드 전압은 마이너스측으로 시프트하여, Vth1로 되어 있다. 따라서, 트랜지스터(301)는 온으로 되어 있다. 따라서, 출력용 데이터선(Dout1)에 접속된 트랜지스터는 모두 온이 되고, 출력용 데이터선(Dout1)은 그라운드가 부여되어 있는 전원선과 도통하여, 그라운드와 대체로 같은 전위가 된다.
계속하여, 입력용 데이터선(Din2), 출력용 데이터선(Dout2), 기입용 워드선(WL1), 판독용 워드선(RL1)에 접속되어 있는 메모리 셀(300)에 주목하여, 이 메모리 셀(300)에 기억된 로 레벨의 데이터를 판독하는 경우를 생각한다. 출력용 데이터선(Dout2)을 선택하기 위해, SEL1 및 SEL2를 하이레벨의 전위로 하고, SEL1에 접속된 트랜지스터(320) 및 SEL2에 접속된 트랜지스터(321)를 온한다. 그리고, 이 메모리 셀(300) 내의 트랜지스터(301)의 제 1 게이트 전극에 접속된 판독용 워드선(RL1)는 로 레벨로 한다. 또한, 판독용 워드선(RL2∼RL3)에 하이레벨의 전위를 인가하여, 판독용 워드선(RL2∼RL3)에 접속된 각 트랜지스터(301)를 온한다. 이 메모리 셀(300)의 트랜지스터(301)는 제 2 게이트 전극에 로 레벨의 데이터가 기입되어 있다. 즉, 도 2(B)에서 나타낸, 기억 소자로서 기능하는 트랜지스터(301)의 동작에 따라, 스레숄드 전압은 시프트하지 않고, Vth0로 되어 있다. 따라서, 트랜지스터(301)는 오프로 되어 있다. 따라서, 출력용 데이터선(Dout2)은 그라운드가 부여되어 있는 전원선과는 도통하지 않고, 하이 임피던스 상태가 된다.
또한, 각 출력용 데이터선(Dout)의 끝에는 판독 회로가 접속되어 있고, 판독 회로의 출력 신호가 메모리의 실제의 출력이 된다.
또한, 본 실시형태 2에서는, 데이터의 판독시에 있어서 출력용 데이터선을 선택함에 있어서, SEL1 및 SEL2의 2개의 선택 신호선과 각각의 신호선에 게이트 전극이 접속된 트랜지스터를 이용한 경우를 예시하고 있다. 데이터의 판독시의 출력용 데이터선의 선택은 출력용 데이터선과 그것에 연결되는 판독 회로와의 도통, 비도통을 선택할 수 있으면 좋기 때문에, 적어도 하나의 선택 신호선과 그 선택 신호선에 접속된 트랜지스터가 있으면 좋다.
본 실시형태 2에서는, 기입, 보유, 판독의 각 동작을 복수의 메모리 셀에서 순차로에 행하는 구동 방법에 대하여 설명했지만, 본 발명은 이 구성에 한정되지 않는다. 지정된 어드레스의 메모리 셀에서만, 상기 동작을 행하도록 해도 좋다.
또한, 도 6에 나타낸 셀 어레이의 경우, 각 메모리 셀에 입력용 데이터선(Din), 출력용 데이터선(Dout), 기입용 워드선(WL), 판독용 워드선(RL)의 4개의 배선이 접속되어 있는 경우를 예시하고 있지만, 본 발명의 기억 장치에 있어서, 각 메모리 셀에 접속되어 있는 배선의 수는 이것에 한정되지 않는다. 트랜지스터(301)의 스위칭을 제어하기 위한 신호, 트랜지스터(302)의 스위칭을 제어하기 위한 신호, 트랜지스터(301)가 가지는 제 2 게이트 전극에 전위를 공급하기 위한 신호를, 메모리 셀(300)에 공급할 수 있고, 또한, 트랜지스터(301)의 드레인 전류, 또는 소스 전극과 드레인 전극간의 저항값이 정보로서 포함되는 전위를 구동 회로에 보낼 수 있도록, 배선의 수 및 접속 구조를, 적절히 결정하면 좋다.
또한, 도 21에 나타낸 타이밍 차트에 있어서, 출력용 데이터선(Dout1, Dout2 및 Dout3)의 사선부는 데이터가 불확정인 상태를 나타내고 있다. 또한, 각 신호의 상승은 수직으로 상승하고, 각 신호의 하강은 수직으로 하강하고 있지만, 실제의 각 신호는 신호선의 부하나 노이즈 등의 영향을 받기 때문에 각 신호의 파형이 무디어지는 것은 당업자라면 용이하게 이해할 수 있다.
다음에, 도 5에 나타낸 셀 어레이를 예로 들어 본 발명의 일 양태에 관한 기억 장치의 동작에 대하여, 도 7을 이용하여 설명한다. 도 7은, 각 배선에 입력되는 신호의 전위의 시간 변화를 나타내는 타이밍 차트이며, 트랜지스터(301) 및 트랜지스터(302)가 n 채널형이며, 또한, 2치의 데이터를 취급하는 경우를 예시하고 있다.
먼저, 데이터의 기입시에서의 기억 장치의 동작에 대하여 설명한다. 기입시에 있어서, 기입용 워드선(WL1)에 펄스를 가지는 신호가 입력되면, 이 펄스의 전위, 구체적으로는 하이레벨의 전위가 게이트 전극에 부여됨으로써, 기입용 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(302)가 모두 온이 된다. 한편, 판독용 워드선(RL1)에는 기억 소자로서 기능하는 트랜지스터의 동작에 대하여 나타낸 도 2(B)의 Vth1보다 낮은 전위를 가지는 신호가 입력되어 있고, 판독용 워드선(RL1)에 제 1 게이트 전극이 접속되어 있는 트랜지스터(301)는 모두 오프를 유지한다.
그리고, 입력용 데이터선(Din1∼Din3)에, 순차로, 데이터를 정보로서 포함하는 신호가 입력된다. 도 7에서는, 입력용 데이터선(Din1∼Din3)의 모두에, 하이레벨의 전위를 가지는 신호가 입력되어 있는 경우를 예시하고 있지만, 입력용 데이터선(Din1∼Din3)에 입력되는 신호의 전위의 레벨은 데이터의 내용에 따라 당연히 다르다. 또한, 2치의 데이터를 취급하는 경우는, 입력용 데이터선(Din1∼Din3)에 입력되는 신호의 전위가 전원 전압에 상당하는 전위(예를 들면 Vdd와 Vss)의 2치이면 좋지만, 3치 이상의 다치의 데이터를 취급하는 경우는, 그 취급하는 데이터에 이용되고 있는 기수에 맞추어, 전위의 레벨의 수를 결정하면 좋다.
입력용 데이터선(Din1∼Din3)에 입력되어 있는 전위는 온의 트랜지스터(302)를 통하여, 트랜지스터(301)가 가지는 제 2 게이트 전극에 부여할 수 있다. 그리고, 제 2 게이트 전극의 전위에 따라, 트랜지스터(301)의 스레숄드 전압의 시프트량이 결정된다.
기입용 워드선(WL1)에의 펄스를 가지는 신호의 입력이 종료되면, 기입용 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(302)가 모두 오프가 된다. 그리고, 기입용 워드선(WL2), 기입용 워드선(WL3)에, 펄스를 가지는 신호가 순차로 입력되고, 기입용 워드선(WL2)을 가지는 메모리 셀, 기입용 워드선(WL3)을 가지는 메모리 셀에 있어서, 상술한 동작과 같이 반복된다.
다음에, 데이터의 보유시의 기억 장치의 동작에 대하여 설명한다. 보유시에 있어서, 모든 기입용 워드선(WL1∼WL3)에는 트랜지스터(302)가 오프가 되는 레벨의 전위, 구체적으로는 로 레벨의 전위가 부여된다. 트랜지스터(302)는 상술한 바와 같이 오프 전류가 현저하게 낮기 때문에, 제 2 게이트 전극의 전위는 기입시에 설정된 레벨을 보유한다. 또한, 모든 판독용 워드선(RL1∼RL3)에는 트랜지스터(301)가 오프가 되는 레벨의 전위, 구체적으로는 기억 소자로서 기능하는 트랜지스터의 동작에 대하여 나타낸 도 2(B)의 Vth1보다 낮은 전위가 부여된다.
도 7의 타이밍 차트에서는 데이터를 보유하는 동작을 설명하기 위해 보유 기간을 제공하고 있다. 그러나, 실제의 메모리의 동작에서는 보유 기간을 제공하지 않아도 좋다.
다음에, 데이터의 판독시의 기억 장치의 동작에 대하여 설명한다. 판독시에 있어서, 모든 기입용 워드선(WL1∼WL3)에는 보유시와 마찬가지로, 트랜지스터(302)가 오프가 되는 레벨의 전위, 구체적으로는 로 레벨의 전위가 부여된다.
한편, 판독시에 있어서, 판독용 워드선(RL1∼RL3)에는 펄스를 가지는 신호가 순차로 입력된다. 구체적으로는, 우선, 판독용 워드선(RL1)에 펄스를 가지는 신호가 입력되면, 이 펄스의 전위, 구체적으로는, 기억 소자로서 기능하는 트랜지스터의 동작에 대하여 나타낸 도 2(B)의 Vth1보다 높고 Vth0보다 낮은 전위, 혹은, Vth0보다 높은 전위가 트랜지스터(301)의 제 1 게이트 전극에 부여된다. 트랜지스터(301)에서는, 제 1 게이트 전극에 기억 소자로서 기능하는 트랜지스터의 동작에 대하여 나타낸 도 2(B)의 Vth1보다 높고 Vth0보다 낮은 전위, 혹은, Vth0보다 높은 전위가 인가되면, 직전의 기입시에 설정된 스레숄드 전압에 따라, 그 드레인 전류, 또는 소스 전극과 드레인 전극간의 저항값이 결정된다.
그리고, 트랜지스터(301)의 드레인 전류, 또는 소스 전극과 드레인 전극간의 저항값이, 정보로서 포함되는 전위, 즉 트랜지스터(301)가 가지는 소스 전극과 드레인 전극 중, 출력용 데이터선(Dout1∼Dout3)에 접속되어 있는 쪽의 전극의 전위가 출력용 데이터선(Dout1∼Dout3)을 통하여 구동 회로에 공급된다.
또한, 출력용 데이터선(Dout1∼Dout3)에 공급되는 전위는 메모리 셀에 기입되어 있는 데이터에 따라, 그 레벨이 결정된다. 따라서, 이상적으로는, 복수의 메모리 셀에 같은 값의 데이터가 기억되어 있다면, 이 메모리 셀에 접속된 모든 출력용 데이터선에는, 같은 레벨의 전위가 공급되어 있을 것이다. 그러나, 실제로는, 트랜지스터(301) 또는 트랜지스터(302)의 특성이 메모리 셀간에서 편차가 생기는 경우가 있기 때문에, 판독해야할 데이터가 모두 같은 값이어도, 출력용 데이터선에 공급되는 전위에 편차가 생겨, 그 분포에 폭을 가지는 경우가 있다. 따라서, 출력용 데이터선(Dout1∼Dout3)에 공급되는 전위에 다소의 편차가 발생한 경우에도, 상기 전위로부터, 판독된 데이터를 정보로서 포함하고, 또한, 소망의 사양에 맞추어 진폭, 파형이 처리된 신호를 형성할 수 있는 판독 회로를 구동 회로로서 기억 장치에 형성한다.
도 9에, 판독 회로의 일례를 회로도에서 나타낸다. 도 9에 나타낸 판독 회로는, 출력용 데이터선(Dout1∼Dout3)의 전위의 판독 회로에의 입력을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터(310＿1∼310＿3)와, 저항으로서 기능하는 트랜지스터(311＿1∼311＿3)를 가진다. 또한, 도 9에 나타낸 판독 회로는 연산 증폭기(312＿1∼312＿3)를 가지고 있다.
구체적으로, 트랜지스터(311＿1∼311＿3)는 각각, 그 게이트 전극과 드레인 전극이 접속되어 있고, 또한, 게이트 전극 및 드레인 전극에 하이레벨의 전원 전위(VDD)가 인가되어 있다. 또한, 트랜지스터(311＿1∼311＿3)는 소스 전극이 연산 증폭기(312＿1∼312＿3)의 비반전 입력 단자(＋)에 접속되어 있다. 따라서, 트랜지스터(311＿1∼311＿3)는 전원 전위(VDD)가 인가되어 있는 노드와, 연산 증폭기(312＿1∼312＿3)의 비반전 입력 단자(＋)와의 사이에 접속된 저항으로서 기능한다. 또한, 도 9에서는, 게이트 전극과 드레인 전극이 접속된 트랜지스터를 저항으로서 이용했지만, 본 발명은 이것에 한정되지 않고, 저항으로서 기능하는 소자라면 대체가 가능하다.
또한, 스위칭 소자로서 기능하는 트랜지스터(310＿1∼310＿3)는 게이트 전극이 비트선(BL1∼BL3)에 각각 접속되어 있다. 그리고, 비트선(BL1∼BL3)의 전위에 따라, 출력용 데이터선(Dout1∼Dout3)과 트랜지스터(311＿1∼311＿3)의 소스 전극과의 사이의 접속이 제어된다.
예를 들면, 트랜지스터(310＿1)가 온이 되면, 메모리 셀(300) 내의 트랜지스터(301)와 판독 회로 내의 트랜지스터(311＿1)가 직렬로 접속되므로, 이 접속의 노드에서의 전위(Vdata)가 연산 증폭기(312＿1∼312＿3)의 비반전 입력 단자(＋)에 인가되게 된다. 그리고, 전위(Vdata)의 높이는 트랜지스터(301)의 소스 전극과 드레인 전극간의 저항값과, 트랜지스터(311＿1)의 소스 전극과 드레인 전극간의 저항값의 비에 따라 정해지므로, 전위(Vdata)의 레벨에는 판독된 데이터의 값이 반영되어 있다.
한편, 연산 증폭기(312＿1∼312＿3)의 반전 입력 단자(－)에는, 기준 전위(Vref)가 부여되어 있다. 그리고, 비반전 입력 단자(＋)에 인가된 전위(Vdata)가 기준 전위(Vref)에 비해 높은지 낮은지에 따라, 출력 단자의 전위(Vout)의 레벨을 다르게 할 수 있고, 그것에 의해, 간접적으로 데이터를 정보로서 포함하는 신호를 얻을 수 있다.
또한, 같은 값의 데이터가 기억되어 있는 메모리 셀의 경우에도, 메모리 셀간의 특성의 편차에 의해, 판독된 전위(Vdata)의 레벨에도 편차가 생겨, 그 분포에 폭을 가지는 경우가 있다. 따라서, 기준 전위(Vref)의 레벨은 데이터의 값을 정확하게 판독하기 위해, 노드의 전위(Vdata)의 편차를 고려하여 결정한다.
또한, 도 9에서는, 데이터의 판독에 이용하는 연산 증폭기는 각 출력용 데이터선에 하나 이용하고 있지만, 연산 증폭기의 수는 이것에 한정되지 않는다. n치(n는 2이상의 자연수)의 데이터를 취급하는 경우는, 각 출력용 데이터선에 이용하는 연산 증폭기의 수를 (n－1)로 한다.
다음에, 데이터의 소거시에서의 기억 장치의 동작에 대하여 설명한다. 소거시에는, 데이터의 기입시와 마찬가지로, 기입용 워드선(WL1)에 펄스를 가지는 신호가 입력되면, 이 펄스의 전위, 구체적으로는 하이레벨의 전위가 게이트 전극에 부여됨으로써, 기입용 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(302)는 모두 온이 된다. 한편, 판독용 워드선(RL1)에는 기억 소자로서 기능하는 트랜지스터의 동작에 대하여 나타낸 도 2(B)의 Vth1보다 낮은 전위를 가지는 신호가 입력되어 있고, 판독용 워드선(RL1)에 제 1 게이트 전극이 접속되어 있는 트랜지스터(301)는 모두 오프를 유지한다.
그리고, 입력용 데이터선(Din1∼Din3)에 그라운드 등의 고정 전위가 부여된다. 도 7에서는, 입력용 데이터선(Din1∼Din3)의 모두에, 로 레벨의 전위를 가지는 신호가 입력되어 있는 경우를 예시하고 있다. 입력용 데이터선(Din1∼Din3)에 입력되어 있는 로 레벨의 고정 전위는 온의 트랜지스터(302)를 통하여, 트랜지스터(301)가 가지는 제 2 게이트 전극에 부여된다. 그리고, 제 2 게이트 전극의 전위에 따라, 트랜지스터(301)의 스레숄드 전압의 값은 리셋된다.
기입용 워드선(WL1)에의 펄스를 가지는 신호의 입력이 종료하면, 기입용 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(302)가 모두 오프가 된다. 그리고, 기입용 워드선(WL2), 기입용 워드선(WL3)에 펄스를 가지는 신호가 순차로 입력되어, 기입용 워드선(WL2)을 가지는 메모리 셀, 기입용 워드선(WL3)을 가지는 메모리 셀에 있어서, 상술한 동작이 마찬가지로 반복된다.
도 7의 타이밍 차트에서는 데이터를 소거하는 동작을 설명하기 위해 소거 기간을 제공하고 있다. 그러나, 실제의 메모리의 동작에서는 소거 기간을 제공하지 않아도 좋고, 이 경우, 먼저 기입한 데이터에 겹쳐쓰기하도록, 다른 데이터를 기입하도록 하면 좋다. 소거 기간을 제공하지 않아도 좋다는 것이, 본 발명의 일 양태에 관한 기억 장치의 이점의 하나이다.
또한, 본 실시형태 2에서는, 기입, 보유, 판독, 소거의 동작을, 복수의 메모리 셀에서 순차로 행하는 구동 방법에 대하여 설명했지만, 본 발명은 이 구성에 한정되지 않는다. 지정된 어드레스의 메모리 셀에 있어서만, 상기 동작을 행하도록 해도 좋다.
또한, 도 5에 나타낸 셀 어레이의 경우, 각 메모리 셀에, 입력용 데이터선(Din), 출력용 데이터선(Dout), 기입용 워드선(WL), 판독용 워드선(RL)의 4개의 배선이 접속되어 있는 경우를 예시하고 있지만, 본 발명의 기억 장치에 있어서, 각 메모리 셀에 접속되어 있는 배선의 수는 이것에 한정되지 않는다. 트랜지스터(301)의 온/오프를 제어하기 위한 신호, 트랜지스터(302)의 스위칭을 제어하기 위한 신호, 트랜지스터(301)가 가지는 제 2 게이트 전극에 전위를 공급하기 위한 신호를 메모리 셀(300)에 공급할 수 있고, 또한, 트랜지스터(301)의 드레인 전류, 또는 소스 전극과 드레인 전극간의 저항값이, 정보로서 포함되는 전위를 구동 회로로 보낼 수 있도록, 배선의 수 및 접속 구조를 적절히 결정하면 좋다.
다음에, 도 5에 나타낸 셀 어레이를 이용한 기억 장치를 예로 들어, 본 발명의 일 양태에 관한 기억 장치의 구동 회로의 구성에 대하여 설명한다.
도 8에, 본 발명의 일 양태에 관한 기억 장치의 구성을 일례로서 블럭도로 나타낸다. 또한, 도 8에 나타낸 블럭도에서는 기억 장치 내의 회로를 기능마다 분류하여, 서로 독립된 블록으로서 나타내고 있지만, 실제의 회로는 기능마다 완전히 분리하는 것이 어렵고, 하나의 회로가 복수의 기능과 관한 것도 있을 수 있다.
도 8에 나타낸 기억 장치는, 복수의 메모리 셀이 매트릭스 형상으로 접속된 셀 어레이(500)와 셀 어레이(500)의 구동을 제어하는 구동 회로(501)를 가지고 있다. 그리고, 구동 회로(501)는 셀 어레이(500)로부터 판독된 데이터를 정보로서 포함하는 신호를 생성하는 판독 회로(502)와 셀 어레이(500)가 가지는 메모리 셀을 행마다 선택하는 워드선 구동 회로(503)와, 선택된 메모리 셀에서의 데이터의 기입 또는 소거를 제어하는 데이터선 구동 회로(504)와, 판독 회로(502), 워드선 구동 회로(503), 데이터선 구동 회로(504)의 동작을 선택하는 제어 회로(505)를 가지고 있다. 또한, 워드선 구동 회로(503)는 워드선용 디코더(506)를 가진다. 또한, 데이터선 구동 회로(504)는 데이터선용 디코더(508)와 데이터선용 셀렉터(509)를 가진다.
또한, 본 발명의 일 양태에 관한 기억 장치는, 적어도 셀 어레이(500)를 그 구성에 포함하고 있으면 좋다. 본 발명의 일 양태에 관한 기억 장치는, 셀 어레이와 셀 어레이에 구동 회로의 일부 또는 모두가 접속된 상태에 있는 메모리 모듈을 그 범주에 포함한다. 메모리 모듈은 프린트 배선 기판 등에 실장하는 것이 가능한 접속 단자가 설치되고, 또한, 수지 등으로 보호된 소위 패키징된 상태여도 좋다.
또한, 상기 구동 회로(501)의 전부 또는 일부는, 셀 어레이(500)와 함께, 하나의 기판 위에 형성되어 있어도 좋고, 셀 어레이(500)와는 다른 기판에 형성되어 있어도 좋다. 구동 회로(501)의 전부 또는 일부와, 셀 어레이(500)가 다른 기판에 형성되어 있는 경우, FPC(Flexible　Printed　Circuit) 등을 통하여 셀 어레이(500)와 구동 회로(501)의 전부 또는 일부를 접속할 수 있다. 이 경우, 구동 회로(501)의 일부가 FPC에 COF(Chip　On　Film)법을 이용하여 접속되어 있어도 좋다. 또한, COG(Chip　On　Glass)법을 이용하여, 구동 회로(501)의 전부 또는 일부가 셀 어레이(500)에 접속되어 있어도 좋다.
셀 어레이(500)와 구동 회로(501)를, 모두 하나의 기판 위에 형성함으로써, 기억 장치에 접속하는 외부 회로의 부품 점수가 감소하므로, 조립 공정이나 검사 공정의 삭감에 의한 비용 저감을 도모할 수 있다. 또한, 기억 장치와 외부 회로의 접속부에서의, 접점의 수를 줄일 수 있으므로, 접속 불량에 기인하는 수율 저하를 막아, 접속 개소에서의 기계적 강도가 낮은 것에 의한 신뢰성의 저하를 막을 수 있다. 또한, 워드선 구동 회로(503), 데이터선용 셀렉터(509) 등의 구동 주파수가 다른 회로보다 비교적 낮은 회로만을 셀 어레이(500)와 함께 하나의 기판 위에 형성하는 것도 가능하다. 이와 같이, 부분적으로 구동 회로(501)를 셀 어레이(500)와 함께 하나의 기판 위에 형성함으로써, 상술한 접속 불량에 기인하는 수율의 저하나, 접속 개소에 있어서의 기계적 강도가 낮은 것 등의 회피, 조립 공정이나 검사 공정의 삭감에 의한 비용 저감과 같은 메리트를 어느 정도 얻을 수 있다. 또한, 셀 어레이(500), 구동 회로(501)를 모두 하나의 기판 위에 형성하는 경우에 비해, 구동 주파수가 높은 회로의 성능을 보다 높일 수 있다.
기억 장치에 어드레스(Ax, Ay)를 정보로서 포함하는 신호(AD)가 입력되면, 제어 회로(505)는 어드레스의 열방향에 관한 정보인 어드레스(Ax)를 데이터선 구동 회로(504)에 보내고, 어드레스의 행방향에 관한 정보인 어드레스(Ay)를 워드선 구동 회로(503)에 보낸다. 또한, 제어 회로(505)는 기억 장치에 입력된 데이터를 정보로서 포함하는 신호(DATA)를 데이터선 구동 회로(504)에 보낸다.
데이터의 기입을 행할지, 판독을 행할지, 소거를 행할지의 동작의 선택은 제어 회로(505)에 공급되는 RE(Read　enable), WE(Write　enable), EE(Erase　enable) 등의 신호에 의해 선택된다. 또한, 기억 장치에 복수의 셀 어레이(500)가 설치되어 있는 경우, 제어 회로(505)에 셀 어레이를 선택하기 위한 신호 CE(Chip　enable)가 입력되어 있어도 좋다.
신호(WE)에 의해 기입의 동작이 선택되면, 제어 회로(505)로부터의 지시에 따라, 워드선 구동 회로(503)가 가지는 워드선용 디코더(506)에 의해, 어드레스(Ay)에 대응하는 기입용 워드선(WL)에 펄스를 가지는 신호가 입력된다. 한편, 신호(WE)에 의해 기입의 동작이 선택되면, 제어 회로(505)로부터의 지시에 따라, 데이터선 구동 회로(504)에서는 데이터선용 디코더(508)로부터 데이터선용 셀렉터(509)의 동작을 제어하는 신호가 데이터선용 셀렉터(509)에 부여된다. 데이터선용 셀렉터(509)에서는 데이터선용 디코더(508)로부터의 신호에 따라, 데이터를 정보로서 포함하는 신호(DATA)를 샘플링하여, 어드레스(Ax)에 대응하는 입력용 데이터선(Din)에 샘플링한 신호를 입력한다.
신호(RE)에 의해 판독의 동작이 선택되면, 제어 회로(505)로부터의 지시에 따라, 워드선 구동 회로(503)가 가지는 워드선용 디코더(506)에 의해, 어드레스(Ay)에 대응하는 판독용 워드선(RL)에 펄스를 가지는 신호가 입력된다. 한편, 신호(RE)에 의해 판독의 동작이 선택되면, 제어 회로(505)로부터의 지시에 따라, 판독 회로(502)에서는 어드레스(Ax)에 대응하는 비트선(BL)의 전위를 제어함으로써, 트랜지스터(310＿1∼310＿3) 중 어드레스(Ax)에 대응하는 트랜지스터를 온으로 한다. 그리고, 해당하는 어드레스(Ax)에 대응하는 출력용 데이터선(Dout)의 전위로부터, 어드레스의 메모리 셀에 기억되어 있는 데이터를 판독하여, 이 데이터를 정보로서 포함하는 신호를 생성한다.
신호(EE)에 의해 소거의 동작이 선택되면, 제어 회로(505)로부터의 지시에 따라, 워드선 구동 회로(503)가 가지는 워드선용 디코더(506)에 의해, 해당하는 어드레스(Ay)의 기입용 워드선(WL)에 펄스를 가지는 신호가 입력된다. 한편, 신호(EE)에 의해 소거의 동작이 선택되면, 제어 회로(505)로부터의 지시에 따라, 데이터선 구동 회로(504)에서는 데이터선용 디코더(508)로부터 데이터선용 셀렉터(509)의 동작을 제어하는 신호가 데이터선용 셀렉터(509)에 부여된다. 데이터선용 셀렉터(509)에서는 데이터선용 디코더(508)로부터의 신호에 따라, 데이터를 소거하기 위한 신호를 해당하는 어드레스(Ax)의 입력용 데이터선(Din)에 입력한다.
또한, 도 8에 나타낸 기억 장치에서는, 워드선 구동 회로(503)에 의해, 기입용 워드선(WL)에의 신호의 입력과, 판독용 워드선(RL)에의 신호의 입력을 모두 제어하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 기입용 워드선(WL)에의 신호의 입력을 제어하는 구동 회로와, 판독용 워드선(RL)에의 신호의 입력을 제어하는 구동 회로를 각각 기억 장치에 제공하도록 좋다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
채널 에치 구조의 보텀 게이트형의 트랜지스터를 예로 들어, 본 발명의 일 양태에 관한 기억 장치의 제작 방법에 대하여 설명한다. 또한, 본 실시형태 3에서는 기억 소자로서 기능하는 트랜지스터와, 스위칭 소자로서 기능하는 트랜지스터가 모두 산화물 반도체막을 활성층으로서 이용하는 경우를 예로 들어 설명한다.
도 10(A)에 나타낸 바와 같이, 기판(400) 위에 게이트 전극(401), 게이트 전극(402)을 형성한다.
절연 표면을 가지는 기판(400)으로서 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 퓨전법이나 플로트법으로 제작되는 유리 기판을 이용할 수 있다. 유리 기판으로서는, 후의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상의 것을 이용하면 좋다. 또한, 유리 기판에는, 예를 들면, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용되어 있다. 또한, 일반적으로, 산화 붕소와 비교하여 산화 바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열 유리를 얻을 수 있다. 따라서, B2O3보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다.
또한, 상기의 유리 기판 대신에, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 이용해도 좋다. 그 밖에도, 결정화 유리 등을 이용할 수 있다. 스테인리스 스틸 합금 등의 금속 기판의 표면에 절연막을 형성한 기판을 이용해도 좋다.
또한, 플라스틱 등의 가요성을 가지는 합성 수지로 이루어지는 기판은 내열 온도가 일반적으로 낮은 경향이 있지만, 후의 제작 공정에서의 처리 온도에 견딜 수 있다면, 기판(400)으로서 이용하는 것이 가능하다. 플라스틱 기판으로서 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴 부타디엔 스틸렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리초산비닐, 아크릴 수지 등을 들 수 있다.
기판(400)과 게이트 전극(401) 및 게이트 전극(402)과의 사이에, 베이스막이 되는 절연막을 형성해 두어도 좋다. 베이스막으로서 예를 들면, 산화 규소막, 산화 질화 규소막, 질화 규소막, 질화 산화 규소막, 질화 알루미늄막, 또는 질화 산화 알루미늄막의 어느 하나를 단층으로, 혹은 복수를 적층시켜 이용할 수 있다. 특히, 베이스막에 배리어성이 높은 절연막, 예를 들면 질화 규소막, 질화 산화 규소막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등을 이용함으로써, 수분 또는 수소 등의 분위기 중의 불순물, 혹은 기판(400) 내에 포함되는 알칼리 금속, 중금속 등의 불순물이 산화물 반도체막 내, 게이트 절연막 내, 혹은, 산화물 반도체막과 다른 절연막의 계면과 그 근방에 들어가는 것을 막을 수 있다.
또한, 본 명세서에 있어서 산화 질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 물질이며, 또한, 질화 산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 물질을 말한다.
게이트 전극(401), 게이트 전극(402)의 재료는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 이것들 금속 재료를 주성분으로 하는 합금 재료를 이용한 도전막, 혹은 이것들 금속의 질화물을 단층으로 또는 적층으로 이용할 수 있다. 또한, 후의 공정에서 행해지는 가열 처리의 온도에 견딜 수 있는 것이라면, 상기 금속 재료로서 알루미늄, 구리를 이용할 수도 있다. 알루미늄 또는 구리는 내열성이나 부식성의 문제를 회피하기 위해, 고융점 금속 재료와 조합하여 이용하면 좋다. 고융점 금속 재료로서는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 이용할 수 있다.
예를 들면, 2층의 적층 구조를 가지는 게이트 전극(401), 게이트 전극(402)으로서, 알루미늄막 위에 몰리브덴막이 적층된 2층의 적층 구조, 구리막 위에 몰리브덴막을 적층한 2층 구조, 구리막 위에 질화 티탄막 혹은 질화 탄탈막을 적층한 2층 구조, 또는, 질화 티탄막과 몰리브덴막을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조를 가지는 게이트 전극(401), 게이트 전극(402)으로서는, 알루미늄막, 알루미늄과 실리콘의 합금막, 알루미늄과 티탄의 합금막 또는 알루미늄과 네오디뮴의 합금막을 중간층으로 하여, 텅스텐막, 질화 텅스텐막, 질화 티탄막 또는 티탄막을 상하층으로서 적층한 구조로 하는 것이 바람직하다.
또한, 게이트 전극(401), 게이트 전극(402)에 산화 인듐막, 산화 인듐 산화 주석 합금막, 산화 인듐 산화 아연 합금막, 산화 아연막, 산화 아연 알루미늄막, 산질화 아연 알루미늄막, 또는 산화 아연 갈륨막 등의 투광성을 가지는 산화물 도전막을 이용함으로써, 화소부의 개구율을 향상시킬 수 있다.
게이트 전극(401), 게이트 전극(402)의 막두께는, 10 nm∼400 nm, 바람직하게는 100 nm∼200 nm로 한다. 본 실시형태 3에서는, 텅스텐 타겟을 이용한 스퍼터링법에 의해 150 nm의 게이트 전극용의 도전막을 형성한 후, 이 도전막을 에칭에 의해 소망의 형상으로 가공(패터닝)함으로써, 게이트 전극(401), 게이트 전극(402)을 형성한다. 또한, 형성된 게이트 전극의 단부가 테이퍼 형상이라면, 위에 적층하는 게이트 절연막의 피복성이 향상되기 때문에 바람직하다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 게이트 전극(401), 게이트 전극(402) 위에, 게이트 절연막(403)을 형성한다. 게이트 절연막(403)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 규소막, 질화 규소막, 산화 질화 규소막, 질화 산화 규소막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 질화 산화 알루미늄막, 산화 하프늄막 또는 산화 탄탈막을 단층으로 또는 적층시켜 형성할 수 있다. 게이트 절연막(403)은 수분이나, 수소 등의 불순물을 극력 포함하지 않는 것이 바람직하다. 스퍼터링법에 의해 산화 규소막을 성막하는 경우에는, 타겟으로서 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터링 가스로서 산소 또는, 산소 및 아르곤의 혼합 가스를 이용한다.
불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위, 계면 전하에 대하여 매우 민감하기 때문에, 고순도화된 산화물 반도체와 게이트 절연막(403)과의 계면은 중요하다. 따라서 고순도화된 산화물 반도체에 접하는 게이트 절연막(GI)은 고품질화가 요구된다.
예를 들면, μ파(2.45 GHz)를 이용한 고밀도 플라즈마 CVD는 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 고순도화된 산화물 반도체와 고품질 게이트 절연막이 밀접함으로써, 계면 준위를 저감하여 계면 특성을 양호한 것으로 할 수 있기 때문이다.
물론, 게이트 절연막으로서 양질의 절연막을 형성할 수 있는 것이라면, 스퍼터링법이나 플라즈마 CVD법 등 다른 성막 방법을 적용할 수 있다. 또한, 성막 후의 열처리에 의해 게이트 절연막의 막질, 게이트 절연막과 산화물 반도체와의 계면 특성이 개선되는 절연막이어도 좋다. 어쨌든, 게이트 절연막으로서의 막질이 양호한 것은 물론, 게이트 절연막과 산화물 반도체와의 계면 준위 밀도를 저감하여, 양호한 계면을 형성할 수 있는 것이면 좋다.
배리어성이 높은 재료를 이용한 절연막과, 질소의 함유 비율이 낮은 산화 규소막, 산화 질화 규소막 등의 절연막을 적층시킨 구조를 가지는 게이트 절연막(403)을 형성해도 좋다. 이 경우, 산화 규소막, 산화 질화 규소막 등의 절연막은 배리어성이 높은 절연막과 산화물 반도체막의 사이에 형성한다. 배리어성이 높은 절연막으로서, 예를 들면 질화 규소막, 질화 산화 규소막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등을 들 수 있다. 배리어성이 높은 절연막을 이용함으로써, 수분 또는 수소 등의 분위기 중의 불순물, 혹은 기판(400) 내에 포함되는 알칼리 금속, 중금속 등의 불순물이 산화물 반도체막 내, 게이트 절연막(403) 내, 혹은, 산화물 반도체막과 다른 절연막의 계면과 그 근방에 들어가는 것을 막을 수 있다. 또한, 산화물 반도체막에 접하도록 질소의 함유 비율이 낮은 산화 규소막, 산화 질화 규소막 등의 절연막을 형성함으로써, 배리어성이 높은 절연막이 직접 산화물 반도체막에 접하는 것을 막을 수 있다.
예를 들면, 제 1 게이트 절연막으로서 스퍼터링법에 의해 막두께 50 nm 이상 200 nm 이하의 질화 규소막(SiNy(y＞0))을 형성하여, 제 1 게이트 절연막 위에 제 2 게이트 절연막으로서 막두께 5 nm 이상 300 nm 이하의 산화 규소막(SiOx(x＞0))을 적층하여, 막두께 100 nm의 게이트 절연막(403)으로 해도 좋다. 게이트 절연막(403)의 막두께는 트랜지스터에 요구되는 특성에 의해 적절히 설정하면 좋고, 350 nm 내지 400 nm 정도로 해도 좋다.
본 실시형태 3에서는, 스퍼터링법으로 형성된 막두께 50 nm의 질화 규소막 위에 스퍼터링법으로 형성된 막두께 100 nm의 산화 규소막을 적층시킨 구조를 가지는 게이트 절연막(403)을 형성한다.
또한, 게이트 절연막(403)에 수소, 수산기 및 수분이 가능한 한 포함되지 않게 하기 위해서는, 성막의 전처리로서 스퍼터링 장치의 예비 가열실에서 게이트 전극(401), 게이트 전극(402)이 형성된 기판(400)을 예비 가열하여, 기판(400)에 흡착한 수분 또는 수소 등의 불순물을 이탈하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도로서는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다.
다음에, 게이트 절연막(403) 위에 막두께 2 nm 이상 200 nm 이하, 바람직하게는 막두께 3 nm 이상 50 nm 이하, 더욱 바람직하게는 막두께 3 nm 이상 20 nm 이하의 산화물 반도체막(404)을 형성한다. 산화물 반도체막(404)은 산화물 반도체를 타겟으로서 이용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막(404)은 희가스(예를 들면 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(예를 들면 아르곤) 및 산소 혼합 분위기 하에서 스퍼터링법에 의해 형성할 수 있다.
또한, 산화물 반도체막(404)을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하고 플라즈마를 발생시키는 역스퍼터링을 행하여, 게이트 절연막(403)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 RF 전원을 이용하여 전압을 인가하고 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 좋다. 또한, 아르곤 분위기에 산소, 수소, 아산화 질소 등을 더한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 염소, 사불화 탄소 등을 더한 분위기에서 행하여도 좋다.
산화물 반도체막(404)에는, 상술한 바와 같은 산화물 반도체를 이용할 수 있다.
본 실시형태에서는, In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타겟을 이용한 스퍼터링법에 의해 얻어지는 막두께 30 nm의 In－Ga－Zn－O계 비단결정막을 산화물 반도체막(404)으로서 이용한다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 성막을 행하여도 좋다. 또한, In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 산화물 반도체 타겟을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다.
감압 상태에 보유된 처리실 내에 기판을 보유하여, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로서 기판(400) 위에 산화물 반도체막(404)을 성막한다. 성막시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 좋다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서는, 기판과 타겟의 사이와의 거리를 100 mm, 압력 0.6 Pa, 직류(DC) 전원 0.5 kW, 산소(산소 유량 비율 100%) 분위기 하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막시에 발생하는 파티클이라고 불리는 먼지를 경감할 수 있어, 막두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체막은 바람직하게는 5 nm 이상 30 nm 이하로 한다. 또한, 적용하는 산화물 반도체 재료에 따라 적절한 두께는 다르고, 재료에 따라 적절히 두께를 선택하면 좋다.
또한, 산화물 반도체막(404)에 수소, 수산기 및 수분이 가능한 한 포함되지 않게 하기 위해, 성막의 전처리로서 스퍼터링 장치의 예비 가열실에서 게이트 절연막(403)까지가 형성된 기판(400)을 예비 가열하여, 기판(400)에 흡착한 수분 또는 수소 등의 불순물을 이탈하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도로서는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다. 또한 이 예비 가열은 절연막(411)의 성막 전에, 소스 전극(407) 및 드레인 전극(408), 소스 전극(409) 및 드레인 전극(410)까지 형성한 기판(400)에도 마찬가지로 행하여도 좋다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 이용하는 RF 스퍼터링법과 DC 스퍼터링법이 있고, 펄스적으로 바이어스를 더 부여하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 이용된다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일 체임버에서 다른 재료막을 적층 성막하는 것도, 동일 체임버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 체임버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치나, 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 이용하는 성막 방법으로서, 성막 중에 타겟 물질과 스퍼터링 가스 성분을 화학 반응시켜 그들의 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터링법도 있다.
게이트 절연막(403) 및 산화물 반도체막(404)을 대기에 접하게 하는 일 없이 연속적으로 형성해도 좋다. 대기에 접하게 하는 일 없이 연속 성막함으로써, 계면이 물이나 하이드로 카본 등의 대기 성분이나 대기 중에 부유하는 불순물 원소에 오염되는 일 없이 각 적층 계면을 형성할 수 있으므로, 트랜지스터 특성의 편차를 저감할 수 있다.
다음에, 도 10(B)에 나타낸 바와 같이, 산화물 반도체막(404)을 에칭 등에 의해 소망의 형상으로 가공(패터닝)하여, 게이트 전극(401), 게이트 전극(402)과 중첩되는 위치에서, 게이트 절연막(403) 위에 섬 형상의 산화물 반도체막(405), 산화물 반도체막(406)을 각각 형성한다.
섬 형상의 산화물 반도체막(405), 산화물 반도체막(406)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 게이트 절연막(403)에 컨택트홀을 형성하는 경우, 그 공정은 섬 형상의 산화물 반도체막(405), 산화물 반도체막(406)의 형성시에 행할 수 있다.
또한, 섬 형상의 산화물 반도체막(405), 산화물 반도체막(406)을 형성하기 위한 에칭은, 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 드라이 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive　Ion　Etching)법이나, ICP(Inductively　Coupled　Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 소망의 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 이용할 수 있다. 또한, ITO－07N(칸토 화학사(Kanto Chemical Co., Inc.)제)를 이용해도 좋다. 또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하여, 포함되는 재료를 재이용해도 좋다. 이 에칭 후의 폐액으로부터 산화물 반도체막에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 저비용화를 도모할 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터링을 행하여, 섬 형상의 산화물 반도체막(405), 산화물 반도체막(406) 및 게이트 절연막(403)의 표면에 부착되어 있는 레지스트 잔사(殘渣) 등을 제거하는 것이 바람직하다.
다음에, 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서, 산화물 반도체막(405), 산화물 반도체막(406)에 가열 처리를 실시한다. 산화물 반도체막(405), 산화물 반도체막(406)에 가열 처리를 실시함으로써, 산화물 반도체막(405), 산화물 반도체막(406) 중의 수분 또는 수소를 이탈시킬 수 있다. 구체적으로는, 350℃ 이상 850℃ 이하(혹은 유리 기판의 변형점 이하의 온도), 바람직하게는 550℃ 이상 750℃ 이하에서 가열 처리를 행하면 좋다. 예를 들면, 600℃, 3분간 이상 6분간 이하 정도에서 행하면 좋다. RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 변형점을 넘는 온도에서도 처리할 수 있다. 혹은, 기판 온도가 450℃에 달한 상태에서, 1시간 정도, 가열 처리를 행하도록 해도 좋다.
본 실시형태 3에서는, 가열 처리 장치의 하나인 전기로를 이용하여, 산화물 반도체막(405), 산화물 반도체막(406)에 대하여, 질소 분위기 하에서, 기판 온도가 600℃에 달한 상태로 6분간 가열 처리를 행한다. 상기 가열 처리의 후에는, 수분 또는 수소의 재혼입을 막기 위해, 산화물 반도체막(405), 산화물 반도체막(406)을 대기에 접하지 않도록 한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas　Rapid　Thermal　Anneal) 장치, LRTA(Lamp　Rapid　Thermal　Anneal) 장치 등의 RTA(Rapid　Thermal　Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 가열 처리로서, 650℃∼700℃의 고온으로 가열한 불활성 가스 중에 기판을 이동시켜 넣고, 몇 분간 가열한 후, 기판을 이동시켜 고온으로 가열한 불활성 가스 중으로부터 이동하는 GRTA를 행하여도 좋다. GRTA를 이용하면 단시간에서의 고온 가열 처리가 가능하게 된다.
또한, 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 수분 또는 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
수분 또는 수소 등의 불순물이 산화물 반도체에 첨가되어 있으면, 85℃, 2×106 V/cm, 12시간의 게이트 바이어스·열 스트레스 시험(BT 시험)에 있어서, 불순물과 산화물 반도체의 주성분과의 결합수가, 강전계(B：바이어스)와 고온(T：온도)에 의해 절단되고, 생성된 부대(不對) 결합수가 스레숄드 전압(Vth)의 드리프트를 유발하게 된다. 그러나, 상술한 바와 같이, 게이트 절연막과 산화물 반도체막과의 계면 특성을 양호하게 하고, 또한, 산화물 반도체막 중의 불순물, 특히 수분 또는 수소 등을 극력 제거함으로써, BT 시험에 대해서도 안정적인 트랜지스터를 얻을 수 있다.
이상의 공정에 의해 산화물 반도체막 중의 수소의 농도를 저감하여, 고순도화할 수 있다. 그것에 의해 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리에 의해, 캐리어 밀도가 극단적으로 적고, 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 따라서, 대면적 기판을 이용하여 트랜지스터를 제작할 수 있기 때문에, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감되고 고순도화된 산화물 반도체막을 이용함으로써, 내압성이 높고, 쇼트 채널 효과가 낮고, 온 오프비가 높은 트랜지스터를 제작할 수 있다.
또한, 산화물 반도체막을 가열하는 경우, 산화물 반도체막의 재료나 가열 조건에 따라서도 다르지만, 그 위 표면에 판상(板狀) 결정이 형성되는 경우가 있다. 판상 결정은, 산화물 반도체막의 표면에 대하여 대략 수직으로 c축 배향한 단결정체인 것이 바람직하다. 또한, 단결정체가 아니어도 채널 형성 영역에서 각 결정의 ab면이 일치하거나, a축, 혹은, b축이 모두에서 일치하고, 또한, 산화물 반도체막의 표면에 대하여 대략 수직으로 c축 배향한 다결정체인 것이 바람직하다. 또한, 산화물 반도체막의 베이스 표면에 요철이 있는 경우, 판상 결정은 다결정체가 된다.
다음에, 도 10(C)에 나타낸 바와 같이, 게이트 절연막(403), 산화물 반도체막(405), 산화물 반도체막(406) 위에, 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)이 되는 도전막을 형성한 후, 이 도전막을 패터닝함으로써, 산화물 반도체막(405) 위에 소스 전극(407) 및 드레인 전극(408), 산화물 반도체막(406) 위에 소스 전극(409) 및 드레인 전극(410)을 각각 형성한다. 도전막을 스퍼터링법이나 진공 증착법으로 형성하면 좋다. 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)이 되는 도전막의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, Al, Cu 등의 금속막의 하측 혹은 상측에 Cr, Ta, Ti, Mo, W 등의 고융점 금속막을 적층시킨 구성으로 해도 좋다. 또한, Si, Ti, Ta, W, Mo, Cr, Nd, Sc, Y 등 Al막에 발생하는 힐록이나 위스커의 발생을 방지하는 원소가 첨가되어 있는 Al 재료를 이용함으로써 내열성을 향상시키는 것이 가능하게 된다.
또한, 도전막은 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, Ti막과 그 Ti막 위에 중첩하여 알루미늄막을 적층하고, 또한, 그 위에 Ti막을 성막하는 3층 구조 등을 들 수 있다.
또한, 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)이 되는 도전막으로서는 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3―SnO2, ITO라고 약기함), 산화 인듐 산화 아연 합금(In2O3―ZnO) 또는 상기 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 포함시킨 것을 이용할 수 있다.
도전막 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다.
그리고, 도전막 위에 레지스트 마스크를 형성하여, 선택적으로 에칭을 행하고 소스 전극(407) 및 드레인 전극(408)과 소스 전극(409) 및 드레인 전극(410)을 형성한 후, 레지스트 마스크를 제거한다.
포토리소그래피 공정에서의 레지스트 마스크 형성시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용한다. 산화물 반도체막(405), 산화물 반도체막(406) 위에서 서로 인접하는 소스 전극의 하단부와 드레인 전극의 하단부와의 간격폭에 의해 후에 형성되는 트랜지스터의 채널 길이(L)가 결정된다. 또한, 채널 길이(L) = 25 nm 미만의 노광을 행하는 경우에는, 포토리소그래피 공정에서의 레지스트 마스크 형성시에, 수 nm∼수 10 nm로 매우 파장이 짧은 초자외선(Extreme　Ultraviolet)을 이용하여 노광을 행한다. 초자외선에 의한 노광은 해상도가 높고 초점심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를 10 nm 이상 1000 nm 이하로 하는 것도 가능하고, 회로의 동작 속도를 고속화할 수 있고, 또한 오프 전류값이 매우 작기 때문에, 저소비 전력화도 도모할 수 있다.
또한, 도전막의 에칭 시에, 산화물 반도체막(405), 산화물 반도체막(406)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다.
본 실시형태 3에서는, 도전막에 티탄막을 이용하여 암모니아와 과산화 수소수를 포함하는 용액(암모니아과수)을 이용하여, 도전막을 웨트 에칭함으로써, 소스 전극(407) 및 드레인 전극(408)과, 소스 전극(409) 및 드레인 전극(410)을 형성한다. 암모니아과수를 포함하는 용액은 구체적으로는, 31 중량%의 과산화 수소수와 28 중량%의 암모니아수와 물을 체적비 5：2：2로 혼합한 수용액을 이용한다. 혹은, 염소(Cl2), 염화 붕소(BCl3) 등을 포함하는 가스를 이용하여, 도전막을 드라이 에칭해도 좋다.
상기 패터닝에 의해 소스 전극(407) 및 드레인 전극(408)과, 소스 전극(409) 및 드레인 전극(410)을 형성할 때에, 섬 형상의 산화물 반도체막(405), 산화물 반도체막(406)의 노출한 부분이 일부 에칭됨으로써, 홈부(오목부)가 형성되는 일도 있다. 또한, 소스 전극(407) 및 드레인 전극(408)과, 소스 전극(409) 및 드레인 전극(410)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크수 및 공정수를 삭감하기 위해, 투과한 광에 다단계의 강도를 갖게 하는 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 행하여도 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막두께를 가지는 형상이 되고, 에칭을 행함으로써 더욱 형상을 변형할 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 한 장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있어, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
다음에, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행한다. 이 플라즈마 처리에 의해 노출된 산화물 반도체막의 표면에 부착된 흡착수 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 행하여도 좋다.
또한, 플라즈마 처리를 행한 후, 도 10(D)에 나타낸 바와 같이, 소스 전극(407) 및 드레인 전극(408)과, 소스 전극(409) 및 드레인 전극(410)과, 산화물 반도체막(405)과, 산화물 반도체막(406)을 덮도록, 절연막(411)을 형성한다. 절연막(411)은 수분이나, 수소 등의 불순물을 극력 포함하지 않는 것이 바람직하고, 단층의 절연막이어도 좋고, 적층된 복수의 절연막으로 구성되어 있어도 좋다. 절연막(411)에 수소가 포함되면, 그 수소가 산화물 반도체막에 침입하거나, 또는 수소가 산화물 반도체막 중의 산소를 추출하고, 산화물 반도체막의 백 채널부가 저저항화(n형화)하게 되어, 기생 채널이 형성될 우려가 있다. 따라서, 절연막(411)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다. 상기 절연막(411)에는 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서 질화 규소막, 질화 산화 규소막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등을 이용할 수 있다. 복수의 적층된 절연막을 이용하는 경우, 상기 배리어성이 높은 절연막보다, 질소의 함유 비율이 낮은 산화 규소막, 산화 질화 규소막 등의 절연막을 산화물 반도체막(405), 산화물 반도체막(406)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 끼우고, 소스 전극(407) 및 드레인 전극(408), 소스 전극(409) 및 드레인 전극(410), 및 산화물 반도체막(405), 산화물 반도체막(406)과 중첩되도록, 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 이용함으로써, 산화물 반도체막(405) 및 산화물 반도체막(406) 내, 게이트 절연막(403) 내, 혹은, 산화물 반도체막(405) 및 산화물 반도체막(406)과 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어가는 것을 막을 수 있다. 또한, 산화물 반도체막(405), 산화물 반도체막(406)에 접하도록 질소의 비율이 낮은 산화 규소막, 산화 질화 규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체막(405), 산화물 반도체막(406)에 접하는 것을 막을 수 있다.
본 실시형태 3에서는, 스퍼터링법으로 형성된 막두께 200 nm의 산화 규소막 위에, 스퍼터링법으로 형성된 막두께 100 nm의 질화 규소막을 적층시킨 구조를 가지는 절연막(411)을 형성한다. 성막시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태 3에서는 100℃로 한다.
또한, 절연막(411)을 형성한 후에, 가열 처리를 실시해도 좋다. 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하에서 행한다. 본 실시형태 3에서는, 예를 들면, 질소 분위기 하에서 250℃, 1시간의 가열 처리를 행한다. 혹은, 소스 전극(407) 및 드레인 전극(408)과, 소스 전극(409) 및 드레인 전극(410)을 형성하기 전에, 산화물 반도체막에 대하여 행한 앞의 가열 처리와 마찬가지로, 고온 단시간의 RTA 처리를 행하여도 좋다. 산화물 반도체막에 대하여 행한 앞의 가열 처리에 의해, 산화물 반도체막(405) 및 산화물 반도체막(406)에 산소 결손이 발생하고 있었다고 하더라도, 소스 전극(407)과 드레인 전극(408)의 사이에 형성된 산화물 반도체막(405)의 노출 영역과 산소를 포함하는 절연막(411)이 접하여 형성된 후, 또는, 소스 전극(409)과 드레인 전극(410)의 사이에 형성된 산화물 반도체막(406)의 노출 영역과 산소를 포함하는 절연막(411)이 접하여 형성된 후에, 가열 처리가 실시됨으로써, 산화물 반도체막(405), 산화물 반도체막(406)에 산소가 공여된다. 따라서, 산화물 반도체막(405), 산화물 반도체막(406)의 절연막(411)과 접하는 영역에 산소가 공여됨으로써, 도너가 되는 산소 결손을 저감하여, 화학양론적 조성비를 만족시키는 구성으로 하는 것이 가능하다. 그 결과, 산화물 반도체막(405) 및 산화물 반도체막(406)을 i형화 또는 실질적으로 i형화로 할 수 있어, 트랜지스터의 전기 특성의 향상 및, 전기 특성의 편차를 경감할 수 있다. 이 가열 처리를 행하는 타이밍은 절연막(411)의 형성 후라면 특별히 한정되지 않는다. 다른 공정에서의 가열 처리, 예를 들면 수지막 형성시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리가, 상기 가열 처리를 겸하도록 함으로써, 공정수를 늘리지 않고, 산화물 반도체막(405) 및 산화물 반도체막(406)을 i형화 또는 실질적으로 i형화로 할 수 있다.
도 11(A)에, 도 10(D)에 나타낸 공정까지 종료한 후의 기억 장치의 상면도를 나타낸다. 또한, 도 11(A)의 파선 A1－A2에서의 단면도가 도 10(D)에 상당한다.
다음에, 절연막(411)에 에칭 등에 의해 컨택트홀(412)을 형성하여, 드레인 전극(408)의 일부를 노출시킨다. 그리고, 도 10(E)에 나타낸 바와 같이, 절연막(411) 위에 도전막을 형성한 후, 이 도전막을 패터닝함으로써, 산화물 반도체막(406)과 중첩되는 위치에 백 게이트 전극(413)을 형성한 후, 백 게이트 전극(413)을 덮도록 절연막(414)을 형성한다. 백 게이트 전극(413)은 컨택트홀(412)에서 드레인 전극(408)에 접속되어 있다. 백 게이트 전극(413)은 게이트 전극(401), 게이트 전극(402), 혹은 소스 전극(407) 및 드레인 전극(408), 소스 전극(409) 및 드레인 전극(410)과 같은 재료, 구조를 이용하여 형성하는 것이 가능하다.
백 게이트 전극(413)의 막두께는, 10 nm∼400 nm, 바람직하게는 100 nm∼200 nm로 한다. 본 실시형태에서는, 티탄막, 알루미늄막, 티탄막이 적층된 구조를 가지는 도전막을 형성한 후, 포토리소그래피법 등에 의해 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하고, 이 도전막을 소망의 형상으로 가공(패터닝)함으로써, 백 게이트 전극(413)을 형성한다.
절연막(414)은 분위기 중의 수분, 수소 등이 트랜지스터의 특성에 영향을 주는 것을 막을 수 있는 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서 질화 규소막, 질화 산화 규소막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등을, 플라즈마 CVD법 또는 스퍼터링법 등에 의해 단층으로 또는 적층시켜 형성할 수 있다. 배리어성의 효과를 얻으려면, 절연막(414)은, 예를 들면 두께 15 nm∼400 nm의 막두께로 형성하는 것이 바람직하다.
본 실시형태 3에서는, 플라즈마 CVD법에 의해 300 nm의 절연막을 형성한다. 성막 조건은 실란 가스의 유량을 4 sccm로 하고, 일산화 이질소(N2O)의 유량을 800 sccm로 하고, 기판 온도를 400℃로 한다.
이상의 공정에 의해, 스위칭 소자로서 기능하는 트랜지스터(420)와, 기억 소자로서 기능하는 트랜지스터(421)와, 용량 소자(430)가 형성된다. 도 11(B)에 도 10(E)에 나타낸 메모리 셀의 상면도를 나타낸다. 도 10(E)은 도 11(B)의 파선 A1－A2에서의 단면도에 상당한다.
트랜지스터(420)는 절연 표면을 가지는 기판(400) 위에 형성된 게이트 전극(401)과, 게이트 전극(401) 위의 게이트 절연막(403)과, 게이트 절연막(403) 위에서 게이트 전극(401)과 중첩되어 있는 산화물 반도체막(405)과, 산화물 반도체막(405) 위에 형성된 한쌍의 소스 전극(407) 또는 드레인 전극(408)을 가진다. 또한, 트랜지스터(420)는 산화물 반도체막(405) 위에 형성된 절연막(411)을 그 구성 요소에 포함시켜도 좋다. 도 10(E)에 나타낸 트랜지스터(420)는 소스 전극(407)과 드레인 전극(408)의 사이에서, 산화물 반도체막(405)의 일부가 에칭된 채널 에치 구조이다.
또한, 트랜지스터(420)는 싱글 게이트 구조의 트랜지스터를 이용하여 설명했지만, 필요에 따라, 전기적으로 접속된 복수의 게이트 전극(401)을 가짐으로써, 채널 형성 영역을 복수 가지는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 트랜지스터(421)는 절연 표면을 가지는 기판(400) 위에 형성된 게이트 전극(402)과, 게이트 전극(402) 위의 게이트 절연막(403)과, 게이트 절연막(403) 위에서 게이트 전극(402)과 중첩되어 있는 산화물 반도체막(406)과, 산화물 반도체막(406) 위에 형성된 한쌍의 소스 전극(409) 또는 드레인 전극(410)과, 산화물 반도체막(406), 소스 전극(409), 드레인 전극(410) 위에 형성된 절연막(411)과, 절연막(411) 위에서, 산화물 반도체막(406) 및 게이트 전극(402)과 중첩되어 있는 백 게이트 전극(413)을 가진다. 또한, 트랜지스터(421)는 백 게이트 전극(413) 위에 형성된 절연막(414)을 그 구성 요소에 포함시켜도 좋다. 도 10(E)에 나타낸 트랜지스터(421)는 소스 전극(409)과 드레인 전극(410)의 사이에서, 산화물 반도체막(406)의 일부가 에칭된 채널 에치 구조이다.
또한, 트랜지스터(421)는 싱글 게이트 구조의 트랜지스터를 이용하여 설명했지만, 필요에 따라서, 전기적으로 접속된 복수의 게이트 전극(402)을 가짐으로써, 채널 형성 영역을 복수 가지는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 용량 소자(430)는 트랜지스터(421)의 소스 전극(409)과 백 게이트 전극(413)이 절연막(411)을 사이에 끼우고 서로 중첩되어 있는 영역에 형성되어 있다.
트랜지스터(421)가 가지는 게이트 전극(402)은 그 전위를 제어함으로써, 데이터의 기입, 판독, 보유, 소거 등의 기억 소자로서의 동작을 선택할 수 있는 제 1 전극으로서 기능한다. 또한, 백 게이트 전극(413)은 그 전위를 제어함으로써, 기억 소자로서 이용하는 트랜지스터(421)의 스레숄드 전압의 값을 제어할 수 있는 제 2 게이트 전극으로서 기능한다. 또한, 본 실시형태 3에서는, 기억 소자로서 이용하는 트랜지스터(421)에 있어서, 산화물 반도체막(406)의 전에 형성되는 게이트 전극(402)을 제 1 전극, 산화물 반도체막(406)의 후에 형성되는 백 게이트 전극(413)을 제 2 전극으로서 이용하는 메모리 셀에 대하여 예시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 기억 소자로서 이용하는 트랜지스터(421)에 있어서, 산화물 반도체막(406)의 전에 형성되는 게이트 전극(402)을 제 2 전극, 산화물 반도체막(406)의 후에 형성되는 백 게이트 전극(413)을 제 1 전극으로서 동작시키는 것도 가능하다. 단, 이 경우, 백 게이트 전극(413) 대신에, 게이트 전극(402)을 트랜지스터(420)의 드레인 전극(408)에 접속시키도록 한다.
또한, 도 11(B)에서는, 백 게이트 전극(413)이 산화물 반도체막(406) 전체를 덮고 있는 경우를 예시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 백 게이트 전극(413)은 산화물 반도체막(406)이 가지는 채널 형성 영역의 일부와 적어도 중첩되어 있으면 좋다.
또한, 산화물 반도체의 밴드 갭은 3.0∼3.5 eV이다. 한편, 탄화 실리콘의 밴드 갭은 3.26 eV, 질화 갈륨의 밴드 갭은 3.39 eV로, 모두 실리콘의 약 3배 정도의 큰 밴드 갭을 가지고 있다. 따라서, 이들 탄화 실리콘이나 질화 갈륨 등의 화합물 반도체는 와이드 갭 반도체라는 점에서, 산화물 반도체와 공통이며, 밴드 갭이 크다는 특성이 트랜지스터의 내압 향상, 전력 손실의 저감 등에 유리하다.
다음에, 본 실시형태 3과 같이 산화물 반도체막 중에 포함되는 수분 또는 수소 등의 불순물을 극력 제거하여, 산화물 반도체막을 고순도화하는 것이 트랜지스터의 특성에 어떻게 영향을 줄지에 대하여 이하에 설명한다.
도 12는 산화물 반도체를 이용한 역스태거형의 트랜지스터의 종단면도를 나타낸다. 게이트 전극(GE) 위에 게이트 절연막(GI)을 통하여 산화물 반도체막(OS)이 형성되고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 형성되고, 소스 전극(S) 및 드레인 전극(D)을 덮도록 절연막이 형성되어 있다.
도 13은, 도 12에 나타낸 A－A' 위에서의 에너지 밴드도(모식도)를 나타낸다. 또한, 도 13에서, 검은 동그라미(●)는 전자를 나타내고, 흰 동그라미(○)는 정공을 나타내고, 각각은 전하 ―q와 ＋q를 가지고 있다. 드레인 전극(D)에 정의 전압(VD＞0)을 인가한 후, 파선은 게이트 전극(GE)에 전압을 인가하지 않는 경우(VG = 0), 실선은 게이트 전극(GE)에 정(正)의 전압(VG＞0)을 인가하는 경우를 나타낸다. 게이트 전극(GE)에 전압을 인가하지 않는 경우는 높은 퍼텐셜 장벽 때문에, 소스 전극(S)으로부터 산화물 반도체막(OS)측으로 캐리어(전자)가 주입되지 않고, 전류를 흘리지 않는 오프 상태를 나타낸다. 한편, 게이트 전극(GE)에 정의 전압을 인가하면 퍼텐셜 장벽이 저하되어, 전류를 흘리는 온 상태를 나타낸다.
도 14는 도 12에서의 B－B' 위에서의 에너지 밴드도(모식도)이다. 도 14(A)는 게이트 전극(GE)에 정의 전위(VG＞0)가 인가된 상태이며, 소스 전극(S)과 드레인 전극(D) 사이에 캐리어(전자)가 흐르는 온 상태를 나타낸다. 또한, 도 14(B)는 게이트 전극(GE)에 부(負)의 전위(VG＜0)가 인가된 상태이며, 오프 상태(소수 캐리어는 흐르지 않음)인 경우를 나타낸다.
도 15는 진공 준위와 금속의 일 함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸다.
상온에서 금속 중의 전자는 축퇴하고 있고, 페르미 준위는 전도대 내에 위치한다. 한편, 종래의 산화물 반도체는 일반적으로 n형이며, 그 경우의 페르미 준위(Ef)는 밴드 갭 중앙에 위치하는 진성 페르미 준위(Ei)로부터 멀어져, 전도대(Ec) 가까이에 위치하고 있다. 또한, 산화물 반도체에서 수소의 일부는 도너가 되고, 산화물 반도체가 n형화하는 하나의 요인인 것이 알려져 있다. 또한, 산소 결손도 n형화하는 하나의 요인인 것이 알려져 있다.
이것에 대하여, 본 발명의 일 양태는 n형 불순물인 수소를 산화물 반도체로부터 제거하여 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화하고, 또한, 산소 결손을 제거함으로써, 산화물 반도체를 한없이 진성에 접근시킨 것이다. 즉, 불순물을 첨가하여 산화물 반도체를 i형화하는 것이 아니라, 수분 또는 수소 등의 불순물이나 산소 결손을 극력 제거하여 고순도화함으로써, i형(진성 반도체) 또는 i형(진성 반도체)에 한없이 가깝게 산화물 반도체를 얻는 것을 특징으로 하고 있다. 상기 구성에 의해, 화살표로 나타낸 바와 같이, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 같은 레벨에 한없이 접근시킬 수 있다.
산화물 반도체의 밴드 갭(Eg)은 3.15 eV이고, 전자 친화력(χ)은 4.3 V라고 알려져 있다. 소스 전극 및 드레인 전극을 구성하는 티탄(Ti)의 일 함수는 산화물 반도체의 전자 친화력(χ)과 거의 같다. 이 경우, 금속―산화물 반도체계면에 있어서, 전자에 대하여 쇼트키형의 장벽은 형성되지 않는다.
이때 전자는, 도 14(A)에 나타낸 바와 같이 게이트 절연막과 고순도화된 산화물 반도체와의 계면에서의 산화물 반도체측의 에너지적으로 안정적인 최저부를 이동한다.
또한, 도 14(B)에 있어서, 게이트 전극(GE)에 부의 전위가 인가되면, 소수 캐리어인 홀은 실질적으로 제로이기 때문에, 전류는 한없이 제로에 가까운 값이 된다.
다음에, 산화물 반도체 중의 진성 캐리어 밀도를 계산했다. In－Ga－Zn－O계 산화물 반도체의 밴드 갭은 3.05 eV이며, 이 값을 바탕으로 진성 캐리어 밀도를 계산한다. 고체 중의 전자의 에너지 분포 f(E)는 다음의 식에서 나타나는 페르미－디랙 통계에 따른 것이 알려져 있다.
[수학식 1]
Figure pat00001
캐리어 밀도가 현저하게 높지 않은(축퇴하고 있지 않은) 보통 반도체에서는, 다음의 관계식이 성립한다.
[수학식 2]
Figure pat00002
따라서, 수학식 (1)의 페르미－디랙 분포는 다음의 식으로 나타내어지는 볼츠만 분포의 식에 근사(近似)된다.
[수학식 3]
Figure pat00003
수학식 (3)을 사용하여 반도체의 진성 캐리어 밀도(ni)를 계산하면 이하의 식을 얻을 수 있다.
[수학식 4]
Figure pat00004
그리고, 수학식 (4)에, Si와 In－Ga－Zn－O계 산화물 반도체의 실효 상태 밀도(Nc, Nv), 밴드 갭(Eg)의 값을 대입하여, 진성 캐리어 밀도를 계산했다. 그 결과를 표 1에 나타낸다.
Figure pat00005
In－Ga－Zn－O계 산화물 반도체는, Si에 비해 극단적으로 진성 캐리어 밀도가 적은 것을 알 수 있다. In－Ga－Zn－O계 산화물 반도체의 밴드 갭으로서 3.05 eV를 선택한 경우, Si와 In－Ga－Zn－O계 산화물 반도체에서는, 진성 캐리어 밀도에 대략 페르미－디랙의 분포칙이 올바다고 가정하고, 전자는 후자보다 캐리어 밀도가 약 1017배 크다고 할 수 있다.
다음에, 고순도화된 산화물 반도체막을 가지는 트랜지스터의 오프 전류의 측정 방법과 그 결과에 대하여 설명한다.
도 18에, 실제의 측정에 이용한 측정용 회로의 구성을 나타낸다. 도 18에 나타낸 측정용 회로는, 보유 용량의 전하를 보유하기 위한 스위칭 소자로서 고순도화된 산화물 반도체막을 가지는 트랜지스터를 이용하여, 상기 보유 용량의 단위 시간당의 전하량의 추이로부터, 상기 트랜지스터의 오프 전류를 측정하는 것이다.
구체적으로, 도 18에 나타낸 측정용 회로는, 오프 전류를 측정하기 위한 3개의 측정계(801－1)∼측정계(801－3)가 병렬로 접속된 구성을 가지고 있다. 그리고, 측정계(801－1)∼측정계(801－3)는 용량 소자(802)와 측정의 대상이 되는 트랜지스터(803)를 각각 가지고 있다. 또한, 측정계(801－1)∼측정계(801－3)는 트랜지스터(804)∼트랜지스터(806)를 각각 가지고 있다.
각 측정계에 있어서, 트랜지스터(803)의 게이트 전극은 전위(Vgb)가 인가되는 노드에 접속되어 있다. 또한, 트랜지스터(803)는 소스 전극이 전위(Vb)가 인가되는 노드에 접속되어 있고, 드레인 전극이 노드(A)에 접속되어 있다. 또한, 트랜지스터(804)의 게이트 전극은 전위(Vga)가 인가되는 노드에 접속되어 있다. 또한, 트랜지스터(804)는 소스 전극이 노드(A)에 접속되어 있고, 드레인 전극이 전위(Va)가 인가되는 노드에 접속되어 있다. 또한, 트랜지스터(805)의 게이트 전극과 드레인 전극은 전위(Va)가 인가되는 노드에 접속되어 있다. 또한, 트랜지스터(806)의 게이트 전극은 노드(A)에 접속되어 있고, 트랜지스터(806)는 소스 전극이 전위(Vb)가 인가되는 노드에 접속되어 있다. 그리고, 트랜지스터(805)의 소스 전극과 트랜지스터(806)의 드레인 전극이 접속되어 있고, 이들 2개의 전극의 전위가 전위(Vout1)∼전위(Vout3)로서, 각 측정계로부터 각각 출력된다. 용량 소자(802)가 가지는 한쌍의 전극은 한쪽이 노드(A)에 접속되고, 다른 한쪽이 전위(Vb)가 인가되는 노드에 접속되어 있다.
또한, 본 실시형태 3에서는, 측정의 대상이 되는 트랜지스터(803)는 고순도화된 막두께 30 nm의 산화물 반도체막과, 막두께가 100 nm의 게이트 절연막을 이용했다. 그리고, 트랜지스터(803)의 채널 형성 영역은 채널 길이(L) = 10μm, 채널폭(W) = 50μm로 했다. 또한, 각 측정계가 가지는 용량 소자(802)의 용량값은 각각 100 fF, 1 pF, 3 pF로 했다.
측정 전에 초기화를 행한다. 먼저, 전위(Vgb)를 트랜지스터(803)가 온이 되는 높이로 설정한다. 이것에 의해, 트랜지스터(803)가 온이 되고, 노드(A)에는 전위(Vb), 즉 로 레벨의 전위(Vss)가 부여된다. 그 후, 전위(Vgb)를 트랜지스터(803)가 오프가 되는 높이로 설정함으로써, 트랜지스터(803)를 오프로 한다. 다음에, 전위(Vga)를 트랜지스터(804)가 온이 되는 높이로 설정한다. 이것에 의해, 노드(A)에는 전위(Va), 즉 하이레벨의 전위(VDD)가 부여되고, 용량 소자(802)의 한쌍의 전극간에는 로 레벨의 전위(Vss)와 하이레벨의 전위(VDD)의 전위차가 인가된 상태가 된다. 그 후, 전위(Vga)의 높이를 트랜지스터(804)가 오프가 되는 높이로 설정함으로써, 트랜지스터(804)가 오프가 되고, 노드(A)가 플로팅 상태가 된다.
다음에, 측정 동작이 수행된다. 측정을 행할 때는, 전위(Va) 및 전위(Vb)를, 노드(A)에 전하가 흐르거나, 또는 노드(A)로부터 전하가 흘러나오는 높이로 설정한다. 본 실시형태 3에서는, 전위(Va) 및 전위(Vb)를 로 레벨의 전위(Vss)로 했다. 또한, 전위(Vout)를 측정하는 타이밍에 있어서, 일시적으로 전위(Va)를 하이레벨의 전위(VDD)로 설정했지만, 그 이외는 전위(Va) 및 전위(Vb)를 로 레벨의 전위(Vss)로 유지했다.
트랜지스터(803)에는 미소한 오프 전류가 흐르기 때문에, 시간의 경과와 함께 노드(A)에 보유되는 전하량은 변동한다. 그리고, 노드(A)에 보유되는 전하량의 변동에 따라, 노드(A)의 전위가 변동하기 때문에, 전위(Vout1∼Vout3)는 트랜지스터(803)의 오프 전류의 값에 따라 그 높이가 변화한다.
구체적으로, 본 측정에서는, 전위(VDD)를 5 V, 전위(Vss)를 0 V로 했다. 그리고, 측정 시에는 전위(Va)를 원칙으로서 전위(Vss)로 하고, 10∼300 sec마다, 100 msec의 기간만큼 전위(Va)를 전위(VDD)로 하고, 전위(Vout1)∼전위(Vout3)를 측정했다.
도 19에, 상기 전류 측정에 관한 경과 시간(Time)과, 출력 전위(Vout)와의 관계를 나타낸다. 90시간 정도부터, 전위 변화의 양태를 확인할 수 있다.
미리, 노드(A)의 전위(VA)와 출력 전위(Vout)의 관계를 구해 둠으로써, 출력 전위(Vout)로부터 노드(A)의 전위(VA)를 구하는 것이 가능하다. 일반적으로, 노드(A)의 전위(VA)는 출력 전위(Vout)의 함수로서 다음 식과 같이 나타낼 수 있다.
[수학식 5]
Figure pat00006
또한, 노드(A)의 전하(QA)는 노드(A)의 전위(VA), 노드(A)에 접속되는 용량(CA), 정수(const)를 이용하여, 다음 식과 같이 나타내어진다. 여기서, 노드(A)에 접속되는 용량(CA)은 용량 소자(802)의 용량값과 다른 용량(트랜지스터(805) 및 트랜지스터(806)로 구성되는 회로의 입력 용량 등)의 합이다.
[수학식 6]
Figure pat00007
노드(A)의 전류(IA)는 노드(A)에 흘러들어오는 전하(또는 노드(A)로부터 흘러나오는 전하)의 시간 미분이기 때문에, 노드(A)의 전류(IA)는 다음 식과 같이 표현된다.
[수학식 7]
Figure pat00008
이와 같이, 노드(A)에 접속되는 용량(CA)와 전위(Vout1∼Vout3)로부터, 노드(A)의 전류(IA)를 구할 수 있다.
도 20에는, 상기 전류의 측정에 의해 산출된 오프 전류를 나타낸다. 트랜지스터(803)에 흐르는 전류(I)의 산출에 이용되는 Δt는 약 30000 sec로 했다. 또한, 도 20은 소스 전극과 드레인 전극 사이의 전압(V)과, 오프 전류(I)와의 관계를 나타낸다. 도 20으로부터, 소스 전극과 드레인 전극 사이의 전압이 4V의 조건에서, 오프 전류는 약 40 zA/㎛인 것을 알 수 있다.
이와 같이, 산화물 반도체의 주성분 이외의 수분 또는 수소 등의 불순물이 극력 포함되지 않도록, 산화물 반도체막을 고순도화함으로써, 트랜지스터의 동작을 양호한 것으로 할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 양태에 관한 기억 장치를 이용한 반도체 장치의 하나인 휴대형의 기억 매체의 일례에 대하여 설명한다.
도 16(A)에, 본 발명의 일 양태에 관한 기억 매체의 구성을 일례로서 나타낸다. 도 16(A)에 나타낸 기억 매체는 본 발명의 일 양태에 관한 기억 장치(701)와, 구동 장치와 기억 매체의 전기적인 접속을 행하는 커넥터(702)와, 커넥터(702)를 통하여 입출력되는 각종 신호에, 사양에 맞추어 신호 처리를 실시하는 인터페이스(703)와, 기억 매체의 동작 상태 등에 따라 점등하는 발광 다이오드(704)와, 기억 장치(701), 인터페이스(703), 발광 다이오드(704) 등의 기억 매체 내의 각종 회로나 반도체 소자의 동작을 제어하는 콘트롤러(705)가 프린트 배선 기판(706)에 실장되어 있다. 그 외에, 콘트롤러(705)의 동작을 제어하기 위한 클록 신호를 생성하는데 이용되는 수정 진동자, 기억 매체 내에서의 전원 전압의 높이를 제어하기 위한 레귤레이터 등이 설치되어 있어도 좋다.
도 16(A)에 나타낸 프린트 배선 기판(706)은, 도 16(B)에 나타낸 바와 같이 커넥터(702)와 발광 다이오드(704)가 일부 노출하도록, 수지 등을 이용한 커버재(707)로 덮어, 보호하도록 해도 좋다.
본 발명의 일 양태에 관한 기억 장치(701)는 그 동작시에서의 소비 전력을 낮게 억제할 수 있으므로, 기억 장치(701)를 이용하는 기억 매체의 저소비 전력화, 나아가서는 기억 매체에 접속되는 구동 장치의 저소비 전력화를 실현할 수 있다. 또한, 본 발명의 일 양태에 관한 기억 장치(701)는 장기간에 걸친 데이터의 보유가 가능하고, 또한, 데이터의 다시쓰기 횟수를 늘릴 수 있으므로, 기억 매체의 신뢰성을 높일 수 있다. 또한, 장기간에 걸친 데이터의 보유가 가능하고, 또한, 데이터의 다시쓰기 횟수를 늘릴 수 있으므로, 기억 매체의 동작 조건의 제약이 느슨해져, 기억 매체의 범용성을 높일 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시예 1]
본 발명의 일 양태에 관한 반도체 장치를 이용함으로써, 신뢰성이 높은 전자기기, 소비 전력이 낮은 전자기기, 고속 구동의 전자기기를 제공하는 것이 가능하다. 특히 전력의 공급을 상시 받는 것이 곤란한 휴대용의 전자기기의 경우, 본 발명의 일 양태에 관한 소비 전력이 낮은 반도체 장치를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어진다는 메리트를 얻을 수 있다.
또한, 본 발명의 반도체 장치에서는, 제작 공정에서의 가열 처리의 온도를 억제할 수 있으므로, 유리보다 내열성이 뒤떨어지는, 플라스틱 등의 가요성을 가지는 합성 수지로 이루어지는 기판 위에서도, 특성이 우수하고 신뢰성이 높은 트랜지스터를 제작하는 것이 가능하다. 따라서, 본 발명의 일 양태에 관한 제작 방법을 이용함으로써, 신뢰성이 높고, 경량이며 유연한 반도체 장치를 제공하는 것이 가능하다. 플라스틱 기판으로서 폴리에틸렌테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴 부타디엔 스틸렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리초산비닐, 아크릴 수지 등을 들 수 있다.
본 발명의 일 양태에 관한 반도체 장치는 표시 장치, 노트북형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD：Digital　Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치)에 이용할 수 있다. 그 외에, 본 발명의 일 양태에 관한 반도체 장치를 이용할 수 있는 전자기기로서, 휴대전화, 휴대형 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자기기의 구체적인 예를 도 17에 나타낸다.
도 17(A)은 휴대형 게임기이며, 하우징(7031), 하우징(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 가진다. 본 발명의 일 양태에 관한 반도체 장치는 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 이용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 양태에 관한 반도체 장치를 이용함으로써, 신뢰성이 높은 휴대형 게임기, 소비 전력이 낮은 휴대형 게임기, 고속 구동의 휴대형 게임기, 고기능의 휴대형 게임기를 제공할 수 있다. 또한, 도 17(A)에 나타낸 휴대형 게임기는 2개의 표시부(7033)와 표시부(7034)를 가지고 있지만, 휴대형 게임기가 가지는 표시부의 수는 이것에 한정되지 않는다.
도 17(B)는 휴대전화이며, 하우징(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 가진다. 수광부(7046)에서 수신한 광을 전기 신호로 변환함으로써, 외부의 화상을 로드할 수 있다. 본 발명의 일 양태에 관한 반도체 장치는 휴대전화의 구동을 제어하기 위한 집적 회로에 이용할 수 있다. 휴대전화의 구동을 제어하기 위한 집적 회로에 본 발명의 일 양태에 관한 반도체 장치를 이용함으로써, 신뢰성이 높은 휴대전화, 소비 전력이 낮은 휴대전화, 고속 구동의 휴대전화, 고기능의 휴대전화를 제공할 수 있다.
도 17(C)는 휴대 정보 단말이며, 하우징(7051), 표시부(7052), 조작 키(7053) 등을 가진다. 도 17(C)에 나타낸 휴대 정보 단말은, 모뎀이 하우징(7051)에 내장되어 있다. 본 발명의 일 양태에 관한 반도체 장치는 휴대 정보 단말의 구동을 제어하기 위한 집적 회로에 이용할 수 있다. 휴대 정보 단말의 구동을 제어하기 위한 집적 회로에 본 발명의 일 양태에 관한 반도체 장치를 이용함으로써, 신뢰성이 높은 휴대 정보 단말, 소비 전력이 낮은 휴대 정보 단말, 고속 구동의 휴대 정보 단말, 고기능의 휴대 정보 단말을 제공할 수 있다.
본 실시예는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2009년 12월 28일 일본 특허청에 출원된, 일련 번호가 2009-297140인 일본 특허 출원에 기초한다.
100：메모리 셀 101：트랜지스터
102：트랜지스터 103：용량 소자
110：기판 111：게이트 전극
112：절연막 113：산화물 반도체막
114：소스 전극 115：드레인 전극
116：절연막 117：절연막
121：게이트 전극 123：산화물 반도체막
124：소스 전극 125：드레인 전극
126：게이트 전극 130：선
131：선 140：기판
141：게이트 전극 142：절연막
143：산화물 반도체막 144：소스 전극
145：드레인 전극 146：절연막
147：절연막 148：채널 보호막
151：게이트 전극 153：산화물 반도체막
154：소스 전극 155：드레인 전극
156：게이트 전극 157：채널 보호막
160：기판 161：게이트 전극
162：절연막 163：산화물 반도체막
164：소스 전극 165：드레인 전극
166：절연막 167：절연막
171：게이트 전극 173：산화물 반도체막
174：소스 전극 175：드레인 전극
176：게이트 전극 200：기판
208：산화물 반도체막 211：게이트 전극
212：절연막 213：산화물 반도체막
214：소스 전극 215：드레인 전극
216：절연막 217：절연막
221：게이트 전극 223：반도체막
224：소스 전극 225：드레인 전극
226：게이트 전극 230：절연막
231：절연막 241：게이트 전극
242：절연막 243：산화물 반도체막
244：소스 전극 245：드레인 전극
246：절연막 247：절연막
251：게이트 전극 253：반도체막
254：소스 전극 255：드레인 전극
256：게이트 전극 260：절연막
261：절연막 270：기판
300：메모리 셀 301：트랜지스터
302：트랜지스터 303：용량 소자
304：전원선 310＿1：트랜지스터
310＿2：트랜지스터 310＿3：트랜지스터
311＿1：트랜지스터 311＿2：트랜지스터
311＿3：트랜지스터 312＿1：연산 증폭기
312＿2：연산 증폭기 312＿3：연산 증폭기
320：트랜지스터 321：트랜지스터
400：기판 401：게이트 전극
402：게이트 전극 403：게이트 절연막
404：산화물 반도체막 405：산화물 반도체막
406：산화물 반도체막 407：소스 전극
408：드레인 전극 409：소스 전극
410：드레인 전극 411：절연막
412：컨택트홀 413：백 게이트 전극
414：절연막 420：트랜지스터
421：트랜지스터 430：용량 소자
500：셀 어레이 501：구동 회로
502：판독 회로 503：워드선 구동 회로
504：데이터선 구동 회로 505：제어 회로
506：워드선용 디코더 508：데이터선용 디코더
509：데이터선용 셀렉터 701：기억 장치
702：커넥터 703：인터페이스
704：발광 다이오드 705：콘트롤러
706：프린트 배선 기판 707：커버재
801－1：측정계 801－2：측정계
801－3：측정계 802：용량 소자
803：트랜지스터 804：트랜지스터
805：트랜지스터 806：트랜지스터
7031：하우징 7032：하우징
7033：표시부 7034：표시부
7035：마이크로폰 7036：스피커
7037：조작 키 7038：스타일러스
7041：하우징 7042：표시부
7043：음성 입력부 7044：음성 출력부
7045：조작 키 7046：수광부
7051：하우징 7052：표시부
7053：조작 키

Claims (5)

  1. 반도체 장치로서,
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 트랜지스터는, 제 1 도전층, 제 2 도전층, 제 3 도전층, 제 4 도전층, 및 상기 제 1 도전층과 상기 제 2 도전층 사이의 산화물 반도체를 포함하고,
    상기 산화물 반도체는 상기 제 1 도전층과 중첩되고,
    상기 제 2 도전층은 상기 산화물 반도체와 중첩되고,
    상기 제 3 도전층 및 상기 제 4 도전층의 각각은 상기 산화물 반도체 위에 있고 상기 산화물 반도체와 접하고,
    상기 제 2 도전층은 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 채널 길이 방향에서 상기 제 2 도전층의 폭은 상기 제 1 트랜지스터의 채널 길이 방향에서 상기 산화물 반도체의 폭보다 크고,
    상기 제 2 도전층의 일부는 상기 용량 소자의 제 1 전극이 되며,
    상기 제 3 도전층의 일부는 상기 용량 소자의 제 2 전극이 되는, 반도체 장치.
  2. 반도체 장치로서,
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 트랜지스터는, 제 1 도전층, 제 2 도전층, 제 3 도전층, 제 4 도전층, 및 상기 제 1 도전층과 상기 제 2 도전층 사이의 산화물 반도체를 포함하고,
    상기 산화물 반도체는 상기 제 1 도전층과 중첩되고,
    상기 제 2 도전층은 상기 산화물 반도체와 중첩되고,
    상기 제 3 도전층 및 상기 제 4 도전층의 각각은 상기 산화물 반도체 위에 있고 상기 산화물 반도체와 접하고,
    상기 제 2 도전층은 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속되고,
    상기 제 3 도전층은, 상기 산화물 반도체와 중첩되는 제 1 영역, 및 상기 산화물 반도체와 중첩되지 않는 제 2 영역을 포함하고,
    상기 제 2 도전층은 상기 제 2 영역과 중첩되는 영역을 포함하고,
    상기 제 2 도전층의 일부는 상기 용량 소자의 제 1 전극이 되며,
    상기 제 3 도전층의 일부는 상기 용량 소자의 제 2 전극이 되는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체는 진성형(i형) 산화물 반도체 또는 실질적으로 i형 산화물 반도체인, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체는 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체의 수소 농도는 5Х1019/cm3 이하인, 반도체 장치.
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