JP2015222807A - 半導体装置 - Google Patents

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Abstract

【課題】良好な電気特性を有するトランジスタを有する半導体装置を提供する。【解決手段】記憶回路および回路が同一の基板に作製されている半導体装置であって、記憶回路は、容量素子、第１のトランジスタ、および第２のトランジスタを有し、第１のトランジスタのゲートには、容量素子、および第２のトランジスタのソースまたはドレインのいずれか一方が電気的に接続され、回路は、第３のトランジスタと、第４のトランジスタと、を有し、第１のトランジスタおよび第３のトランジスタは、シリコンを含む活性層を有し、第２のトランジスタおよび第４のトランジスタは、酸化物半導体を含む活性層を有する。【選択図】図２３

Description

本発明の一態様は、半導体を利用した回路システムやその他の半導体装置に関する。または、本発明の一態様は、半導体装置のための駆動方法、または作製方法に関する。
本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。
本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
本明細書等において、回路システムとは、容量素子、トランジスタ、抵抗素子、記憶素子、配線等の半導体装置を有する回路全般のことを指す。または、回路システムには、半導体装置を駆動させる駆動回路、電源回路等が含まれていてもよい。または、回路システムには、インバータ回路、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、バッファ、レベルシフタ、ＸＯＲ回路、ＸＮＯＲ回路、ＡＮＤ−ＮＯＲ回路、ＯＲ−ＮＡＮＤ回路、ＡＮＤ−ＯＲ−ＩＮＶ回路、ＯＲ−ＡＮＤ−ＩＮＶ回路、アナログスイッチ、フリップフロップ、セット可能なフリップフロップ、リセット可能なフリップフロップ、セットおよびリセット可能なフリップフロップ、加算器、半加算器、マルチプレクサ、デマルチプレクサ、レジスタ、スキャンレジスタ、リテンションレジスタ、アイソレータ、およびデコーダ等の１つまたは複数が含まれてもよい。
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ酸化物を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、良好な電気特性を有するトランジスタを有する回路システムを提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有するトランジスタと、静電容量が小さい容量素子とを有する回路システムを提供することを課題の一つとする。または、本発明の一態様は、微細化に適したトランジスタを有する回路システムを提供することを課題の一つとする。または、本発明の一態様は、スイッチング速度（動作速度ともいう）が向上する回路システムを提供することを課題の一つとする。または、本発明の一態様は、書き込み速度が向上する回路システムを提供することを課題の一つとする。または、本発明の一態様は、読み出し速度が向上する回路システムを提供することを課題の一つとする。または、本発明の一態様は、消費電力の小さい回路システムを提供することを課題の一つとする。または、本発明の一態様は、保持特性の良好な記憶素子を有する回路システムを提供することを課題の一つとする。または、新規な回路システムを提供することを課題の一つとする。または、新規な半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、容量素子と、容量素子と電気的に接続されるトランジスタと、を有する半導体装置において、容量素子の静電容量は、０．１ｆＦ以上１０ｆＦ未満であり、トランジスタは、酸化物半導体膜を有し、室温動作時において、半導体装置の書き込み時間が０．１ｎ秒以上５ｎ秒未満である半導体装置である。
本発明の一態様は、記憶回路および回路が同一の基板に作製されている半導体装置であって、記憶回路は、容量素子、第１のトランジスタ、および第２のトランジスタを有し、第１のトランジスタのゲートには、容量素子および第２のトランジスタのソースまたはドレインのいずれか一方が電気的に接続され、回路は、第３のトランジスタと、第４のトランジスタと、を有し、第３のトランジスタと、第４のトランジスタとは、互いに直列に接続され、第１のトランジスタおよび第３のトランジスタは、シリコンを含む活性層を有し、第２のトランジスタおよび第４のトランジスタは、酸化物半導体膜で形成された活性層を有する半導体装置である。
本発明の一態様は、記憶回路および回路が同一の基板に作製されている半導体装置であって、記憶回路は、容量素子、第１のトランジスタ、および第２のトランジスタを有し、第１のトランジスタのゲートには、容量素子、および第２のトランジスタのソースまたはドレインのいずれか一方が電気的に接続され、回路は、第３のトランジスタと、第４のトランジスタと、を有し、第３のトランジスタと、第４のトランジスタとは、互いに直列に接続され、第１乃至第４のトランジスタは、酸化物半導体膜で形成された活性層を有する半導体装置である。
上記各態様において、酸化物半導体膜で形成された活性層を有するトランジスタは、チャネル長が１ｎｍ以上１００ｎｍ未満である領域を有すると好ましい。また、上記各態様において、酸化物半導体膜は、酸素と、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）とを有することが好ましい。また、上記各態様おいて、酸化物半導体膜は結晶部を有すると好ましい。また、上記各態様おいて、酸化物半導体膜は、ｃ軸配向した結晶部を有すると好ましい。
本発明の一態様により、良好な電気特性を有するトランジスタを有する回路システムを提供することができる。または、本発明の一態様により、良好な電気特性を有するトランジスタと、静電容量が小さい容量素子とを有する回路システムを提供することができる。または、本発明の一態様により、微細化に適したトランジスタを有する回路システムを提供することができる。または、本発明の一態様により、スイッチング速度（動作速度ともいう）が向上する回路システムを提供することができる。または、本発明の一態様により、書き込み速度が向上する回路システムを提供することができる。または、本発明の一態様により、読み出し速度が向上する回路システムを提供することができる。または、本発明の一態様により、消費電力の小さい回路システムを提供することができる。または、本発明の一態様により、保持特性の良好な記憶素子を有する回路システムを提供することができる。または、新規な回路システムを提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
回路システムの一例を説明するブロック図。 （Ａ）−（Ｃ）：記憶装置の一例を示す回路図。（Ｄ）：同断面図。 （Ａ）：メモリセルアレイの一例を示す模式図。（Ｂ）：メモリセルの一例を示す回路図。 メモリセルアレイの一例を示す回路図。 （Ａ）、（Ｂ）：メモリセルアレイの動作の一例を示すタイミングチャート。 メモリセルアレイの一例を示す回路図。 メモリセルアレイの一例を示す回路図。 メモリセルアレイの一例を示す断面図。 メモリセルアレイの一例を示す断面図。 図９の部分拡大図。 メモリセルアレイの一例を示す断面図。 （Ｂ）：トランジスタの一例を示す上面図。（Ａ）、（Ｃ）：同断面図。 （Ｂ）：トランジスタの一例を示す上面図。（Ａ）、（Ｃ）：同断面図。 （Ａ）−（Ｄ）：トランジスタの一例を示す断面図。 （Ａ）−（Ｄ）：メモリセルアレイの作製方法の一例を示す断面図。 （Ａ）−（Ｃ）：メモリセルアレイの作製方法の一例を示す断面図。 （Ａ）−（Ｃ）：メモリセルアレイの作製方法の一例を示す断面図。 メモリセルアレイの作製方法の一例を示す断面図。 （Ａ）：半導体装置の一例を示す回路図。（Ｂ）、（Ｃ）：図１９（Ａ）の半導体装置の構成例を示す断面図。 （Ａ）：半導体装置の一例を示す回路図。（Ｂ）、（Ｃ）：図２０（Ａ）の半導体装置の構成例を示す断面図。 （Ａ）：半導体装置の一例を示す回路図。（Ｂ）：図２１（Ａ）の半導体装置の構成例を示す断面図。 （ａ）−（ｉ）：半導体装置の一例を示す回路図。 （Ａ）：半導体装置の構成例を示す断面図。（Ｂ）、（Ｃ）：半導体装置の一例を示す回路図。 （Ａ）：半導体装置の構成例を示す断面図。（Ｂ）、（Ｃ）：半導体装置の一例を示す回路図。 ＲＦデバイスの一例を示す図。 （Ａ）−（Ｆ）：ＲＦデバイスの使用例を示す図。 ＣＰＵの一例を示す図。 記憶回路の一例を示す回路図。 （Ａ）−（Ｆ）：電子機器の一例を示す図。 絶縁膜及び酸化物半導体膜の積層構造におけるバンド構造を示す図。 ＯＳトランジスタの遮断周波数の測定結果を示す図。 作製したトランジスタのＶｇ−Ｉｄ特性を示す図。 （Ａ）：作製した回路システムの回路図。（Ｂ）：同レイアウト図。（Ｃ）：同光学顕微鏡写真。 作製した回路システムの書き込み動作時の動作波形を示す模式図。 作製した回路システムのフローティングノードの電圧と書き込み時間との関係を示す図。 作製した回路システムの書き込み時間と静電容量との関係を示す図。 ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いたトランジスタ（ＣＡＡＣ−ＯＳ ＦＥＴ）のＤＣ特性。（Ａ）：ドレイン電流―ゲート電圧（Ｉｄ−Ｖｇ）特性の測定結果。（Ｂ）：ドレイン電流―ドレイン電圧（Ｉｄ−Ｖｄ）特性の測定結果。 ＣＡＡＣ−ＯＳ ＦＥＴの相互コンダクタンスｇｍ特性の測定結果を示す図。 ＣＡＡＣ−ＯＳ ＦＥＴの周波数に対する高周波利得の測定結果を示す図。 ＣＡＡＣ−ＯＳ ＦＥＴのＶｄと遮断周波数および最大発振周波数の関係を示す図。 作製した記憶回路の回路図。 図４１の記憶回路の負荷容量Ｃｌｏａｄと書き込み時間の関係を示す図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ｎｃ−ＯＳの成膜方法を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書等におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。また、トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。本明細書等において、トランジスタのゲート以外の２つの端子について、これらをトランジスタの第１端子、第２端子と呼ぶ場合がある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１端子など）とドレイン（又は第２端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１端子など）、トランジスタのドレイン（又は第２端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１端子など）、トランジスタのドレイン（又は第２端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１端子など）とドレイン（又は第２端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１端子など）、トランジスタのドレイン（又は第２端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１端子など）と、ドレイン（又は第２端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
（実施の形態１）
本実施の形態では、本発明の一態様の回路システムについて、図１乃至図１８を用いて説明する。ここでは、回路システムの一例として記憶装置について説明する。
＜回路システムの構成例＞
図１は、回路システムの一例を示すブロック図である。
図１に示す回路システム１０は、メモリセルアレイ１２、および周辺回路１４を有する。周辺回路１４はメモリセルアレイ１２と電気的に接続されている。周辺回路１４には、行選択ドライバ（Ｒｏｗ Ｄｒｉｖｅｒ）、列選択ドライバ（Ｃｏｌｕｍｎ Ｄｒｉｖｅｒ）、及びＡ／Ｄコンバータ（Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ）等が設けられる。また、周辺回路１４には、論理回路等を設けてもよい。
なお、メモリセルアレイ１２と、メモリセルアレイ１２に電気的に接続する周辺回路１４（ここでは、行選択ドライバ、列選択ドライバ、及びＡ／Ｄコンバータ）を含む構成を、記憶装置と称してもよい。
ここで、図２を用いて、本発明の一態様の回路システムに用いることのできる記憶回路の一例を説明する。
図２（Ａ）は、記憶装置の一例を示す回路図である。図２（Ａ）に示す記憶回路２５は、トランジスタ２１、トランジスタ２２、および容量素子２３を有する。記憶回路２５は、電力が供給されない状況でもデータの保持が可能であり、且つ、書き込み回数にも制限が無い。また、記憶回路２５は、例えば、図１に示すメモリセルアレイ１２のメモリセルに適用することが可能である。
トランジスタ２１及びトランジスタ２２は、具体的には、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタ（以下、”ＯＳトランジスタ”と呼ぶ場合がある。）である。なお、図２（Ａ）に示すように、ＯＳ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を付記しているものは、酸化物半導体層を有するトランジスタであることを表している。他の図面でも同様である。また、図２（Ａ）には、トランジスタ２１及びトランジスタ２２の双方ともＯＳトランジスタである例示しているが、これに限定されず、トランジスタ２１またはトランジスタ２２の少なくとも一方がＯＳトランジスタであればよい。トランジスタ２２がＯＳトランジスタであることが非常に好適である。トランジスタ２２にＯＳトランジスタを適用することで、記憶回路２５の消費電力を低減することが可能となる。具体的には、トランジスタ２２のオフ電流を小さくできるため、長期間にわたり記憶内容を保持することが可能となる。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度を極めて少なくすることが可能となるため、消費電力を十分に低減された記憶回路２５を提供することができる。
また、図２（Ａ）に示す記憶回路２５は、データの書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来のフラッシュメモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。すなわち、図２（Ａ）に示す記憶回路２５は、従来のフラッシュメモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。また、トランジスタ２２の導通状態、非導通状態によって、データの書き込みが行われるため、高速な動作が可能となる。
また、記憶回路２５の容量素子２３の静電容量は、０．１ｆＦ以上１０ｆＦ未満であることが好ましい。容量素子２３の静電容量を上記の範囲とすることで、書き込み速度を向上させることができる。言い換えると、書き込み時間を短時間とすることができる。具体的には、室温動作時において、書き込み時間を０．１ｎｓｅｃ以上５ｎｓｅｃ未満とすることができる。または、室温動作時において、書き込み速度の周波数を、０．２ＧＨｚを超えて１０ＧＨｚ以下とすることができる。または室温動作時において、書き込み時間を、ビット速度（ｂｉｔ ｒａｔｅともいう）に換算して、４００Ｍｂｐｓ（ｂｉｔ ｐｅｒ ｓｅｃｏｎｄ）以上２０Ｇｂｐｓ以下とすることができる。
ここでは、書き込み時間とは、記憶回路２５の容量素子２３を充電することで、データを書き込む場合に容量素子２３を９０％充電するのに要する時間のことであり、別言すると、ノードＦＮの電位を、ローレベルの電位からデータ書き込み用のビット線（配線ＷＢＬ）の電位の９０％まで上昇させるのに要する時間のことを言う。
書き込み速度は、記憶回路の書き込みトランジスタが非導通状態から導通状態となる時間で表してもよい。或いは、書き込み速度は書き込みトランジスタの電流利得が１以上となる最大の周波数（遮断周波数）で表してもよい。なお、記憶回路２５では、トランジスタ２２が書き込みトランジスタとなる。
トランジスタ２１およびトランジスタ２２のいずれか一方または双方は、チャネル長が１ｎｍ以上１００ｎｍ未満の領域を有することが好ましく、チャネル長が５ｎｍ以上６０ｎｍ以下の領域を有することがさらに好ましい。トランジスタのチャネル長を上述の範囲とすることで、微細化された記憶装置、または該記憶装置を有する回路面積が小さい回路システム、または該記憶装置を有する消費電力が低い回路システムを提供することができる。
図２（Ａ）に示す記憶回路２５は、配線ＷＢＬ（書き込みビット配線ともいう）、配線ＲＢＬ（読み出しビット配線ともいう）、配線ＷＷＬ（書き込みワード配線ともいう）、配線ＲＷＬ（読み出しワード配線ともいう）、および配線ＳＬ（ソース線ともいう）と電気的に接続されている。配線ＲＢＬはトランジスタ２１の第１端子と電気的に接続され、配線ＳＬはトランジスタ２１の第２端子と電気的に接続されている。また、配線ＷＢＬはトランジスタ２２の第１端子と電気的に接続され、配線ＷＷＬはトランジスタ２２のゲート電極と電気的に接続されている。また、トランジスタ２１のゲート電極は、トランジスタ２２の第２端子、および容量素子２３の第１端子（第１電極）と電気的に接続され、配線ＲＷＬは容量素子２３の第２端子（第２電極）と電気的に接続されている。
また、図２（Ａ）において、容量素子２３の電極とトランジスタ２１のゲート電極とが電気的に接続されているノードをノードＦＮと呼ぶ。符号“ＦＮ”は電気的に浮遊状態になることが可能なノードであることを示している。なお、本明細書等において、ノードとは、素子間を電気的に接続するために設けられる配線上のいずれかの箇所のことである。
図２（Ａ）に示す記憶回路２５では、トランジスタ２１のゲート電極（ノードＦＮ）の電位を長期間保持することが可能である。以下に、記憶回路２５の書き込み、保持、読み出しについて説明する。
データの書き込みは、まず、配線ＷＷＬの電位をトランジスタ２２がオン状態となる電位にする。これにより、トランジスタ２２がオン状態となり、トランジスタ２１のゲート電極および容量素子２３の第１端子に配線ＷＢＬの電位が与えられる。すなわち、容量素子２３には所定の電荷が与えられる。ここでは、配線ＷＢＬには、ローレベルまたはハイレベルの二つの電位レベルの何れか一方を与えることとする。容量素子２３には配線ＷＢＬの電位レベルに対応する電荷が与えられる。次に、配線ＷＷＬの電位をトランジスタ２２がオフ状態となる電位にする。トランジスタ２２をオフ状態となることにより、ノードＦＮが電気的に浮遊状態となり、容量素子２３に与えられた電荷が保持される。このようにして、図２（Ａ）に示す記憶回路２５に書き込みを行う。
トランジスタ２２のオフ電流は極めて小さいため、容量素子２３に与えられた電荷は長期間にわたって保持される。したがって、電源が供給されない状態でもデータの保持が可能となる。
データの読み出しについて説明する。配線ＲＢＬに所定の電位（定電位）を与えた状態で、配線ＲＷＬに適切な電位（読み出し電位）を与えると、容量素子２３に保持された電荷量に応じて、配線ＳＬは異なる電位をとる。トランジスタ２１をｎチャネル型とすると、トランジスタ２１のゲート電極にハイレベル電位が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、一般に、トランジスタ２１のゲート電極にローレベルの電位が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなる。ここで、見かけのしきい値電圧とは、トランジスタ２１を「オン状態」とするために必要な配線ＲＷＬの電位をいうものとする。したがって、配線ＲＷＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２１のゲート電極に与えられた電位を判別できる。例えば、書き込みにおいて、トランジスタ２１のゲート電極にハイレベル電位が与えられていた場合には、配線ＲＷＬの電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２１は「オン状態」となる。ローレベル電位が与えられていた場合には、配線ＲＷＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２１は「オフ状態」のままである。このため、配線ＲＢＬの電位を判別することで、保持されているデータを読み出すことができる。
なお、記憶回路２５をアレイ状に配置して用いる場合、所望の記憶回路２５のデータのみを読み出せることが必要になる。このようにデータを読み出さない場合には、容量素子２３に保持された電荷量にかかわらずトランジスタ２１が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を配線ＲＷＬに与えればよい。または、データを読み出す場合には、容量素子２３に保持された電荷量にかかわらずトランジスタ２１が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を配線ＲＷＬに与えればよい。
図２（Ａ）は、２トランジスタのゲインセル構造の一例である。メモリセルの構造は、図２（Ａ）に限定されない。例えば、図２（Ｂ）に示す記憶回路２６や、図２（Ｃ）に示す記憶回路２７をメモリセルに適用することが可能である。
図２（Ｂ）に示す記憶回路２６は、３トランジスタのゲインセル構造の一例である。記憶回路２６において、トランジスタ２４は読み出し用トランジスタとして機能し、配線ＲＷＬにゲートが電気的に接続されている。容量素子２３の第１端子はノードＦＮと電気的に接続され、第２端子は配線ＣＮＬと電気的に接続されている。記憶回路２６も記憶回路２５と同様に駆動することができる。データの読み出し時に、必要に応じて、配線ＣＮＬの電位を制御して、ノードＦＮの電位を上昇させるようにすればよい。
図２（Ｃ）に示す記憶回路２７は、トランジスタ２１を設けていない点で記憶回路２５と相違している。記憶回路２７も記憶回路２５と同様に駆動することができる。記憶回路２７のデータの読み出し動作を説明する。トランジスタ２２がオン状態となると、浮遊状態である配線ＷＢＬと容量素子２３とが導通し、配線ＷＢＬに付随する配線容量と容量素子２３の間で電荷が再分配される。その結果、配線ＷＢＬの電位が変化する。配線ＷＢＬの電位の変化量は、容量素子２３に蓄積された電荷量（または容量素子２３の第１端子の電位）によって、異なる値をとる。
例えば、容量素子２３の第１端子（ノードＦＮ）の電位をＶ、容量素子２３の容量をＣ、配線ＷＢＬに付随する配線容量をＣＢ、電荷が再分配される前の配線ＷＢＬの電位をＶＢ０とし、配線ＲＷＬの電位を０［Ｖ］、配線ＷＢＬに付随する配線容量の他方の電極の電位を０［Ｖ］とすると、電荷が再分配された後の配線ＷＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、記憶回路２７の状態が、容量素子２３の第１端子の電位ＶがＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の配線ＷＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の配線ＷＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。よって、配線ＷＢＬの電位を所定の電位と比較することで、データを読み出すことができる。
図２（Ａ）に示す記憶回路２５のデバイス構造の一例を図２（Ｄ）に示す。図２（Ｄ）には、記憶回路２５のトランジスタ２１、２２のチャネル長の方向の断面を図示している。なお、実際の記憶回路２５において、トランジスタ２１とトランジスタ２２のチャネル長方向が一致していなくてもよい。これは、他の図面においても同様である。
図２（Ｄ）に示す記憶回路２５は、基板３１上のトランジスタ２１と、トランジスタ２１の上方の容量素子２３と、トランジスタ２１及び容量素子２３上のトランジスタ２２と、を有する。トランジスタ２１は、基板３１上の導電膜３２と、導電膜３２上の絶縁膜３３と、絶縁膜３３上の半導体膜３４ａと、半導体膜３４ａ上の半導体膜３４ｂと、半導体膜３４ｂと電気的に接続される導電膜３５と、半導体膜３４ｂと電気的に接続される導電膜３６と、導電膜３５、半導体膜３４ｂ、及び導電膜３６上の半導体膜３４ｃと、半導体膜３４ｃ上の絶縁膜３７と、絶縁膜３７上の導電膜３８と、を有する。
トランジスタ２１において、導電膜３２は、バックゲート電極としての機能を有する。また、絶縁膜３３は、半導体膜３４の下地膜としての機能、及びゲート絶縁膜としての機能を有する。また、導電膜３５、３６は、ソース電極及びドレイン電極としての機能を有する。また、絶縁膜３７は、ゲート絶縁膜としての機能を有する。また、導電膜３８は、ゲート電極としての機能を有する。
トランジスタ２２は、導電膜４２と、導電膜４２上の絶縁膜４３と、絶縁膜４３上の半導体膜４４ａと、半導体膜４４ａ上の半導体膜４４ｂと、半導体膜４４ｂと電気的に接続される導電膜４５と、半導体膜４４ｂと電気的に接続される導電膜４６と、導電膜４５、半導体膜４４ｂ、及び導電膜４６上の半導体膜４４ｃと、半導体膜４４ｃ上の絶縁膜４７と、絶縁膜４７上の導電膜４８と、を有する。
トランジスタ２２において、導電膜４２は、バックゲート電極としての機能を有する。また、絶縁膜４３は、半導体膜４４の下地膜としての機能、及びゲート絶縁膜としての機能を有する。また、導電膜４５、４６は、ソース電極及びドレイン電極としての機能を有する。また、絶縁膜４７は、ゲート絶縁膜としての機能を有する。また、導電膜４８は、ゲート電極としての機能を有する。図２（Ｄ）には、トランジスタ２１及びトランジスタ２２がバックゲート電極を有する構成を例示しているが、これに限定されず、バックゲート電極を設けない構成としてもよい。
図２（Ｄ）に示すように、トランジスタ２１、容量素子２３、及びトランジスタ２２の構成要素の少なくとも一部を重ねて配置させることで、回路面積の小さい回路システムとすることができる。
次に、図２（Ｄ）に示す記憶回路２５を複数有する半導体装置の一例について、図３乃至図７を用いて説明する。
＜メモリセルアレイの構成例＞
図３（Ａ）は、メモリセルアレイの一例を示す模式図である。図３（Ａ）に示すメモリセルアレイ３００には、サブアレイＳＣＡが、平面において横ａ個×縦ｂ個（ａ、ｂは自然数）のアレイ状に配置されている。各サブアレイＳＣＡは、積層されているｃ個（ｃは自然数）のメモリセルＭＣからなる。このように、メモリセルアレイ３００はメモリセルＭＣが３次元的に配列されている構造を有する。
明細書、図面において、同じ要素（信号、配線、素子、回路等）を区別するため、”＿１”、”［Ｌ１］”などの行番号、列番号、順序等を表す識別記号を用語に付ける場合がある。例えば、”ＭＣ＿ｊ”とは、サブアレイＳＣＡの第ｊ（ｊは１からｃまでの自然数）のメモリセルＭＣであることを表している。
メモリセルＭＣは、記憶回路２５―２７（図２）と同様な回路構成とすることができる。図３（Ｂ）にメモリセルＭＣ＿ｊの回路図の一例を示す。図３（Ｂ）に示すメモリセルＭＣ＿ｊは、トランジスタＴａ＿ｊ、トランジスタＴｂ＿ｊ及び容量素子Ｃａ＿ｊを有する。図３（Ｂ）に示すメモリセルＭＣ＿ｊは、図２（Ａ）に示す記憶回路２５の変形例である。ここで、”Ｔａ＿ｊ”の符号は、トランジスタＴａがメモリセルＭＣ＿ｊの構成要素であることを示している。他の図面でも、このような符号を用いる場合がある。
トランジスタＴａ＿ｊの第１端子は配線ＢＬと電気的に接続され、第２端子はトランジスタＴｂ＿ｊのゲート電極と電気的に接続されている。トランジスタＴａ＿ｊのゲート電極は配線ＷＷＬ＿ｊに電気的に接続されている。トランジスタＴｂ＿ｊの第１端子は配線ＢＬと電気的に接続され、第２端子は配線ＳＬと電気的に接続されている。容量素子Ｃａ＿ｊの第１端子（第１電極）はトランジスタＴｂ＿ｊのゲート電極と電気的に接続され、第２端子（第２電極）は配線ＲＷＬ＿ｊと電気的に接続される。
トランジスタＴａ＿ｊは、バックゲート電極（ＢＧ）を有する。例えば、バックゲート電極にソース電極よりも低い電位または高い電位を印加することができるため、トランジスタＴａ＿ｊのしきい値電圧をプラス方向またはマイナス方向へ変動させることができる。ｎチャネル型トランジスタのしきい値電圧をプラス方向に変動させることで、ゲート電位が０Ｖであってもトランジスタが非導通状態（オフ状態）となる、ノーマリーオフが実現できる場合がある。なお、バックゲート電極に印加する電位は、可変であってもよいし、固定であってもよい。バックゲート電極に印加する電位を可変にする場合、電位を制御する回路をバックゲート電極に接続してもよい。また、バックゲート電極は、トランジスタＴａ＿ｊのゲート電極と接続してもよい。バックゲート電極とゲート電極とを接続し、同じ電位を印加することにより、オン電流の増加、初期特性バラつきの低減、−ＧＢＴ（−Ｇａｔｅ Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験の劣化の抑制、及び異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動の抑制が可能である。トランジスタＴａ＿ｊのオン電流を増加させることにより、例えばメモリセルアレイ３００の書き込み時間を短縮することができる。
また、図３（Ｂ）には図示しないが、トランジスタＴｂ＿ｊも、バックゲート電極を有してもよい。バックゲート電極を設けることで、トランジスタＴｂ＿ｊのオン電流を増加させることが可能であり、オン電流の増加により、例えばメモリセルアレイ３００の読み出し速度を高めることができる。
ここでは、配線ＷＷＬ＿ｊに与えられるワード信号を制御することで、ノードＦＮの電位が配線ＢＬの電位に応じた電位にすることを、メモリセルＭＣ＿ｊにデータを書き込む、という。また、配線ＲＷＬ＿ｊに与えられる読み出し信号を制御することで、配線ＢＬの電位をノードＦＮの電位に応じた電位にすることを、メモリセルＭＣ＿ｊからデータを読み出す、という。
配線ＢＬには、２値、または多値のデータに対応する電位が与えられる。多値のデータは、ｋビット（ｋは２以上の自然数）のデータである。具体的には、２ビットのデータであれば４値のデータであり、配線ＢＬに入力される信号は４種類の電位レベルを有することになる。配線ＲＷＬ＿ｊには、読み出し信号が与えられる。読み出し信号は、メモリセルＭＣ＿ｊからデータを選択的に読み出すために、ノードＦＮの電位を制御するための信号である。また、配線ＷＷＬ＿ｊには、ワード信号が与えられる。ワード信号は、配線ＢＬの電位をノードＦＮに与えるために、トランジスタＴａ＿ｊを導通状態とする信号である。
ノードＦＮは、容量素子Ｃａ＿ｊの第１電極、トランジスタＴａ＿ｊの第２端子、及びトランジスタＴｂ＿ｊのゲート電極を接続する配線上のいずれかのノードに相当する。例えば、ノードＦＮに液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの表示素子を電気的に接続してもよい。上記表示素子を有する場合、メモリセルＭＣ＿ｊの一部を表示装置の画素として機能させることができる。
ノードＦＮの電位は、配線ＢＬに与えられるデータに基づく電位である。ノードＦＮは、トランジスタＴａ＿ｊを非導通状態とすることで電気的に浮遊状態になり、また、容量素子Ｃａ＿ｊによって配線ＲＷＬ＿ｊとトランジスタＴｂ＿ｊが容量結合している。そのため、配線ＲＷＬ＿ｊの電位を変化させることで、ノードＦＮの電位を変化させることができる。配線ＲＷＬ＿ｊに与えられる読み出し信号の電位を変化させると、ノードＦＮの電位は元の電位に読み出し信号の電位の変化分が加わった電位となる。
トランジスタＴａ＿ｊは、導通状態と非導通状態とを切り換えることで、データの書き込みを制御するスイッチとしての機能を有する。また、トランジスタＴａ＿ｊは、非導通状態を維持することで、書き込んだデータに基づく電位を保持する機能を有する。ここでは、トランジスタＴａ＿ｊはｎチャネル型のトランジスタとする。
なお、トランジスタＴａ＿ｊは、非導通状態においてソース電極とドレイン電極との間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。ここでは、オフ電流が低いとは、室温において、ソース電極とドレイン電極との間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ以下であることをいう。このようにオフ電流が少ないトランジスタとしては、半導体層に酸化物半導体を有するトランジスタが挙げられる。
トランジスタＴａ＿ｊにオフ電流の小さいトランジスタを用いることによって、電気的に浮遊状態とされているノードＦＮの電位を長期間に渡って保持することができる。したがって、メモリセルＭＣ＿ｊのリフレッシュ頻度を低減することができるため、消費電力の少ない半導体装置を実現することができる。
例えば、ノードＦＮに保持された電位を８５℃において１０年間（３．１５×１０８秒）保持するためには、トランジスタＴａ＿ｊは、容量１ｆＦあたり、規格化されたオフ電流値が４．３ｙＡ（ヨクトアンペア：１ｙＡは１×１０−２４Ａ）未満であることが好ましい。この場合、ノードＦＮの許容される電位の変動が０．５Ｖ以内であることが好ましい。または、９５℃において、規格化されたオフ電流が１．５ｙＡ未満であることが好ましい。
図３（Ｂ）に示すメモリセルＭＣ＿ｊの構成では、トランジスタＴａ＿ｊの非導通状態を維持することで、ノードＦＮの電位を保持している。そのため、ノードＦＮでの電荷の移動を伴った電位の変動を抑えることが可能なスイッチとして、トランジスタＴａ＿ｊはオフ電流が少ないトランジスタであることが特に好ましい。
よって、トランジスタＴａ＿ｊをオフ電流が少ないトランジスタとすることで、メモリセルアレイ３００を不揮発性のメモリとすることができる。つまり、一旦、メモリセルＭＣ＿ｊに書き込まれたデータは、再度、トランジスタＴａ＿ｊを導通状態とするまで、ノードＦＮに保持し続けることができる。
トランジスタＴｂ＿ｊは、ノードＦＮの電位に従って、ソース電極とドレイン電極との間に電流Ｉｄを流す機能を有する。図３（Ｂ）に示すメモリセルＭＣ＿ｊの構成では、トランジスタＴｂ＿ｊのソース電極とドレイン電極との間に流れる電流Ｉｄは、配線ＢＬと配線ＳＬとの間に流れる電流である。トランジスタＴｂ＿ｊは、例えばシリコンを活性層に用いたトランジスタ（以下、Ｓｉトランジスタと呼ぶ）を用いてもよく、また酸化物半導体を活性層に用いたＯＳトランジスタを用いてもよい。ここでは、トランジスタＴｂ＿ｊはＯＳトランジスタであり、かつｎチャネル型のトランジスタとする。
トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊは、一例として、スイッチング速度の速いｎチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッチング速度は、０．１ｎ秒以上５ｎ秒未満である。一例として、チャネル領域が酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）を含むＯＳトランジスタを用いることで、上記のスイッチング速度を実現することができる。なお、トランジスタのスイッチング速度とは、一つのトランジスタが非導通状態から導通状態となる時間を表す。或いは、トランジスタのスイッチング速度とは、トランジスタを増幅器として用いる場合に、電流利得が１以上となる最大の周波数（遮断周波数）に対応する速度で表しても良い。
＜メモリセルアレイの回路構成例１＞
ここで、図３（Ｂ）に示すメモリセルＭＣ＿ｊを３次元的に配列し、メモリセルアレイ３００とする場合の一例を図４に示す。図４は、メモリセルアレイ３００の一例を示す回路図であり、サブアレイＳＣＡの一例を示す回路図でもある。図４に示すように、サブアレイＳＣＡはｃ個のメモリセルＭＣを有し、各メモリセルＭＣは、それぞれ、配線ＢＬ及び配線ＳＬを共有している。
＜メモリセルアレイの動作例＞
次に、図４に示すメモリセルアレイ３００の動作を説明する。図５は、図４に示すメモリセルアレイ３００の動作の一例を説明するタイミングチャートである。図５のタイミングチャートは、配線ＷＷＬ＿ｃ、配線ＲＷＬ＿ｃ、ノードＦＮ、配線ＢＬ、及び配線ＳＬに与えられる各信号の変化を示すものである。
まず、図５（Ａ）を用いて、書き込みの動作を説明する。ここでは２値のデータの書き込みについて説明を行うが、メモリセルアレイ３００は２値のデータの書き込みに限定されず、多値のデータを書き込むこともできる。図５（Ａ）に示すタイミングチャートには、書き込み期間Ｔ１、休止期間Ｔ２、及び非選択期間Ｔ３を示す。
書き込み期間Ｔ１では、まず配線ＷＷＬ＿ｃに電位Ｖ２が与えられる。次いで、配線ＢＬに２値のデータに応じた電位、つまりハイ（Ｈ）レベルの電位またはロー（Ｌ）レベルの電位が与えられる。また、配線ＳＬには、配線ＢＬと同じレベルの電位を与える。配線ＢＬがＨレベルの時、配線ＳＬにもＨレベルの電位が与えられる。配線ＢＬがＬレベルの時、配線ＳＬにも、Ｌレベルの電位が与えられる。
休止期間Ｔ２では、配線ＢＬ及び配線ＳＬにＬレベルの電位が与えられ、配線ＲＷＬ＿ｃ及び配線ＷＷＬ＿ｃには電位Ｖ０が与えられる。ここで、例えば電位Ｖ０は接地電位とし、電位Ｖ２は正の電位とすればよい。また、電位Ｖ２の絶対値は、Ｈレベルの電位より大きいことが好ましく、例えば、Ｈレベルの電位＋トランジスタＴａ＿ｃのしきい値電圧よりも大きく、且つＨレベルの電位＋トランジスタＴａ＿ｃのしきい値電圧の３倍未満とすればよい。
非選択期間Ｔ３では、配線ＲＷＬ＿ｃ及び配線ＷＷＬ＿ｃに電位Ｖ１が与えられる。電位Ｖ１は例えば負の電位とすればよい。電位Ｖ１の絶対値は、Ｈレベルの電位より大きいことが好ましく、例えば、Ｈレベルの電位＋トランジスタＴｂ＿ｃのしきい値電圧よりも大きく、且つＨレベルの電位＋トランジスタＴｂ＿ｃのしきい値電圧の３倍未満とすればよい。また、配線ＢＬ及び配線ＳＬにはＬレベルの電位が与えられる。
次に、図５（Ｂ）を用いて、読み出しの動作について説明する。図５（Ｂ）に示すタイミングチャートには、配線ＢＬの電位をプリチャージする期間Ｔ４、データを読み出すために配線ＢＬの放電を行う期間Ｔ５、非選択の期間Ｔ６を示している。
図５（Ｂ）に示す期間Ｔ４では、配線ＢＬをプリチャージする。このとき、配線ＷＷＬ＿ｃに電位Ｖ１が与えられる。また、配線ＲＷＬ＿ｃは、電位Ｖ１が与えられる。ここで、Ｖ１は、Ｖ０よりも低い電位である。例えば、Ｖ０を接地電位とし、Ｖ１を負の電位とすればよい。また、ノードＦＮでは、データに対応する電位が保持されている。また、配線ＢＬは、Ｈレベルの電位（ＶＨ）が与えられる。また、配線ＳＬは、Ｌレベルの電位が与えられる。ここで、電位Ｖ１の絶対値は、Ｈレベルの電位より大きいことが好ましく、例えば、Ｈレベルの電位＋トランジスタＴｂ＿ｃのしきい値電圧よりも大きく、且つＨレベルの電位＋トランジスタＴｂ＿ｃのしきい値電圧の３倍未満にすればよい。
期間Ｔ４では、配線ＢＬは、Ｈレベルの電位ＶＨが与えられた後、電気的に浮遊状態となる。すなわち、配線ＢＬは、電荷の充電又は放電により電位の変動が生じる状態となる。この浮遊状態は、配線ＢＬに電位を与えるスイッチをオフにすることで実現できる。
次いで、図５（Ｂ）に示す期間Ｔ５では、データを読み出すためにノードＦＮの電位により配線ＢＬの放電を行う。このとき、配線ＷＷＬ＿ｃは、期間Ｔ４に引き続き、電位Ｖ１が与えられる。配線ＳＬは、前の期間に引き続き、Ｌレベルの電位が与えられる。配線ＲＷＬ＿ｃは、電位Ｖ０の電位が与えられるため、ノードＦＮの電位が上昇する。ノードＦＮの電位により、トランジスタＴｂ＿ｃの導通状態が変化する。ノードＦＮにＨレベルの電位が書き込まれている場合には、トランジスタＴｂ＿ｃが導通状態となり、配線ＢＬの電位は降下し、電位ＶＬとなる。ノードＦＮにＬレベルの電位が書き込まれている場合には、トランジスタＴｂ＿ｃが非導通状態のため、配線ＢＬの電位はＨレベルの状態が維持される。
次いで、図５（Ｂ）に示す期間Ｔ６では、配線ＲＷＬ＿ｃの電位をＶ１とし、メモリセルＭＣ＿ｃを非選択の状態にする。これで、メモリセルＭＣ＿ｃからデータを読み出す動作が完了する。
＜メモリセルアレイの回路構成例２、３＞
メモリセルアレイ３００の他の回路構成例を図６及び図７に示す。図６及び図７は、メモリセルアレイ３００の一例を示す回路図であり、サブアレイＳＣＡの回路図である。
図６の回路構成例は、図４の変形例である。図４の例と異なる点は、奇数番のメモリセルＭＣと偶数番のメモリセルＭＣとが異なる配線ＳＬに電気的に接続されていること、配線ＢＬに対して、奇数番のメモリセルＭＣと偶数番のメモリセルＭＣが互い違いに接続されていることである。そのため、サブアレイＳＣＡの集積度を高めることができる。または、面積あたりの記憶容量を高めることができる。図７に示すサブアレイＳＣＡでは、ｃ個のメモリセルＭＣが１つの配線ＳＬを共有している。このため、配線ＳＬの本数を少なくすることができる。
＜メモリセルの積層構造例１＞
図８はメモリセルアレイの一例を示す断面図である。図８の例は、図４の回路構成を有するサブアレイＳＣＡでメモリセルアレイを構成した例に相当する。
図８には、隣接する３つのサブアレイ（ＳＣＡ［α−１］、ＳＣＡ［α］、ＳＣＡ［α＋１］）を図示している。サブアレイＳＣＡが互いに隣接するとは、図３（Ａ）に示すｘｙ平面においてｘ座標、ｙ座標の一方が１異なり、他方が同じであることを示す。例えば、３つのサブアレイ（ＳＣＡ［α−１］、ＳＣＡ［α］、ＳＣＡ［α＋１］）のｙ座標が等しい場合、サブアレイＳＣＡ［α］のｘ座標がｋ（ｋは２以上ａ以下の整数）であれば、サブアレイＳＣＡ［α−１］のｘ座標はｋ−１であり、サブアレイＳＣＡ［α＋１］のｘ座標はｋ＋１である。
図８には、サブアレイ（ＳＣＡ［α−１］、ＳＣＡ［α］、ＳＣＡ［α＋１］）のメモリセルＭＣ＿１及びメモリセルＭＣ＿２を示している。図示しないが、各サブアレイのメモリセルＭＣ＿２の上には，それぞれ、メモリセルＭＣ＿３が積層され、順にメモリセルＭＣ＿ｃまで積層される。メモリセルＭＣの積層数を多くすることで、回路面積を増加させずに、メモリセルアレイ３００の集積度を高めることができる。
以下、図８に示すメモリセルアレイ３００のデバイス構造について説明する。図８において、図面の明瞭化のため、メモリセルアレイ３００を構成する一部の要素（トランジスタＴａ等）の符号には、識別記号”＿１”を付けていない。明細書中では、識別符号”＿１”等を付して、または付けずに、メモリセルアレイ３００の構造を説明する場合がある。他の図面についても同様である。
各メモリセルＭＣは、トランジスタＴａ及びトランジスタＴｂは、酸化物半導体材料を含んで構成される。トランジスタＴｂの上には容量素子Ｃａが設けられている。トランジスタＴｂと容量素子Ｃａの間には絶縁膜２１６が設けられている。容量素子Ｃａの少なくとも一部は、トランジスタＴｂと重なるように設けられることが好ましい。絶縁膜１１５は、導電膜１５１及び導電膜１５５に挟まれ、容量素子Ｃａを形成する。導電膜２０４ａ、導電膜２０４ｂは、それぞれ、トランジスタＴｂのソース電極またはドレイン電極として機能する。導電膜１５１は、プラグ１４１を介してトランジスタＴｂのゲート電極２０３と電気的に接続される。
容量素子Ｃａの上にはトランジスタＴａが設けられている。容量素子ＣａとトランジスタＴａの間には絶縁膜１５６が設けられている。トランジスタＴａの少なくとも一部は、容量素子Ｃａと重なるように設けられることが好ましい。導電膜１０４ａ、導電膜１０４ｂはそれぞれ、トランジスタＴａのソース電極またはドレイン電極として機能する。
導電膜２０４ａ、２０４ｂは配線ＳＬ（図示しない）に電気的に接続される。導電膜２０４ａは、プラグ１４２、導電膜１５３、及びプラグ１４５等を介して導電膜１０４ａと電気的に接続される。導電膜２０４ａ及び導電膜１０４ａは配線ＢＬ（図示しない）に電気的に接続されている。プラグ１４２、導電膜１５３、及びプラグ１４５等を配線ＢＬとして機能させてもよい。
隣接する２つのメモリセルＭＣ＿ｊは、プラグ１４２、導電膜１５３等を共有する。具体的には、サブアレイＳＣＡ［α］のメモリセルＭＣ＿ｊは、サブアレイＳＣＡ［α−１］のメモリセルＭＣ＿ｊと、プラグ１４２、プラグ１４５および導電膜１５３を共有する。隣接する２つのサブアレイＳＣＡでプラグや導電層を共有することにより、メモリセルアレイ３００の集積度を高めることができる。
また、隣接するＭＣ＿ｊにおいて導電膜１０４ａおよび導電膜２０４ｂが共有されている。具体的には、サブアレイＳＣＡ［α−１］とサブアレイＳＣＡ［α］のそれぞれのトランジスタＴａは、導電膜１０４ａを共有する。サブアレイＳＣＡ［α］とサブアレイＳＣＡ［α＋１］のそれぞれのトランジスタＴｂは導電膜２０４ａを共有する。このように導電膜を共有することにより、メモリセルアレイ３００の集積度を高めることができる。
＜メモリセルの積層構造例２＞
図９及び図１０に、図８示すメモリセルアレイ３００の変形例を示す。図１０は図９の一部を拡大した図である。図９に示すメモリセルアレイ３００は基板１００上に形成され、層２９１乃至層２９７を有する。また、層２９１はトランジスタを有する。また、層２９２及び層２９３は導電膜を有する。また、層２９４はトランジスタを有する。また、層２９５及び層２９６は導電膜を有する。また、層２９７はトランジスタを有する。
図８に示すメモリセルアレイ３００のサブアレイＳＣＡでは、トランジスタＴｂ、容量素子Ｃａ、トランジスタＴａ、トランジスタＴｂ、容量素子Ｃａ、トランジスタＴａの順に積層されている。これに対し、図９に示すサブアレイＳＣＡでは、メモリセルＭＣを互い違いに配置することによりトランジスタＴｂ、容量素子Ｃａ、トランジスタＴａ、容量素子Ｃａ、トランジスタＴｂの順に積層される。よって、工程を簡略化することができる。
メモリセルＭＣにおいて、トランジスタＴｂの上には容量素子Ｃａが設けられ、容量素子Ｃａ上にトランジスタＴａが設けられている。容量素子Ｃａは、トランジスタＴｂと重なる領域を有し、また、トランジスタＴａと重なる領域を有することが好ましい。また、容量素子Ｃａの一部は、隣接するメモリセルＭＣのトランジスタＴｂと重なる領域を有していてもよい。図９に示すようなデバイス構造とすることで、メモリセルアレイ３００の集積度を高めることができる。
具体的には、サブアレイＳＣＡ［α］において、メモリセルＭＣ＿２とメモリセルＭＣ＿３は左右対称の構造を有する。そのため、容量素子Ｃａは、トランジスタＴａ、およびトランジスタＴｂと重なっている。このような構造とすることにより、サブアレイＳＣＡにおいて、メモリセルＭＣを互い違いに配置することができ、１つ下のメモリセルＭＣのトランジスタＴａ上に容量素子を形成することができ、集積度を高めることができる。図８に示すメモリセルアレイ３００と比べて工程を簡略化することができる。
また、サブアレイＳＣＡ［α］において、ｃ個のメモリセルＭＣを互い違いに配置することにより、上下に隣接する２つのメモリセルＭＣでは、それぞれ、トランジスタＴａとトランジスタＴｂとが同じ層に形成される。このように、上下に隣接するメモリセルの有するトランジスタが同一層に形成されることで、メモリセルアレイ３００を構成する層の数が削減されるため、より少ない工程でメモリセルアレイ３００を作製することができる。少ない工程で作製することにより、歩留まりを高めることができる。また、積層される層数が増えるのに伴い、例えば、絶縁膜、導電膜、半導体膜等が有する膜応力により、膜の剥がれや割れなどが生じる可能性がある。よって、積層される膜の数を少なくすることにより、膜剥がれ等による半導体装置の故障を低減することができる。
＜メモリセルの積層構造例３＞
図１１にメモリセルアレイの一例を示す。図１１に示すメモリセルアレイ３００は、図８及び図９に示すメモリセルアレイ３００の変形例である。
図１１に示すメモリセルアレイ３００は、メモリセルＭＣが互い違いに配置されている点で図９と共通する。次の点で相違する。メモリセルＭＣでは、トランジスタＴａの上に容量素子Ｃａが位置し、容量素子Ｃａの上にトランジスタＴｂが位置している。また、奇数番目のメモリセルＭＣ（図１１中では、ＭＣ＿１、ＭＣ＿３）では、トランジスタＴｂのゲート電極２０３が容量素子Ｃａと電気的に接続されている。偶数番目のメモリセルＭＣ（図１１中ではメモリセルＭＣ＿２及びメモリセルＭＣ＿４）では、導電膜２０５が、容量素子Ｃａと電気的に接続されている。導電膜２０５は、トランジスタＴｂのバックゲート電極として機能する。
つまり、図１１の例では、ｊが奇数のメモリセルＭＣ＿ｊと，偶数のメモリセルＭＣ＿ｊとで構造が異なる。また、図１１の例では、トランジスタＴａとトランジスタＴｂを同一の層に形成する必要がなく、トランジスタＴａの有する半導体膜とトランジスタＴｂの有する半導体膜が異なる半導体膜から形成することができる。そのため、トランジスタＴａとトランジスタＴｂのそれぞれの半導体膜を、例えば構成元素や原子数比の異なる酸化物半導体膜で形成することが容易である。
以上がメモリセルアレイ３００の構成例についての説明である。次に、メモリセルアレイ３００が有するトランジスタＴａ及びトランジスタＴｂの構造について説明する。
＜トランジスタの構成例１＞
図１２（Ｂ）は、トランジスタの構成の一例を示す上面図であり、図１２（Ａ）は、図１２（Ｂ）のＡ−Ｂ線断面図であり、図１２（Ｃ）は図１２（Ｂ）のＣ−Ｄ線断面図である。図１２に示すトランジスタＴＲ１はＯＳトランジスタであり、メモリセルＭＣのトランジスタＴａに相当するトランジスタの例である。トランジスタＴＲ１は、トランジスタＴｂにも適用が可能である。
トランジスタＴＲ１は、半導体膜１０１、導電膜１０４ａ、導電膜１０４ｂ、ゲート絶縁膜１０２、ゲート電極１０３、導電膜１０５、および絶縁膜１１４を有する。
半導体膜１０１は、絶縁膜１１４の上面に接する半導体膜１０１ａ、半導体膜１０１ａの上面に接する半導体膜１０１ｂ、および半導体膜１０１ｂの上面に接する半導体膜１０１ｃを有する。図１２（Ａ）の例では、半導体膜１０１は、半導体膜１０１ａ、半導体膜１０１ｂおよび半導体膜１０１ｃの積層構造である。ただし、半導体膜１０１は、上記積層構造に限定されず、単層で形成してもよい。ゲート電極１０３、ゲート絶縁膜１０２および半導体膜１０１ｃの端部が概略一致する。これは、ゲート絶縁膜１０２および半導体膜１０１ｃを形成するためのエッチング工程で、ゲート電極１０３がマスクとして機能するからである。
導電膜１０４ａ及び導電膜１０４ｂは、それぞれ、ソース電極またはドレイン電極として機能する。導電膜１０４ａ及び導電膜１０４ｂは、半導体膜１０１ｂの上面と接し、且つ、その上面で離間されている。半導体膜１０１ｃは、半導体膜１０１ｂ、導電膜１０４ａ及び導電膜１０４ｂのそれぞれの上面と接する。ゲート電極１０３はゲート絶縁膜１０２を介して半導体膜１０１と対向し、導電膜１０５は絶縁膜１１４を介して半導体膜１０１と対向する。導電膜１０５はトランジスタＴＲ１のバックゲート電極として機能する。
別言すると、半導体膜１０１ａは、絶縁膜１１４と半導体膜１０１ｂの間に設けられている。また、半導体膜１０１ｃは、半導体膜１０１ｂとゲート絶縁膜１０２の間に設けられている。また、導電膜１０４ａおよび導電膜１０４ｂは、半導体膜１０１ｂの上面に接し、半導体膜１０１ｃの下面と接する。半導体膜１０１ｂの側面は、導電膜１０４ａおよび導電膜１０４ｂと接する。
なお、導電膜１０５を設けない構成としてもよい。または、図示しないが、導電膜１０５は、ゲート電極１０３と電気的に接続する構成としてもよい。例えば、導電膜１０５をゲート電極１０３と電気的に接続し、同じ電位を印加する構成とした場合、オン電流の増加、初期特性バラつきの低減、−ＧＢＴ（−Ｇａｔｅ Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験の劣化の抑制、及び異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動の抑制が可能である。トランジスタＴＲ１のオン電流を増加させることにより、例えばメモリセルアレイ３００の読み出し速度を高めることができる。
また、ゲート電極１０３の電界によって、半導体膜１０１ｂを電気的に取り囲むことができる（導電膜の電界によって、半導体膜を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。トランジスタＴＲ１はｓ−ｃｈａｎｎｅｌ構造のデバイスである。そのため、半導体膜１０１ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース電極−ドレイン電極間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
上述のｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、微細化されたＯＳトランジスタに適した構造といえる。また、ＯＳトランジスタを微細化できるため、該ＯＳトランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、ＯＳトランジスタは、チャネル長が１ｎｍ以上１００ｎｍ未満、さらに好ましくはチャネル長が５ｎｍ以上６０ｎｍ以下の領域を有すると好ましい。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
また、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）とが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
また、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書等では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）とが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書等では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書等では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
以下、図１２に示すトランジスタＴＲ１が有する各構成要素の詳細について説明する。
＜下地膜として機能する絶縁膜＞
絶縁膜１１４は、酸化物を含むことが好ましい。特に加熱により酸素を脱離する酸化物材料を含むことが好ましい。また、半導体膜１０１は、絶縁膜１１４上に設けられることが好ましい。
加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
加熱により酸素を脱離する酸化物材料として、例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。金属酸化物として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いる事ができる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
半導体膜１０１として酸化物半導体を用いた場合、絶縁膜１１４から脱離した酸素が酸化物半導体に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタＴＲ１の電気特性の変動を抑制し、信頼性を高めることができる。
また、絶縁膜１１４の上面は平坦化処理、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていることが好ましい。
＜半導体膜＞
半導体膜１０１は、シリコンよりもバンドギャップの大きな半導体を含むことが好ましい。好適には、半導体膜１０１は酸化物半導体を含んで構成される。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。半導体膜１０１としてこのような材料を用いることで、電気特性の変動が抑制され、信頼性の高いトランジスタを実現できる。
より具体的には、半導体膜１０１としては、酸化物半導体膜を用いると好ましい。例えば、半導体膜１０１ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、３：１：２、または４：２：３の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いた場合、半導体膜１０１ａまたは半導体膜１０１ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、１：９：６、または１：２：３などの原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体膜１０１ｂ、半導体膜１０１ａおよび半導体膜１０１ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、半導体膜１０１ａと半導体膜１０１ｃは、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
また、半導体膜１０１ｂとしてＩｎ−Ｍ−Ｚｎ酸化物を用いた場合、半導体膜１０１ｂとなる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、２：１：３、３：１：２などがある。
また、半導体膜１０１ａ、半導体膜１０１ｃとしてＩｎ−Ｍ−Ｚｎ酸化物を用いた場合、半導体膜１０１ａ、半導体膜１０１ｃとなる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などがある。
半導体膜１０１ｃを酸化ガリウム膜で形成することが好ましい。酸化ガリウム膜はインジウム拡散を防ぐ、ブロッキング機能を有する。そのため、半導体膜１０１ｃを酸化ガリウム膜で形成することで半導体膜１０１ａ、半導体膜１０１ｂからゲート絶縁膜１０２へのインジウム拡散を防ぐことができ、トランジスタＴＲ１のオフ電流を低減することができる。
酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
＜ソース電極及びドレイン電極として機能する導電膜＞
導電膜１０４ａ、導電膜１０４ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
＜ゲート絶縁膜＞
ゲート絶縁膜１０２は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。
また、ゲート絶縁膜１０２として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。
また、ゲート絶縁膜１０２として、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。
また、ゲート絶縁膜１０２として、絶縁膜１１４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
なお、特定の材料をゲート絶縁膜に用いると、特定の条件でゲート絶縁膜に電子を捕獲せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニウムの積層膜のように、ゲート絶縁膜の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層からゲート電極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は、トランジスタの作製過程に行なえばよい。
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
＜ゲート電極＞
ゲート電極１０３は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成される。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１０３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
また、ゲート電極１０３とゲート絶縁膜の間に、Ｉｎ−Ｇａ−Ｚｎ酸化窒化物半導体膜、Ｉｎ−Ｓｎ酸化窒化物半導体膜、Ｉｎ−Ｇａ酸化窒化物半導体膜、Ｉｎ−Ｚｎ酸化窒化物半導体膜、Ｓｎ酸化窒化物半導体膜、Ｉｎ酸化窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化窒化物半導体膜を用いる場合、少なくとも半導体膜１０１より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ酸化窒化物半導体膜を用いる。
＜バックゲート電極として機能する導電膜＞
導電膜１０５は、ゲート電極１０３と同様の材料を用いればよい。
＜トランジスタの構成例２−６＞
次に、図１２に示すトランジスタＴＲ１とは異なる構成例を説明する。図１３および図１４にトランジスタＴＲ１の変形例を示す。
図１２に示すトランジスタＴＲ１は、ゲート絶縁膜１０２と半導体膜１０１ｃの端部が概略一致するように加工されている。図１３に示すＴＲ２は、半導体膜１０１ｃの端部がゲート絶縁膜１０２よりも内側に位置するように加工されている。図１３（Ｂ）はトランジスタＴＲ２の上面図である。図１３（Ａ）は図１３（Ｂ）のＡ−Ｂ線断面図であり、図１３（Ｃ）は、同Ｃ−Ｄ断面図である。
図１４に示すトランジスタは、メモリセルＭＣのトランジスタＴａ、およびトランジスタＴｂに適用が可能である。図１４はトランジスタのチャネル長方向の断面図である。
図１４（Ａ）に示すトランジスタＴＲ３はトランジスタＴＲ２の変形例であり、導電膜１０４ａと導電膜１０４ｂの構造が異なる。例えば、トランジスタＴＲ３は次のような工程を経て作製することができる。半導体膜１０１ａおよび半導体膜１０１ｂを形成するため、２層の半導体膜を形成し、半導体膜の積層膜上に、導電膜１０４ａ及び導電膜１０４ｂとなる導電膜を形成する。導電膜上にレジストマスクを形成し、上記導電膜をエッチングして導電膜でなるマスクを形成する。このマスクを用いて、半導体膜の積層膜をエッチングして、半導体膜１０１ａと半導体膜１０１ｂを形成する。次にマスクを加工し導電膜１０４ａおよび導電膜１０４ｂを形成する。
図１４（Ｂ）に示すトランジスタＴＲ４はトランジスタＴＲ２の変形例である。トランジスタＴＲ４では、導電膜１０４ａ及び導電膜１０４ｂの下面に接して半導体膜１０１ｃが設けられている。このような構成とすることで、半導体膜１０１ａ、半導体膜１０１ｂ及び半導体膜１０１ｃを構成するそれぞれの膜の成膜時において、大気に触れさせることなく連続的に成膜することができるため、各々の界面欠陥を低減することができる。
図１４（Ｃ）に示すトランジスタＴＲ５はトランジスタＴＲ４の変形例である。トランジスタＴＲ５では、絶縁膜１１６に開口部を設けてプラグ１１８ａおよびプラグ１１８ｂを形成し、該プラグをトランジスタのソース電極及びドレイン電極としている。
図１４（Ｄ）に示すトランジスタＴＲ６はトランジスタＴＲ５の変形例である。トランジスタＴＲ６では、半導体膜１０１に低抵抗領域１７１ａおよび低抵抗領域１７１ｂが設けられている。例えば、該低抵抗領域の形成は以下のように行う。絶縁膜１１４上に半導体膜１０１を形成する。次に、ゲート絶縁膜１０２およびゲート電極１０３を形成する。次に、ゲート電極１０３をマスクとして、低抵抗領域１７１ａおよび低抵抗領域１７１ｂを形成する。低抵抗領域１７１ａ、１７１ｂは、キャリア密度の高い領域である。
キャリア密度を高める方法として、たとえば不純物の添加や、酸素欠損の形成等が挙げられる。例えばキャリア密度を高める方法として、イオン注入を用いて元素を添加すればよい。用いることのできる元素としては、例えばアルゴン、ホウ素、炭素、マグネシウム、アルミニウム、シリコン、リン、カルシウム、スカンジウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ガリウム、ゲルマニウム、ヒ素、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンから選択された一種以上を添加することが好ましい。低抵抗領域１７１ａおよび低抵抗領域１７１ｂは、上述の不純物元素を５×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上含む領域である。
低抵抗領域１７１ａ及び低抵抗領域１７１ｂは、不要な水素をトラップすることができる可能性がある。不要な水素を低抵抗領域１７１ａ及び低抵抗領域１７１ｂにトラップすることによりチャネル領域の水素濃度を低くすることができる。
以上が、トランジスタＴａおよびトランジスタＴｂに適用することが可能なトランジスタの構成例の説明である。
＜メモリセルの作製方法例＞
以下では、図１５乃至図１８を参照して、図９に示すメモリセルアレイ３００の作製方法の一例について説明する。ここでは、トランジスタＴａ、トランジスタＴｂに図１３に示すトランジスタＴＲ２が適用されている。
基板１００を準備する。基板１００としては、例えば単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板、またはガラス基板などを用いることができる。また、基板１００として、ＳＯＩ基板を用いてもよい。以下では、基板１００として単結晶シリコンを用いた場合について説明する。
次に、基板１００上に導電膜１０５等となる導電膜を形成する。導電膜１０５等となる導電膜の形成方法としては、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いることができる。次に、レジストマスクを形成し、導電膜１０５等となる導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去し、導電膜１０５等を形成する。
次に、基板１００、導電膜１０５上に絶縁膜１１４を成膜する。絶縁膜１１４は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはＰＥＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
また、絶縁膜１１４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜１１４の成膜を行えばよい。または、成膜後の絶縁膜１１４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜１１４に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素およびアルゴンの混合ガスを用いるとよい。
また、絶縁膜１１４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
次に、絶縁膜１１４の上にトランジスタＴｂのソース電極またはドレイン電極等に接続するためのプラグを形成する。まず、絶縁膜１１４に開口部を設ける。次に、該開口部を埋めるように、プラグとなる導電膜１３３を成膜する（図１５（Ａ））。
次に、絶縁膜１１４の表面が露出するように、導電膜１３３に平坦化処理を行い、プラグ１３４を形成する（図１５（Ｂ））。
次に、絶縁膜１１４上に半導体膜１０１ａ等となる半導体膜と、半導体膜１０１ｂ等となる半導体膜を順に成膜する。当該半導体膜は、大気に触れさせることなく連続して成膜することが好ましい。半導体膜１０１ａとなる半導体膜、および半導体膜１０１ｂとなる半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
なお、半導体膜１０１ａ等となる半導体膜、および半導体膜１０１ｂ等となる半導体膜として、Ｉｎ−Ｇａ−Ｚｎ酸化物膜をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
半導体膜１０１ａ及び半導体膜１０１ｂとなる半導体膜を成膜後、加熱処理を行うことが好ましい。該加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体膜１０１ａ、半導体膜１０１ｂ等を形成した後に行ってもよい。加熱処理により、絶縁膜１１４から半導体膜に酸素が供給され、半導体膜中の酸素欠損を低減することができる。
その後、レジストマスクを形成し、不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体膜１０１ａ、半導体膜１０１ｂ等の積層構造を形成する（図１５（Ｃ））。
なお、半導体膜のエッチングの際に、絶縁膜１１４の一部がエッチングされ、半導体膜１０１ａ、半導体膜１０１ｂ等に覆われていない領域における絶縁膜１１４が薄膜化する場合がある。したがって、当該エッチングにより絶縁膜１１４が消失しないよう、予め厚く形成しておくことが好ましい。
その後、導電膜２０４ａ、２０４ｂとなる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。次に、レジストマスクを形成し、導電膜２０４ａ、２０４ｂとなる導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去し、導電膜２０４ａ、導電膜２０４ｂ等を形成する（図１５（Ｄ））。
ここで、上記導電膜のエッチングの際に、半導体膜１０１ｂや絶縁膜１１４の上部の一部などがエッチングされ、導電膜２０４ａや導電膜２０４ｂと重ならない部分が薄膜化することがある。したがって、半導体膜１０１ｂとなる半導体膜等の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
次に、ゲート絶縁膜２０２、半導体膜１０１ｃを形成する。なお、ゲート絶縁膜２０２及び半導体膜１０１ｃ形成後に、レジストマスクを形成し、エッチングによりゲート絶縁膜２０２及び半導体膜１０１ｃを加工してもよい。次にゲート電極２０３となる導電膜を形成する。その後、レジストマスクを形成し、エッチングにより該導電膜を加工し、ゲート電極２０３を形成する。その後レジストマスクを除去する。この段階でトランジスタＴｂが形成される（図１６（Ａ））。
半導体膜１０１ｃとなる半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
なお、半導体膜１０１ｃとなる半導体膜として、Ｉｎ−Ｇａ−Ｚｎ酸化物膜をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
なお、図８乃至図１１には図示していないが、トランジスタＴｂ上に絶縁膜２１２及び絶縁膜２１３を形成してもよい（図１６（Ｂ））。
絶縁膜２１２は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。また、絶縁膜２１２の成膜後、加熱処理を行うことが好ましい。該加熱処理により、絶縁膜１１４等から半導体膜１０１ｂに対して酸素を供給し、半導体膜１０１ｂ中の酸素欠損を低減することができる。また、絶縁膜２１２を２層以上の積層構造としてもよい。その場合には、例えば絶縁膜２１２を２層の積層構造とし、下層に例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁膜２１３は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。
次に、絶縁膜２１３上に絶縁膜２１６を形成する。絶縁膜２１６は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。絶縁膜２１６は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。また絶縁膜２１６として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜２１６を形成した後にその上面に対して平坦化処理を行うことが好ましい。
次に、絶縁膜２１６、絶縁膜２１３、絶縁膜２１２、ゲート絶縁膜２０２及び半導体膜１０１等に開口部を設け、開口部を埋め込むようにプラグ１４１、プラグ１４２、プラグ１４３等となる導電膜を形成し、絶縁膜２１６の表面が露出するように平坦化処理を行い、プラグ１４１、プラグ１４２、プラグ１４３等を形成する（図１６（Ｃ））。
次に、絶縁膜２１６及びプラグ１４１等の上に、導電膜を形成し、マスク形成してエッチングを行い、導電膜１５１、１５２、１５３等を形成する。その後、絶縁膜１１５を形成する（図１７（Ａ））。絶縁膜１１５は、容量素子Ｃａの絶縁膜として機能することができる。絶縁膜１１５に用いることのできる材料等は、例えばゲート絶縁膜１０２の記載を参照すればよい。
次に、絶縁膜１１５上に、導電膜１５５等を形成する。導電膜１５５等に用いることのできる材料等は、例えば導電膜１０５の記載を参照すればよい。このようにして、容量素子Ｃａを形成することができる（図１７（Ｂ））。
次に、導電膜１５５及び絶縁膜１１５上に、絶縁膜１５６を形成する。絶縁膜１５６の上面は平坦化されていてもよい。絶縁膜１５６については、絶縁膜２１６の記載を参照する。次に、絶縁膜１５６上に、導電膜１０５等を形成する。次に、絶縁膜１１４を形成する。次に、絶縁膜１５６及び絶縁膜１１４に開口部を設け、開口部を埋め込むように導電膜を形成し、絶縁膜１１４が露出するように導電膜の表面を平坦化し、プラグ１４４、プラグ１４５等を形成する（図１７（Ｃ））。
次に、トランジスタＴａ等を形成する（図１８参照）。
トランジスタＴａの形成については、トランジスタＴｂの記載を参照すればよい。また、図１８に示すように、メモリセルＭＣ＿１の有するトランジスタＴａと、メモリセルＭＣ＿２の有するトランジスタＴｂを同じ工程で形成することができる。
以上の工程を繰り返すことで、図９に示すメモリセルアレイ３００を作製することができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
図１９乃至図２１を参照して、本実施の形態では、本発明の一態様の回路システムに用いることのできる回路の構成例について詳細に説明する。
＜ＣＭＯＳ回路＞
図１９（Ａ）に示す回路２０１１は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳで構成したインバータ回路である。図１９（Ｂ）に回路２０１１のデバイス構造の一例を示す。
図１９（Ｂ）は回路２０１１の構成例を示す断面図である。回路２０１１は、基板２２０１と、トランジスタ２２００と、トランジスタ２１００と、配線２２０２と、プラグ２２０３と、配線２２０６と、配線２２０５と、素子分離層２２０４と、絶縁膜２２０７と、絶縁膜２２０８と、を有している。また、トランジスタ２２００は、ソース領域又はドレイン領域として機能する不純物領域２００１と、ゲート電極２００３と、ゲート絶縁膜２００４と、側壁絶縁層２００５と、を有している。
図１９（Ｂ）に示す回路２０１１は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図１９（Ｂ）では、第２の半導体材料を用いたトランジスタ２１００として、実施の形態１で例示したＯＳトランジスタが適用されている。なお、一点鎖線より左側がトランジスタ２１００及びトランジスタ２２００のチャネル長方向の断面、右側がトランジスタ２１００及びトランジスタ２２００のチャネル幅方向の断面である。図示のように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、先の実施の形態で例示したトランジスタを適用することで、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能であり、オフ電流が低いためリーク電流が小さい。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。図１９（Ａ）の回路２０１１では、トランジスタ２２００はｐチャネル型である。
また、図１９（Ｃ）に示すように、トランジスタ２２００に不純物領域２００２を設けてもよい。不純物領域２００２は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能する。不純物領域２００１の不純物濃度は、不純物領域２００２よりも高い。ゲート電極２００３及び側壁絶縁層２００５をマスクとして用いて、不純物領域２００１及び不純物領域２００２を自己整合的に形成することができる。特に、トランジスタ２２００をｎチャネル型とする場合は、ホットキャリアによる劣化を抑制するため、不純物領域２００２を設けることが好ましい。
また、トランジスタ２２００としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層２００５を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。
図１９（Ｂ）ではトランジスタ２１００にバックゲート電極を設けた構成を示しているが、バックゲート電極を設けない構成であってもよい。
基板２２０１としては、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムを材料とした化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。半導体基板を用いて形成されたトランジスタは、高速動作が容易である。なお、基板２２０１としてｐ型の単結晶シリコン基板を用いた場合、基板２２０１の一部にｎ型を付与する不純物元素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジスタを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）等を用いることができる。
また、基板２２０１は導電基板、または絶縁基板上に半導体膜を設けたものでもよい。該導電基板としては、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などが挙げられる。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
トランジスタ２２００は、素子分離層２２０４により、基板２２０１に形成される他のトランジスタと分離されている。素子分離層２２０４は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
絶縁膜２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有する絶縁膜２２０８を形成することが好ましい。絶縁膜２２０８としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆う絶縁膜２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。
プラグ２２０３は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
配線２２０２及び配線２２０５、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
配線２２０６は、トランジスタ２１００のソース電極またはドレイン電極と同じ材料で形成することができる。
なお、図１９（Ｂ）、（Ｃ）において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。これは、後述する図２０（Ｂ）、（Ｃ）、および図２１（Ｂ）も同様である。
トランジスタ２１００やトランジスタ２２００の電極を適宜接続することにより、様々な回路を構成することができる。図２０、図２１に他の例を示す。
＜アナログスイッチ＞
図２０（Ａ）に示す回路２０１２は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した回路構成を有し、いわゆるアナログスイッチとして機能させることができる。図２０（Ｂ）は回路２０１２のデバイス構造の一例を示す断面図である。図１９（Ｂ）に示すトランジスタ２２００は、プレーナ型のトランジスタとしたが、トランジスタ２２００には、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などの立体構造のトランジスタなどとすることができる。そのような例を、図２０（Ｂ）に示す。
図２０（Ｂ）に示すように、半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域又はドレイン領域として機能する不純物領域２２１５が形成されている。また、図２０（Ｃ）に示すように、不純物領域２２１６を設けてもよい。不純物領域２２１６はＬＤＤ領域やエクステンション領域として機能する。
＜記憶回路＞
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数に制限が無い半導体装置（記憶装置）の一例を説明する。
図２１（Ａ）に示す回路２０１３は、第２の半導体材料を用いたトランジスタ２１００と第１の半導体材料を用いたトランジスタ２２００、および容量素子２３００を有している。回路２０１３は、図２（Ａ）の記憶回路２５と同様の回路構成を有し、同様の機能を有する。そのため、回路２０１３の構成の説明は、記憶回路２５の説明を援用する。図２１（Ａ）の例では、トランジスタ２２００をｎチャネル型としている。
トランジスタ２１００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２１００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体装置とすることが可能となるため、消費電力を十分に低減することができる。
また、トランジスタ２１００は、実施の形態１で例示したトランジスタを適用することで、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能である。一方、トランジスタ２２００は、酸化物半導体以外の半導体材料として単結晶シリコンなどを用いたトランジスタであり、微細なトランジスタや高速動作が可能である。これらを組み合わせることで、小型の半導体装置を実現できる。また、高速な書き込み動作、読み出し動作が可能となる。
図２１（Ｂ）に回路２０１３のデバイス構造の一例を示す。回路２０１３では、トランジスタ２２００は、ｎチャネル型でもｐチャネル型でもよい。トランジスタ２２００がｐチャネル型である場合は不純物領域２００２を設けてもよいし、設けなくてもよい。また、トランジスタ２１００は、バックゲート電極を設けない構成であってもよい。
図１９乃至図２１の例では、基板２２０１及び半導体基板２２１１にバルク状のものを用いたが、本発明の一態様はこれに限定されない。例えば、ＳＯＩ基板を用いることもできる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の回路システムに適用可能な回路の一例について、図２２を用いて説明する。
活性層に酸化物半導体を用いたトランジスタ、または活性層にシリコンを用いたトランジスタを用いた回路の例を図２２（ａ）乃至図２２（ｉ）に示す。以下では、活性層に酸化物半導体を用いたトランジスタをＯＳトランジスタと呼び、シリコンを活性層に用いたトランジスタをＳｉトランジスタと呼ぶ。また、ｐチャネル型のＳｉトランジスタをｐ−Ｓｉトランジスタと呼び、ｎチャネル型のＳｉトランジスタをｎ−Ｓｉトランジスタと呼ぶ。なお、ＯＳトランジスタの導電型は、特段の断りがない場合、ｎチャネル型である。また、便宜上、図２２には、ｐチャネル型トランジスタをＰＭＯＳと、ｎチャネル型トランジスタＮＭＯＳと記載している。
製造を容易にしつつ集積度を高め、かつ短チャネル効果の小さいＯＳトランジスタのメリットを活かすためには、ＯＳトランジスタのチャネル長は１ｎｍ以上１００ｎｍ未満であることが好ましく、５ｎｍ以上、６０ｎｍ以下とすることがより好ましい。Ｓｉトランジスタにおいても、ＯＳトランジスタと同一基板に形成するためには、Ｓｉトランジスタのチャネル長は１ｎｍ以上１００ｎｍ未満であることが好ましい。または、チャネル長は、５ｎｍ以上６０ｎｍ以下、または５ｎｍ以上３０ｎｍ以下がより好ましい。
図２２（ａ）、図２２（ｂ）に示す回路は、トランジスタ７００を有し、例えばスイッチ回路として機能する。トランジスタ７００はＯＳトランジスタである。図２２（ｂ）に示すトランジスタ７００は、第１のゲート（トップゲート、もしくはフロントゲート）と第２のゲート（バックゲート）を有するデュアルゲート型のＯＳトランジスタであり、第１のゲートと第２のゲートを別々に制御することで、オン特性の改善、及びオフ特性の改善が可能である。
図２２（ｃ）に示す回路は、トランジスタ７００と、トランジスタ７０１と、ノードＦＮを有しており、ノードＦＮで電位を保持することで、記憶回路２５（図２（Ａ））と同様に、記憶回路として機能することができる。図２２（ｃ）の例では、トランジスタ７００はＯＳトランジスタである。トランジスタ７０１は、ｐ−Ｓｉトランジスタでもよいし、ｎ−Ｓｉトランジスタでもよいし、ＯＳトランジスタでもよい。
図２２（ｄ）に示す回路は、トランジスタ７００と、トランジスタ７０１と、容量素子７０５と、ノードＦＮを有している。図２２（ｄ）に示す回路は、記憶回路２５（図２（Ａ））と回路構成が同様であり、記憶回路として機能することができる。ここでは、トランジスタ７００はデュアルゲート型のＯＳトランジスタである。トランジスタ７０１は、ｐ−Ｓｉトランジスタでもよいし、ｎ−Ｓｉトランジスタでもよいし、ＯＳトランジスタでもよい。ｐ−Ｓｉトランジスタとする場合は、データ入力のシーケンスが図５のタイミングチャートと異なる。
図２２（ｃ）や図２２（ｄ）の回路では、トランジスタ７００、７０１がＯＳトランジスタである場合、基板はシリコン基板を用いる必要はなく、ガラスや石英ガラスなどの透明基板や金属基板等を用いることが可能となる。
微細化を行う上で、ｎチャネル型トランジスタはＬＤＤや歪形成など、ｐチャネル型トランジスタに比べて複雑な工程を必要とする。ＯＳトランジスタは、ＬＤＤや歪形成などの複雑な工程が必要ない。そのため、図２２（ｃ）や図２２（ｄ）の回路では、トランジスタ７０１をｐ−Ｓｉトランジスタとし、トランジスタ７００をＯＳトランジスタとすることで、製造工程の簡略化が可能となる。
ＯＳトランジスタは、９００℃以上の高温プロセスを必要としないため、Ｓｉトランジスタよりも集積化に適している。また、ＯＳトランジスタは他の半導体素子と積層することが可能であり、ＯＳトランジスタを回路に適用することで、３次元的に素子が集積された集積度の高い半導体装置を提供することが可能である。つまり、ＯＳトランジスタは、Ｓｉトランジスタよりも低温プロセスで形成可能であるため、Ｓｉトランジスタ上にＯＳトランジスタを積層することで、信頼性が高く、高性能な半導体装置を提供することが可能である。
図２２（ｅ）の回路は、図２２（ｄ）の変形例であり、トランジスタ７０１の代わりに、直列に電気的に接続されたトランジスタ７０２とトランジスタ７０３を有する。例えば、トランジスタ７０２の第１端子は、高電源電位（ＶＤＤ）が与えられる配線または電極に電気的に接続され、トランジスタ７０３の第２端子は、接地電位（ＧＮＤ）が与えられる配線または電極に電気的に接続する。トランジスタ７００は、デュアルゲート型のＯＳトランジスタであり、トランジスタ７０２はｐ−Ｓｉトランジスタであり、トランジスタ７０３はｎ−Ｓｉトランジスタである。トランジスタ７０２及びトランジスタ７０３はＣＭＯＳインバータ回路を構成している。トランジスタ７００の作製は低温プロセスで行うことができ、一般的なＳｉトランジスタの製造プロセスとの整合性も高いため、トランジスタ７０２及びトランジスタ７０３上にトランジスタ７００を形成することは容易である。
図２２（ｆ）に、ＣＭＯＳインバータ回路の例を示す。トランジスタ７００はＯＳトランジスタであり、トランジスタ７０２はｐ−Ｓｉトランジスタである。トランジスタ７００の作製は低温プロセスで行うことができ、一般的なＳｉトランジスタの製造プロセスとの整合性も高いため、トランジスタ７０２上にトランジスタ７００を形成することは容易である。
図２２（ｇ）に示す回路は、トランジスタ７００と、トランジスタ７０１と、トランジスタ７０４と、ダイオード７０６と、ノードＦＮを有する。トランジスタ７０１とトランジスタ７０４は直列に電気的に接続されている。トランジスタ７０１のゲートは、トランジスタ７００を介して、ダイオード７０６の入力端子と電気的に接続されている。ダイオード７０６の入力端子、トランジスタ７００のゲート、トランジスタ７０１の第１端子、およびトランジスタ７０４の第２端子は、図示されていない、互いに異なる配線または電極に電気的に接続されている。トランジスタ７００と、トランジスタ７０１と、トランジスタ７０４と、ダイオード７０６と、ノードＦＮで構成される回路は、図２２（ｃ）等の回路と同様に、記憶回路として機能することができる。ダイオード７０６の入力端子および出力端子間の電位に応じたデータをノードＦＮで保持させることができる。ダイオード７０６をフォトダイオードとすることで、センサ素子として機能させることができる。この場合、図２２（ｇ）に示す回路は、光センサ回路として機能させることができる。ノードＦＮに、フォトダイオード（ダイオード７０６）を流れる光電流に応じた電位を保持させることができる。
図２２（ｇ）に示す回路に適用されるセンサ素子は、光センサ素子に限定されるものでなく、様々なセンサを用いることができる。例えば、センサ素子には、力、変位、位置、速度、加速度、角速度、回転数、距離、光（例えば、可視光、赤外線）、電磁波（例えば、脳波）、磁気、温度、化学物質、音、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、又はにおい等を測定する、または検出して、その結果を電圧信号または電流信号に変換する機能を有する素子が用いられる。例えば、フォトダイオード（７０６）の代わりに、温度特性が異なる２つの抵抗素子を直列に接続した温度センサ素子を設けてもよい。
図２２（ｇ）の回路図において、トランジスタ７００はＯＳトランジスタである。トランジスタ７０１およびトランジスタ７０４は、ｐ−Ｓｉトランジスタでもよいし、ｎ−Ｓｉトランジスタでもよいし、ＯＳトランジスタでもよい。ダイオード７０６は、例えば、シリコンを用いたフォトダイオードでも良い。トランジスタ７０１およびトランジスタ７０４がＳｉトランジスタの場合、トランジスタ７００の作製は低温プロセスで行うことができ、一般的なＳｉトランジスタの製造プロセスとの整合性も高いため、トランジスタ７０１およびトランジスタ７０４上にトランジスタ７００を形成することは容易である。
また、図２２（ｇ）の回路において、トランジスタ７０１及びトランジスタ７０４の一方にＳｉトランジスタを用い、他方にＯＳトランジスタを用いる場合、Ｓｉトランジスタの高速特性とＯＳトランジスタの低リーク特性を組み合わせた回路を形成することが可能である。
また、図２２（ｇ）の回路において、トランジスタ７０１及びトランジスタ７０４がＯＳトランジスタである場合、更に工程を簡略化することが可能となる。後述する実施例１、および実施例３で示すように、テクノロジーノードが微細であれば、ＯＳトランジスタはＳｉトランジスタに同等の周波数特性を得ることが可能なため、上述のような構成でも高速動作と低リーク特性を組み合わせた回路を形成することが可能である。
図２２（ｈ）に示す回路は、直列に電気的に接続されたトランジスタ７００とトランジスタ７０４を有する。トランジスタ７００は、第１のゲートが第１端子に電気的に接続され、第２端子は図示されていない配線または電極に電気的に接続されている。第１のゲートと第２端子を互いに電気的に接続してもよい。トランジスタ７０４の第１端子は、図示されていない配線または電極に電気的に接続されている。図２２（ｈ）は、Ｅｎｈａｎｃｅｍｅｎｔ／Ｄｅｐｌｅｔｉｏｎ型のインバータ回路として機能することが可能である。トランジスタ７００はデュアルゲート型のＯＳトランジスタであり、第２のゲート電位を可変とすることで、図２２（ｈ）に示す回路（インバータ回路）の特性を制御することが可能となる。トランジスタ７０４は、ＯＳトランジスタまたはｎ−Ｓｉトランジスタとすることができる。
図２２（ｉ）に示す回路は、図２２（ｈ）の回路と同様に、直列に電気的に接続されたトランジスタ７００とトランジスタ７０４とを有する。図２２（ｉ）に示す回路は、トランジスタ７００のゲートが図示されていない配線または電極に電気的に接続されている点が、図２２（ｈ）の回路と異なる。図２２（ｉ）に示す回路は、Ｅｎｈａｎｃｅｍｅｎｔ／Ｅｎｈａｎｃｅｍｅｎｔ型のインバータとして機能することが可能である。トランジスタ７００のゲート電位は固定としてもよいし、可変としても良い。トランジスタ７００はＯＳトランジスタである。トランジスタ７０４は、ＯＳトランジスタまたはｎ−Ｓｉトランジスタとすることができる。
図２２（ｈ）および図２２（ｉ）において、トランジスタ７０４をＳｉトランジスタとする場合は、図２２（ｃ）等に示す回路と同様に、トランジスタ７０４上にトランジスタ７００を作製することができる。
なお、図２２（ａ）乃至図２２（ｉ）の回路図に用いられるＯＳトランジスタには、必要に応じて、第２のゲート電極を設けてもよいし、設けなくてもよい。
図２２（ａ）乃至図２２（ｉ）に示す回路（半導体装置）を全て同一基板上に作製することが可能である。そのため、異なる機能、性能等を有する複数の回路を、同一基板上に作製することができる。例として、図２２（ｄ）と図２２（ｆ）に示す回路を同一基板上に作製した場合の半導体装置を図２３（Ａ）に示し、図２２（ｄ）と図２２（ｉ）に示す回路を同一基板上に作製した場合の半導体装置を図２４（Ａ）に示す。
図２３（Ａ）は半導体装置の構成の一例を示す断面図である。左側に、図２３（Ｂ）の回路を示し、右側に図２３（Ｃ）の回路を示している。図２３（Ｂ）の回路図は図２２（ｆ）の回路図に相当し、図２３（Ｃ）の回路図は図２２（ｄ）の回路図に相当する。図２３（Ａ）に示す半導体装置は、トランジスタ７００がＯＳトランジスタであり、トランジスタ７０１及びトランジスタ７０２はｐ−Ｓｉトランジスタである例を示している。また、図２３（Ａ）には、各トランジスタのチャネル長方向の断面構造を示している。
図２３（Ａ）に示す半導体装置は、トランジスタ７００と、トランジスタ７０１と、トランジスタ７０２と、容量素子７０５と、基板７３０と、素子分離層７３１と、絶縁膜７３２と、絶縁膜７３３と、プラグ７１１と、プラグ７１２と、プラグ７１３と、プラグ７１４と、配線７２１と、配線７２２と、配線７２３と、配線７２４と、および、配線７４１とを有している。なお、図２３（Ａ）において、同一の層に形成されている複数のプラグのうち、ある一つのプラグのみに符号を記載し、それ以外のプラグには、煩雑さを避けるために符号の記載を省略している。
基板７３０の詳細は、図１９（Ｂ）の基板２２０１の記載を参照し、素子分離層７３１の詳細は、図１９（Ｂ）の素子分離層２２０４を参照し、絶縁膜７３２の詳細は、図１９（Ｂ）の絶縁膜２２０７の記載を参照し、絶縁膜７３３の詳細は、図１９（Ｂ）の絶縁膜２２０８の記載を参照し、プラグ７１１乃至プラグ７１４の詳細は、図１９（Ｂ）のプラグ２２０３の記載を参照し、配線７２１乃至７２３の詳細は、図１９（Ｂ）の配線２２０２の記載を参照する。
配線７４１は、トランジスタ７００の第２のゲート電極としての機能を有する。配線７４１は、配線７２１乃至配線７２３に用いることができる材料で形成してもよい。なお、場合によっては、配線７４１を省略してもよい。配線７２４は、トランジスタ７００のソース電極またはドレイン電極と、同一の材料で形成することができる。
図２３（Ａ）において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
半導体装置を、図２３（Ａ）のような構成にすることで、記憶回路（トランジスタとフローティングノードを含む）とその周辺回路を同一基板上に作製することができる。また、ＯＳトランジスタは、９００℃以上の熱処理が不要なため、より低温なプロセスで回路を作製することが可能である。また、微細化されたＯＳトランジスタは、活性層にシリコンを用いたｎチャネル型のトランジスタと同等の周波数特性を示し、ＯＳトランジスタとｐ−Ｓｉトランジスタを組み合わせたＣＭＯＳ回路は高速動作が可能である。
図２４（Ａ）は半導体装置の構成例を示す断面図であり、左側に図２４（Ｂ）に示す回路を示し、右側に図２４（Ｃ）に示す回路を示す。図２４（Ｂ）の回路図は図２２（ｉ）の回路図に相当し、図２４（Ｃ）の回路図は図２２（ｄ）の回路図に相当する。図２４（Ａ）に示す半導体装置は、トランジスタ７００、トランジスタ７０１及びトランジスタ７０４にＯＳトランジスタを用いた例を示している。図２４（Ａ）は、各トランジスタのチャネル長方向の断面図である。
図２４（Ａ）に示す半導体装置は、トランジスタ７００と、トランジスタ７０１と、トランジスタ７０４と、容量素子７０５と、基板７３５と、絶縁膜７３２と、絶縁膜７３３と、プラグ７１１と、プラグ７１２と、プラグ７１３と、プラグ７１４と、配線７２１と、配線７２２と、配線７２３と、配線７２４と、配線７４１と、配線７４２と、および、配線７４３とを有している。なお、図２４（Ａ）において、同一の層に形成されている複数のプラグのうち、ある一つのプラグのみに符号を与え、それ以外のプラグは、煩雑さを避けるために符号を省略している。
基板７３５の詳細は、図１９（Ｂ）の基板２２０１の記載を参照する。また、基板７３５の中に他のデバイスが形成されていてもよい。その場合は、基板７３５の表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
絶縁膜７３２の詳細は、図１９（Ｂ）の絶縁膜２２０７の記載を参照し、絶縁膜７３３の詳細は、図１９（Ｂ）の絶縁膜２２０８の記載を参照し、プラグ７１１乃至プラグ７１４の詳細は、図１９（Ｂ）のプラグ２２０３の記載を参照し、配線７２１乃至７２３の詳細は、図１９（Ｂ）の配線２２０２の記載を参照する。
配線７４１はトランジスタ７００の第２のゲート電極としての機能を有し、配線７４２はトランジスタ７０１の第２のゲート電極としての機能を有し、配線７４３はトランジスタ７０４の第２のゲート電極としての機能を有している。配線７４１乃至配線７４３は、配線７２１乃至配線７２３に用いることができる材料で形成することができる。なお、場合によっては、配線７４１乃至配線７４３を省略してもよい。
配線７２４は、トランジスタ７００及びトランジスタ７０４のソース電極またはドレイン電極と同じ材料で形成することができる。
なお、図２４（Ａ）において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
半導体装置を、図２４（Ａ）のような構成にすることで、記憶回路（トランジスタとフローティングノードを含む）とその周辺回路を同一基板上に作製することができる。また、ＯＳトランジスタは、９００℃以上の熱処理が不要なため、より低温なプロセスで半導体装置を作製することが可能である。また、ＯＳトランジスタは他の半導体素子と積層することが可能であり、３次元的に素子を配置することができ、集積度の高い半導体装置を作製することができる。また、微細化されたＯＳトランジスタは、活性層にシリコンを用いたｎチャネル型のトランジスタと同等の周波数特性を示し、ＯＳトランジスタで作製した回路は高速動作が可能である。
また、ＯＳトランジスタにおける電子移動度のチャネル長依存性は、Ｓｉトランジスタにおける電子移動度のチャネル長依存性ほど影響が大きくない。また、ＯＳトランジスタは、チャネル長を１０μｍから１００ｎｍまで微細化しても、電界効果移動度の明確な低下がみられない。
そのため、ＯＳトランジスタをチャネル長が１０μｍ以下のトランジスタに用いる場合、Ｓｉトランジスタとの電界効果移動度の差はトランジスタのチャネル長を１０μｍ以上としたときよりも小さくなる。ＯＳトランジスタを１００ｎｍ以下のチャネル長のトランジスタに用いる場合、Ｓｉトランジスタの３０分の１程度、好ましくは１０分の１程度、より好ましくは３分の１程度の電界効果移動度まで差を縮めることが可能である。
また、ＯＳトランジスタをチャネル長が約１００ｎｍのトランジスタに用いる場合、Ｓｉトランジスタと同程度の電界効果移動度を実現することが可能だと考えられる。そのため、微細加工されたＯＳトランジスタでは、Ｓｉトランジスタと同等のスイッチング速度、周波数特性を実現することが可能である。
また、ＯＳトランジスタは、オフ電流が低い特性を有する。ＯＳトランジスタを用いた回路においては、オフ電流が低いことで電荷を保持するための容量を小さくすることができる。
本実施の形態の構成は、他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で例示したメモリセルアレイ３００等の記憶装置を含むＲＦデバイスについて説明する。ここで記憶装置はメモリセルアレイに接続する行選択ドライバ、列選択ドライバ、及びＡ／Ｄコンバータ等を含んでもよい。
本実施の形態におけるＲＦデバイスは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦデバイスは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
図２５は、ＲＦデバイスの構成例を示すブロック図である。図２５に示すＲＦデバイス８００は、アンテナ８０４、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、およびＲＯＭ８１１を有している。
復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦデバイス８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に適用することができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦデバイスに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦデバイスすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
次に、図２６を参照して、ＲＦデバイスの使用例について説明する。ＲＦデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２６（Ａ））、包装用容器類（包装紙やボトル等、図２６（Ｃ））、記録媒体（ＤＶＤやビデオテープ等、図２６（Ｂ））、乗り物類（自転車等、図２６（Ｄ））、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２６（Ｅ）、図２６（Ｆ））等に設けて使用することができる。
本発明の一態様に係るＲＦデバイス４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦデバイス４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦデバイス４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦデバイスを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係るＲＦデバイスを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、少なくとも実施の形態で説明したメモリセルアレイ３００等を含む記憶装置を含むＣＰＵについて説明する。ここで記憶装置はメモリセルアレイに接続する行選択ドライバ、列選択ドライバ、及びＡ／Ｄコンバータ等を含んでもよい。
図２７は、先の実施の形態で説明した記憶装置や、その他の半導体装置を少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図２７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図２７に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図２７に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２８は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶回路１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶回路１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。トランジスタ１２０９は酸化物半導体層にチャネルが形成されるトランジスタであることが好ましい。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶回路１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１端子と第２端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１端子と第２端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１端子と第２端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１端子と第２端子の間が導通状態のとき他方のスイッチの第１端子と第２端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２８では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図２８では、スイッチ１２０３の第２端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図２８において、記憶回路１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるＳｉトランジスタとすることができる。また、記憶回路１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるＯＳトランジスタとすることもできる。または、記憶回路１２００は、トランジスタ１２０９以外にも、ＯＳトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図２８における回路１２０１には例えばフリップフロップ回路を用いることができる。また、論理素子１２０６には例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様の半導体装置では、記憶回路１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、ＯＳトランジスタはオフ電流が極めて小さい。例えば、ＯＳトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、トランジスタ１２０９をＯＳトランジスタとすることによって、記憶回路１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶回路１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶回路１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶回路１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶回路１２００をＣＰＵに用いる例として説明したが、記憶回路１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦデバイス（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｄｅｖｉｃｅ）にも応用可能である。
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２９に示す。
図２９（Ａ）に示す携帯型ゲーム機は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２９（Ｂ）に示す携帯データ端末は、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図２９（Ｃ）に示すノート型パーソナルコンピュータは、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図２９（Ｄ）に示す電気冷凍冷蔵庫は、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図２９（Ｅ）に示すビデオカメラは、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図２９（Ｆ）に示す普通自動車は、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、半導体装置が有する酸化物半導体膜について詳細に説明する。
酸化物半導体膜は、インジウムを含む酸化物半導体である。酸化物半導体膜は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。とくに、本発明の一態様の回路システムには、酸素と、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）とを有する酸化物半導体膜を用いると好適である。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体膜は、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
また、酸化物半導体膜としては、エネルギーギャップが大きい酸化物を用いると好適である。酸化物半導体膜のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
また、酸化物半導体膜が積層構造の場合、例えば、図２（Ｄ）に示すように、半導体膜４４ａ、半導体膜４４ｂ、及び半導体膜４４ｃの積層構造としてもよい。
なお、半導体膜４４ａおよび半導体膜４４ｃは、半導体膜４４ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体膜４４ｂを構成する酸素以外の元素一種以上、または二種以上から半導体膜４４ａおよび半導体膜４４ｃが構成されるため、半導体膜４４ａと半導体膜４４ｂとの界面、および半導体膜４４ｂと半導体膜４４ｃとの界面において、界面準位が形成されにくい。
また、半導体膜４４ａ、半導体膜４４ｂ、及び半導体膜４４ｃは、少なくともインジウムを含むと好ましい。なお、半導体膜４４ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、半導体膜４４ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体膜４４ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体膜４４ｃは、半導体膜４４ａと同種の酸化物を用いても構わない。
半導体膜４４ｂは、半導体膜４４ａおよび半導体膜４４ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体膜４４ｂとして、半導体膜４４ａおよび半導体膜４４ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体膜４４ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｉｎ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
また、半導体膜４４ｃは、酸化ガリウムを含むことがより好ましい。酸化ガリウム膜は、インジウム拡散を防ぐブロッキング膜として機能させることができる。半導体膜４４ｃに酸化ガリウム膜で形成することで、下層の半導体膜４４ｂ、半導体膜４４ａからのインジウム拡散をなくす、あるいは抑制することができる。
トランジスタのゲート電極に電界を印加すると、半導体膜４４ａ、半導体膜４４ｂ、半導体膜４４ｃのうち、電子親和力の大きい半導体膜４４ｂにチャネルが形成される。
ここで、絶縁膜及び酸化物半導体膜の積層構造におけるバンド構造について、図３０に示す。図３０には、真空準位（ｖａｃｕｕｍ ｌｅｖｅｌと表記。）、各膜（絶縁膜４３、半導体膜４４ａ、半導体膜４４ｂ、半導体膜４４ｃ、及び絶縁膜４７）の伝導帯下端のエネルギー（Ｅｃと表記。）および価電子帯上端のエネルギー（Ｅｖと表記。）を示す。
なお、半導体膜４４ａと半導体膜４４ｂとの間には、半導体膜４４ａと半導体膜４４ｂとの混合領域を有する場合がある。また、半導体膜４４ｂと半導体膜４４ｃとの間には、半導体膜４４ｂと半導体膜４４ｃとの混合領域を有する場合がある。該混合領域は、界面準位密度が低くなる。そのため、半導体膜４４ａ、半導体膜４４ｂおよび半導体膜４４ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
なお、図３０では、半導体膜４４ａと半導体膜４４ｃのＥｃが同様である場合について示したが、それぞれが異なっていてもよい。例えば、半導体膜４４ａよりも半導体膜４４ｃのＥｃが高いエネルギーを有してもよい。
このとき、電子は、半導体膜４４ａ中および半導体膜４４ｃ中ではなく、半導体膜４４ｂ中を主として移動する。
上述したように、半導体膜４４ａおよび半導体膜４４ｂの界面における界面準位密度、半導体膜４４ｂと半導体膜４４ｃとの界面における界面準位密度が低くすることによって、半導体膜４４ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
なお、トランジスタが先に示すｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体膜４４ｂの全体にチャネルが形成される。したがって、半導体膜４４ｂが厚いほどチャネル領域は大きくなる。即ち、半導体膜４４ｂが厚いほど、トランジスタのオン電流を高くすることができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体膜４４ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体膜４４ｂとすればよい。
また、トランジスタのオン電流を高くするためには、半導体膜４４ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体膜４４ｃとすればよい。一方、半導体膜４４ｃは、チャネルの形成される半導体膜４４ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体膜４４ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体膜４４ｃとすればよい。また、半導体膜４４ｃは、絶縁膜４３などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体膜４４ａは厚く、半導体膜４４ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体膜４４ａとすればよい。半導体膜４４ａの厚さを、厚くすることで、隣接する絶縁膜と半導体膜４４ａとの界面からチャネルの形成される半導体膜４４ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体膜４４ａとすればよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜の酸素欠損が増加する場合がある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を加える処理を、加酸素化処理と記す場合がある。または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする処理を、過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることをいう。
また、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
次に、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図４３（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図４３（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図４３（Ｂ）に示す。図４３（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図４３（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図４３（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図４３（Ｂ）および図４３（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図４３（Ｄ）参照）。図４３（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図４３（Ｄ）に示す領域５１６１に相当する。
また、図４４（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４４（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図４４（Ｂ）、図４４（Ｃ）および図４４（Ｄ）に示す。図４４（Ｂ）、図４４（Ｃ）および図４４（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４５（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図４５（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４６（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４６（Ｂ）に示す。図４６（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４６（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４６（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、キャリア密度を８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４７は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図４７より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図４７中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図４７中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳの成膜方法＞
次に、ＣＡＡＣ−ＯＳの成膜方法の一例について説明する。
図４８（Ａ）は、成膜室内の模式図である。ＣＡＡＣ−ＯＳは、スパッタリング法により成膜することができる。
図４８（Ａ）に示すように、基板５２２０とターゲット５２３０とは向かい合うように配置している。基板５２２０とターゲット５２３０との間にはプラズマ５２４０がある。また、基板５２２０の下部には加熱機構５２６０が設けられている。図示しないが、ターゲット５２３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５２３０と向かい合う位置には、複数のマグネットが配置される。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５２２０とターゲット５２３０との距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５２３０に一定以上の電圧を印加することで、放電が始まり、プラズマ５２４０が確認される。なお、ターゲット５２３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５２０１が生じる。イオン５２０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
ターゲット５２３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。一例として、図４９に、ターゲット５２３０に含まれるＩｎＭＺｎＯ４（元素Ｍは、例えばＧａまたはＳｎ）の結晶構造を示す。なお、図４９は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。ＩｎＭＺｎＯ４の結晶では、酸素原子が負の電荷を有することにより、近接する二つのＭ−Ｚｎ−Ｏ層の間に斥力が生じている。そのため、ＩｎＭＺｎＯ４の結晶は、近接する二つのＭ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５２０１は、電界によってターゲット５２３０側に加速され、やがてターゲット５２３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５２００が剥離する（図４８（Ａ）参照）。
ペレット５２００は、図４９に示す二つの劈開面に挟まれた部分である。よって、ペレット５２００のみ抜き出すと、その断面は図４８（Ｂ）のようになり、上面は図４８（Ｃ）のようになることがわかる。なお、ペレット５２００は、イオン５２０１の衝突の衝撃によって、構造に歪みが生じる場合がある。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。粒子５２０３は、原子１個または原子数個の集合体を有する。そのため、粒子５２０３を原子状粒子（ａｔｏｍｉｃ ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。
ペレット５２００は、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。または、ペレット５２００は、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。ただし、ペレット５２００の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５２００は、成膜ガスの種類などに応じて厚さが決定する。例えば、ペレット５２００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５２００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物を有するターゲット５２３０にイオン５２０１を衝突させる。そうすると、Ｍ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＭ−Ｚｎ−Ｏ層の３層を有するペレット５２００が剥離する。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。
ペレット５２００は、プラズマ５２４０を通過する際に、表面が負または正に帯電する場合がある。例えば、ペレット５２００がプラズマ５２４０中にあるＯ２−から負の電荷を受け取る場合がある。その結果、ペレット５２００の表面の酸素原子が負に帯電する場合がある。また、ペレット５２００は、プラズマ５２４０を通過する際に、プラズマ５２４０中のインジウム、元素Ｍ、亜鉛または酸素などと結合することで成長する場合がある。
プラズマ５２４０を通過したペレット５２００および粒子５２０３は、基板５２２０の表面に達する。なお、粒子５２０３の一部は、質量が小さいため真空ポンプなどによって外部に排出される場合がある。
次に、基板５２２０の表面におけるペレット５２００および粒子５２０３の堆積について図５０を用いて説明する。
まず、一つ目のペレット５２００が基板５２２０に堆積する。ペレット５２００は平板状であるため、平面側を基板５２２０の表面に向けて堆積する（図５０（Ａ）参照）。このとき、ペレット５２００の基板５２２０側の表面の電荷が、基板５２２０を介して抜ける。
次に、二つ目のペレット５２００が、基板５２２０に達する。このとき、一つ目のペレット５２００の表面、および二つ目のペレット５２００の表面が電荷を帯びているため、互いに反発し合う力が生じる（図５０（Ｂ）参照）。
その結果、二つ目のペレット５２００は、一つ目のペレット５２００上を避け、基板５２２０の表面の少し離れた場所に堆積する（図５０（Ｃ）参照）。これを繰り返すことで、基板５２２０の表面には、無数のペレット５２００が一層分の厚みだけ堆積する。また、ペレット５２００と別のペレット５２００との間には、ペレット５２００の堆積していない領域が生じる。
次に、粒子５２０３が基板５２２０の表面に達する（図５０（Ｄ）参照）。
粒子５２０３は、ペレット５２００の表面などの活性な領域には堆積することができない。そのため、ペレット５２００の堆積していない領域を埋めるように堆積する。そして、ペレット５２００間で粒子５２０３が横方向に成長（ラテラル成長ともいう。）することで、ペレット５２００間を連結させる。このように、ペレット５２００の堆積していない領域を埋めるまで粒子５２０３が堆積する。このメカニズムは、ＡＬＤ法の堆積メカニズムに類似する。
なお、ペレット５２００間で粒子５２０３がラテラル成長するメカニズムは複数の可能性がある。例えば、図５０（Ｅ）に示すように、一層目のＭ−Ｚｎ−Ｏ層の側面から連結するメカニズムがある。この場合、一層目のＭ−Ｚｎ−Ｏ層が形成された後で、Ｉｎ−Ｏ層、二層目のＭ−Ｚｎ−Ｏ層の順に、一層ずつ連結していく（第１のメカニズム）。
または、例えば、図５１（Ａ）に示すように、まず一層目のＭ−Ｚｎ−Ｏ層の一側面につき粒子５２０３の一つが結合する。次に、図５１（Ｂ）に示すようにＩｎ−Ｏ層の一側面につき一つの粒子５２０３が結合する。次に、図５１（Ｃ）に示すように二層目のＭ−Ｚｎ−Ｏ層の一側面につき一つの粒子５２０３が結合することで連結する場合もある（第２のメカニズム）。
なお、図５１（Ａ）、図５１（Ｂ）および図５１（Ｃ）が同時に起こることで連結する場合もある（第３のメカニズム）。
以上に示したように、ペレット５２００間における粒子５２０３のラテラル成長のメカニズムとしては、上記３種類が考えられる。ただし、その他のメカニズムによってペレット５２００間で粒子５２０３がラテラル成長する可能性もある。
したがって、複数のペレット５２００がそれぞれ異なる方向を向いている場合でも、複数のペレット５２００間を粒子５２０３がラテラル成長しながら埋めることにより、結晶粒界の形成が抑制される。また、複数のペレット５２００間を、粒子５２０３が滑らかに結びつけるため、単結晶とも多結晶とも異なる結晶構造が形成される。言い換えると、微小な結晶領域（ペレット５２００）間に歪みを有する結晶構造が形成される。このように、結晶領域間を埋める領域は、歪んだ結晶領域であるため、該領域を指して非晶質構造と呼ぶのは適切ではないと考えられる。
粒子５２０３が、ペレット５２００間を埋め終わると、ペレット５２００と同程度の厚さを有する第１の層が形成される。第１の層の上には新たな一つ目のペレット５２００が堆積する。そして、第２の層が形成される。さらに、これが繰り返されることで、積層体を有する薄膜構造が形成される（図４８（Ｄ）参照）。
なお、ペレット５２００の堆積の仕方は、基板５２２０の表面温度などによっても変化する。例えば、基板５２２０の表面温度が高いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こす。その結果、ペレット５２００と別のペレット５２００とが、粒子５２０３を介さずに連結する割合が増加するため、配向性の高いＣＡＡＣ−ＯＳとなる。ＣＡＡＣ−ＯＳを成膜する際の基板５２２０の表面温度は、１００℃以上５００℃未満、好ましくは１４０℃以上４５０℃未満、さらに好ましくは１７０℃以上４００℃未満である。したがって、基板５２２０として第８世代以上の大面積基板を用いた場合でも、反りなどはほとんど生じないことがわかる。
一方、基板５２２０の表面温度が低いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こしにくくなる。その結果、ペレット５２００同士が積み重なることで配向性の低いｎｃ−ＯＳなどとなる（図５２参照）。ｎｃ−ＯＳでは、ペレット５２００が負に帯電していることにより、ペレット５２００は一定間隔を開けて堆積する可能性がある。したがって、配向性は低いものの、僅かに規則性を有することにより、非晶質酸化物半導体と比べて緻密な構造となる。
また、ＣＡＡＣ−ＯＳにおいて、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットの内部は単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。
以上のようなモデルにより、ペレット５２００が基板５２２０の表面に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳは、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５２２０の表面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
また、被形成面である基板５２２０の表面に凹凸がある場合でも、その形状に沿ってペレット５２００が配列することがわかる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
本実施例では、ＯＳトランジスタを作製し、遮断周波数を測定した。具体的には、ＯＳトランジスタのチャネル長に対する遮断周波数を測定した。図３１に、測定結果を示す。
作製したＯＳトランジスタは図１２に示すトランジスタＴＲ１と同様のデバイス構造を有する。ゲート絶縁膜１０２は、厚さ１０ｎｍの酸化窒化シリコン膜で形成した。導電膜１０４ａ及び導電膜１０４ｂは１０ｎｍのタングステン膜で形成した。ゲート電極１０３は、厚さ１０ｎｍの窒化チタン膜と厚さ１０ｎｍのタングステン膜の積層膜で形成した。バックゲート電極（導電膜１０５）は設けていない。試作したＣＡＡＣ−ＯＳ ＦＥＴの半導体膜は３層のＩｎ−Ｇａ−Ｚｎ酸化物膜で形成されている。２層目のＩｎ−Ｇａ−Ｚｎ酸化物膜は、ｃ軸に配向する結晶部を有するように、基板を加熱しながらスパッタ装置で成膜した。なお、当該基板としては、シリコンウェハを用いた。
チャネル長Ｌが６０ｎｍ、１００ｎｍ、１８０ｎｍ、３５０ｎｍのＯＳトランジスタを作製した。ネットワークアナライザにより、各ＯＳトランジスタの周波数特性を測定し、それぞれの遮断周波数を求めた。一のチャネル長Ｌに対するトランジスタの測定数は、１０である。
図３１の測定結果から、チャネル長Ｌが６０ｎｍでは、遮断周波数は約２ＧＨｚと見積もられる。微細化されたＯＳトランジスタは優れた周波数特性を有することが示された。
本発明の一態様の回路システムを作製し、各種評価を行った。本実施例では、評価結果について説明する。
図１２に示すトランジスタＴＲ１に相当するＯＳトランジスタを作製し、その電気特性を評価した。
試作したＯＳトランジスタは、チャネル長Ｌ／チャネル幅Ｗ＝６０／６０ｎｍである。バックゲート電極は、厚さ５０ｎｍのタングステン膜で形成した。該バックゲート電極上の絶縁膜は、厚さ１００ｎｍの酸化窒化シリコン膜と、厚さ５０ｎｍの酸化アルミニウム膜と、厚さ５０ｎｍの酸化シリコン膜との積層構造とした。また、酸化物半導体膜は、厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子％］）と、厚さ１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子％］）と、厚さ５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子％］）との積層構造とした。ソース電極及びドレイン電極は、厚さ２０ｎｍのタングステン膜とした。またゲート絶縁膜は、厚さ１０ｎｍの酸化窒化シリコン膜とした。また、ゲート電極は、厚さ１０ｎｍの窒化チタン膜と、厚さ１０ｎｍのタングステン膜との積層構造とした。
図３２に、本実施例で作製したＯＳトランジスタのＩｄ−Ｖｇ（ドレイン電流−ゲート電圧）特性を示す。図３２において、縦軸がＩｄ（ドレイン電流）であり、横軸がＶｇ（ゲート電圧）である。トランジスタのＶｄ（ドレイン電圧）を０．１Ｖと１．８Ｖとし、バックゲート電極には、電位を与えない、すなわちフローティング状態で測定した。図３２には、同一基板上の１３個のトランジスタのデータを示し、また、Ｖｄ＝０．１Ｖのデータと、Ｖｄ＝１．８Ｖのデータを重ねて示している。図３２に示すＩｄ−Ｖｇ特性より、本実施例のＯＳトランジスタは良好なトランジスタ特性を有していることが確認できた。
次に、図３２の測定対象と同様のデバイス構造のＯＳトランジスタを有する回路を作製し、その動作を検証した。図３３（Ａ）に作製した回路の回路図を示す。該回路は実施の形態１に示す図２（Ａ）の記憶回路２５と同様の構成であり、トランジスタＭ１、トランジスタＭ２および容量素子Ｃｓを有する。
図３３（Ｂ）に作製した回路のレイアウト図を示し、図３３（Ｃ）に作製した回路の光学顕微鏡写真を示す。図３３（Ｃ）は、図３３（Ｂ）の領域３０００に相当する領域の光学顕微鏡写真である。図３３（Ｃ）に示す光学顕微鏡写真の結果より、所望の回路が作製されていることが確認された。
作製した回路において、トランジスタＭ１は、Ｗ／Ｌ＝６０／６０ｎｍのＯＳトランジスタであり、トランジスタＭ２は、Ｗ／Ｌ＝６０／６０ｎｍのＯＳトランジスタである。ここでは、容量素子Ｃｓの容量が１ｆＦ及び３ｆＦの２種類の回路を作製した。ここでは、前者を記憶回路Ｍｅｍ１と呼び、後者を記憶回路Ｍｅｍ２と呼ぶこととする。
作製した記憶回路Ｍｅｍ１、Ｍｅｍ２の書き込み動作について評価を行った。図３４は、書き込み動作のタイミングチャートである。図３４は、論理レベルがハイのデータを書き込む動作を示しており、容量素子Ｃｓ（ノードＦＮ）を充電する動作に対応する。データ信号として配線ＷＢＬに１．１Ｖの電圧を印加した。また、配線ＷＷＬに３Ｖのパルス信号を印加しトランジスタＭ１を導通状態にした。配線ＳＬの電位は０Ｖとした。書き込み時間Ｔｗｒｉｔｅは、ノードＦＮの電圧を配線ＷＢＬの電圧の９０％まで上昇させる時間としている。図３４に示す動作例では、時間ＴｗｒｉｔｅはノードＦＮの電位が０Ｖから１Ｖ（配線ＷＢＬの電位１．１Ｖの約９０％の電位）に達する時間である。
図３５に、書き込み時間に対するノードＦＮの電圧の測定結果を示す。図３５（Ａ）は記憶回路Ｍｅｍ１の測定結果であり、図３５（Ｂ）は記憶回路Ｍｅｍ２の測定結果であり、それぞれ、測定数は５である。ノードＦＮの電圧は、書き込み動作時に配線ＲＢＬに流れる電流を測定することで求めた。配線ＲＢＬに流れる電流はトランジスタＭ２のドレイン電流に相当し、また、ノードＦＮの電圧はトランジスタＭ２のゲート電圧に相当することから、測定した電流値と、予め取得したトランジスタＭ２のＩｄ−Ｖｇ特性とから、ノードＦＮの電位を求めている。なお、図３５の横軸の書き込み時間は、配線ＷＷＬに３Ｖを印加している時間である。
図３５（Ａ）（Ｂ）の測定結果は、極短時間で容量素子Ｃｓを９０％充電することが可能であること、つまり、極短時間でデータの書き込みができることを示している。図３５（Ａ）は、容量素子Ｃｓの容量が１ｆＦの場合は、２ｎｓｅｃ以内にノードＦＮの電位を０Ｖから１Ｖに上昇することが可能であることを示している。また、図３５（Ｂ）は、容量素子Ｃｓの容量が３ｆＦの場合は、５ｎｓｅｃ以内にノードＦＮの電位を０Ｖから１Ｖに上昇することが可能であることを示している。
次に、記憶回路（Ｍｅｍ１、Ｍｅｍ２）の書き込み時間と、書き込み用トランジスタの移動度との関係を説明する。
図３６に、記憶回路（Ｍｅｍ１、Ｍｅｍ２）の容量素子Ｃｓの静電容量と書き込み時間の関係を示す。図３６の実測値は、図３５の測定結果から得られた値である。また、図３６には、５つの記憶回路Ｍｅｍ１の書き込み時間の平均値と、５つの記憶回路Ｍｅｍ２の書き込み時間の平均値をそれぞれ示す。また、記憶回路Ｍｅｍ１およびＭｅｍ２の書き込み時間を計算した。図３６に示す３つの曲線は計算結果であり、実線は、動作環境が室温（２７℃）における書き込み時間の計算結果（計算結果１）である。なお、計算結果１は、室温（２７℃）におけるトランジスタＭ１の移動度を１倍にした結果である。また、一点鎖線は、室温（２７℃）におけるトランジスタＭ１の移動度２倍にした場合の計算結果（計算結果２）であり、点線は、同移動度を３倍にした場合の計算結果（計算結果３）である。
図３６に示す計算結果により、トランジスタＭ１の移動度を１倍、２倍、３倍とすることで、書き込み時間が下がることが見積もられた。また、書き込み時間の実測値の平均値は、移動度を３倍にした場合の計算結果に略重なる。容量素子Ｃｓが１ｆＦの場合、実測値は５ｎｓｅｃ未満となった。
以上のように、本実施例で作製した回路は、高速、低消費電力ＬＳＩへ応用が可能であることが示された。
本実施例では、ＣＡＡＣ−ＯＳ膜で半導体領域が形成されているＯＳトランジスタ（以下、”ＣＡＡＣ−ＯＳ ＦＥＴ”と呼ぶ場合がある。）を作製し、ＣＡＡＣ−ＯＳ ＦＥＴのＤＣ特性、ＲＦ特性を測定した。また、ＣＡＡＣ−ＯＳ ＦＥＴで記憶回路を試作し、その動作を検証した。以下に詳細を述べる。
＜ＣＡＡＣ−ＯＳ ＦＥＴの作製＞
試作したＣＡＡＣ−ＯＳ ＦＥＴは、チャネル長Ｌが６０ｎｍであり、チャネル幅Ｗが６０ｎｍである。ＣＡＡＣ−ＯＳ ＦＥＴは実施例１で試作されたトランジスタと同様のデバイス構造を有し、同様の工程で作製した。シリコンウエハ表面に下地絶縁膜を形成し、下地絶縁膜上にＣＡＡＣ−ＯＳ ＦＥＴを形成した。下地絶縁膜を酸化シリコン膜に等価換算したときの等価換算膜厚は３９０ｎｍである。また、ゲート絶縁膜の等価換算膜厚は１１ｎｍである。試作したＣＡＡＣ−ＯＳ ＦＥＴの半導体膜は３層のＩｎ−Ｇａ−Ｚｎ酸化物膜で形成した。２層目のＩｎ−Ｇａ−Ｚｎ酸化物膜は、ｃ軸に配向する結晶部を有するように、シリコンウエハを加熱しながらスパッタ装置で成膜した。
作製したＣＡＡＣ−ＯＳ ＦＥＴの電気特性を測定した。図３７乃至図３９に測定結果を示す。図３７乃至図３９の測定データは、電気的に並列に接続された５０００個のＣＡＡＣ−ＯＳ ＦＥＴ群のものである。個々のＣＡＡＣ−ＯＳ ＦＥＴは、Ｌ＝６０ｎｍ、Ｗ＝６０ｎｍである。つまり、図３７乃至図３９は、Ｗ／Ｌ＝３００μｍ／６０ｎｍのＣＡＡＣ−ＯＳ ＦＥＴの電気特性を示している。
＜ＤＣ特性＞
図３７（Ａ）は、Ｗ／Ｌ＝３００μｍ／６０ｎｍのＣＡＡＣ−ＯＳ ＦＥＴのドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性を示し、図３７（Ｂ）は、ドレイン電流−ドレイン電圧（Ｉｄ−Ｖｄ）特性を示す。Ｖｇ＝２．２Ｖ、Ｖｄ＝１．０Ｖにおけるオン電流Ｉｏｎは２．８７ｍＡであり、Ｓ値（サブスレッショルドスイング値）は０．０９Ｖ／ｄｅｃである。オフ電流は１×１０−１３Ａの測定下限以下であり、これは、ＣＡＡＣ−ＯＳ ＦＥＴの極小リーク電流の特徴を示している。
図３８に、Ｗ／Ｌ＝３００μｍ／６０ｎｍのＣＡＡＣ−ＯＳ ＦＥＴの相互コンダクタンスｇｍ特性を示す。ドレイン電圧Ｖｄが０．１Ｖ，１．０Ｖ，２．０Ｖ，３．０Ｖ，４．０Ｖにおけるｇｍの最大値はそれぞれ０．４ｍＳ，３．９ｍＳ，６．５ｍＳ，８．０ｍＳ，９．３ｍＳである。ｇｍが最大となるときのゲート電圧Ｖｇは、それぞれ１．９０Ｖ，２．２０Ｖ，２．３５Ｖ，２．６５Ｖ，２．８５Ｖである。
＜ＲＦ特性＞
Ｗ／Ｌ＝３００μｍ／６０ｎｍのＣＡＡＣ−ＯＳ ＦＥＴ（Ｗ／Ｌ＝６０ｎｍ／６０ｎｍの５０００個のＣＡＡＣ−ＯＳ ＦＥＴ）のＳパラメータ測定をおこない、ＲＦ利得（電流利得｜Ｈ２１｜および最大単方向電力利得Ｕｇ）を取得し、パラメータ遮断周波数（ｆＴ）および最大発振周波数（ｆｍａｘ）を導出した。
図３９に、周波数に対するＲＦ利得（｜Ｈ２１｜，Ｕｇ）を示す。Ｖｄ＝１．０Ｖ，Ｖｇ＝２．２Ｖである。図３９は、ｆＴおよびｆｍａｘがともに１．９ＧＨｚであることを示している。これら値は、開放状態と短絡状態キャリブレーションを用いてｄｅ−ｅｍｂｅｄｄｉｎｇした後のものである。
図４０にｆＴおよびｆｍａｘのドレイン電圧Ｖｄ依存を示す。図３８に示すｇｍが最大値となる電圧条件でのｆＴおよびｆｍａｘがプロットされている。ドレイン電圧Ｖｄが０．１Ｖ，１．０Ｖ，２．０Ｖ，３．０Ｖ，４．０Ｖにおいて、ｆＴはそれぞれ０．２ＧＨｚ，１．９ＧＨｚ，３．４ＧＨｚ，４．７ＧＨｚ，５．６ＧＨｚであり、ｆｍａｘはそれぞれ、０．２ＧＨｚ，１．９ＧＨｚ，３．３ＧＨｚ，４．２ＧＨｚ，４．８ＧＨｚである。図４０は、Ｖｄが高くなるとｆＴとｆｍａｘいずれも高くなることを示している。
＜ＣＡＡＣ−ＯＳ ＦＥＴのＬＳＩへの応用の可能性＞
ＣＡＡＣ−ＯＳ ＦＥＴと受動素子とで回路を試作し、ＣＡＡＣ−ＯＳ ＦＥＴのＬＳＩへの応用を検証した。ここでは、その一例として、図４１に示す記憶回路の検証結果を示す。図４１に示す記憶回路は、図２（Ａ）の記憶回路２５と同様の回路構成を有し、書き込みトランジスタＭＷ、読み出しトランジスタＭＲ、および容量素子Ｃｓを有する。書き込みトランジスタＭＷ、読み出しトランジスタＭＲはそれぞれＷ／Ｌ＝６０ｎｍ／６０ｎｍのＣＡＡＣ−ＯＳ ＦＥＴである。ノードＦＮの負荷容量Ｃｌｏａｄが１．０ｆＦ、と３．０ｆＦである２種類の記憶回路を作製した。図４１に示すように、負荷容量Ｃｌｏａｄは、容量素子Ｃｓと寄生容量の総和である。
図４１に示す記憶回路の書き込み時間を測定した。図４２に測定結果を示す。図４２は、記憶回路の負荷容量に対する書き込み時間の関係を示す。以下に、測定方法を示す。
初期状態として、ノードＩＮの電位を０．０Ｖとし、ノードＯＳＧの電位を３．０ＶにすることでノードＦＮの電位を０．０Ｖにする、ノードＯＳＧの電位を−１．０Ｖにし、ノードＩＮに１．１Ｖを印加する。ノードＯＳＧにパルス（−１．０Ｖから３．０Ｖ）を入力して、読み出しトランジスタＭＲのドレイン電流（ノードＳとノードＤ間を流れる電流）を測定する。予め測定されていた読み出しトランジスタＭＲのＩｄ−Ｖｇ特性からノードＦＮの電位を見積もった。この測定は、ノードＯＳＧに印加するパルス幅を変化させて行った。パルス幅とは、ノードＯＳＧに３．０Ｖの電位が印加されている時間である。書き込み時間はＦＮの電位が１．０Ｖ（ノードＩＮの電位１．１Ｖの９０％）となるパルス幅と定義した。なお、図４２中に示す実線は、計算結果を表す。図４２は、負荷容量Ｃｌｏａｄが３．０ｆＦの場合、書き込み時間は４．０ｎｓｅｃであり、１．０ｆＦの場合、書き込み時間は２．０ｎｓｅｃであることを示している。
＜まとめ＞
本実施例では、Ｗ／Ｌ＝６０ｎｍ／６０ｎｍのＣＡＡＣ−ＯＳ ＦＥＴを作製し、ＤＣ特性とＲＦ特性を測定した。Ｗ＝３００μｍにおいて測定下限（１×１０−１３Ａ）以下のオフ電流、０．０９Ｖ／ｄｅｃのＳ値、Ｖｇ＝２．２Ｖ、Ｖｄ＝１．０Ｖにおいて１．９ＧＨｚのｆＴ、１．９ＧＨｚのｆｍａｘが得られた。また、記憶回路の書き込み速度は、フローティングノードの負荷容量が３．０ｆＦで４．０ｎｓｅｃ、１．０ｆＦで２．０ｎｓｅｃであった。
Ｌ＝６０ｎｍのＣＡＡＣ−ＯＳ ＦＥＴは、低消費電力記憶装置などのＬＳＩへの応用が十分に可能である。また、微細化によってトランジスタのＲＦ特性が向上することはよく知られている。このことは、テクノロジーノードが６０ｎｍよりも小さいＣＡＡＣ−ＯＳ ＦＥＴが、さらに高い周波数のｆＴ、ｆｍａｘを持つことを意味する。本実施例により、ＣＡＡＣ−ＯＳ ＦＥＴを微細化することで、ＧＨｚの周波数帯のマイクロ波集積回路（ＭＩＣ）への応用が可能であることが示された。
１０ 回路システム
１２ メモリセルアレイ
１４ 周辺回路
２１ トランジスタ
２２ トランジスタ
２３ 容量素子
２４ トランジスタ
２５ 記憶回路
２６ 記憶回路
２７ 記憶回路
３１ 基板
３２ 導電膜
３３ 絶縁膜
３４ 半導体膜
３４ａ 半導体膜
３４ｂ 半導体膜
３４ｃ 半導体膜
３５ 導電膜
３６ 導電膜
３７ 絶縁膜
３８ 導電膜
４２ 導電膜
４３ 絶縁膜
４４ 半導体膜
４４ａ 半導体膜
４４ｂ 半導体膜
４４ｃ 半導体膜
４５ 導電膜
４６ 導電膜
４７ 絶縁膜
４８ 導電膜
１００ 基板
１０１ 半導体膜
１０１ａ 半導体膜
１０１ｂ 半導体膜
１０１ｃ 半導体膜
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ａ 導電膜
１０４ｂ 導電膜
１０５ 導電膜
１１４ 絶縁膜
１１５ 絶縁膜
１１６ 絶縁膜
１１８ａ プラグ
１１８ｂ プラグ
１３３ 導電膜
１３４ プラグ
１４１ プラグ
１４２ プラグ
１４３ プラグ
１４４ プラグ
１４５ プラグ
１５１ 導電膜
１５２ 導電膜
１５３ 導電膜
１５５ 導電膜
１５６ 絶縁膜
１７１ａ 低抵抗領域
１７１ｂ 低抵抗領域
２０２ ゲート絶縁膜
２０３ ゲート電極
２０４ａ 導電膜
２０４ｂ 導電膜
２０５ 導電膜
２１２ 絶縁膜
２１３ 絶縁膜
２１６ 絶縁膜
２９１ 層
２９２ 層
２９３ 層
２９４ 層
２９５ 層
２９６ 層
２９７ 層
３００ メモリセルアレイ
７００ トランジスタ
７０１ トランジスタ
７０２ トランジスタ
７０３ トランジスタ
７０４ トランジスタ
７０５ 容量素子
７０６ ダイオード
７１１ プラグ
７１２ プラグ
７１３ プラグ
７１４ プラグ
７２１ 配線
７２２ 配線
７２３ 配線
７２４ 配線
７３０ 基板
７３１ 素子分離層
７３２ 絶縁膜
７３３ 絶縁膜
７３５ 基板
７４１ 配線
７４２ 配線
７４３ 配線
８００ ＲＦデバイス
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶回路
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２００１ 不純物領域
２００２ 不純物領域
２００３ ゲート電極
２００４ ゲート絶縁膜
２００５ 側壁絶縁層
２０１１ 回路
２０１２ 回路
２０１３ 回路
２１００ トランジスタ
２２００ トランジスタ
２２０１ 基板
２２０２ 配線
２２０３ プラグ
２２０４ 素子分離層
２２０５ 配線
２２０６ 配線
２２０７ 絶縁膜
２２０８ 絶縁膜
２２１１ 半導体基板
２２１２ 絶縁膜
２２１３ ゲート電極
２２１４ ゲート絶縁膜
２２１５ 不純物領域
２２１６ 不純物領域
２３００ 容量素子
３０００ 領域
４０００ ＲＦデバイス
５１００ ペレット
５１２０ 基板
５１６１ 領域
５２００ ペレット
５２０１ イオン
５２０３ 粒子
５２２０ 基板
５２３０ ターゲット
５２４０ プラズマ
５２６０ 加熱機構

Claims (14)

  1. 容量素子と、
    前記容量素子と電気的に接続されるトランジスタと、
    を有する半導体装置において、
    前記容量素子の静電容量は、０．１ｆＦ以上１０ｆＦ未満であり、
    前記トランジスタは、酸化物半導体膜を有し、
    室温動作時において、前記半導体装置の書き込み時間が０．１ｎ秒以上５ｎ秒未満である半導体装置。
  2. 記憶回路および回路が同一の基板に作製されている半導体装置であって、
    前記記憶回路は、容量素子、第１のトランジスタ、および第２のトランジスタを有し、
    前記第１のトランジスタのゲートには、前記容量素子および前記第２のトランジスタのソースまたはドレインのいずれか一方が電気的に接続され、
    前記回路は、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第３のトランジスタと、前記第４のトランジスタとは、互いに直列に接続され、
    前記第１のトランジスタおよび前記第３のトランジスタは、シリコンを含む活性層を有し、
    前記第２のトランジスタおよび前記第４のトランジスタは、酸化物半導体を含む活性層を有する半導体装置。
  3. 請求項２において、
    前記第１および前記第３のトランジスタはｐチャネル型トランジスタである半導体装置。
  4. 請求項２または請求項３において、
    前記第２および前記第４のトランジスタは、チャネル長が１ｎｍ以上１００ｎｍ未満である領域を有する半導体装置。
  5. 請求項２または請求項３において、
    前記第２および前記第４のトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満である領域を有する半導体装置。
  6. 記憶回路および回路が同一の基板に作製されている半導体装置であって、
    前記記憶回路は、容量素子、第１のトランジスタ、および第２のトランジスタを有し、
    前記第１のトランジスタのゲートには、前記第２のトランジスタのソースまたはドレインのいずれか一方と、が電気的に接続され、前記回路は、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第３のトランジスタと、前記第４のトランジスタとは、互いに直列に接続され、
    前記第１乃至第４のトランジスタは、酸化物半導体膜で形成された活性層を有する半導体装置。
  7. 請求項６において、
    前記第１乃至前記第４のトランジスタは、チャネル長が１ｎｍ以上１００ｎｍ未満である領域を有する半導体装置。
  8. 請求項７において、
    前記第１乃至前記第４のトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満である領域を有する半導体装置。
  9. 請求項２乃至請求項８のいずれか１項において、
    前記第１乃至前記第４のトランジスタおよび前記容量素子が３次元的に配置されている半導体装置。
  10. 請求項２乃至請求項９のいずれか１項において、
    前記容量素子の静電容量が、０．１ｆＦ以上１０ｆＦ未満である半導体装置。
  11. 請求項２乃至請求項１０のいずれか１項において、
    前記記憶回路の書き込み動作時間は０．１ｎ秒以上５ｎ秒未満である半導体装置。
  12. 請求項２乃至請求項１１のいずれか１項において、
    前記酸化物半導体膜は、酸素と、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）とを有する半導体装置。
  13. 請求項２乃至請求項１２のいずれか１項において、
    前記酸化物半導体膜は、結晶部を有する半導体装置。
  14. 請求項１乃至１３のいずれか１項において、
    前記酸化物半導体膜は、ｃ軸に配向した結晶部を有する半導体装置。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017117508A (ja) * 2015-12-22 2017-06-29 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
WO2017115209A1 (ja) * 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 酸化物およびその作製方法
JP2017121051A (ja) * 2015-12-25 2017-07-06 株式会社半導体エネルギー研究所 回路、半導体装置、プロセッサ、電子部品および電子機器
JP2017168809A (ja) * 2015-10-22 2017-09-21 株式会社半導体エネルギー研究所 半導体装置、又は該半導体装置を有する記憶装置
JP2017188666A (ja) * 2016-03-10 2017-10-12 株式会社半導体エネルギー研究所 半導体装置、電子機器
WO2021053473A1 (ja) * 2019-09-20 2021-03-25 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2021051823A (ja) * 2014-03-14 2021-04-01 株式会社半導体エネルギー研究所 半導体装置
WO2021094878A1 (ja) * 2019-11-15 2021-05-20 株式会社半導体エネルギー研究所 半導体装置
WO2023148571A1 (ja) * 2022-02-04 2023-08-10 株式会社半導体エネルギー研究所 半導体装置
WO2023161757A1 (ja) * 2022-02-25 2023-08-31 株式会社半導体エネルギー研究所 半導体装置
WO2023170511A1 (ja) * 2022-03-11 2023-09-14 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器
WO2023187544A1 (ja) * 2022-03-31 2023-10-05 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
JP2017108397A (ja) * 2015-11-30 2017-06-15 株式会社半導体エネルギー研究所 信号処理回路、及び該信号処理回路を有する半導体装置
JP6858549B2 (ja) 2015-12-28 2021-04-14 株式会社半導体エネルギー研究所 半導体装置、記憶装置
WO2017130082A1 (en) 2016-01-29 2017-08-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP2017224676A (ja) * 2016-06-14 2017-12-21 株式会社ジャパンディスプレイ 半導体装置及び表示装置
JP6715696B2 (ja) * 2016-06-22 2020-07-01 株式会社ワコム 電子ペン
KR20180055701A (ko) 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102584150B1 (ko) * 2017-12-26 2023-09-27 엘지디스플레이 주식회사 박막트랜지스터 및 그를 포함하는 유기발광표시장치
US10147614B1 (en) * 2018-01-08 2018-12-04 United Microelectronics Corp. Oxide semiconductor transistor and method of manufacturing the same
KR20200052782A (ko) * 2018-11-07 2020-05-15 엘지디스플레이 주식회사 표시 장치
US10950545B2 (en) 2019-03-08 2021-03-16 International Business Machines Corporation Circuit wiring techniques for stacked transistor structures
US11374494B2 (en) * 2019-03-21 2022-06-28 Infineon Technologies LLC General-purpose analog switch with a controlled differential equalization voltage-slope limit
US11379231B2 (en) * 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
US11296224B1 (en) * 2021-06-16 2022-04-05 Purdue Research Foundation Non-volatile polarization induced strain coupled 2D FET memory
WO2023058763A1 (ja) 2021-10-08 2023-04-13 株式会社小糸製作所 クリーナノズル

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011139055A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置及びそれらの作製方法
JP2011155255A (ja) * 2009-12-28 2011-08-11 Semiconductor Energy Lab Co Ltd 記憶装置、半導体装置
JP2011192979A (ja) * 2010-02-19 2011-09-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012256941A (ja) * 2010-05-21 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
JP2013229588A (ja) * 2012-03-30 2013-11-07 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置および半導体素子の作製方法

Family Cites Families (148)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH02271657A (ja) 1989-04-13 1990-11-06 Nec Corp 能動層２層積層ｃｍｏｓインバータ
JPH0442495A (ja) * 1990-06-07 1992-02-13 Mitsubishi Electric Corp 半導体記憶装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JPWO0051184A1 (ja) * 1999-02-23 2002-06-11
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR20040008614A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 강유전체 메모리소자 및 그의 제조 방법
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
GB0501733D0 (en) 2005-01-27 2005-03-02 British American Tobacco Co Packages
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2007102483A (ja) * 2005-10-04 2007-04-19 Toshiba Corp 半導体集積回路
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5285235B2 (ja) 2006-04-28 2013-09-11 株式会社半導体エネルギー研究所 半導体装置
US7692223B2 (en) 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5135709B2 (ja) 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7663165B2 (en) 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US8891264B1 (en) * 2006-11-15 2014-11-18 Thin Film Electronics Asa Series circuits and devices
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5294651B2 (ja) 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101065407B1 (ko) 2009-08-25 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
JP5346381B2 (ja) * 2009-09-07 2013-11-20 シャープ株式会社 画素回路及び表示装置
KR101801959B1 (ko) 2009-10-21 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 액정 표시 장치를 구비하는 전자기기
CN103794612B (zh) 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
SG10201910510UA (en) * 2009-10-29 2020-01-30 Semiconductor Energy Lab Semiconductor device
EP2887395B1 (en) * 2009-11-20 2019-05-08 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101790365B1 (ko) * 2009-11-20 2017-10-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101800850B1 (ko) * 2010-01-29 2017-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR101921618B1 (ko) 2010-02-05 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
WO2011105210A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101840797B1 (ko) 2010-03-19 2018-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치
JP5631750B2 (ja) * 2010-03-19 2014-11-26 株式会社東芝 複合メモリ
TWI511236B (zh) * 2010-05-14 2015-12-01 Semiconductor Energy Lab 半導體裝置
JP5671418B2 (ja) * 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8339837B2 (en) * 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
JP5827520B2 (ja) * 2010-09-13 2015-12-02 株式会社半導体エネルギー研究所 半導体記憶装置
US8854865B2 (en) 2010-11-24 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
US8681533B2 (en) * 2011-04-28 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, signal processing circuit, and electronic device
TWI541978B (zh) 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
TWI536502B (zh) * 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
JP5901927B2 (ja) * 2011-10-06 2016-04-13 株式会社半導体エネルギー研究所 半導体装置
US9257422B2 (en) 2011-12-06 2016-02-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving signal processing circuit
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP2014095897A (ja) 2012-10-12 2014-05-22 Semiconductor Energy Lab Co Ltd 液晶表示装置
TWI677193B (zh) 2013-03-15 2019-11-11 日商半導體能源研究所股份有限公司 半導體裝置
JP2014186777A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体記憶装置
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
WO2015114476A1 (en) 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6607681B2 (ja) 2014-03-07 2019-11-20 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011139055A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置及びそれらの作製方法
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011155255A (ja) * 2009-12-28 2011-08-11 Semiconductor Energy Lab Co Ltd 記憶装置、半導体装置
JP2011192979A (ja) * 2010-02-19 2011-09-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012256941A (ja) * 2010-05-21 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
JP2013229588A (ja) * 2012-03-30 2013-11-07 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置および半導体素子の作製方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7173710B2 (ja) 2014-03-14 2022-11-16 株式会社半導体エネルギー研究所 半導体装置
JP2021051823A (ja) * 2014-03-14 2021-04-01 株式会社半導体エネルギー研究所 半導体装置
JP2017168809A (ja) * 2015-10-22 2017-09-21 株式会社半導体エネルギー研究所 半導体装置、又は該半導体装置を有する記憶装置
US9990997B2 (en) 2015-10-22 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor with back gate, and memory device including the semiconductor device
JP2017117508A (ja) * 2015-12-22 2017-06-29 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
JP2017121051A (ja) * 2015-12-25 2017-07-06 株式会社半導体エネルギー研究所 回路、半導体装置、プロセッサ、電子部品および電子機器
JPWO2017115209A1 (ja) * 2015-12-28 2018-12-06 株式会社半導体エネルギー研究所 酸化物およびその作製方法
WO2017115209A1 (ja) * 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 酸化物およびその作製方法
JP2017188666A (ja) * 2016-03-10 2017-10-12 株式会社半導体エネルギー研究所 半導体装置、電子機器
WO2021053473A1 (ja) * 2019-09-20 2021-03-25 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2021094878A1 (ja) * 2019-11-15 2021-05-20 株式会社半導体エネルギー研究所 半導体装置
WO2023148571A1 (ja) * 2022-02-04 2023-08-10 株式会社半導体エネルギー研究所 半導体装置
WO2023161757A1 (ja) * 2022-02-25 2023-08-31 株式会社半導体エネルギー研究所 半導体装置
WO2023170511A1 (ja) * 2022-03-11 2023-09-14 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器
WO2023187544A1 (ja) * 2022-03-31 2023-10-05 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器

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