KR20070041374A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

Info

Publication number
KR20070041374A
KR20070041374A KR1020060099635A KR20060099635A KR20070041374A KR 20070041374 A KR20070041374 A KR 20070041374A KR 1020060099635 A KR1020060099635 A KR 1020060099635A KR 20060099635 A KR20060099635 A KR 20060099635A KR 20070041374 A KR20070041374 A KR 20070041374A
Authority
KR
South Korea
Prior art keywords
gate electrode
layer
conductive
work function
insulating film
Prior art date
Application number
KR1020060099635A
Other languages
English (en)
Other versions
KR100858758B1 (ko
Inventor
나오끼 야스다
유끼에 니시까와
고이찌 무라오까
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20070041374A publication Critical patent/KR20070041374A/ko
Application granted granted Critical
Publication of KR100858758B1 publication Critical patent/KR100858758B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

메모리 셀의 커플링비의 증대와 리크 전류의 저감을 도모한다. 본 발명의 예에 관한 불휘발성 반도체 기억 장치는, 반도체 기판 내에 배치되는 소스·드레인 확산층과, 소스·드레인 확산층 사이의 채널 상에 배치되는 제1 절연막 T-ox.와, 제1 절연막 T-ox. 상에 배치되고, 스택된 복수의 제1 도전층으로 구성되는 플로팅 게이트 전극 FG와, 플로팅 게이트 전극 FG 상에 배치되는 제2 절연막 IPD와, 제2 절연막 IPD 상에 배치되는 컨트롤 게이트 전극 CG를 구비한다. 복수의 제1 도전층 중 최상층을 제외한 1개의 제1 도전층을 기준층으로 한 경우에, 기준층의 일함수는, 4.0eV 이상이고, 기준층으로부터 위의 기준층을 포함하는 복수의 제1 도전층의 일함수 φw1, φw2, …, φwn은, 제2 절연막 IPD를 향함에 따라서 점차 커진다.
메모리 셀, 커플링비, 일함수, IPD

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 참고예의 셀 구조를 도시하는 단면도.
도 2는 도 1의 셀 구조의 제조 방법을 도시하는 단면도.
도 3은 도 1의 셀 구조의 제조 방법을 도시하는 단면도.
도 4는 도 1의 셀 구조의 제조 방법을 도시하는 단면도.
도 5는 도 1의 셀 구조의 제조 방법을 도시하는 단면도.
도 6은 도 1의 셀 구조의 제조 방법을 도시하는 단면도.
도 7은 본 발명의 예의 개요를 도시하는 단면도.
도 8은 본 발명의 예의 개요를 도시하는 단면도.
도 9는 본 발명의 예의 개요를 도시하는 단면도.
도 10은 본 발명의 예의 개요를 도시하는 단면도.
도 11은 실효 전계와 전류 밀도의 관계를 도시하는 도면.
도 12는 임계치 전압의 경시 변화의 시뮬레이션 모델을 도시하는 도면.
도 13은 임계치 전압의 경시 변화의 계산 결과를 도시하는 도면.
도 14는 임계치 전압의 변화량의 최적 조건을 구하는 과정을 도시하는 도면.
도 15는 임계치 전압의 경시 변화의 시뮬레이션 결과를 도시하는 도면.
도 16은 제1 실시예의 셀 구조를 도시하는 단면도.
도 17은 제2 실시예의 셀 구조를 도시하는 단면도.
도 18은 제3 실시예의 셀 구조를 도시하는 단면도.
도 19는 제4 실시예의 셀 구조를 도시하는 단면도.
도 20은 제5 실시예의 셀 구조를 도시하는 단면도.
도 21은 셀 구조의 변형예를 도시하는 단면도.
도 22는 제1 실시예의 셀 구조를 도시하는 단면도.
도 23은 제2 실시예의 셀 구조를 도시하는 단면도.
도 24는 제3 실시예의 셀 구조를 도시하는 단면도.
도 25는 제4 실시예의 셀 구조를 도시하는 단면도.
도 26은 제5 실시예의 셀 구조를 도시하는 단면도.
도 27은 제5 실시예의 셀 구조를 도시하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
101:실리콘 기판
102:터널 산화막
103:인 도프 폴리실리콘막
104, 110:마스크재
105a:슬릿
105b:소자 분리 트렌치
106, 108, 111:실리콘 산화막
107:알루미나막
109:도전막
112:소스·드레인 확산층
113:층간 절연막
[특허 문헌1] 일본 특원2005-133624호
본 발명은, 스택 게이트 구조의 메모리 셀을 갖는 불휘발성 반도체 기억 장치에 관한 것이다．
NAND형 플래시 메모리 등의 불휘발성 반도체 기억 장치에서는, 메모리 셀(셀 트랜지스터)이 스택 게이트 구조를 갖는다. 스택 게이트 구조란, 소스·드레인 확산층 사이의 채널 상에 플로팅 게이트 전극과 컨트롤 게이트 전극이 스택된 구조를 말한다．
이러한 메모리 셀에 대한 기입/소거는, 채널과 플로팅 게이트 전극 사이의 터널 절연막에 고전계를 인가하고, 그들 사이에서 전하(예를 들면, 전자)를 주고받음으로써 행해진다. 즉, 플로팅 게이트 전극 내의 전하량을 변화시킴으로써 메모리 셀의 임계치 전압을 시프트시키고, 데이터("0" 또는 "1")를 기억한다.
여기에서, 기입/소거의 효율을 좋게 하기 위해서는, 메모리 셀의 커플링비 β를 크게 하는 것, 또한, 기입/소거 시의 리크 전류를 적게 하는 것이 필요하다.
메모리 셀의 커플링비 β는, (플로팅 게이트 전극의 전압 변화)/(컨트롤 게이트 전극의 전압 변화)의 비율로 정의되고, 용량비로 나타내면,
β=CIPD/Ctot
로 된다. 단，Ctot는, 컨트롤 게이트 전극과 채널 사이의 용량의 총합, CIPD는, 컨트롤 게이트 전극과 플로팅 게이트 전극 사이의 용량이다.
종래, 커플링비 β의 증대에 관해서는, 주로, 플로팅 게이트 전극과 컨트롤 게이트 전극 사이에 배치되는 절연막(소위 인터폴리 절연막)의 재료를 연구함으로써 대응하고 있고, 예를 들면, ONO(SiO2/SiN/SiO2)막이 인터폴리 절연막으로서 사용되어 왔다.
최근에는，ONO막 대신에, 이것보다 높은 유전률을 갖는 고유전률(high-k) 재료를 인터폴리 절연막으로서 사용하는 연구가 활발하다(예를 들면, 특허 문헌 1을 참조).
현재, 고유전률 재료로서는, 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 이들의 혼합물 또는 혼정(하프늄 알루미네이트:HfAlOx) 등이 제안되어 있다.
이들 재료는, 실리콘 프로세스에 대한 정합성이 좋고, 메모리 셀의 미세화에도 대응할 수 있기 때문에, 장래성이 매우 기대되고 있다.
그러나, 이러한 고유전률 재료를 인터폴리 절연막으로서 사용해도, 소자의 미세화에 수반하여, 기입/소거 시에서의 플로팅 게이트 전극과 컨트롤 게이트 전극 사이의 리크 전류가 기준치를 초과하게 되어, 메모리 셀의 특성이 악화한다는 문제 가 있다.
본 발명의 예에서는, 커플링비의 증대와 기입/소거 시의 리크 전류의 저감을 동시에 실현하는 기술을 제안한다.
본 발명의 예에 관한 불휘발성 반도체 기억 장치는, 반도체 기판 내에 배치되는 소스·드레인 확산층과, 소스·드레인 확산층 사이의 채널 상에 배치되는 제1 절연막과, 제1 절연막 상에 배치되고, 스택된 복수의 제1 도전층으로 구성되는 플로팅 게이트 전극과, 플로팅 게이트 전극 상에 배치되는 제2 절연막과, 제2 절연막 상에 배치되는 컨트롤 게이트 전극을 구비하고, 복수의 제1 도전층 중 최상층을 제외한 1개의 제1 도전층을 기준층으로 한 경우에, 기준층의 일함수는, 4.0eV 이상이며, 기준층으로부터 위의 기준층을 포함하는 복수의 제1 도전층의 일함수는, 제2 절연막을 향함에 따라서 점차 커진다.
이하, 도면을 참조하면서, 본 발명의 예를 실시하기 위한 최량의 형태에 대해 상세하게 설명한다.
1. 일함수
본 발명의 예를 설명함에 있어서는, 「일함수」라고 하는 개념이 자주 등장한다. 따라서, 먼저, 이 일함수에 대해 설명한다.
불휘발성 반도체 기억 장치의 메모리 셀의 각 층에서 사용되고 있는 재료의 일함수를 계측하기 위해서는, 미소 영역에서의 일함수의 평가 기술이 필요하다.
여기에서는, 주사 프로브 현미경(Scanning Probe Microscopy(SPM))의 일종인 캘빈 프로브 포스 현미경(Kelvin Probe Force Microscopy(KPM))을 이용한 평가법(캘빈 프로브법)을 일함수의 평가법으로 한다.
캘빈 프로브법에서는, 시료 표면과 프로브 전극(프로브 침) 사이의 전위차를 직접 계측한다. 프로브 전극의 일함수를 이미 알고 있으면, 시료 표면의 일함수를 정확하게 구할 수 있다.
캘빈 프로브법은, 이하의 원리에 기초하여, 시료 표면과 프로브 전극 사이의 전위차를 구한다.
먼저, 프로브 전극과 시료 표면을 근접시키고, 양자를 전극으로 하는 컨덴서를 형성한다. 여기에서, 프로브 전극을 진동시키면, 컨덴서의 용량이 변화되기 때문에, 전하의 이동이 발생한다. 이 전하의 이동을 교류 전류로서 검출한다.
다음으로, 프로브 전극에 바이어스 전압을 인가하고, 시료 표면과 프로브 전극 사이의 전위차가 캔슬되면, 컨덴서의 양단의 전위가 동등하게 되기 때문에, 전하의 이동은 일어나지 않고, 교류 전류도 흐르지 않는다.
따라서, 교류 전류가 최소로 되는 바이어스 전압을 검출함으로써 시료 표면의 일함수를 평가할 수 있다.
불휘발성 반도체 기억 장치의 메모리 셀과 같이, 미소 영역에서 일함수를 측정해야만 하는 경우에도, 원리는 동일하다. 이 경우에는, 프로브 전극을 작게 하면, 일함수를 계측할 수 있을 것이다.
그러나, 프로브 전극을 작게 하면, 교류 전류가 작아지기 때문에, 충분한 분 해능을 얻을 수 없게 된다는 문제가 발생한다.
따라서，캘빈 프로브 포스 현미경에서는, 교류 전류 대신에, 프로브 전극과 시료 표면 사이에 발생하는 정전력을 이용한다.
프로브 전극과 시료 표면 사이의 전위차가 없으면, 정전력도 발생하지 않는다． 따라서, 정전력이 최소로 되는 바이어스 전압을 구함으로써, 미소 영역에서의 일함수를 계측할 수 있다.
또한, 이러한 캘빈 프로브 포스 현미경(평가 장치)은, 실제로 시판되고 있기 때문에, 불휘발성 반도체 기억 장치의 메모리 셀의 단면을 볼 수 있는 시료를 준비하면, 일함수의 계측은 용이하게 행할 수 있다．
2. 커플링비
본 발명의 예는, 스택 게이트 구조의 메모리 셀을 갖는 불휘발성 반도체 기억 장치에 적용된다.
이러한 불휘발성 반도체 기억 장치에서는, 메모리 셀이 미세화되어도 커플링비 β가 저하되지 않도록, 먼저, 플로팅 게이트 전극과 컨트롤 게이트 전극이 대향하는 면적을 늘리는 방법이 채용된다.
도 1은, 그러한 셀 구조의 예를 도시하고 있다.
또한, 도 1에서, 로우 방향은, 워드선(컨트롤 게이트 전극)이 연장되는 방향으로 하고, 컬럼 방향은, 로우 방향에 직교하는 방향으로 한다.
이 구조의 특징은, 플로팅 게이트 전극 FG의 측면의 일부를 컨트롤 게이트 전극 CG에 의해 피복하는 점에 있다. 이에 따라, 플로팅 게이트 전극 FG와 컨트롤 게이트 전극 CG가 대향하는 면적을 늘려, 메모리 셀의 커플링비 β를 증대시킨다.
그러나, 최근에는, 그래도, 커플링비 β를 생각하는 것처럼 크게 취할 수 없기 때문에, 인터폴리 절연막에 고유전률(high-k) 재료를 사용하여 커플링비 β를 증대시키는 시도가 이루어지고 있다．
또한, 이하에서는, 플로팅 게이트 전극과 컨트롤 게이트 전극 사이에 배치되는 전극간 절연막을 총칭하여 IPD(inter-polysilicon dielectric)로 칭하기로 한다.
도 2 내지 도 6은, 고유전률 재료를 사용한 경우의 도 1의 셀 구조의 제조 방법의 예를 도시하고 있다.
먼저, 도 2에 도시하는 바와 같이, 열 산화법에 의해, 불순물이 도핑된 실리콘 기판(웰을 포함함)(101) 상에, 두께 약 7~8㎚의 터널 산화막(102)을 형성한다. 또한, CVD(chemical vapor deposition)법에 의해, 터널 산화막(102) 상에, 두께 약 60㎚의 인 도프 폴리실리콘막(103) 및 소자 분리 영역을 가공하기 위한 마스크재(104)를 순차적으로 형성한다.
이 후, 마스크재(104) 상에 포토레지스트를 형성하고, 이 포토레지스트를 노광 및 현상한다. 그리고, RIE(reactive ion etching)법에 의해, 포토레지스트의 패턴을 마스크재(104)에 전사한다. 이 후, 포토레지스트는 제거된다.
또한, 마스크재(104)를 마스크로 하여, RIE법에 의해, 폴리실리콘막(103) 및 터널 산화막(102)을 순차적으로 에칭하고, 로우 방향에 인접하는 메모리 셀의 플로팅 게이트 전극을 분리하는 슬릿(105a)을 형성한다.
계속해서, RIE법에 의해, 실리콘 기판(101)을 에칭하고, 실리콘 기판(101)에, 깊이 약 100㎚의 소자 분리 트렌치(105b)를 형성한다.
다음으로, 도 3에 도시하는 바와 같이, CVD법에 의해, 슬릿(105a) 및 소자 분리 트렌치(105b)를 완전하게 채우는 실리콘 산화막(106)을 형성한다. 또한, CMP(chemical mechanical polishing)법에 의해, 마스크재(104)가 노출될 때까지, 실리콘 산화막(106)을 연마하여, 실리콘 산화막(106)의 표면을 평탄화한다.
이 후, 마스크재(104)가 선택적으로 제거된다.
다음으로, 도 4에 도시하는 바와 같이, 희불산 용액을 이용하여, 실리콘 산화막(106)을 에치 백하고, 폴리실리콘막(103)의 측면의 일부를 노출시킨다.
또한, ALD(atomic layer deposition)법에 의해, 폴리실리콘막(103)의 상면 및 측면의 일부를 피복하는 두께 약 15㎚의 알루미나막(107)을 IPD로서 형성한다.
이때, 알루미나막(107)의 퇴적 시에 사용하는 산화제의 영향에 의해, 폴리실리콘막(103)과 알루미나막(107)의 계면에는 지극히 얇은 실리콘 산화막(108)이 형성된다. 따라서, 실질적으로는, IPD는, 합계의 두께가 약 16㎚의 알루미나막(107) 및 실리콘 산화막(108)의 2층 구조로 된다.
다음으로, 도 5에 도시하는 바와 같이, CVD법에 의해, 알루미나막(107) 상에, 예를 들면, 텅스텐 실리사이드막 및 폴리실리콘막의 2층 구조로 이루어지는 합계의 두께가 약 100㎚의 도전막(109)을 형성한다. 계속해서, CVD법에 의해, 도전막(109) 상에, 마스크재(110)를 형성한다.
이 후, 마스크재(110) 상에 포토레지스트를 형성하고, 이 포토레지스트를 노 광 및 현상한다. 그리고, RIE법에 의해, 포토레지스트의 패턴을 마스크재(110)에 전사한다. 이 후, 포토레지스트는 제거된다.
그리고, 마스크재(110)를 마스크로 하여, RIE법에 의해, 도전막(109), 알루미나막(107), 실리콘 산화막(108), 폴리실리콘막(103) 및 터널 산화막(102)을 순차적으로 에칭하면, 플로팅 게이트 전극 FG 및 컨트롤 게이트 전극 CG가 형성된다.
다음으로, 도 6에 도시하는 바와 같이, 열 산화법에 의해, 플로팅 게이트 전극 FG 및 컨트롤 게이트 전극 CG의 표면에 실리콘 산화막(111)을 형성하는 처리를 행한 후, 이온 주입법에 의해, 셀프얼라인으로, 실리콘 기판(101)의 표면 영역에 소스·드레인 확산층(112)을 형성하고, 메모리 셀을 완성한다.
마지막으로, CVD법에 의해, 메모리 셀을 피복하는 층간 절연막(113)을 형성한다.
이러한 제조 방법에 의해 형성된 메모리 셀에서는, 커플링비 β의 증대를 도모할 수 있지만, 기입/소거 시에서의 플로팅 게이트 전극 FG와 컨트롤 게이트 전극 CG 사이의 리크 전류가 메모리 디바이스의 사양으로부터 요구되는 기준치를 초과하게 되어, 메모리 셀의 특성이 악화된다.
3. 본 발명의 개요
본 발명의 예에서는, 먼저, 도 7에 도시하는 바와 같이, 플로팅 게이트 전극 FG를 복수의 도전층 FG1, FG2, …, FGn으로 구성하고, 복수의 도전층 FG1, FG2, …, FGn 중 최상층을 제외한 1개의 도전층을 기준층으로 한다. 그리고, 기준층의 일함수를 4.0eV 이상으로 하고, 기준층으로부터 위의 기준층을 포함하는 복수의 도 전층의 일함수를 IPD를 향함에 따라서 점차 크게 한다.
예를 들면, 기준층을 도전층(최하층) FG1로 하는 경우에는, 도전층 FG1로부터 도전층 FGn을 향하여 일함수 φw1, φw2, …, φwn을 점차 크게 한다.
또한, 기준층을 도전층 FG2로 하는 경우에는, 도전층 FG2로부터 도전층 FGn을 향하여 일함수 φw2, …, φwn을 점차 크게 한다. 이 경우, 도전층(최하층) FG1의 일함수 φw1에 대해서는, 도전층 FG2의 일함수 φw2보다 커도 상관없다.
여기에서, 기준층의 일함수를 4.0eV 이상으로 한 것은, 기준층에는, 실리콘의 일함수보다 작은 일함수를 갖는 도전 재료를 배제하는 주지이다.
이에 따라, IPD에 발생하는 리크를 저감한다. 특히, 본 발명의 예는, 도 8에 도시하는 바와 같이, 플로팅 게이트 전극 FG 내에 전하를 주입하는 기입 시에 발생하는 리크, 즉, 플로팅 게이트 전극 FG로부터 컨트롤 게이트 전극 CG에의 전하의 이동을 저감한다. 이 효과는, IPD가 고유전률(high-k) 재료로 구성되는 경우에 매우 유효하다．
또한, 기준층은, 불순물을 포함하는 도전성 반도체 재료 또는 금속으로 구성되고, 기준층보다 위의 적어도 1개의 도전층은, 금속으로 구성된다.
여기에서, 금속이란, 자유 전자가 존재하는 재료, 혹은, 그 밴드 구조에서 페르미면이 존재하는 재료를 말하는 것으로 한다. 따라서, 이 정의를 충족하는 한, 금속에는, 금속 원소(원자) 단체 외에, 그 화합물도 포함한다.
또한, 컨트롤 게이트 전극 CG의 일함수 φwx는, 기준층의 일함수보다 큰 것이 바람직하다. 예를 들면, 컨트롤 게이트 전극은, 플로팅 게이트 전극 FG의 최상 층과 동일한 재료로 구성한다.
그런데, 도 9에 도시하는 바와 같이, 컨트롤 게이트 전극 CG를 복수의 도전층 CG1, CG2, …, CGm으로 구성하고, 컨트롤 게이트 전극 CG의 최하층 CG1을, 기준층의 일함수보다 큰 일함수를 갖는 도전 재료로 구성해도 된다．
예를 들면, 컨트롤 게이트 전극 CG의 최하층 CG1을 플로팅 게이트 전극 FG의 최상층 FGn과 동일한 재료로 구성한다.
이 경우, 도 10에 도시하는 바와 같이, 플로팅 게이트 전극 FG 내의 전하를 방출하는 소거 시에 발생하는 바람직하지 못한 현상, 즉, 컨트롤 게이트 전극 CG로부터 플로팅 게이트 전극 FG에의 전하의 이동을 저감할 수 있다.
또한, 본 발명의 예에 따르면, 터널 절연막 T-ox.에 접촉하는 플로팅 게이트 전극 FG의 도전층(최하층) FG1의 일함수를 작게 하는 것이 가능하다. 이 경우, 터널 전류, 즉, 전하의 이동량을 많게 할 수 있기 때문에, 기입 시간을 단축할 수 있다.
또한, 플로팅 게이트 전극 FG의 도전층(최하층) FG1을 금속으로 구성하면, 그것을 폴리실리콘으로 구성하는 경우에 문제로 되는 공핍층이 발생하지 않기 때문에, 메모리 셀의 특성이 향상된다.
본 발명의 예에 의한 구조에서는, "0" 셀/"1" 셀의 임계치 전압의 변화 폭을 크게 할 수 있기 때문에, 예를 들면, 다식화에 유효하다．
4. 본 발명의 원리
본 발명의 원리에 대해 설명한다.
여기에서는，IPD로서, 리크 전류를 현저하게 저감할 수 있는 고유전률(high-k) 재료를 사용하는 경우를 설명하지만, 먼저, 본 발명의 예는, IPD가 고유전률 재료인 경우에 한정되지 않는다는 것을 미리 말해둔다.
IPD로서 고유전률 재료를 사용하면, 메모리 셀에 대한 기입/소거 시에 IPD에 고전계가 인가되어, 이것에 리크 전류가 흐른다. 이 리크 전류는, 터널 절연막을 통한 전하의 이동(플로팅 게이트 전극에 대한 전하의 주입/방출)을 저해한다.
따라서, 이 리크 전류를, 메모리 디바이스의 사양으로부터 정해지는 기준치 이하로 억제할 필요가 있다．
그 기준치는, 각종 검토의 결과, 기입 동작의 완료 직전에 터널 절연막에 흐르는 전류의 약 1/10의 값으로 판명되었다.
예를 들면, 터널 절연막의 막 두께가 약 7.5㎚이고, 커플링비 β가 약 0.6인 경우, IPD에 인가되는 실효 전계는, 약 19M(mega)V/㎝로 된다. 이 경우의 기준치는, 약 5×10-6A/㎠로 되고, 허용되는 IPD의 리크 전류의 밀도는, 그 이하의 값으로 된다. 실효 전계는, 「전하의 면밀도/SiO2의 유전률」로 나타낸다.
여기에서, IPD로서는, 현 단계에서는, 예를 들면, 하프늄 알루미네이트(HfAlOx)가 유력한 후보가기 때문에, 이하에서는, 하프늄 알루미네이트를 게이트 절연막으로 하는 M0S 캐패시터를 이용하여 실험을 행한다.
시료로서는, 게이트 절연막을 두께 약 20㎚의 하프늄 알루미네이트(HfAlOx)로 하고, 게이트 전극을 구성하는 재료의 종류를 파라미터로 하고, 마이너스 극성 의 게이트 전압을 인가하여 리크 전류-전압 특성을 평가한다.
도 11은, 평가 결과로서의 리크 전류-전압 특성을 도시하고 있다.
이것에 따르면, 리크 전류는, 게이트 전극의 일함수에 따라 변화하는 것을 알 수 있다． 예를 들면, 게이트 전극으로서, 일함수가 약 4eV인 n+형 폴리실리콘을 사용하면, 실효 전계 19MV/㎝에서의 리크 전류 밀도는, 약 5×10-5A/㎠로 된다.
또한, n+형 폴리실리콘의 일함수와 거의 동일한 값의 일함수를 갖는 알루미늄을 게이트 전극으로서 사용한 경우에도, 거의 동일한 결과가 얻어진다.
한편, 게이트 전극으로서, 일함수가 약 5eV보다 약간 적은 몰리브덴을 사용하면, 실효 전계 19MV/㎝에서의 리크 전류 밀도는, 약 2×10-7A/㎠로 된다.
이와 같이, 게이트 전극의 일함수를, 반도체 기판(웰을 포함함)의 전자 친화력보다 크게 함으로써, 리크 전류를 감소시켜, 리크 전류를 메모리 디바이스의 사양으로부터 요구되는 기준치 이하로 저감할 수 있다.
또한, 플러스 극성의 게이트 전압을 인가하여 리크 전류-전압 특성을 평가한 결과(그 이외의 조건은 상기와 동일하게 함), 리크 전류 밀도는, 게이트 전극을 구성하는 재료에 의존하지 않는 것을 알 수 있었다.
이 경우, 실효 전계 19MV/㎝에서의 리크 전류 밀도는, 게이트 전극을 구성하는 재료에 의하지 않고, 약 6×10-5A/㎠로 된다.
이 값은, 앞의 마이너스 극성의 게이트 전압을 폴리실리콘 게이트 전극에 인 가했을 때의 결과와 거의 동일하게 된다. 이 경우에는, 게이트 전극을 구성하는 재료의 일함수를 제어함에 따른 리크 전류의 저감 효과는 없다.
이상의 실험 결과에 따르면, 전자가 주입되는 캐소드측의 게이트 전극의 일함수를 반도체 기판의 전도대의 전자 친화력(전도대의 바닥으로부터 진공 준위까지의 에너지 차)보다 크게 함으로써, IPD(예를 들면, 고유전률(high-k) 재료)에 흐르는 리크 전류가 저감된다.
따라서, 기입/소거가 반복해서 행해지는 불휘발성 반도체 기억 장치에서는, 플로팅 게이트 전극 또는 컨트롤 전극의 어느 한 쪽에 대해, 큰 일함수를 갖는 재료를 사용하는 것이 바람직하다.
단，NAND형 플래시 메모리의 경우에는, 플로팅 게이트 전극 및 컨트롤 전극의 쌍방에 대해, 큰 일함수를 갖는 재료로 구성하는 것이 바람직하다.
왜냐하면, NAND형 플래시 메모리에서는, 기입 및 소거를 모두 터널 절연막에 FN 터널 전류를 흘림으로써 행한다. 또한, 리크 전류의 저감 효과는, 큰 일함수를 갖는 재료가 IPD의 전자 주입측(캐소드측)에 존재하는 경우에 실현되지만, NAND형 플래시 메모리에서는, 기입 및 소거에 따라, IPD의 플로팅 게이트 전극측이 캐소드측으로 되거나, IPD의 컨트롤 게이트측이 캐소드측으로 되거나 하기 때문이다.
또한, 전술한 바와 같이, IPD로서는, 비유전률이 15~30의 범위 내에 있는 하프늄 알루미네이트(HfAlOx)가 유력한 후보이다.
그 이유는, 비유전률이 적절하게 높고, 또한, 실리콘 프로세스와의 정합성이 좋기 때문이다.
여기에서 주의해야 할 것은, IPD의 비유전률은, 지나치게 낮으면, 리크 전류의 저감 효과가 얻어지지 않고, 반대로, 너무 높으면, 인접하는 2개의 메모리 셀간의 간섭이 커지는 점에 있다.
이 때문에, IPD로서는, 전술한 하프늄 알루미네이트(HfAl0x)는 물론, 비유전률이 15~30의 범위 내에 있는 재료가 적합하다.
그러한 재료로서는, Al, Hf, La, Y, Ce, Ti, Zr, Si로부터 선택되는 적어도 1개의 원소를 포함하는 재료의 산화물, 질화물, 또는, 산질화물이 있다.
이와 같이, 전자가 주입되는 캐소드측의 게이트 전극의 일함수를 반도체 기판의 전도대의 전자 친화력보다 크게 함으로써, IPD에 흐르는 리크 전류가 저감된다.
그러나, 플로팅 게이트 전극의 일함수는, 반도체 기판의 전자 친화력 정도의 크기로 유지하는 것이 요청된다.
그 이유는, 플로팅 게이트 전극에 축적한 전하를 소거하기 위해서는, 전하를 플로팅 게이트 전극으로부터 터널 절연막을 통하여 이동시켜야만 하지만, 플로팅 게이트 전극의 일함수가 크면, 그 이동이 어려워지기 때문이다.
따라서, 플로팅 게이트 전극에 관해서는, IPD측에 배치되는 큰 일함수를 갖는 재료와, 터널 절연막측에 배치되는 작은 일함수를 갖는 재료로 이루어지는 스택 구조를 채용한다.
또한, 플로팅 게이트 전극의 내부에서 공핍층에 의한 용량을 발생시키지 않는 것도 중요하다. 이러한 공핍층에 의한 용량이 발생하면, 메모리 셀의 커플링비 β가 저하되어, 기입/소거 특성이 열화되기 때문이다.
이 공핍층에 의한 용량을 발생시키지 않기 위한 하나의 방법은, 플로팅 게이트 전극을 금속으로 구성하는 것이다．
또한, 또 하나의 방법은, 플로팅 게이트 전극을, 금속과, 도펀트(불순물)를 포함하는 도전성 반도체 재료와의 스택 구조로 하는 것이다. 도전성 반도체 재료는, 실리콘을 주로 하는 재료, 예를 들면, 실리콘, 실리콘에 게르마늄을 첨가한 재료 등으로 한다.
후자의 방법에 따르면, 터널 절연막에 접촉하는 재료가 도전성 반도체 재료이기 때문에, 터널 절연막의 신뢰성이 열화하지 않는다.
그러나, 금속 및 도전성 반도체 재료 사이에 쇼트키 배리어가 형성되면, 도전성 반도체 재료의 내부에 공핍층이 넓어져, 메모리 셀의 커플링비 β가 저하된다.
이것을 해결하는 하나의 안은, 플로팅 게이트 전극을 구성하는 금속을 복수의 재료로 구성하는 것이다．
예를 들면, 플로팅 게이트 전극은, 터널 절연막에 접촉하는 도전성 반도체 재료와, 도전성 반도체 재료측이 작은 일함수를 갖는 재료와, IPD측이 큰 일함수를 갖는 재료로 구성한다.
단, 금속으로서의 복수의 재료는, 모두, 도전성 반도체 재료의 일함수보다 큰 일함수를 갖는 것으로 한다.
이렇게 하면, 플로팅 게이트 전극 내의 복수의 도전층 사이에 발생하는 일함 수의 차는, 높은 격자 이온 밀도의 금속끼리의 사이에서 크고, 금속과 도전성 반도체 재료 사이에서 작아지기 때문에, 도전성 반도체 재료 내의 공핍층은, 크게 신장하지 않고, 메모리 셀의 커플링비 β를 저하시키지도 않는다.
또한, 또 하나의 안은, 금속의 일함수와 도전성 반도체 재료의 도펀트(불순물) 농도를 적절한 관계로 유지하는 것이다．
이 점에 관해서, 시뮬레이션에 의한 검토를 행한 결과, 플로팅 게이트 전극 내의 금속의 일함수를 4.4eV 이상의 값으로 하고, 도전성 반도체 재료의 도펀트(불순물) 농도를 5×1Ol9㎝-3 이상의 값으로 설정함으로써, 커플링비 β의 저하를 억제할 수 있다는 것을 알 수 있었다.
이 검토에서의 시뮬레이션의 상세 내용은, 이하와 같다.
도 12에 도시하는 바와 같이, 1차원의 메모리 셀 구조를 가정하고, 포아슨의 방정식과 전류 연속의 식을 연립하여 풀어, 메모리 셀의 임계치 전압의 경시 변화를 계산한다.
이 계산에서는, 금속/폴리실리콘의 경계의 쇼트키 배리어는, 터널 절연막의 두께를 실질적으로 증가시키고, IPD의 리크 전류는, 캐소드 전극측의 금속의 일함수에 의존하는 것으로 하였다.
또한, 터널 절연막에 흐르는 전류는, FN(Fowler-Nordheim) 터널 전류의 실험식을 이용한다.
이 시뮬레이션에 이용한 메모리 셀은, p형 실리콘 기판 상의 두께 약 7.5㎚ 의 Si02막과, 그 위의 플로팅 게이트 전극과, 그 위의 두께 약 2.5㎚, 비유전률 약 20의 IPD(ex. HfAl0x)와, 그 위의 컨트롤 게이트 전극으로 구성되는 것으로 한다.
이 구조에 의한 커플링비 β는, 0.6이다. 이 메모리 셀 구조는, 55㎚ 스케일링 그룹 이후의 디바이스에서 일반적이다.
이 메모리 셀 구조에 대하여, 컨트롤 게이트 전압으로서 19V를 인가한 경우의 임계치 전압의 경시 변화를 계산한다.
도 13은, 그 계산 결과를 도시하고 있다.
도 13에서는，IPD의 리크 전류를 고려한 경우 (◆)로 하지 않는 경우 (■)를 비교하여 도시하고 있지만, IPD에 리크 전류가 발생하고 있으면, 임계치 전압은, 정상치 이상으로는 변화되지 않는 것을 알 수 있다．
이 정상치는, 메모리 셀의 기입 능력의 지표를 부여한다.
따라서, 플로팅 게이트 전극의 일함수를 여러 가지로 변화시켰을 때에, 임계치 전압의 시프트량 ΔVth가 어떻게 변화하는가를 조사한다.
ΔVth를 결정하는 요인으로서는, 도 14에 도시하는 바와 같이, 리크 전류와 쇼트키 배리어 용량의 2개가 있고, 서로 상반하는 효과를 미치기 때문에, 최적의 조건을 조사할 필요가 있다．
도 15는, 시뮬레이션 결과의 정리를 도시하고 있다.
여기에서, 임계치 시프트량 ΔVth의 "기준점"이란, 플로팅 게이트 전극의 일함수(work function)가 4.0eV인 n+형 폴리실리콘의 경우를 나타내고 있고, 이 기준 점을 상회하는 임계치 시프트량이 얻어지는 경우에 메모리 셀의 기입 특성이 향상된다고 판단된다.
이 계산 결과로부터 이하의 것을 알 수 있다．
하나는, 임계치 시프트량 ΔVth가 기준점을 상회하는지의 여부는, 폴리실리콘의 도펀트(불순물) 농도에 크게 의존하는 것이다． 도펀트(불순물) 농도가 5×1O19㎝-3 이상으로 되면, 임계치 전압의 시프트량 ΔVth가 기준점을 하회하지는 않는다.
또한, 그 조건 하에서, 플로팅 게이트 전극의 일함수가 4.4eV 이상으로 되면, 리크 전류를 기준치 이하로 할 수 있어, 기입 특성의 개선이 보인다.
따라서, 정리하자면, 플로팅 게이트 전극에 관해서는, 터널 절연막측의 도전성 반도체 재료의 도펀트(불순물) 농도를, 5×1O19㎝-3 이상으로 하고, IPD측의 금속의 일함수를, 4.4eV 이상으로 하는 것이 좋다.
본 발명의 효과에 대해서 정리한다.
플로팅 게이트 전극과 IPD의 계면에 일함수가 큰 도전성 재료를 배치함으로써, 플로팅 게이트 전극으로부터 컨트롤 게이트 전극에 전자가 방출되는 현상을 억제할 수 있다.
또한, 컨트롤 게이트 전극과 IPD의 계면에 일함수가 큰 도전성 재료를 배치함으로써, 컨트롤 게이트 전극으로부터 플로팅 게이트 전극에 전자가 주입되는 현상을 억제할 수 있다.
따라서, 플래시 메모리의 동작에서 중요한 기입/소거 시의 리크 전류를 저감 할 수 있다．
또한, 플로팅 게이트 전극과 터널 절연막의 계면의 일함수를, n+ 폴리실리콘과 실리콘 산화막의 계면의 일함수와 동일하거나 또는 그것과 동일한 정도로 유지하면, 플래시 메모리의 소거 시의 터널 전류가 작아지지는 않는다.
또한, 플로팅 게이트 전극의 터널 절연막에 접촉하는 부분을 금속 재료로 하면, 플로팅 게이트 전극의 하면에 공핍층이 발생하지도 않아, 기입/소거 특성이 향상된다.
이상과 같이 하여, IPD의 리크 전류를 감소시키면, 기입 상태와 소거 상태의 메모리 셀의 임계치 전압의 윈도우(차)를 크게 할 수 있으므로, 그 차를 이용하여 플래시 메모리의 다식화를 실현할 수 있다.
5. 실시예
(1) 제1 실시예
도 16은, 제1 실시예에 관한 불휘발성 반도체 기억 장치를 도시하고 있다.
IPD(예를 들면, 고유전률(high-k) 재료)에 발생하는 리크 전류를 방지하기 위해서는, IPD를 큰 일함수의 재료로 끼워넣는 구조, 예를 들면, 「금속(CG)/절연체(high-k)/금속(FG) 구조」를 채용하는 것이 유효하다．
그러나, 채널과 플로팅 게이트 전극 사이의 터널 절연막(게이트 절연막)의 신뢰성을 확보하기 위해서는, 예를 들면, 플로팅 게이트 전극으로서 n형 불순물을 포함하는 도전성 폴리실리콘을 사용하는 「폴리실리콘(FG)/절연체(T-ox.) 구조」를 채용할 필요가 있다．
따라서, 제1 실시예에서는, 플로팅 게이트 전극을, 터널 절연막(T-ox.)에 접촉하는 도전성 폴리실리콘(poly-Si)과, IPD(예를 들면, 고유전률(high-k) 재료)에 접촉하는 금속(metal·1)으로 이루어지는 스택 구조로 한다.
이 금속(metal·1)은, 도전성 폴리실리콘(poly-Si), 예를 들면, n형 불순물을 포함하는 도전성 폴리실리콘의 일함수, 4.0eV보다 큰 일함수를 갖는 재료로부터 선택된다. 또한, 금속(metal·1)의 일함수는, 4.4eV 이상, 5.2eV 이하인 것이 바람직하다.
또한, 컨트롤 게이트 전극으로서는, 금속 구조를 채용한다.
예를 들면, 컨트롤 게이트 전극에 대해서는, 배선 저항을 고려한 저저항 금속(metal·2)과, IPD와 저저항 금속(metal·2) 사이에 배치되고, n형 불순물을 포함하는 도전성 폴리실리콘의 일함수, 4.0eV보다 큰 일함수를 갖는 금속(metal·3)의 스택 구조로 한다.
또한, 금속(metal·3)은, 저저항 금속(metal·2)보다 큰 일함수를 가지고 있어도 된다.
이에 따라, 플로팅 게이트 전극과 컨트롤 게이트 전극을 갖는 메모리 셀의 커플링비 β의 증대와, IPD(예를 들면, 고유전률(high-k) 재료)에 발생하는 기입/소거 시의 리크 전류의 저감의 양립을 도모한다.
또한, 금속(metal·3)과 금속(metal·1)이 동일한 재료로 구성되면, 프로세 스가 간략화되어, 제조 코스트를 저하시킬 수 있다.
(2) 제2 실시예
도 17은, 제2 실시예에 관한 불휘발성 반도체 기억 장치를 도시하고 있다.
제2 실시예에서는, 플로팅 게이트 전극을, 터널 절연막(T-ox.)에 접촉하는 도전성 폴리실리콘(poly-Si)과, IPD(예를 들면, 고유전률(high-k) 재료)에 접촉하는 금속(metal·1-1)과, 도전성 폴리실리콘(poly-Si) 및 금속(metal·1-l) 사이의 금속(metal·1-2)으로 이루어지는 스택 구조로 한다.
제2 실시예의 특징은, 도전성 폴리실리콘(poly-Si)과 IPD 사이에 배치되는 금속을 복수층(도 l7의 예에서는, 2층)으로 한 점에 있다.
폴리실리콘(poly-Si)과 IPD 사이의 금속(metal·1-1, metal·1-2)의 일함수는, 도전성 폴리실리콘(poly-Si)으로부터 IPD를 향함에 따라서, 점차 크게 한다. 이들 금속(metal·1-1, metal·1-2)의 일함수는, 도전성 폴리실리콘(poly-Si), 예를 들면, n형 불순물을 포함하는 도전성 폴리실리콘의 일함수, 4.0eV보다 큰 일함수를 갖는 재료로부터 선택된다.
또한, 금속(metal·1-1, metal·1-2)의 일함수는, 4.4eV 이상, 5.2eV 이하인 것이 바람직하다.
이에 따라, 도전성 폴리실리콘(poly-S1)과 금속(metal·1-2)의 일함수의 차를 작게 하고, 양자의 계면에 발생하는 쇼트키 배리어에 의한 커플링비 β의 저하를 방지하여, 메모리 셀의 특성의 향상을 도모한다.
또한, 컨트롤 게이트 전극으로서는, 제1 실시예와 마찬가지로, 금속 구조를 채용한다.
예를 들면, 컨트롤 게이트 전극에 대해서는, 배선 저항을 고려한 저저항 금속(metal·2)과, IPD와 저저항 금속(metal·2) 사이에 배치되고, n형 불순물을 포함하는 도전성 폴리실리콘의 일함수, 4.0eV보다 큰 일함수를 갖는 금속(metal·3)의 스택 구조로 한다.
또한, 금속(metal·3)은, 저저항 금속(metal·2)보다 큰 일함수를 갖고 있어도 된다.
이에 따라, 플로팅 게이트 전극과 컨트롤 게이트 전극을 갖는 메모리 셀의 커플링비 β의 증대와, IPD(예를 들면, 고유전률(high-k) 재료)에 발생하는 기입/소거 시의 리크 전류의 저감의 양립을 도모한다.
또한, 금속(metal·3)과 금속(metal·1-1)이 동일한 재료로 구성되면, 프로세스가 간략화되어, 제조 코스트를 저하시킬 수 있다.
(3) 제3 실시예
도 18은, 제3 실시예에 관한 불휘발성 반도체 기억 장치를 도시하고 있다.
제3 실시예에서는, 플로팅 게이트 전극을, 터널 절연막(T-ox.)에 접촉하는 금속(metal·1)과, IPD(예를 들면, 고유전률(high-k) 재료)에 접촉하는 금속(metal·2)으로 이루어지는 스택 구조로 한다.
금속(metal·1)의 일함수는, 실리콘의 일함수 이상의 값으로 하고, 금속(metal·2)의 일함수는, 금속(metal·1)의 일함수보다 크게 한다.
금속(metal·1, metal·2)의 일함수는, 예를 들면, n형 불순물을 포함하는 도전성 폴리실리콘의 일함수, 4.0eV보다 큰 일함수를 갖는 재료로부터 선택된다. 또한, 금속(metal·1, metal·2)의 일함수는, 4.4eV 이상, 5.2eV 이하인 것이 바람직하다.
또한, 컨트롤 게이트 전극으로서는, 금속 구조를 채용한다.
예를 들면, 컨트롤 게이트 전극에 대해서는, 배선 저항을 고려한 저저항 금속(nletal·3)과, IPD와 저저항 금속(metal·3) 사이에 배치되고, 금속(metal·1) 의 일함수보다 큰 일함수를 갖는 금속(metal·4)의 스택 구조로 한다. 또한, 금속(metal·4)은, 저저항 금속(metal·3)보다 큰 일함수를 갖고 있어도 된다.
이에 따라, 플로팅 게이트 전극과 컨트롤 게이트 전극을 갖는 메모리 셀의 커플링비 β의 증대와, IPD(예를 들면, 고유전률(high-k) 재료)에 발생하는 기입/소거 시의 리크 전류의 저감의 양립을 도모한다.
또한, 플로팅 게이트 전극이 금속만으로 구성되기 때문에, 플로팅 게이트 전극이 도전성 폴리실리콘인 경우에 문제로 되는 공핍층이 발생하지 않는다． 이 때문에, 메모리 셀의 특성을 향상시킬 수 있다.
또한, 금속(metal·4)과 금속(metal·2)이 동일한 재료로 구성되면, 프로세스가 간략화되어, 제조 코스트를 저하시킬 수 있다.
(4) 제4 실시예
도 19는, 제4 실시예에 관한 불휘발성 반도체 기억 장치를 도시하고 있다.
제4 실시예는, 제1 실시예의 응용예이다.
제4 실시예의 특징은, 터널 절연막(T-ox.)과 도전성 폴리실리콘(poly-Si) 사 이에 금속(metal·4)을 배치한 점에 있고, 그 이외에 대해서는, 제1 실시예와 동일하다.
금속(metal·4)은, 도전성 폴리실리콘(poly-Si)에 발생하는 공핍층에 의한 메모리 셀의 특성 열화를 방지한다.
금속(metal·4)의 일함수에 대해서는, 특별히 제한되지 않는다. 예를 들면, 금속(metal·4)은, 도전성 폴리실리콘(poly-Si), 예를 들면, n형 불순물을 포함하는 도전성 폴리실리콘의 일함수, 4.0eV보다 커도 상관없다.
이러한 구조로도, 메모리 셀의 커플링비 β의 증대와, IPD(예를 들면, 고유전률(high-k) 재료)에 발생하는 기입/소거 시의 리크 전류의 저감의 양립을 도모할 수 있다.
(5) 제5 실시예
도 20은, 제5 실시예에 관한 불휘발성 반도체 기억 장치를 도시하고 있다.
제5 실시예는, 제2 실시예의 응용예이다.
제5 실시예의 특징은, 터널 절연막(T-ox.)과 도전성 폴리실리콘(poly-Si) 사이에 금속(metal·1-3)을 배치한 점에 있고, 그 이외에 대해서는, 제2 실시예와 동일하다.
금속(metal·1-3)은, 도전성 폴리실리콘(poly-Si)에 발생하는 공핍층에 의한 메모리 셀의 특성 열화를 방지한다.
금속(metal·1-3)의 일함수에 대해서는, 특별히 제한되지 않는다. 예를 들면, 금속(metal·1-3)은, 도전성 폴리실리콘(poly-Si), 예를 들면, n형 불순물을 포함하는 도전성 폴리실리콘의 일함수, 4.0eV보다 커도 상관없다.
이러한 구조로도, 메모리 셀의 커플링비 β의 증대와, IPD(예를 들면, 고유전률(high-k) 재료)에 발생하는 기입/소거 시의 리크 전류의 저감의 양립을 도모할 수 있다.
(6) 그 외
본 발명의 예는, 메모리 셀의 플로팅 게이트 전극 및 컨트롤 게이트 전극의 형상에는 한정되지 않는다.
예를 들면, 도 21의 (b)에 도시하는 바와 같이, 플로팅 게이트 전극 FG가 소자 분리 절연층 STI로부터 돌출하고, 컨트롤 게이트 전극 CG가 플로팅 게이트 전극 FG의 측면의 일부를 피복하고 있는 구조이어도 된다.
플로팅 게이트 FG의 단부가 소자 분리 절연층 STI 위에 존재하는 걸윙 형상이어도 된다.
또한, 도 21의 (c)에 도시하는 바와 같이, 플로팅 게이트 전극 FG의 상면과 소자 분리 절연층 STI의 상면이 실질적으로 일치하는 구조이어도 된다.
또한, 도 21의 (a)에 도시하는 컬럼 방향의 단면 형상은, 도 21의 (b) 및 ㄷ도 21의 (c)의 구조에 대하여 공통적이다.
플로팅 게이트 전극을 구성하는 폴리실리콘(poly-Si)에 대해서는, TaSiN 등과 같이, 금속을 포함하는 재료를 대신해도 된다.
6. 재료예
본 발명의 예에 관한 불휘발성 반도체 기억 장치는, 터널 절연막 상의 플로 팅 게이트 전극이 복수의 제1 도전층으로 구성된다.
복수의 제1 도전층의 최하층(터널 절연막에 접촉하는 층)은, Si, Ta, Hf, Zr, Al, Ti 중에서 선택되는 1종류 이상의 원소를 포함하는 재료, 또는, 그 재료의 질화물, 탄화물, 규화물, 규질화물 혹은 규탄질화물로 구성된다.
예를 들면, 복수의 제1 도전층의 최하층은, Si, Hf, Zr, Al, Ti, Ta, TaSix, TaC, TaN, TiN, TaSiN, HfSix, HfSiN 등으로 구성된다.
복수의 제1 도전층의 최하층이 규화물인 경우에는, 규화물의 조성은, Si의 원자수가 금속 원자의 원자수 이상이다.
예를 들면, 복수의 제1 도전층의 최하층이 실리콘 리치 실리사이드 MSix로 구성되는 경우, x≥1로 한다. 단，M은 메탈을 나타내고 있다.
복수의 제1 도전층의 최상층(IPD에 접촉하는 층)은, Pt, W, Ir, Ru, Re, Mo, Ti, Ta, Ni, Co 중에서 선택되는 1종류 이상의 원소를 포함하는 재료, Pt, W, Ti, Ta, Ni, Co 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 규화물, W, Ti, Ta 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 탄화물, W, Mo, Ti, Ta 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 질화물, Ti를 포함하는 재료의 규질화물, Ir, Ru 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 산화물, 또는, 그들의 화합물 혹은 혼합물로 구성된다.
예를 들면, 복수의 제1 도전층의 최상층은, Pt, W, Ir, IrO2, Ru, RuO2, Re, TaC, TaN, Mo, MoNx, MoSix, TiN, TiC, TiSiN, TiCN, Ni, NixSi, PtSix, WC, WN, WSix 등으로 구성된다.
복수의 제1 도전층의 최상층이 규화물인 경우에는, 규화물의 조성은, 금속 원자의 원자수가 Si의 원자수 이상이다.
예를 들면, 복수의 제1 도전층의 최상층이 메탈 리치 실리사이드 MSix로 구성되는 경우, x≤1로 한다. 단，M은 메탈을 나타내고 있다.
컨트롤 게이트 전극, 또는, 컨트롤 게이트 전극이 복수의 제2 도전층으로 구성되는 경우에 그 최하층(IPD에 접촉하는 층)은, Pt, W, Ir, Ru, Re, Mo, Ti, Ta, Ni, Co 중에서 선택되는 1종류 이상의 원소를 포함하는 재료, pt, W, Ti, Ta, Ni, Co 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 규화물, W, Ti, Ta 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 탄화물, W, Mo, Ti, Ta 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 질화물, Ti를 포함하는 재료의 규질화물, Ir, Ru 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 산화물, 또는, 그들의 화합물 혹은 혼합물로 구성된다.
예를 들면, 컨트롤 게이트 전극, 또는, 컨트롤 게이트 전극이 복수의 제2 도전층으로 구성되는 경우에 그 최하층은, Pt, W, Ir, IrO2, Ru, RuO2, Re, TaC, TaN, Mo, MoNx, MoSix, TiN, TiC, TiSiN, TiCN, Ni, NixSi, PtSix, WC, WN, WSix 등으로 구성된다.
복수의 제2 도전층의 최하층이 규화물인 경우에는, 규화물의 조성은, 금속 원자의 원자수가 Si의 원자수 이상이다.
예를 들면, 복수의 제2 도전층의 최하층이 메틸 리치 실리사이드 MSix로 구성되는 경우, x≤1로 한다. 단，M은 메탈을 나타내고 있다.
컨트롤 게이트 전극의 복수의 제2 도전층의 최하층은, 플로팅 게이트 전극의 복수의 제1 도전층의 최상층과 동일한 재료로 구성해도 된다．
IPD는, Al, Hf, La, Y, Ce, Ti, Zr, Si 중에서 선택되는 적어도 1개의 원소를 포함하는 재료의 산화물, 질화물, 또는, 산질화물이다.
IPD는, 고유전률(high-k) 재료, 또는, 이것을 포함하는 적층 구조로 하는 것이 유효하게 생각되지만, 이것에 한정되지는 않는다. 예를 들면, 산화 실리콘, 질화 실리콘, 산질화 실리콘, 또는 이들의 적층 구조이어도 된다.
단，IPD에 고유전률 재료를 사용하는 경우에는, IPD는, 3개 이상의 층으로 구성하고, 3개 이상의 층 중 플로팅 게이트 전극 및 컨트롤 게이트 전극의 쌍방에 접촉하지 않는 층은, Al, Hf, La, Y, Ce, Ti, Zr, Si 중에서 선택되는 적어도 1개의 원소를 포함하는 재료의 산화물, 질화물, 또는, 산질화물로 하는 것이 바람직하다.
이것은, IPD를 고유전률 재료만으로 구성하면, 캐리어 포획 및 방출에 의한 리텐션 열화가 발생할 가능성이 있기 때문이다. 고유전률 재료를 산화막이나 질화막 등의 절연막으로 끼워넣음으로써 리텐션 특성을 개선할 수 있다.
구체적으로는，IPD로서는, SiO2/고유전률 재료/SiO2, SiON/고유전률 재료/SiON, Si3N4/SiO2/고유전률 재료/SiO2/Si3N4, Si3N4/SiON/고유전률 재료/SiON/Si3N4 등의 적층 구조를 채용한다.
또한, TaC 및 TaN은, 그 제조 방법에 의해 일함수를 넓은 범위에서 바꾸는 것이 가능이다. 따라서, 예를 들면, 플로팅 게이트 전극의 복수의 제1 도전층의 최하층과 최상층의 양방에 이용할 수 있는 재료로서 들고 있다.
7. 실시예
(1) 제1 실시예
도 22는, 제1 실시예에 관한 메모리 셀의 구조를 도시하고 있다.
p형 실리콘 기판 상에는, 터널 절연막(게이트 절연막)으로서의 산질화실리콘막(SiON)이 형성된다. 산질화실리콘막 상에는, 도전성 반도체 재료로서 TaSiN이 형성된다. TaSiN 상에는, 금속 재료로서 WN이 형성된다. 플로팅 게이트 전극 FG는, TaSiN과 WN의 적층으로 구성된다.
플로팅 게이트 전극 FG 상에는, IPD로서, 고유전률(high-k) 재료, HfAlOx(조성:Hf/(Hf+Al)=0.6)이 형성된다. HfAlOx 상에는, WN과 W의 적층으로 이루어지는 컨트롤 게이트 전극 CG가 형성된다.
여기에서, SiON의 두께는, 예를 들면, 약 7~8㎚의 범위 내의 값, TaSiN과 WN의 두께는, 예를 들면, 모두, 약 30~60㎚의 범위 내의 값으로 설정된다. HfAlOx 의 두께는, 예를 들면, 약 20~30㎚의 범위 내의 값으로 설정된다.
여기에서, 플로팅 게이트 전극 FG를 구성하는 각 재료의 합계의 두께는, 셀 트랜지스터의 사이즈에 의해 제한을 받는 것에 주의해야만 한다． 즉, 셀 사이의 상호 간섭을 억제하기 위해서는, 플로팅 게이트 전극 FG를 구성하는 각 재료의 합 계의 두께는, 셀 트랜지스터의 폭 및 길이 중 어느 것에 대해서도 작은 것이 필요하다.
또한, 일함수에 대해서는, TaSiN이 약 4.0eV, WN이 약4.8~4.9eV, W가 약 4.5eV이다. W의 저항율은, WN의 저항율보다 작다.
본 예에서는, 플로팅 게이트 전극 FG를 구성하는 2개의 층 중 터널 절연막에 접하는 층을 TaSiN으로 구성하였지만, 그 이외에, TaN, TiN, W, WSi 등의 n채널 MIS 트랜지스터에 적합한 금속 게이트 재료, 또는, Si 금제대의 중앙 부근의 일함수를 갖는 금속 재료를 사용할 수 있다.
또한, IPD에 접촉하는 금속 재료로서 WN을 사용하였지만, 그 이외에, Ru, TaC 등의 p채널 MIS 트랜지스터에 적합한 금속 게이트 재료, 또는, Au, Pt, Co, Ni, Pd, Te, Mo, Ir, Hf, Zr, Y, La 등의 원소 혹은 화합물 중에서 Si 금제대의 중앙부보다 큰 일함수를 갖는 재료를 사용할 수 있다.
또한, 본 예에서는, 고유전률(high-k) 재료로서 하프늄 알루미네이트를 사용하였지만, 이 경우에는, 그 조성 Hf/(Hf+Al)를, 약 0.3~0.8의 범위 내의 값으로 설정하면, 양호한 리크 전류 특성과 재료 가공성이 얻어진다.
고유전률 재료로서는, HfAlOx 이외에도, Al, Hf, La, Y, Ce, Ti, Zr, Si 중의 적어도 1개 이상의 원소를 포함하는 산화물, 산질화물, 규산화물 등을 사용할 수 있고, 또한, 그러한 재료의 적층으로 할 수도 있다.
IPD로서는, 고유전률 재료와, 실리콘 산화막, 실리콘 질화막 등의 절연막을 조합하여 사용할 수도 있다. 예를 들면, IPD는, Si3N4/SiO2/고유전률 재료/SiO2/Si3N4, Si3N4/SiON/고유전률 재료/SiON/Si3N4 등의 스택 구조로 구성할 수도 있다. 또한, IPD와 플로팅 게이트 전극 FG의 계면, 및, IPD와 컨트롤 게이트 전극 CG의 계면에는, 각각, 지극히 얇은 절연 재료로 이루어지는 계면층이 존재하고 있어도 된다.
또한, 터널 절연막으로서는, 산질화실리콘막(SiON) 이외에, SiO2/Si3N4/SiO2, Si3N4/SiO2/Si3N4 등의 스택 구조, 또한, 고유전률 재료와 실리콘 절연막으로 이루어지는 스택 구조를 이용해도 된다．
도 22의 메모리 셀의 제조 방법에 관해서는, 기본적으로는, 도 2~도 6에서 설명한 제조 방법을 그대로 적용할 수 있다.
이하에서는, 도 2~도 6과는 서로 다른 스텝에 대해서만 설명한다.
플로팅 게이트 전극 FG의 형성에 관해서는, ALD법을 사용한다.
먼저，Ta[N(CH3)2]5, NH3, SiH4를 원료 가스로 하는 ALD법을 이용하여, 플로팅 게이트 전극 FG의 하층으로 되는 TaSiN을 형성한다. 이 후, WF6, NH3을 원료 가스로 하는 ALD법을 이용하여, 플로팅 게이트 전극 FG의 상층으로 되는 WN을 형성한다.
다음으로, Al(CH3)3, Hf[N(CH3)2]4와 H2O를 원료 가스로 하는 ALD법을 이용하여, 온도 250℃의 분위기 속에서 HfAlOx를 형성한다. 이 후, 850℃, O2, 13OPa의 분위기 속에서 어닐링을 행한다.
컨트롤 게이트 전극 CG의 형성에 관해서는, ALD법과 CVD법의 2개의 방법을 사용한다.
먼저，WF6, NH3을 원료 가스로 하는 ALD법을 이용하여, 컨트롤 게이트 전극 CG의 하층으로 되는 WN을 형성한다. 이 후, W(CO)6을 원료 가스로 하는 CVD법을 이용하여, 컨트롤 게이트 전극 CG의 상층으로 되는 W를 형성한다.
또한, 여기에서 설명하는 제조 방법은, 일례에 지나지 않으며, 다른 제조 방법에 의해 도 22의 메모리 셀을 형성해도 상관없다.
예를 들면, ALD법에 사용하는 원료 가스에 관해서는, 다른 가스를 사용할 수도 있고，ALD법과 CVD법의 구분 사용에 관해서도 특별히 제한은 없다.
또한, ALD법 및 CVD법 이외의 스퍼터법, 증착법, 레이저 아브레이션법, MBE법 등의 방법이나, 이들의 방법을 조합한 방법 등에 의해, 플로팅 게이트 전극 FG, 컨트롤 게이트 전극 CG 및 IPD를 형성하는 것도 가능하다.
(2) 제2 실시예
도 23은, 제2 실시예에 관한 메모리 셀의 구조를 도시하고 있다.
p형 실리콘 기판 상에는, 터널 절연막(게이트 절연막)으로서의 산질화실리콘막(SiON)이 형성된다. 산질화실리콘막 상에는, 도전성 반도체 재료로서 n형 불순물을 포함한 폴리실리콘(n+ poly-Si)이 형성된다. n+ poly-Si 상에는, 금속 재료로 서 TiN과 WN이 형성된다. 플로팅 게이트 전극 FG는, n+ poly-Si, TiN 및 WN의 적층으로 구성된다.
플로팅 게이트 전극 FG 상에는, 고유전률(high-k) 재료로서 HfAl0x(조성·Hf/(Hf+Al)=0.6)가 형성된다. HfAlOx는, IPD로서 기능한다. HfAlOx 상에는, WN과 W의 적층으로 이루어지는 컨트롤 게이트 전극 CG가 형성된다.
여기에서, SiON의 두께는, 예를 들면, 약 7~8㎚의 범위 내의 값, n+ poly-Si의 두께는, 예를 들면, 약 30㎚, TiN과 WN의 두께는, 예를 들면, 모두, 약 20~30㎚의 범위 내의 값으로 설정된다. HfA1Ox의 두께는, 예를 들면, 약 20~30㎚의 범위 내의 값으로 설정된다.
또한, 일함수에 대해서는, n+ poly-Si가 약 4.0eV, TiN이 약 4.6eV, WN이 약 4.8~4.9eV, W가 약 4.5eV이다. W의 저항율은, WN의 저항율보다 작다.
본 예에서는, 플로팅 게이트 전극 FG 내의 금속 재료의 하층을 TiN으로 구성하였지만, 그 이외에도, TaN 등의 Si 금제대의 중앙 부근의 일함수를 갖고, 원자의 확산에 대하여 배리어성을 갖는 재료나, Si 금제대의 중앙 부근의 일함수보다 작은 일함수를 갖는 n채널 MIS 트랜지스터에 적합한 금속 게이트 재료 등을 사용할 수 있다.
또한, IPD에 접촉하는 금속 재료로서 WN을 사용하였지만, 그 이외에, Ru, TaC 등의 p채널 MIS 트랜지스터에 적합한 금속 게이트 재료, 또는, Au, Pt, Co, Ni, Pd, Te, Mo, Ir, Hf, Zr, Y, La 등의 원소 혹은 화합물 중에서 Si 금제대의 중 앙부보다 큰 일함수를 갖는 재료를 사용할 수 있다.
또한, 본 예에서는, 고유전률(high-k) 재료로서 하프늄 알루미네이트를 사용하였지만, 이 경우에는, 그 조성 Hf/(Hf+Al)을, 약 0.3~0.8의 범위 내의 값으로 설정하면, 양호한 리크 전류 특성과 재료 가공성이 얻어진다.
고유전률 재료로서는, HfA1Ox 이외에도, Al, Hf, La, Y, Ce, Ti, Zr, Si 중의 적어도 1개 이상의 원소를 포함하는 산화물, 산질화물, 규산화물 등을 사용할 수 있고, 또한, 그러한 재료의 적층으로 할 수도 있다.
IPD로서는, 고유전률 재료와 실리콘 절연막을 조합하여 사용할 수도 있다. 또한, IPD와 플로팅 게이트 전극 FG의 계면, 및, IPD와 컨트롤 게이트 전극 CG의 계면에는, 각각, 지극히 얇은 절연 재료로 이루어지는 계면층이 존재하고 있어도 된다.
도 23의 메모리 셀의 제조 방법에 관해서는, 기본적으로는, 도 2~도 6에서 설명한 제조 방법을 그대로 적용할 수 있다.
이하에서는, 도 2~도 6과는 서로 다른 스텝에 대해서만 설명한다.
플로팅 게이트 전극 FG의 형성에 관해서는, CVD법을 사용한다.
먼저，CVD법을 이용하여, 온도 약 620℃의 분위기 속에서, 플로팅 게이트 전극 FG의 하층으로 되는 인(P)이 도프된 n+ poly-Si를 형성한다.
이 후, TiCl4와 NH3을 원료 가스로 하는 CVD법을 이용하여, 온도 약 5OO℃의 분위기 속에서, 금속 재료의 n+ poly-Si측에 배치되는 TiN을 형성한다. 계속해서, W(CO)6과 NH3을 원료 가스로 하는 CVD법을 이용하여, 온도 약 450℃의 분위기 속에서, 금속 재료의 HfAlOx측에 배치되는 WN을 형성한다.
다음으로, Al(CH3)3, Hf[N(CH3)2]4와 H2O를 원료 가스로 하는 ALD법을 이용하여, 온도 25O℃의 분위기 속에서 HfAlOx를 형성한다. 이 후, 85O℃, O2, 13OPa의 분위기 속에서 어닐링을 행한다.
컨트롤 게이트 전극 CG의 형성에 관해서도, CVD법을 사용한다.
먼저，W(CO)6과 NH3을 원료 가스로 하는 CVD법을 이용하여, 온도 약 450℃의 분위기 속에서, HfAlOx 상에, 컨트롤 게이트 전극 CG의 하층으로 되는 WN을 형성한다. 계속해서, W(C0)6을 원료 가스로 하는 CVD법을 이용하여, 온도 약 450℃의 분위기 속에서, WN 상에, 컨트롤 게이트 전극 CG의 상층으로 되는 W를 형성한다.
또한, 여기에서 설명하는 제조 방법은, 일례에 지나지 않으며, 다른 제조 방법에 의해 도 23의 메모리 셀을 형성해도 상관없다.
예를 들면, CVD법에 사용하는 원료 가스에 관해서는, 다른 가스를 사용할 수도 있고，CVD법 대신에 ALD법을 이용해도 된다．
또한, CVD법 및 ALD법 이외의 스퍼터법, 증착법, 레이저 아브레이션법, MBE법 등의 방법이나, 이들의 방법을 조합한 방법 등에 의해, 플로팅 게이트 전극 FG, 컨트롤 게이트 전극 CG 및 IPD를 형성하는 것도 가능하다.
(3) 제3 실시예
도 24는, 제3 실시예에 관한 메모리 셀의 구조를 도시하고 있다.
p형 실리콘 기판 상에는, 터널 절연막(게이트 절연막)으로서의 산질화실리콘막(SiON)이 형성된다. 산질화실리콘막 상에는, 도전성 반도체 재료로서 n형 불순물을 포함한 폴리실리콘(n+ poly-Si)이 형성된다. n+ poly-Si 상에는, 금속 재료로서 WN이 형성된다. 플로팅 게이트 전극 FG는, n+ poly-Si 및 WN의 적층으로 구성된다.
플로팅 게이트 전극 FG 상에는, 고유전률(high-k) 재료로서 HfAl0x(조성:Hf/(Hf+Al)=0.6)이 형성된다. HfAlOx는, IPD로서 기능한다. HfAlOx 상에는, WN과 W의 적층으로 이루어지는 컨트롤 게이트 전극 CG가 형성된다.
여기에서, SiON의 두께는, 예를 들면, 약 7~8㎚의 범위 내의 값, n+ poly-Si의 두께는, 예를 들면, 약 60㎚, WN의 두께는, 예를 들면, 약 20~30㎚의 범위 내의 값으로 설정된다. HfAlOx의 두께는, 예를 들면, 약 20~30㎚의 범위 내의 값으로 설정된다.
또한, 플로팅 게이트 전극을 구성하는 각 재료층의 막 두께에 관해서는, 터널 절연막에 접하는 층이 주로 전하를 축적하는 층으로 되므로, 이 층의 막 두께가 다른 층의 막 두께에 비하여 작아지지 않도록 하는 것이 바람직하다. 특히, 본 예와 같이, 터널 절연막에 접하는 층이 반도체 재료인 경우에는, 이러한 고려가 필요하게 된다.
또한, 일함수에 대해서는, n+ poly-Si가 약 4.0eV, WN이 약 4.8~4.9eV, W가 약 4.5eV이다. W의 저항율은, WN의 저항율보다 작다.
본 예에서는, 플로팅 게이트 전극 FG 내의 금속 재료를 WN으로 구성하였지만, 그 이외에도, Ru, TaC 등의 일함수가 약 5eV 부근의 p채널 MIS 트랜지스터에 적합한 금속 게이트 재료, 또는, 일함수가 약 4.4eV 이상의 금속 재료로서, 원자의 확산에 대하여 배리어성을 갖는 TiN(약 4.6eV), TaN(약 4.4eV) 등을 사용할 수 있다.
플로팅 게이트 전극 FG 내의 금속 재료로서는, 일함수가 약 4.4eV 이상이면 되므로, 예를 들면, Au(약 5.1eV), Pt(약 5.3eV), Co(약 5.0eV), Ni(약 5.0eV), Pd(약 5.2eV), Mo(약 4.9eV), W(약 4.5eV) 등의 금속, 또는, 그들의 금속 화합물 중 일함수가 4.4eV 이상으로 되는 것도 사용할 수 있다.
또한, 본 예에서는, 고유전률(high-k) 재료로서 하프늄 알루미네이트를 사용하였지만, 이 경우에는, 그 조성 Hf/(Hf+Al)을, 약 0.3~0.8의 범위 내의 값으로 설정하면, 양호한 리크 전류 특성과 재료 가공성이 얻어진다.
고유전률 재료로서는, HfAlOx 이외에도, Al, Hf, La, Y, Ce, Ti, Zr, Si 중의 적어도 1개 이상의 원소를 포함하는 산화물, 산질화물, 규산화물 등을 사용할 수 있고, 또한, 그러한 재료의 적층으로 할 수도 있다.
IPD로서는, 고유전률 재료와 실리콘 절연막을 조합하여 사용할 수도 있다. 또한, IPD와 플로팅 게이트 전극 FG의 계면, 및, IPD와 컨트롤 게이트 전극 CG의 계면에는, 각각, 지극히 얇은 절연 재료로 이루어지는 계면층이 존재하고 있어도 된다.
도 24의 메모리 셀의 제조 방법에 관해서는, 기본적으로는, 도 2~도 6에서 설명한 제조 방법을 그대로 적용할 수 있다.
이하에서는, 도 2~도 6과는 서로 다른 스텝에 대해서만 설명한다.
먼저，CVD법을 이용하여, 온도 약 620℃의 분위기 속에서, 플로팅 게이트 전극 FG의 하층으로 되는 인(P)이 도프된 n+ poly-Si를 형성한다. 이때, n+ poly-Si 내의 인 농도가, 약 1×1O20㎝-3으로 되도록, 원료 가스로서의 실란과 포스핀의 비율을 조정한다.
또한, n+ poly-Si를 퇴적하는 방법으로서는, 이 이외에, 시퀀셜법을 이용할 수 있다. 이 방법은, SiH4 단독에 의한 비도프 폴리실리콘의 성막과 희석된 PH3 단독에 의한 인의 흡착을 교대로 반복함으로써, 플로팅 게이트 전극 FG의 불순물 농도 및 두께를 정밀하게 제어할 수 있다.
이 후, W(CO)6과 NH3을 원료 가스로 하는 CVD법을 이용하여, 온도 약 450℃의 분위기 속에서, n+ poly-Si 상에 WN을 형성한다.
다음으로, Al(CH3)3, Hf[N(CH3)2]4와 H2O를 원료 가스로 하는 ALD법을 이용하여, 온도 250℃의 분위기 속에서 HfAlOx를 형성한다. 이 후, 850℃, O2, 130Pa의 분위기 속에서 어닐링을 행한다.
이 후, W(CO)6과 NH3을 원료 가스로 하는 CVD법을 이용하여, 온도 약 450℃의 분위기 속에서, HfAlOx 상에, 컨트롤 게이트 전극 CG의 하층으로 되는 WN을 형성한다. 계속해서, W(C0)6을 원료 가스로 하는 CVD법을 이용하여, 온도 약 450℃의 분위기 속에서, WN 상에, 컨트롤 게이트 전극 CG의 상층으로 되는 W를 형성한다.
또한, 여기에서 설명하는 제조 방법은, 일례에 지나지 않으며, 다른 제조 방법에 의해 도 24의 메모리 셀을 형성해도 상관없다.
(4) 제4 실시예
도 25는, 제4 실시예에 관한 메모리 셀의 구조를 도시하고 있다.
p형 실리콘 기판 상에는, 터널 절연막(게이트 절연막)으로서의 산질화실리콘막(SiON)이 형성된다. 산질화실리콘막 상에는, 도전성 반도체 재료로서 n형 불순물을 포함한 폴리실리콘(n+ poly-Si)이 형성된다. n+ poly-Si 상에는, 금속 재료로서 WSi가 형성된다. 플로팅 게이트 전극 FG는, n+ poly-Si 및 WSi의 적층으로 구성된다.
플로팅 게이트 전극 FG 상에는, IPD로서, 고유전률(high-k) 재료, HfAlOx(조성:Hf/(Hf+Al)=0.6)가 형성된다. HfAlOx 상에는, WSi와 W의 적층으로 이루어지는 컨트롤 게이트 전극 CG가 형성된다.
여기에서, SiON의 두께는, 예를 들면, 약 7~8㎚의 범위 내의 값, n+ poly-Si 의 두께는, 예를 들면, 약 60㎚, WSi의 두께는, 예를 들면, 약 50㎚로 설정된다. HfAlOx의 두께는, 예를 들면, 약 20~30㎚의 범위 내의 값으로 설정된다.
또한, 일함수에 대해서는, n+ poly-Si가 약 4.0eV, WSi가 약 4.4~4.6eV, W가 약 4.5eV이다. W의 저항율은, WSi의 저항율보다 작다.
본 예에서는, 플로팅 게이트 전극 FG 내의 금속 재료를 WSi로 구성하였지만, 그 이외에도, CoSi2, NiSi 등, 내열성에 주의하면서, 다른 실리사이드 재료를 사용할 수 있다.
또한, 본 예에서는, 고유전률(high-k) 재료로서 하프늄 알루미네이트를 사용하였지만, 이 경우에는, 그 조성 Hf/(Hf+Al)을, 약 0.3~0.8의 범위 내의 값으로 설정하면, 양호한 리크 전류 특성과 재료 가공성이 얻어진다.
고유전률 재료로서는, HfAlOx 이외에도, Al, Hf, La, Y, Ce, Ti, Zr, Si 중의 적어도 1개 이상의 원소를 포함하는 산화물, 산질화물, 규산화물 등을 사용할 수 있고, 또한, 그러한 재료의 적층으로 할 수도 있다.
IPD로서는, 고유전률 재료와 실리콘 절연막을 조합하여 사용할 수도 있다. 또한, IPD와 플로팅 게이트 전극 FG의 계면, 및, IPD와 컨트롤 게이트 전극 CG의 계면에는, 각각, 지극히 얇은 절연 재료로 이루어지는 계면층이 존재하고 있어도 된다.
도 25의 메모리 셀의 제조 방법에 관해서는, 기본적으로는, 도 2~도 6에서 설명한 제조 방법을 그대로 적용할 수 있다.
이하에서는, 도 2~도 6과는 서로 다른 스텝에 대해서만 설명한다.
먼저，CVD법을 이용하여, 온도 약 620℃의 분위기 속에서, 플로팅 게이트 전극 FG의 하층으로 되는 인(P)이 도프된 n+ poly-Si를 형성한다.
이 후, W(C0)6을 원료 가스로 하는 CVD법을 이용하여, n+ poly-Si 상에 W를 형성한다. 그리고, 제1회째의 어닐링을 행하고, W와 Si를 반응시켜 준안정상의 WSi를 형성하고, 미반응의 W를 웨트 처리로 제거한다. 계속해서, 제2회째의 어닐링을 행하고, 안정상의 WSi로 변화시킨다.
다음으로, Al(CH3)3, Hf[N(CH3)2]4와 H2O를 원료 가스로 하는 ALD법을 이용하여, 온도 25O℃의 분위기 속에서 HfAlOx를 형성한다. 이 후, 850℃, O2, 130Pa의 분위기 속에서 어닐링을 행한다.
다음으로, CVD법을 이용하여, 온도 약 620℃의 분위기 속에서, HfAlOx 상에, 두께 약 50㎚의 인(P)이 도프된 n+ poly-Si를 형성한다.
이 후, W(CO)6을 원료 가스로 하는 CVD법을 이용하여, n+ poly-Si 상에, 저저항 금속으로서의 W를 충분한 두께로 형성한다. 그리고, 제1회째의 어닐링을 행하고, W과 Si를 반응시켜서 준안정상의 WSi를 형성하고, 계속해서, 제2회째의 어닐링을 행하여, 안정상의 WSi로 변화시킨다.
또한, 여기에서 설명하는 제조 방법은, 일례에 지나지 않으며, 다른 제조 방 법에 의해 도 25의 메모리 셀을 형성해도 상관없다.
예를 들면, 실리사이드층(WSi)을 형성하기 위한 어닐링은, 소스·드레인 확산층의 활성화 어닐링과 일체화해도 된다．
(5) 제5 실시예
도 26 및 도 27은, 제5 실시예에 관한 메모리 셀의 구조를 도시하고 있다.
제5 실시예는, NAND형 플래시 메모리의 셀 유닛에 관한 것이다． 셀 유닛 내 각각의 메모리 셀은, 제1 실시예에 관한 메모리 셀과 동일한 구조를 갖는다.
이 셀 유닛의 특징은, 컬럼 방향에 대해서는, 도 26에 도시하는 바와 같이, 메모리 셀이 직렬 접속되는 점에 있다. 또한, 로우 방향에 대해서는, 플로팅 게이트 전극의 상면과 소자 분리 절연층(STI)의 상면이 거의 일치하고, 그들 위에 IPD로서의 고유전률(high-k) 재료, HfAl0x가 배치되는 점에 특징을 갖는다.
NAND형 플래시 메모리의 경우, 메모리 셀의 미세화가 현저하기 때문에, 이러한 셀 유닛의 구조는, 인접하는 셀 사이에 발생하는 기생 용량을 억제하면서, 높은 커플링비를 얻기 위한 기술의 하나이다.
또한, 플로팅 게이트 전극에 관해서, 또한, 인접하는 셀 사이의 간섭을 적게 하기 위해서는, 플로팅 게이트 전극의 두께, 길이 및 폭을, 각각, TFG, L 및 W로 한 경우에, TFG<L, 또한, TFG<W로 하는 것이 바람직하다. 이것은, 플로팅 게이트 전극의 두께 LFG가, 인접하는 셀 사이에 발생하는 캐패시터의 크기를 결정하기 때문이다.
또한，NAND형 플래시 메모리의 메모리 셀에서는, 플로팅 게이트 전극을 구성하는 복수의 도전층 중, 터널 절연막에 접촉하는 도전층(최하층)이 주로 전하를 축적하게 된다.
따라서, 플로팅 게이트 전극을 구성하는 복수의 도전층의 최하층은, 이들 복수의 도전층 중에서 가장 두꺼운 것이 바람직하다.
이 조건은, 특히, 터널 절연막에 접촉하는 도전층(최하층)이 도전성 반도체 재료인 경우에 유효하다．
8. 적용예
본 발명의 예는, 스택 게이트 구조의 메모리 셀을 갖는 불휘발성 반도체 기억 장치 전반에 적용 가능하다.
예를 들면, 본 발명의 예는, NAND형, NOR형, AND형, DINOR형, NOR형과 NAND형의 좋은 점을 융합한 NANO형, 또한, 1개의 메모리 셀이 2개의 선택 트랜지스터에 의해 끼워넣어진 구조를 갖는 3Tr-NAND형 등에 유효한 기술이다.
9. 맺음말
본 발명의 예에 따르면, 커플링비의 증대를 위해 고유전률(high-k) 재료를 IPD로서 사용해도, 플로팅 게이트 전극과 IPD 사이, 및, 컨트롤 게이트 전극과 IPD 사이에, 큰 일함수를 갖는 재료로서 금속이 배치되어 있기 때문에, 기입/소거 시에, IPD에 흐르는 리크 전류를 줄일 수 있다.
또한, 판독 시의 리크 전류의 저감이나, 데이터 유지(retention) 특성의 향상 등도 실현할 수 있다.
또한, 큰 일함수를 갖는 금속에 대해, 그 일함수를 단계적으로 줄여서 폴리실리콘의 일함수에 가깝게 하고, 플로팅 게이트 전극 내에서 발생하는 공핍층 용량을 억제함으로써, 공핍층 용량에 의한 전위 강하에 기인하는 메모리 셀의 커플링비의 저하를 방지할 수 있다.
이와 같이, 본 발명의 예에 따르면, 메모리 셀이 미세화되어도, 커플링비의 증대와 리크 전류의 저감을 동시에 실현할 수 있다.
본 발명의 예는, 전술한 실시예에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서, 각 구성 요소를 변형하여 구체화할 수 있다. 또한, 전술한 실시예에 개시되어 있는 복수의 구성 요소의 적절한 조합에 의해 여러 가지의 발명을 구성할 수 있다. 예를 들면, 전술한 실시예에 개시되는 모든 구성 요소로부터 몇 가지의 구성 요소를 삭제해도 되며, 서로 다른 실시예의 구성 요소를 적당하게 조합해도 된다.
본 발명의 예에 따르면, 커플링비의 증대와 기입/소거 시의 리크 전류의 저감을 동시에 실현할 수 있다.

Claims (21)

  1. 반도체 기판 내에 배치되는 소스·드레인 확산층과,
    상기 소스·드레인 확산층 사이의 채널 상에 배치되는 제1 절연막과,
    상기 제1 절연막 상에 배치되고, 스택된 복수의 제1 도전층으로 구성되는 플로팅 게이트 전극과,
    상기 플로팅 게이트 전극 상에 배치되는 제2 절연막과,
    상기 제2 절연막 상에 배치되는 컨트롤 게이트 전극을 구비하고,
    상기 복수의 제1 도전층 중 최상층을 제외한 1개의 제1 도전층을 기준층으로 한 경우에, 상기 기준층의 일함수는, 4.0eV 이상이고, 상기 기준층으로부터 위의 기준층을 포함하는 복수의 제1 도전층의 일함수는, 상기 제2 절연막을 향함에 따라서 점차 커지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 기준층은, 불순물을 포함하는 도전성 반도체 재료로 구성되고, 상기 기준층보다 위의 적어도 1개의 제1 도전층은, 금속으로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 불순물은, n형 불순물이고, 상기 도전성 반도체 재료는, 폴리실리콘이 며, 상기 n형 불순물의 불순물 농도는, 5×1O19㎝-3 이상인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 기준층 및 그것보다 위의 적어도 1개의 제1 도전층은, 금속으로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 복수의 제1 도전층의 최하층은, 불순물을 포함하는 도전성 반도체 재료로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 기준층 및 그것보다 위의 적어도 1개의 제1 도전층의 일함수는, 4.0eV 내지 5.2eV까지의 범위 내에 포함되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 기준층보다 위의 적어도 1개의 제1 도전층의 일함수는, 4.4eV 이상인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 컨트롤 게이트 전극은, 상기 기준층의 일함수보다 큰 일함수를 갖는 도전 재료로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 컨트롤 게이트 전극은, 상기 복수의 제1 도전층의 최상층과 동일한 재료로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 컨트롤 게이트 전극은, 스택된 복수의 제2 도전층으로 구성되고, 상기 복수의 제2 도전층의 최하층은, 상기 기준층의 일함수보다 큰 일함수를 갖는 도전 재료로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 복수의 제2 도전층의 일함수는, 상기 제2 절연막을 향함에 따라서 점차 커지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 복수의 제2 도전층의 저항율은, 상기 제2 절연막으로부터 멀어짐에 따 라서 점차 작아지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제10항에 있어서,
    상기 복수의 제2 도전층의 최하층은, 상기 복수의 제1 도전층의 최상층과 동일한 재료로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 플로팅 게이트 전극의 두께, 길이 및 폭을, 각각, TFG, L 및 W로 한 경우에, TFG<L, 또한, TFG<W인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 복수의 제1 도전층의 최하층은, 상기 복수의 제1 도전층 중에서 가장 두꺼운 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 복수의 제1 도전층의 최하층은, Si, Ta, Hf, Zr, Al, Ti 중에서 선택되는 1종류 이상의 원소를 포함하는 재료, 또는, 그 재료의 질화물, 탄화물, 규화물, 규질화물 혹은 규탄질화물로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 복수의 제1 도전층의 최하층이 규화물인 경우에, 상기 규화물의 조성은, Si의 원자수가 금속 원자의 원자수 이상인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 복수의 제1 도전층의 최상층은, Pt, W, Ir, Ru, Re, Mo, Ti, Ta, Ni, Co 중에서 선택되는 1종류 이상의 원소를 포함하는 재료, Pt, W, Ti, Ta, Ni, Co 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 규화물, W, Ti, Ta 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 탄화물, W, Mo, Ti, Ta 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 질화물, Ti를 포함하는 재료의 규질화물, Ir, Ru 중에서 선택되는 1종류 이상의 원소를 포함하는 재료의 산화물, 또는, 그들의 화합물 혹은 혼합물로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 복수의 제1 도전층의 최상층이 규화물인 경우에, 상기 규화물의 조성은, 금속 원자의 원자수가 Si의 원자수 이상인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 절연막은, Al, Hf, La, Y, Ce, Ti, Zr, Si 중에서 선택되는 적어도 1개의 원소를 포함하는 재료의 산화물, 질화물, 또는, 산질화물인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  21. 제1항 내지 제4항 중 어느 한 항에 있어서,,
    상기 제2 절연막은, 3개 이상의 층으로 구성되고, 상기 3개 이상의 층 중 상기 플로팅 게이트 전극 및 상기 컨트롤 게이트 전극의 쌍방에 접촉하지 않는 층은, Al, Hf, La, Y, Ce, Ti, Zr, Si 중에서 선택되는 적어도 1개의 원소를 포함하는 재료의 산화물, 질화물, 또는, 산질화물인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
KR1020060099635A 2005-10-14 2006-10-13 불휘발성 반도체 기억 장치 KR100858758B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005300432 2005-10-14
JPJP-P-2005-00300432 2005-10-14
JP2006265905A JP4928890B2 (ja) 2005-10-14 2006-09-28 不揮発性半導体記憶装置
JPJP-P-2006-00265905 2006-09-28

Publications (2)

Publication Number Publication Date
KR20070041374A true KR20070041374A (ko) 2007-04-18
KR100858758B1 KR100858758B1 (ko) 2008-09-16

Family

ID=38156045

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060099635A KR100858758B1 (ko) 2005-10-14 2006-10-13 불휘발성 반도체 기억 장치

Country Status (4)

Country Link
US (1) US7560767B2 (ko)
JP (1) JP4928890B2 (ko)
KR (1) KR100858758B1 (ko)
TW (1) TW200731536A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897825B1 (ko) * 2007-08-31 2009-05-15 주식회사 동부하이텍 비휘발성 메모리 및 그 제조방법
US8270216B2 (en) 2008-04-01 2012-09-18 Kabushiki Kaisha Toshiba Semiconductor storage device and method of manufacturing the same
US8476692B2 (en) 2010-03-04 2013-07-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
KR20140052984A (ko) * 2011-03-22 2014-05-07 샌디스크 테크놀로지스, 인코포레이티드 P-/금속 플로팅 게이트 비휘발성 저장요소
US10141322B2 (en) 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1818989A3 (en) * 2006-02-10 2010-12-01 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device and manufacturing method thereof
KR101488516B1 (ko) * 2006-03-21 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 반도체 기억장치
TWI416738B (zh) * 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
EP1837900A3 (en) * 2006-03-21 2008-10-15 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
EP1837917A1 (en) * 2006-03-21 2007-09-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
EP1840947A3 (en) * 2006-03-31 2008-08-13 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US7786526B2 (en) * 2006-03-31 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
US8022460B2 (en) * 2006-03-31 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
JP4282702B2 (ja) * 2006-09-22 2009-06-24 株式会社東芝 不揮発性半導体記憶装置
US8330207B2 (en) * 2006-09-26 2012-12-11 Samsung Electronics Co., Ltd. Flash memory device including multilayer tunnel insulator and method of fabricating the same
US7781333B2 (en) * 2006-12-27 2010-08-24 Hynix Semiconductor Inc. Semiconductor device with gate structure and method for fabricating the semiconductor device
CN101681885B (zh) * 2007-06-25 2013-09-25 株式会社半导体能源研究所 半导体器件
US8283258B2 (en) * 2007-08-16 2012-10-09 Micron Technology, Inc. Selective wet etching of hafnium aluminum oxide films
JP4445534B2 (ja) * 2007-08-28 2010-04-07 株式会社東芝 不揮発性半導体メモリ装置
JP4594973B2 (ja) 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
KR101394553B1 (ko) * 2007-11-08 2014-05-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
KR101426844B1 (ko) * 2007-11-08 2014-08-06 삼성전자주식회사 비휘발성 기억 소자
US8089114B2 (en) 2007-11-08 2012-01-03 Samsung Electronics Co., Ltd. Non-volatile memory devices including blocking and interface patterns between charge storage patterns and control electrodes and related methods
EP2068350A1 (en) * 2007-12-03 2009-06-10 Interuniversitair Microelektronica Centrum vzw Multiple layer floating gate non-volatile memory device
EP2068351A1 (en) * 2007-12-03 2009-06-10 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Floating gate non-volatile memory device and method for manufacturing same
US7973357B2 (en) * 2007-12-20 2011-07-05 Samsung Electronics Co., Ltd. Non-volatile memory devices
US8394683B2 (en) 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
JP5210675B2 (ja) 2008-03-19 2013-06-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20090119310A (ko) * 2008-05-16 2009-11-19 삼성전자주식회사 플래쉬 메모리 소자 및 그 제조방법
JP5472894B2 (ja) * 2008-09-25 2014-04-16 株式会社東芝 不揮発性半導体記憶装置
JP2010092929A (ja) * 2008-10-03 2010-04-22 Toshiba Corp 不揮発性半導体記憶装置
US8183617B2 (en) * 2009-04-27 2012-05-22 Macronix International Co., Ltd. Injection method with Schottky source/drain
JPWO2011055433A1 (ja) 2009-11-04 2013-03-21 株式会社東芝 不揮発性半導体記憶装置
JP5150606B2 (ja) * 2009-11-16 2013-02-20 株式会社東芝 不揮発性半導体記憶装置
JP5537130B2 (ja) * 2009-11-25 2014-07-02 株式会社東芝 半導体記憶装置
US8748964B2 (en) * 2010-10-22 2014-06-10 Micron Technology, Inc. Gettering agents in memory charge storage structures
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US8575678B2 (en) * 2011-01-13 2013-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device with floating gate
US20150050788A1 (en) * 2011-02-15 2015-02-19 Contour Semiconductor, Inc. Current steering element formation for memory arrays
US20120228691A1 (en) 2011-03-08 2012-09-13 Mohan Dunga Pn floating gate non-volatile storage element
US8564044B2 (en) 2011-03-31 2013-10-22 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US8389365B2 (en) 2011-03-31 2013-03-05 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
JP2013055131A (ja) 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置
US8885404B2 (en) 2011-12-24 2014-11-11 Sandisk Technologies Inc. Non-volatile storage system with three layer floating gate
US8658497B2 (en) 2012-01-04 2014-02-25 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8669158B2 (en) 2012-01-04 2014-03-11 Mark D. Hall Non-volatile memory (NVM) and logic integration
US8906764B2 (en) 2012-01-04 2014-12-09 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
JP6087058B2 (ja) * 2012-01-18 2017-03-01 株式会社半導体エネルギー研究所 半導体装置
US8951863B2 (en) 2012-04-06 2015-02-10 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US9087913B2 (en) 2012-04-09 2015-07-21 Freescale Semiconductor, Inc. Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic
US8722493B2 (en) 2012-04-09 2014-05-13 Freescale Semiconductor, Inc. Logic transistor and non-volatile memory cell integration
US8728886B2 (en) 2012-06-08 2014-05-20 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell using a high-k dielectric
US8574987B1 (en) 2012-06-08 2013-11-05 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell using an interlayer dielectric
US8779498B2 (en) 2012-09-05 2014-07-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9111865B2 (en) 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
US8741719B1 (en) 2013-03-08 2014-06-03 Freescale Semiconductor, Inc. Integrating formation of a logic transistor and a non-volatile memory cell using a partial replacement gate technique
US8716089B1 (en) 2013-03-08 2014-05-06 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell having thin film storage
EP2806452B1 (en) * 2013-05-24 2018-12-26 IMEC vzw Non-volatile memory semiconductor devices and method for making thereof
US9082654B2 (en) 2013-05-30 2015-07-14 Rohm Co., Ltd. Method of manufacturing non-volatile memory cell with simplified step of forming floating gate
US9006093B2 (en) 2013-06-27 2015-04-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high voltage transistor integration
US8877585B1 (en) 2013-08-16 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration
US8871598B1 (en) 2013-07-31 2014-10-28 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9129996B2 (en) 2013-07-31 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell and high-K and metal gate transistor integration
US9123822B2 (en) * 2013-08-02 2015-09-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same
US9082837B2 (en) 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9082650B2 (en) 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
US9252246B2 (en) 2013-08-21 2016-02-02 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic device
US8932925B1 (en) 2013-08-22 2015-01-13 Freescale Semiconductor, Inc. Split-gate non-volatile memory (NVM) cell and device structure integration
US9275864B2 (en) 2013-08-22 2016-03-01 Freescale Semiconductor,Inc. Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US9136129B2 (en) 2013-09-30 2015-09-15 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
US9129855B2 (en) 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US8901632B1 (en) 2013-09-30 2014-12-02 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology
US20150117110A1 (en) * 2013-10-31 2015-04-30 Zhijiong Luo Connecting storage gate memory
US9478643B2 (en) 2013-12-24 2016-10-25 Intel Corporation Memory structure with self-aligned floating and control gates and associated methods
US9231077B2 (en) 2014-03-03 2016-01-05 Freescale Semiconductor, Inc. Method of making a logic transistor and non-volatile memory (NVM) cell
US9472418B2 (en) 2014-03-28 2016-10-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9112056B1 (en) 2014-03-28 2015-08-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9252152B2 (en) 2014-03-28 2016-02-02 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9343314B2 (en) 2014-05-30 2016-05-17 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US9379222B2 (en) 2014-05-30 2016-06-28 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell
US9257445B2 (en) 2014-05-30 2016-02-09 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell and a logic transistor
US20160064510A1 (en) * 2014-08-26 2016-03-03 Globalfoundries Inc. Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof
CN107534046B (zh) * 2015-03-02 2020-09-08 东芝存储器株式会社 半导体存储装置及其制造方法
US10490643B2 (en) 2015-11-24 2019-11-26 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US11133226B2 (en) 2018-10-22 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. FUSI gated device formation

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2723396B2 (ja) * 1991-09-19 1998-03-09 シャープ株式会社 不揮発性メモリ装置の製造方法
JPH09139480A (ja) * 1995-01-27 1997-05-27 Toshiba Corp 薄膜キャパシタおよびこれを用いた半導体記憶装置
JP3062043B2 (ja) * 1995-06-08 2000-07-10 日本電気株式会社 不揮発性メモリとその製造方法
JP3419965B2 (ja) * 1995-07-28 2003-06-23 株式会社東芝 半導体記憶装置およびその製造方法
JPH09129757A (ja) * 1995-10-27 1997-05-16 Nkk Corp 不揮発性半導体メモリ装置およびその製造方法
US6153470A (en) * 1999-08-12 2000-11-28 Advanced Micro Devices, Inc. Floating gate engineering to improve tunnel oxide reliability for flash memory devices
KR100873447B1 (ko) * 2000-07-27 2008-12-11 가부시키가이샤 에바라 세이사꾸쇼 시트빔식 검사장치
US7042043B2 (en) 2001-08-30 2006-05-09 Micron Technology, Inc. Programmable array logic or memory devices with asymmetrical tunnel barriers
US7476925B2 (en) 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US7416927B2 (en) * 2002-03-26 2008-08-26 Infineon Technologies Ag Method for producing an SOI field effect transistor
US6737320B2 (en) * 2002-08-29 2004-05-18 Micron Technology, Inc. Double-doped polysilicon floating gate
US6630383B1 (en) * 2002-09-23 2003-10-07 Advanced Micro Devices, Inc. Bi-layer floating gate for improved work function between floating gate and a high-K dielectric layer
JP2004214408A (ja) * 2002-12-27 2004-07-29 Nec Electronics Corp 電圧制御可変容量素子
JP2005026589A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 半導体記憶装置及びその製造方法
JP2005311300A (ja) 2004-03-26 2005-11-04 Toshiba Corp 半導体記憶装置及びその製造方法
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7138680B2 (en) 2004-09-14 2006-11-21 Infineon Technologies Ag Memory device with floating gate stack
US7692973B2 (en) * 2006-03-31 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897825B1 (ko) * 2007-08-31 2009-05-15 주식회사 동부하이텍 비휘발성 메모리 및 그 제조방법
US8270216B2 (en) 2008-04-01 2012-09-18 Kabushiki Kaisha Toshiba Semiconductor storage device and method of manufacturing the same
US8476692B2 (en) 2010-03-04 2013-07-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US9129950B2 (en) 2010-03-04 2015-09-08 Samsung Electronics Co., Ltd. Semiconductor devices
US9443863B2 (en) 2010-03-04 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor devices
KR20140052984A (ko) * 2011-03-22 2014-05-07 샌디스크 테크놀로지스, 인코포레이티드 P-/금속 플로팅 게이트 비휘발성 저장요소
US10141322B2 (en) 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods

Also Published As

Publication number Publication date
JP4928890B2 (ja) 2012-05-09
JP2007134681A (ja) 2007-05-31
US20070132004A1 (en) 2007-06-14
US7560767B2 (en) 2009-07-14
TWI321851B (ko) 2010-03-11
TW200731536A (en) 2007-08-16
KR100858758B1 (ko) 2008-09-16

Similar Documents

Publication Publication Date Title
KR100858758B1 (ko) 불휘발성 반도체 기억 장치
US9590117B2 (en) Nonvolatile semiconductor memory device
JP4575320B2 (ja) 不揮発性半導体記憶装置
US9041145B2 (en) Semiconductor device
US7550801B2 (en) Nonvolatile semiconductor memory device
CN104425576B (zh) 半导体器件及其制造方法
KR100889167B1 (ko) 불휘발성 반도체 메모리 장치
JP2009004639A (ja) 不揮発性半導体メモリ装置
JP5150606B2 (ja) 不揮発性半導体記憶装置
CN100565930C (zh) 非易失性半导体存储装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130820

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160804

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180816

Year of fee payment: 11