JP3419965B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、多結晶シリコン膜
上に形成された絶縁膜を介して構成されるキャパシタを
有する半導体記憶装置およびその製造方法に関する。
上に形成された絶縁膜を介して構成されるキャパシタを
有する半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置において、ＤＲＡＭ（Dy
namic Random Access Memory）やＥＥＰＲＯＭ（Electr
ically Erasable Programmable Read Only Memory ）の
ように、多結晶シリコン膜と、多結晶シリコン膜上に形
成された絶縁膜とこの絶縁膜上に形成された電極とによ
り構成されるキャパシタを利用したメモリ−セルが多く
使用されている。このようなセルにおいては、このキャ
パシタ絶縁膜の品質が、デ−タ保持特性またはデ−タの
書き替え可能回数等、メモリ−の重要な特性を決定す
る。
namic Random Access Memory）やＥＥＰＲＯＭ（Electr
ically Erasable Programmable Read Only Memory ）の
ように、多結晶シリコン膜と、多結晶シリコン膜上に形
成された絶縁膜とこの絶縁膜上に形成された電極とによ
り構成されるキャパシタを利用したメモリ−セルが多く
使用されている。このようなセルにおいては、このキャ
パシタ絶縁膜の品質が、デ−タ保持特性またはデ−タの
書き替え可能回数等、メモリ−の重要な特性を決定す
る。
【０００３】例えば、絶縁膜に覆われた浮遊ゲ−ト電極
に電荷を蓄積してデ−タを保持する不揮発性半導体記憶
装置において、とくにフラッシュＥＥＰＲＯＭ（一括消
去型ＥＥＰＲＯＭ）は、浮遊ゲ−ト電極と制御ゲ−ト電
極の間に形成された絶縁膜を介して流れるＦＮトンネル
電流を利用して、浮遊ゲ−ト電極から制御ゲ−ト電極へ
電荷を抜き去ることにより、デ−タを消去する。
に電荷を蓄積してデ−タを保持する不揮発性半導体記憶
装置において、とくにフラッシュＥＥＰＲＯＭ（一括消
去型ＥＥＰＲＯＭ）は、浮遊ゲ−ト電極と制御ゲ−ト電
極の間に形成された絶縁膜を介して流れるＦＮトンネル
電流を利用して、浮遊ゲ−ト電極から制御ゲ−ト電極へ
電荷を抜き去ることにより、デ−タを消去する。
【０００４】図２０にフラッシュメモリ−を用いたＥＥ
ＰＲＯＭの構造を示す。図２０の（ａ）はゲ−ト長方
向、図２０の（ｂ）はゲ−ト幅方向の断面図を示し、そ
れぞれ、（ａ）は（ｂ）におけるＡ−Ａ´断面、（ｂ）
は（ａ）におけるＢ−Ｂ´断面を示している。シリコン
基板１上に第１のゲ−ト酸化膜３を介して浮遊ゲ−ト電
極４が形成され、さらに３層の絶縁膜より構成される第
二のゲ−ト絶縁膜１１を介して制御ゲ−ト電極８が形成
される。浮遊ゲ−ト電極４に蓄積された電荷は、第二の
ゲ−ト絶縁膜１１を通して制御ゲ−ト電極８ヘ抜き去ら
れる。
ＰＲＯＭの構造を示す。図２０の（ａ）はゲ−ト長方
向、図２０の（ｂ）はゲ−ト幅方向の断面図を示し、そ
れぞれ、（ａ）は（ｂ）におけるＡ−Ａ´断面、（ｂ）
は（ａ）におけるＢ−Ｂ´断面を示している。シリコン
基板１上に第１のゲ−ト酸化膜３を介して浮遊ゲ−ト電
極４が形成され、さらに３層の絶縁膜より構成される第
二のゲ−ト絶縁膜１１を介して制御ゲ−ト電極８が形成
される。浮遊ゲ−ト電極４に蓄積された電荷は、第二の
ゲ−ト絶縁膜１１を通して制御ゲ−ト電極８ヘ抜き去ら
れる。
【０００５】図１４乃至図２０に従来のフラッシュＥＥ
ＰＲＯＭの製造方法を示す。上記図２０と同様に、図中
（ａ）はゲ−ト長方向、（ｂ）はゲ−ト幅方向の断面図
である。シリコン基板１上にＬＯＣＯＳ法によりフィ−
ルド酸化膜よりなる素子分離領域２を形成する（図１
４）。
ＰＲＯＭの製造方法を示す。上記図２０と同様に、図中
（ａ）はゲ−ト長方向、（ｂ）はゲ−ト幅方向の断面図
である。シリコン基板１上にＬＯＣＯＳ法によりフィ−
ルド酸化膜よりなる素子分離領域２を形成する（図１
４）。
【０００６】次に、酸素雰囲気中で熱処理を行い、素子
領域に露出されたシリコン基板１上に第１のゲ−ト酸化
膜３を形成した後（図１５）、減圧ＣＶＤ法により第１
の多結晶シリコン膜４を２００ｎｍ堆積し、さらにＰＯ
Ｃｌ3 雰囲気中で熱処理を行い、リンを第１の多結晶シ
リコン膜４中に添加する（図１６）。次に、通常のリソ
グラフィ−法とエッチング技術を用いて第１の多結晶シ
リコン膜４を所望のパタ−ンに加工する（図１７）。
領域に露出されたシリコン基板１上に第１のゲ−ト酸化
膜３を形成した後（図１５）、減圧ＣＶＤ法により第１
の多結晶シリコン膜４を２００ｎｍ堆積し、さらにＰＯ
Ｃｌ3 雰囲気中で熱処理を行い、リンを第１の多結晶シ
リコン膜４中に添加する（図１６）。次に、通常のリソ
グラフィ−法とエッチング技術を用いて第１の多結晶シ
リコン膜４を所望のパタ−ンに加工する（図１７）。
【０００７】この後、温度１０００℃の窒素（Ｎ2 ）と
酸素（Ｏ2 ）の混合雰囲気中で熱処理を行い、加工され
た多結晶シリコン膜４上に例えば１７ｎｍの酸化膜５を
形成し、続けて減圧ＣＶＤ法で１５ｎｍの窒化シリコン
膜６を堆積し、さらに９５０℃の燃焼酸化法により窒化
シリコン膜６上にシリコン酸化膜７を形成する。このよ
うにして、ＯＮＯ（Oxide-Nitride-Oxide)構造の第２の
ゲ−ト絶縁膜１１を形成する。次に第２の多結晶シリコ
ン膜８を３５０ｎｍ堆積し、ＰＯCl3 雰囲気中で熱処理
を行い、リンを多結晶シリコン膜８中に添加する（図１
８）。
酸素（Ｏ2 ）の混合雰囲気中で熱処理を行い、加工され
た多結晶シリコン膜４上に例えば１７ｎｍの酸化膜５を
形成し、続けて減圧ＣＶＤ法で１５ｎｍの窒化シリコン
膜６を堆積し、さらに９５０℃の燃焼酸化法により窒化
シリコン膜６上にシリコン酸化膜７を形成する。このよ
うにして、ＯＮＯ（Oxide-Nitride-Oxide)構造の第２の
ゲ−ト絶縁膜１１を形成する。次に第２の多結晶シリコ
ン膜８を３５０ｎｍ堆積し、ＰＯCl3 雰囲気中で熱処理
を行い、リンを多結晶シリコン膜８中に添加する（図１
８）。
【０００８】その後、通常のリソグラフィ−法とエッチ
ング技術を用いて第２の多結晶シリコン膜８と第２のゲ
−ト絶縁膜１１と第１の多結晶シリコン膜４を所望のパ
タ−ンに加工する（図１９）。次に温度１０００℃で酸
化を行い、後酸化膜９を形成した後、イオン注入法によ
りソ−ス及びドレイン拡散層領域を形成し、温度９５０
℃の酸素雰囲気中で熱処理を行うことにより後酸化膜９
をさらに厚くして、フラッシュメモリ−が完成する（図
２０）。
ング技術を用いて第２の多結晶シリコン膜８と第２のゲ
−ト絶縁膜１１と第１の多結晶シリコン膜４を所望のパ
タ−ンに加工する（図１９）。次に温度１０００℃で酸
化を行い、後酸化膜９を形成した後、イオン注入法によ
りソ−ス及びドレイン拡散層領域を形成し、温度９５０
℃の酸素雰囲気中で熱処理を行うことにより後酸化膜９
をさらに厚くして、フラッシュメモリ−が完成する（図
２０）。
【０００９】
【発明が解決しようとする課題】このように、従来のフ
ラッシュＥＥＰＲＯＭでは、前述のＯＮＯ（Oxide-Nitr
ide-Oxide)構造の第２のゲ−ト絶縁膜１１を流れるＦＮ
トンネル電流を利用して、浮遊ゲ−ト電極に蓄積された
電荷を抜き去る。このため、デ−タの書き込みおよび消
去を繰り返すことにより、ＯＮＯ膜の欠陥に起因する不
良が発生する。例えば、従来のＥＥＰＲＯＭではデ−タ
の書き込みおよび消去を１サイクルとするデ−タの書き
換えを１０6 回行った場合、１０００個に１０個の不良
が発生し、通常要求される品質（１０００個に１個以下
の不良）を保証できないという問題がある。
ラッシュＥＥＰＲＯＭでは、前述のＯＮＯ（Oxide-Nitr
ide-Oxide)構造の第２のゲ−ト絶縁膜１１を流れるＦＮ
トンネル電流を利用して、浮遊ゲ−ト電極に蓄積された
電荷を抜き去る。このため、デ−タの書き込みおよび消
去を繰り返すことにより、ＯＮＯ膜の欠陥に起因する不
良が発生する。例えば、従来のＥＥＰＲＯＭではデ−タ
の書き込みおよび消去を１サイクルとするデ−タの書き
換えを１０6 回行った場合、１０００個に１０個の不良
が発生し、通常要求される品質（１０００個に１個以下
の不良）を保証できないという問題がある。
【００１０】解析の結果、このＯＮＯ膜の品質は、多結
晶シリコン膜４を酸化することにより形成される１層目
の酸化膜５の膜質と非常に強い相関関係があることがわ
かった。
晶シリコン膜４を酸化することにより形成される１層目
の酸化膜５の膜質と非常に強い相関関係があることがわ
かった。
【００１１】本発明の目的は、多結晶シリコン膜上に形
成される絶縁膜の品質を向上させることにより、この絶
縁膜の劣化を抑制し、不良率の少ない不揮発性半導体記
憶装置を提供することである。
成される絶縁膜の品質を向上させることにより、この絶
縁膜の劣化を抑制し、不良率の少ない不揮発性半導体記
憶装置を提供することである。
【００１２】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体記憶装置は、第１
の多結晶シリコン膜と、この第１の多結晶シリコン膜の
表面に形成された酸化膜と、この酸化膜上に形成された
第２の多結晶シリコン膜と、この第２の多結晶シリコン
膜上に形成された絶縁膜と、この絶縁膜上に形成された
電極とから構成されるキャパシタ構造を具備し、前記絶
縁膜に接する面における前記第２の多結晶シリコン膜の
粒径が、前記絶縁膜に欠陥を発生させない最大限界粒径
よりも小さいことを特徴とする。
達成するために、本発明による半導体記憶装置は、第１
の多結晶シリコン膜と、この第１の多結晶シリコン膜の
表面に形成された酸化膜と、この酸化膜上に形成された
第２の多結晶シリコン膜と、この第２の多結晶シリコン
膜上に形成された絶縁膜と、この絶縁膜上に形成された
電極とから構成されるキャパシタ構造を具備し、前記絶
縁膜に接する面における前記第２の多結晶シリコン膜の
粒径が、前記絶縁膜に欠陥を発生させない最大限界粒径
よりも小さいことを特徴とする。
【００１３】また、本発明による半導体記憶装置は、半
導体基板と、この半導体基板上に形成された第１のゲ−
ト絶縁膜と、この第１のゲ−ト絶縁膜上に形成された浮
遊ゲ−ト電極と、この浮遊ゲ−ト電極上に形成された第
２のゲ−ト絶縁膜と、この第２のゲ−ト絶縁膜上に形成
された制御ゲ−ト電極とを具備する半導体記憶装置にお
いて、前記浮遊ゲ−ト電極は、第１の多結晶シリコン膜
と第２の多結晶シリコン膜との積層膜により形成され、
前記第１の多結晶シリコン膜と第２の多結晶シリコン膜
との間には酸化膜を有し、前記第２のゲート絶縁膜に接
する面における前記第２の多結晶シリコン膜の粒径が、
前記第２のゲート絶縁膜に欠陥を発生させない最大限界
粒径よりも小さいことを特徴とする。
導体基板と、この半導体基板上に形成された第１のゲ−
ト絶縁膜と、この第１のゲ−ト絶縁膜上に形成された浮
遊ゲ−ト電極と、この浮遊ゲ−ト電極上に形成された第
２のゲ−ト絶縁膜と、この第２のゲ−ト絶縁膜上に形成
された制御ゲ−ト電極とを具備する半導体記憶装置にお
いて、前記浮遊ゲ−ト電極は、第１の多結晶シリコン膜
と第２の多結晶シリコン膜との積層膜により形成され、
前記第１の多結晶シリコン膜と第２の多結晶シリコン膜
との間には酸化膜を有し、前記第２のゲート絶縁膜に接
する面における前記第２の多結晶シリコン膜の粒径が、
前記第２のゲート絶縁膜に欠陥を発生させない最大限界
粒径よりも小さいことを特徴とする。
【００１４】さらに、本発明の半導体記憶装置の製造方
法は、半導体基板上に第１のゲート絶縁膜を形成する工
程と、この第１のゲート絶縁膜上に浮遊ゲ−ト電極を形
成する工程と、この浮遊ゲ−ト電極上に第２のゲート絶
縁膜を形成する工程と、この第２のゲート絶縁膜上に制
御ゲート電極を形成する工程とを具備する半導体記憶装
置の製造方法において、前記浮遊ゲ−ト電極を形成する
工程は、第１の多結晶シリコン膜を形成する工程と、前
記第１の多結晶シリコン層の表面に酸化膜を形成する工
程と、前記酸化膜上に第２の多結晶シリコン膜を形成す
る工程とを有し、前記第２の多結晶シリコン膜は前記第
２のゲート絶縁膜に欠陥を発生させない最大限界粒径よ
りも小さい膜厚に形成することを特徴とする。
法は、半導体基板上に第１のゲート絶縁膜を形成する工
程と、この第１のゲート絶縁膜上に浮遊ゲ−ト電極を形
成する工程と、この浮遊ゲ−ト電極上に第２のゲート絶
縁膜を形成する工程と、この第２のゲート絶縁膜上に制
御ゲート電極を形成する工程とを具備する半導体記憶装
置の製造方法において、前記浮遊ゲ−ト電極を形成する
工程は、第１の多結晶シリコン膜を形成する工程と、前
記第１の多結晶シリコン層の表面に酸化膜を形成する工
程と、前記酸化膜上に第２の多結晶シリコン膜を形成す
る工程とを有し、前記第２の多結晶シリコン膜は前記第
２のゲート絶縁膜に欠陥を発生させない最大限界粒径よ
りも小さい膜厚に形成することを特徴とする。
【００１５】上記手段を講じた結果、本発明による半導
体記憶装置では、多結晶シリコン膜上に形成された絶縁
膜に接する面における多結晶シリコン膜の粒径が、この
絶縁膜に欠陥を発生させない最大限界粒径よりも小さい
ため、絶縁膜の品質が向上し、不良率の少ないキャパシ
タ構造を有する半導体記憶装置を提供することができ
る。
体記憶装置では、多結晶シリコン膜上に形成された絶縁
膜に接する面における多結晶シリコン膜の粒径が、この
絶縁膜に欠陥を発生させない最大限界粒径よりも小さい
ため、絶縁膜の品質が向上し、不良率の少ないキャパシ
タ構造を有する半導体記憶装置を提供することができ
る。
【００１６】このような解決手段は、キャパシタ絶縁膜
の耐圧不良がこの絶縁膜に接する面における多結晶シリ
コン膜の粒径に非常に強く依存する、という実験結果に
基づくものである。
の耐圧不良がこの絶縁膜に接する面における多結晶シリ
コン膜の粒径に非常に強く依存する、という実験結果に
基づくものである。
【００１７】図２１にキャパシタ絶縁膜の耐圧測定の実
験デ−タを示す。このデ−タは、リンを添加した第１の
多結晶シリコン膜を温度１０００℃の塩酸（ＨＣｌ）含
有の窒素（Ｎ2 ）と酸素（Ｏ2 ）の混合雰囲気中で熱処
理して膜厚１０ｎｍの酸化膜を形成し、さらにこの酸化
膜上に第２の多結晶シリコン膜を形成して、この第１と
第２の多結晶シリコン膜間に電圧を印加してキャパシタ
絶縁膜の耐圧測定を行った結果である。横軸に第１の多
結晶シリコン膜の酸化膜界面における粒径、縦軸に偶発
不良率を示す。偶発不良率とは、耐圧測定において５Ｍ
Ｖ／ｃｍ以下で破壊したサンプルの割合として定義す
る。この図２１より多結晶シリコン膜の絶縁膜界面にお
ける粒径が１００ｎｍより大きくなると偶発不良率が急
激に増加することがわかる。すなわち、この実験によれ
ば、絶縁膜に欠陥を発生させない最大限界粒径は１００
ｎｍであり、絶縁膜に接する面における多結晶シリコン
膜の粒径を１００ｎｍより小さくすることにより、絶縁
膜の不良率を低減することができる。
験デ−タを示す。このデ−タは、リンを添加した第１の
多結晶シリコン膜を温度１０００℃の塩酸（ＨＣｌ）含
有の窒素（Ｎ2 ）と酸素（Ｏ2 ）の混合雰囲気中で熱処
理して膜厚１０ｎｍの酸化膜を形成し、さらにこの酸化
膜上に第２の多結晶シリコン膜を形成して、この第１と
第２の多結晶シリコン膜間に電圧を印加してキャパシタ
絶縁膜の耐圧測定を行った結果である。横軸に第１の多
結晶シリコン膜の酸化膜界面における粒径、縦軸に偶発
不良率を示す。偶発不良率とは、耐圧測定において５Ｍ
Ｖ／ｃｍ以下で破壊したサンプルの割合として定義す
る。この図２１より多結晶シリコン膜の絶縁膜界面にお
ける粒径が１００ｎｍより大きくなると偶発不良率が急
激に増加することがわかる。すなわち、この実験によれ
ば、絶縁膜に欠陥を発生させない最大限界粒径は１００
ｎｍであり、絶縁膜に接する面における多結晶シリコン
膜の粒径を１００ｎｍより小さくすることにより、絶縁
膜の不良率を低減することができる。
【００１８】なお、本実験では、減圧ＣＶＤ法を用いて
第１の多結晶シリコン膜を２回に分けて堆積することに
より、第１の多結晶シリコン膜の粒径を制御している。
すなわち、例えば多結晶シリコン膜を１００ｎｍ堆積し
た後、基板を一旦装置より取り出すことにより、この多
結晶シリコン膜表面に薄い酸化膜が形成される。この
後、再び減圧ＣＶＤ法を用いてこの自然酸化膜上に多結
晶シリコン膜を例えば１００ｎｍ堆積することにより、
２層の多結晶シリコン膜の間に極薄の自然酸化膜が形成
された状態となる。この後、リン拡散等の熱処理により
多結晶シリコン膜の結晶粒が成長するが、前記自然酸化
膜により結晶粒の成長が停止するために、粒径は堆積膜
厚よりも大きくなることはない。このようにして、多結
晶シリコン膜の最上層の膜厚を５０ｎｍから２００ｎｍ
まで変化させることにより、絶縁膜界面における多結晶
シリコン膜の粒径を変化させる。最終的な粒径は、ＴＥ
Ｍ（Transmission Electron Microscope) 等により断面
形状を観察して確認された。
第１の多結晶シリコン膜を２回に分けて堆積することに
より、第１の多結晶シリコン膜の粒径を制御している。
すなわち、例えば多結晶シリコン膜を１００ｎｍ堆積し
た後、基板を一旦装置より取り出すことにより、この多
結晶シリコン膜表面に薄い酸化膜が形成される。この
後、再び減圧ＣＶＤ法を用いてこの自然酸化膜上に多結
晶シリコン膜を例えば１００ｎｍ堆積することにより、
２層の多結晶シリコン膜の間に極薄の自然酸化膜が形成
された状態となる。この後、リン拡散等の熱処理により
多結晶シリコン膜の結晶粒が成長するが、前記自然酸化
膜により結晶粒の成長が停止するために、粒径は堆積膜
厚よりも大きくなることはない。このようにして、多結
晶シリコン膜の最上層の膜厚を５０ｎｍから２００ｎｍ
まで変化させることにより、絶縁膜界面における多結晶
シリコン膜の粒径を変化させる。最終的な粒径は、ＴＥ
Ｍ（Transmission Electron Microscope) 等により断面
形状を観察して確認された。
【００１９】また、ＯＮＯ絶縁膜についても同様の耐圧
測定を行い、１００ｎｍの最大限界粒径を得た。このよ
うな２つの実験結果より、酸化膜界面における多結晶シ
リコン膜の粒径がこの酸化膜の品質を決定し、さらにこ
の第１層目の酸化膜の品質がＯＮＯ膜の品質を決定する
ことがわかる。また、ＯＮＯ膜の品質は酸化膜界面にお
ける多結晶シリコン膜の粒径を１００ｎｍ以下とするこ
とにより改善できるということがわかる。
測定を行い、１００ｎｍの最大限界粒径を得た。このよ
うな２つの実験結果より、酸化膜界面における多結晶シ
リコン膜の粒径がこの酸化膜の品質を決定し、さらにこ
の第１層目の酸化膜の品質がＯＮＯ膜の品質を決定する
ことがわかる。また、ＯＮＯ膜の品質は酸化膜界面にお
ける多結晶シリコン膜の粒径を１００ｎｍ以下とするこ
とにより改善できるということがわかる。
【００２０】以上のように、本発明による半導体記憶装
置は、上記実験結果を利用して、絶縁膜に接する面にお
ける多結晶シリコン膜の粒径を、この絶縁膜に欠陥を発
生させない最大限界粒径よりも小さくすることにより、
絶縁膜の品質を向上し、不良率の少ないキャパシタ構造
を有する半導体記憶装置を提供するものである。
置は、上記実験結果を利用して、絶縁膜に接する面にお
ける多結晶シリコン膜の粒径を、この絶縁膜に欠陥を発
生させない最大限界粒径よりも小さくすることにより、
絶縁膜の品質を向上し、不良率の少ないキャパシタ構造
を有する半導体記憶装置を提供するものである。
【００２１】また、本発明による半導体記憶装置では、
浮遊ゲ−ト電極を構成する多結晶シリコン膜の粒径が、
第２の絶縁膜に欠陥を発生させない最大限界粒径より小
さいため、この第２の絶縁膜の品質を向上することによ
り、劣化を抑制して、不良率の少ない半導体記憶装置を
提供することが可能である。
浮遊ゲ−ト電極を構成する多結晶シリコン膜の粒径が、
第２の絶縁膜に欠陥を発生させない最大限界粒径より小
さいため、この第２の絶縁膜の品質を向上することによ
り、劣化を抑制して、不良率の少ない半導体記憶装置を
提供することが可能である。
【００２２】さらに、本発明による半導体記憶装置の製
造方法では、多結晶シリコン膜を２回以上堆積して浮遊
ゲ−ト電極を形成する。２層の多結晶シリコン膜の間に
は自然酸化膜が形成されるため、多結晶シリコン膜の粒
径は多結晶シリコン膜の膜厚より大きく成長することが
できない。このため、この多結晶シリコン膜の最上層の
膜厚を、第２の絶縁膜に欠陥を発生させない最大限界粒
径よりも小さくすることにより、第２の絶縁膜の品質を
向上することができる。このようにして、第２の絶縁膜
の劣化を抑制し、不良率の少ない半導体記憶装置の製造
方法を提供することができる。
造方法では、多結晶シリコン膜を２回以上堆積して浮遊
ゲ−ト電極を形成する。２層の多結晶シリコン膜の間に
は自然酸化膜が形成されるため、多結晶シリコン膜の粒
径は多結晶シリコン膜の膜厚より大きく成長することが
できない。このため、この多結晶シリコン膜の最上層の
膜厚を、第２の絶縁膜に欠陥を発生させない最大限界粒
径よりも小さくすることにより、第２の絶縁膜の品質を
向上することができる。このようにして、第２の絶縁膜
の劣化を抑制し、不良率の少ない半導体記憶装置の製造
方法を提供することができる。
【００２３】
【実施の形態】以下、フラッシュＥＥＰＲＯＭのメモリ
−セルを例として、本発明の実施の形態について図面を
参照して説明する。図１乃至図９は本発明による第１の
実施の形態、図１０乃至図１３は本発明による第２の実
施の形態を説明する図である。各図中の（ａ）および
（ｂ）はそれぞれ浮遊ゲ−ト電極のゲ−ト長方向及びゲ
−ト幅方向におけるメモリ−セルの断面図であり、それ
ぞれ（ａ）は（ｂ）におけるＡ−Ａ´断面、（ｂ）は
（ａ）におけるＢ−Ｂ´断面を示している。
−セルを例として、本発明の実施の形態について図面を
参照して説明する。図１乃至図９は本発明による第１の
実施の形態、図１０乃至図１３は本発明による第２の実
施の形態を説明する図である。各図中の（ａ）および
（ｂ）はそれぞれ浮遊ゲ−ト電極のゲ−ト長方向及びゲ
−ト幅方向におけるメモリ−セルの断面図であり、それ
ぞれ（ａ）は（ｂ）におけるＡ−Ａ´断面、（ｂ）は
（ａ）におけるＢ−Ｂ´断面を示している。
【００２４】以下、第１の実施の形態を説明する。半導
体基板１上にＬＯＣＯＳ法により素子分離領域２を形成
する（図１）。次に、例えば温度８００℃の酸素（Ｏ
2 ）および塩化水素（ＨCl）の混合雰囲気中で熱処理を
行い、素子領域に露出されたシリコン基板１上に１０ｎ
ｍの第１のゲ−ト酸化膜３を形成する（図２）。
体基板１上にＬＯＣＯＳ法により素子分離領域２を形成
する（図１）。次に、例えば温度８００℃の酸素（Ｏ
2 ）および塩化水素（ＨCl）の混合雰囲気中で熱処理を
行い、素子領域に露出されたシリコン基板１上に１０ｎ
ｍの第１のゲ−ト酸化膜３を形成する（図２）。
【００２５】この後、従来と異なり、減圧ＣＶＤ法によ
り最初に第１の多結晶シリコン膜４ａを例えば１００ｎ
ｍ堆積し（図３）、さらに第２の多結晶シリコン膜４ｂ
を例えば１００ｎｍ堆積する（図４）。このように本実
施の形態では、多結晶シリコン膜を２回に分けて堆積す
る。
り最初に第１の多結晶シリコン膜４ａを例えば１００ｎ
ｍ堆積し（図３）、さらに第２の多結晶シリコン膜４ｂ
を例えば１００ｎｍ堆積する（図４）。このように本実
施の形態では、多結晶シリコン膜を２回に分けて堆積す
る。
【００２６】次に例えば温度８５０℃のＰＯCl3 雰囲気
中で２５分間の熱処理を行い、第１の多結晶シリコン膜
４ａと第２の多結晶シリコン膜４ｂ中にリンを添加す
る。通常のリソグラフィ−法とエッチング技術を用いて
第１の多結晶シリコン膜４ａと第２の多結晶シリコン膜
４ｂを所望のパタ−ンに加工する（図５）。
中で２５分間の熱処理を行い、第１の多結晶シリコン膜
４ａと第２の多結晶シリコン膜４ｂ中にリンを添加す
る。通常のリソグラフィ−法とエッチング技術を用いて
第１の多結晶シリコン膜４ａと第２の多結晶シリコン膜
４ｂを所望のパタ−ンに加工する（図５）。
【００２７】この後、例えば温度１０００℃の窒素（Ｎ
2 ）と酸素（Ｏ2 ）の混合雰囲気中で熱処理を行い、加
工された第２の多結晶シリコン膜４ｂ上に１７ｎｍの酸
化膜５を形成し、続けて減圧ＣＶＤ法により例えば１５
ｎｍの窒化シリコン膜６を堆積し、さらに例えば９５０
℃の燃焼酸化法により窒化シリコン膜６を酸化してシリ
コン酸化膜７を形成する。このようにして、ＯＮＯ（Ox
ide-Nitride-Oxide)構造の第２のゲ−ト絶縁膜１１を形
成する（図６）。
2 ）と酸素（Ｏ2 ）の混合雰囲気中で熱処理を行い、加
工された第２の多結晶シリコン膜４ｂ上に１７ｎｍの酸
化膜５を形成し、続けて減圧ＣＶＤ法により例えば１５
ｎｍの窒化シリコン膜６を堆積し、さらに例えば９５０
℃の燃焼酸化法により窒化シリコン膜６を酸化してシリ
コン酸化膜７を形成する。このようにして、ＯＮＯ（Ox
ide-Nitride-Oxide)構造の第２のゲ−ト絶縁膜１１を形
成する（図６）。
【００２８】次に第３の多結晶シリコン膜８を形成し、
例えば９００℃のＰＯCl3 雰囲気中で熱処理を行い、リ
ンを第３の多結晶シリコン膜８中に添加する（図７）。
通常のリソグラフィ−法とエッチング技術を用いて第３
の多結晶シリコン膜８と第２のゲ−ト絶縁膜１１と第２
の多結晶シリコン膜４ｂと第１の多結晶シリコン膜４ａ
を加工する（図８）。
例えば９００℃のＰＯCl3 雰囲気中で熱処理を行い、リ
ンを第３の多結晶シリコン膜８中に添加する（図７）。
通常のリソグラフィ−法とエッチング技術を用いて第３
の多結晶シリコン膜８と第２のゲ−ト絶縁膜１１と第２
の多結晶シリコン膜４ｂと第１の多結晶シリコン膜４ａ
を加工する（図８）。
【００２９】温度１０００℃の窒素（Ｎ2 ）と酸素（Ｏ
2 ）の混合雰囲気中で熱処理を行い、後酸化膜９を形成
した後、イオン注入法によりリン（Ｐ）とヒ素（Ａｓ）
を半導体基板１中に注入してソ−ス及びドレイン領域を
形成し、さらに温度９５０℃の酸素雰囲気中で熱処理を
行うことにより後酸化膜９を厚くして、フラッシュメモ
リ−が完成する（図９）。
2 ）の混合雰囲気中で熱処理を行い、後酸化膜９を形成
した後、イオン注入法によりリン（Ｐ）とヒ素（Ａｓ）
を半導体基板１中に注入してソ−ス及びドレイン領域を
形成し、さらに温度９５０℃の酸素雰囲気中で熱処理を
行うことにより後酸化膜９を厚くして、フラッシュメモ
リ−が完成する（図９）。
【００３０】上記実施の形態では、第１の多結晶シリコ
ン膜４ａと第２の多結晶シリコン膜４ｂをそれぞれ１０
０ｎｍづつ２回に分けて堆積したが、最後に堆積される
多結晶シリコン膜の膜厚が１００ｎｍ以下であり、さら
に浮遊ゲ−トを構成する合計の多結晶シリコン膜厚が所
望の膜厚（上記実施の形態では２００ｎｍ）であれば、
堆積する回数、および膜厚は本実施の形態に限らない。
ン膜４ａと第２の多結晶シリコン膜４ｂをそれぞれ１０
０ｎｍづつ２回に分けて堆積したが、最後に堆積される
多結晶シリコン膜の膜厚が１００ｎｍ以下であり、さら
に浮遊ゲ−トを構成する合計の多結晶シリコン膜厚が所
望の膜厚（上記実施の形態では２００ｎｍ）であれば、
堆積する回数、および膜厚は本実施の形態に限らない。
【００３１】また、上記実施の形態における第１の多結
晶シリコン膜４ａと第２の多結晶シリコン膜４ｂの堆積
の間に、基板１を堆積装置より取り出すことにより、第
１の多結晶シリコン膜４ａ上に薄い自然酸化膜を形成す
ることができるが、第１の多結晶シリコン膜４ａを堆積
した後、基板１を堆積装置内に収納した状態で、酸素雰
囲気を装置内に送り込むことにより薄い酸化膜を形成
し、再び第２の多結晶シリコン膜４ｂを堆積することも
可能である。このようにすれば、基板１の堆積装置内へ
の挿入、排出というような作業を省くことができるため
生産効率が向上する。
晶シリコン膜４ａと第２の多結晶シリコン膜４ｂの堆積
の間に、基板１を堆積装置より取り出すことにより、第
１の多結晶シリコン膜４ａ上に薄い自然酸化膜を形成す
ることができるが、第１の多結晶シリコン膜４ａを堆積
した後、基板１を堆積装置内に収納した状態で、酸素雰
囲気を装置内に送り込むことにより薄い酸化膜を形成
し、再び第２の多結晶シリコン膜４ｂを堆積することも
可能である。このようにすれば、基板１の堆積装置内へ
の挿入、排出というような作業を省くことができるため
生産効率が向上する。
【００３２】また、上記実施の形態では、不純物の添加
を行わずに第１の多結晶シリコン膜４ａと第２の多結晶
シリコン膜４ｂを堆積し、その後のリン拡散により第１
及び第２の多結晶シリコン膜にリンを添加しているが、
多結晶シリコン膜への不純物の添加方法は他の方法を用
いても構わない。
を行わずに第１の多結晶シリコン膜４ａと第２の多結晶
シリコン膜４ｂを堆積し、その後のリン拡散により第１
及び第２の多結晶シリコン膜にリンを添加しているが、
多結晶シリコン膜への不純物の添加方法は他の方法を用
いても構わない。
【００３３】例えば、第１の多結晶シリコン膜を１００
ｎｍ堆積後、８５０℃のＰＯCl3 雰囲気中で１０分間の
熱処理を行い、この後、第２の多結晶シリコン膜を１０
０ｎｍ堆積し、再び８５０℃のＰＯCl3 雰囲気中で１０
分間の熱処理を行うことも可能である。
ｎｍ堆積後、８５０℃のＰＯCl3 雰囲気中で１０分間の
熱処理を行い、この後、第２の多結晶シリコン膜を１０
０ｎｍ堆積し、再び８５０℃のＰＯCl3 雰囲気中で１０
分間の熱処理を行うことも可能である。
【００３４】さらに、リン拡散ではなく、イオン注入方
法を用いてリンを第１および第２の多結晶シリコン膜に
添加することも可能である。例えば、第１の多結晶シリ
コン膜４ａを堆積した後、リンのイオン注入を行い、さ
らに第２の多結晶シリコン膜４ｂを堆積後、再びイオン
注入を行うことも可能である。
法を用いてリンを第１および第２の多結晶シリコン膜に
添加することも可能である。例えば、第１の多結晶シリ
コン膜４ａを堆積した後、リンのイオン注入を行い、さ
らに第２の多結晶シリコン膜４ｂを堆積後、再びイオン
注入を行うことも可能である。
【００３５】また、減圧ＣＶＤ法を用いて多結晶シリコ
ン膜を堆積する時にリンの添加を同時に行っても構わな
い。上記のような多結晶シリコンへ不純物を添加する方
法は、第１の多結晶シリコン膜４ａ，第２の多結晶シリ
コン膜４ｂについてそれぞれ異なる方法を組み合わせる
ことも可能である。
ン膜を堆積する時にリンの添加を同時に行っても構わな
い。上記のような多結晶シリコンへ不純物を添加する方
法は、第１の多結晶シリコン膜４ａ，第２の多結晶シリ
コン膜４ｂについてそれぞれ異なる方法を組み合わせる
ことも可能である。
【００３６】また、上記実施の形態においては、多結晶
シリコン膜へ添加する不純物としてリンを例に説明した
が、例えばヒ素（Ａｓ）やボロン（Ｂ）など多結晶シリ
コン膜に導電性を持たせる不純物であれば、どの様な物
質を用いても構わない。
シリコン膜へ添加する不純物としてリンを例に説明した
が、例えばヒ素（Ａｓ）やボロン（Ｂ）など多結晶シリ
コン膜に導電性を持たせる不純物であれば、どの様な物
質を用いても構わない。
【００３７】このように、上記第１の実施の形態によれ
ば、浮遊ゲ−トを構成する多結晶シリコン膜を、第１の
多結晶シリコン膜４ａを堆積した後に第２の多結晶シリ
コン膜４ｂを堆積することにより形成する。この時、第
１および第２の多結晶シリコン膜の間には２ｎｍ以下の
極薄の自然酸化膜が形成されため、その後の熱処理にお
いて多結晶シリコンの粒径が成長することを抑制するこ
とができる。すなわち、この第２の多結晶シリコン膜４
ｂの膜厚を１００ｎｍ以下とすることにより、この第２
の多結晶シリコン膜４ｂの粒径を１００ｎｍ以下にする
ことができる。このようにして第２の多結晶シリコン膜
４ｂを酸化して形成される酸化膜５の膜質を改善するこ
とができ、この酸化膜５および窒化膜６、酸化膜７によ
り構成されるＯＮＯトンネル酸化膜１１の膜質を改善す
ることが可能となる。
ば、浮遊ゲ−トを構成する多結晶シリコン膜を、第１の
多結晶シリコン膜４ａを堆積した後に第２の多結晶シリ
コン膜４ｂを堆積することにより形成する。この時、第
１および第２の多結晶シリコン膜の間には２ｎｍ以下の
極薄の自然酸化膜が形成されため、その後の熱処理にお
いて多結晶シリコンの粒径が成長することを抑制するこ
とができる。すなわち、この第２の多結晶シリコン膜４
ｂの膜厚を１００ｎｍ以下とすることにより、この第２
の多結晶シリコン膜４ｂの粒径を１００ｎｍ以下にする
ことができる。このようにして第２の多結晶シリコン膜
４ｂを酸化して形成される酸化膜５の膜質を改善するこ
とができ、この酸化膜５および窒化膜６、酸化膜７によ
り構成されるＯＮＯトンネル酸化膜１１の膜質を改善す
ることが可能となる。
【００３８】次に第２の実施の形態を図１０から図１３
を用いて説明する。従来と同様に、半導体基板上の素子
領域に第１のゲ−ト酸化膜３を形成した後、減圧ＣＶＤ
法により２００ｎｍの第１の多結晶シリコン膜４を堆積
する（図１０）。
を用いて説明する。従来と同様に、半導体基板上の素子
領域に第１のゲ−ト酸化膜３を形成した後、減圧ＣＶＤ
法により２００ｎｍの第１の多結晶シリコン膜４を堆積
する（図１０）。
【００３９】ここで、従来と異なり、ヒ素を例えば３×
１０15ｃｍ-2のド−ズ量で第１の多結晶シリコン膜４に
イオン注入を行い（図１１）、さらにリンのイオン注入
を例えば３×１０15ｃｍ-2のド−ズ量で行なう（図１
２）。この時、ヒ素の濃度のピ−クが第１の多結晶シリ
コン膜４の表面より５０ｎｍ程度の深さとなり、リンの
濃度のピ−クはヒ素よりも深く、第１のゲ−ト絶縁膜側
に分布中心を有するようにイオン注入の加速電圧を適宜
設定する。
１０15ｃｍ-2のド−ズ量で第１の多結晶シリコン膜４に
イオン注入を行い（図１１）、さらにリンのイオン注入
を例えば３×１０15ｃｍ-2のド−ズ量で行なう（図１
２）。この時、ヒ素の濃度のピ−クが第１の多結晶シリ
コン膜４の表面より５０ｎｍ程度の深さとなり、リンの
濃度のピ−クはヒ素よりも深く、第１のゲ−ト絶縁膜側
に分布中心を有するようにイオン注入の加速電圧を適宜
設定する。
【００４０】次に、通常のリソグラフィ−法とエッチン
グ技術を用いて、第１の多結晶シリコン膜４を加工し、
以降は第１の実施の形態と同様に、ＯＮＯ絶縁膜１１、
制御ゲ−ト電極を構成する多結晶シリコン膜８、ソ−ス
およびドレイン拡散層、後酸化膜９等を形成し、フラッ
シュメモリ−が完成する（図１３）。
グ技術を用いて、第１の多結晶シリコン膜４を加工し、
以降は第１の実施の形態と同様に、ＯＮＯ絶縁膜１１、
制御ゲ−ト電極を構成する多結晶シリコン膜８、ソ−ス
およびドレイン拡散層、後酸化膜９等を形成し、フラッ
シュメモリ−が完成する（図１３）。
【００４１】上記第２の実施の形態では、リン拡散では
なく、リンとヒ素のイオン注入により、浮遊ゲ−ト電極
となる第１の多結晶シリコン膜４への不純物の添加を行
なう。後の熱工程により、これらの不純物は拡散し、活
性化するが、同時に多結晶シリコン膜４の結晶粒が成長
する。この時に、ヒ素の拡散係数がリンの拡散係数より
も小さいために、ヒ素の濃度が高い領域における多結晶
シリコン膜４の粒成長はリン濃度の高い領域よりも遅
い。実験によれば、ヒ素の濃度が高い領域における多結
晶シリコン膜４の粒径はリン濃度の高い領域に比べて、
約３割小さいことが観察された。このようにして、ヒ素
をその濃度のピ−クが多結晶シリコン膜４の表面近傍に
位置するようにイオン注入を行なうことにより、多結晶
シリコン膜４の表面近傍の粒径を小さくすることができ
る。
なく、リンとヒ素のイオン注入により、浮遊ゲ−ト電極
となる第１の多結晶シリコン膜４への不純物の添加を行
なう。後の熱工程により、これらの不純物は拡散し、活
性化するが、同時に多結晶シリコン膜４の結晶粒が成長
する。この時に、ヒ素の拡散係数がリンの拡散係数より
も小さいために、ヒ素の濃度が高い領域における多結晶
シリコン膜４の粒成長はリン濃度の高い領域よりも遅
い。実験によれば、ヒ素の濃度が高い領域における多結
晶シリコン膜４の粒径はリン濃度の高い領域に比べて、
約３割小さいことが観察された。このようにして、ヒ素
をその濃度のピ−クが多結晶シリコン膜４の表面近傍に
位置するようにイオン注入を行なうことにより、多結晶
シリコン膜４の表面近傍の粒径を小さくすることができ
る。
【００４２】このピ−クの深さを最大でも酸化膜５に欠
陥を発生させない最大限界粒径（本実施の形態において
は１００ｎｍ）よりも浅くすることにより、さらに好ま
しくは、この最大限界粒径の半分、すなわち５０ｎｍ未
満とすることにより、酸化膜５界面における多結晶シリ
コン膜４の粒径を酸化膜５に欠陥を発生させない最大限
界粒径、すなわち１００ｎｍ、未満とすることができ
る。このような濃度分布を有するように、イオン注入の
加速電圧を適宜設定する必要がある。
陥を発生させない最大限界粒径（本実施の形態において
は１００ｎｍ）よりも浅くすることにより、さらに好ま
しくは、この最大限界粒径の半分、すなわち５０ｎｍ未
満とすることにより、酸化膜５界面における多結晶シリ
コン膜４の粒径を酸化膜５に欠陥を発生させない最大限
界粒径、すなわち１００ｎｍ、未満とすることができ
る。このような濃度分布を有するように、イオン注入の
加速電圧を適宜設定する必要がある。
【００４３】また、多結晶シリコン膜４のドナ−濃度を
十分に保ち、その空乏化を防止するために、さらにリン
のイオン注入を行なう。この濃度のピ−ク位置が、多結
晶シリコン膜４表面から最大限界粒径、すなわち本実施
の形態においては１００ｎｍ、よりも深くなるように加
速電圧を適宜設定する。ドナ−濃度を十分に保つための
みであれば、このイオン注入はヒ素を用いても構わな
い。しかし、上記実施の形態のリンのように、ヒ素と異
種の元素をヒ素よりも深くイオン注入することにより、
後の熱処理時の結晶粒成長において、ヒ素を含む結晶粒
とリンを含む結晶粒の間に粒界を存在させて、結晶粒の
成長を抑制することができる。
十分に保ち、その空乏化を防止するために、さらにリン
のイオン注入を行なう。この濃度のピ−ク位置が、多結
晶シリコン膜４表面から最大限界粒径、すなわち本実施
の形態においては１００ｎｍ、よりも深くなるように加
速電圧を適宜設定する。ドナ−濃度を十分に保つための
みであれば、このイオン注入はヒ素を用いても構わな
い。しかし、上記実施の形態のリンのように、ヒ素と異
種の元素をヒ素よりも深くイオン注入することにより、
後の熱処理時の結晶粒成長において、ヒ素を含む結晶粒
とリンを含む結晶粒の間に粒界を存在させて、結晶粒の
成長を抑制することができる。
【００４４】このように、同じ導電性を有し、拡散係数
が異なる不純物を用い、拡散係数の小さい元素を浅く、
拡散係数の大きい元素を深くイオン注入することによ
り、酸化膜５界面における多結晶シリコン膜４の粒径を
小さくすることができる。。
が異なる不純物を用い、拡散係数の小さい元素を浅く、
拡散係数の大きい元素を深くイオン注入することによ
り、酸化膜５界面における多結晶シリコン膜４の粒径を
小さくすることができる。。
【００４５】なお、上記第２の実施の形態ではヒ素のイ
オン注入を行った後にリンをイオン注入しているが、こ
の順序は逆にしても構わない。さらに、上記実施の形態
では２回のイオン注入を行なったが、多結晶シリコン膜
４の膜厚が厚い場合には、その膜厚に応じて３回以上の
イオン注入を行うことも可能である。この場合、拡散係
数の異なる２種類以上の不純物を用い、拡散係数の最も
小さい不純物の濃度のピ−ク位置が酸化膜５に欠陥を発
生させない最大限界粒径、好ましくはその半分、よりも
浅ければ、同種のものを２回以上イオン注入しても構わ
ない。または、３種類以上の不純物をイオン注入するこ
とも可能である。
オン注入を行った後にリンをイオン注入しているが、こ
の順序は逆にしても構わない。さらに、上記実施の形態
では２回のイオン注入を行なったが、多結晶シリコン膜
４の膜厚が厚い場合には、その膜厚に応じて３回以上の
イオン注入を行うことも可能である。この場合、拡散係
数の異なる２種類以上の不純物を用い、拡散係数の最も
小さい不純物の濃度のピ−ク位置が酸化膜５に欠陥を発
生させない最大限界粒径、好ましくはその半分、よりも
浅ければ、同種のものを２回以上イオン注入しても構わ
ない。または、３種類以上の不純物をイオン注入するこ
とも可能である。
【００４６】上記２つの実施の形態において、多結晶シ
リコン膜４に含まれる不純物の濃度が１×１０21cm-3を
越えると、過剰な不純物が第１のゲ−ト絶縁膜３または
第２のゲ−ト絶縁膜（特に酸化膜５）中に拡散して、こ
れらの絶縁膜の信頼性を劣化させるという問題が発生す
るので、不純物の濃度はこれ以下にする必要がある。ま
た、多結晶シリコン膜４に含まれる不純物の濃度が１×
１０20cm-3未満の場合には、前述のように制御ゲ−ト電
極に電圧を印加した時に、浮遊ゲ−ト電極が空乏化し
て、この印加電圧により基板のキャリア濃度を十分に制
御できなくなってしまう。このため、不純物の濃度はこ
れ以上にすることが望ましい。
リコン膜４に含まれる不純物の濃度が１×１０21cm-3を
越えると、過剰な不純物が第１のゲ−ト絶縁膜３または
第２のゲ−ト絶縁膜（特に酸化膜５）中に拡散して、こ
れらの絶縁膜の信頼性を劣化させるという問題が発生す
るので、不純物の濃度はこれ以下にする必要がある。ま
た、多結晶シリコン膜４に含まれる不純物の濃度が１×
１０20cm-3未満の場合には、前述のように制御ゲ−ト電
極に電圧を印加した時に、浮遊ゲ−ト電極が空乏化し
て、この印加電圧により基板のキャリア濃度を十分に制
御できなくなってしまう。このため、不純物の濃度はこ
れ以上にすることが望ましい。
【００４７】また、上記２つの実施の形態は、不揮発性
半導体記憶装置について述べたが、本発明は上記実施の
形態に限らず、多結晶シリコン膜と、その上に形成され
た絶縁膜と、さらにその上に形成された電極とから構成
されるキャパシタ構造を有するすべての半導体記憶装置
に適用することができる。
半導体記憶装置について述べたが、本発明は上記実施の
形態に限らず、多結晶シリコン膜と、その上に形成され
た絶縁膜と、さらにその上に形成された電極とから構成
されるキャパシタ構造を有するすべての半導体記憶装置
に適用することができる。
【００４８】さらに、上記２つの実施の形態において、
第２のゲ−ト絶縁膜１１はＯＮＯ膜を例に述べたが、前
述したように、多結晶シリコン膜の絶縁膜界面における
粒径と絶縁膜の品質との関係は、１層の酸化膜において
も観測されているので、酸化膜１層の絶縁膜を有するキ
ャパシタ構造についても適用可能である。また、ＯＮＯ
膜のみならず、１層目に酸化膜を使用した様々な絶縁膜
の積層構造を有する絶縁膜についても適用することがで
きる。
第２のゲ−ト絶縁膜１１はＯＮＯ膜を例に述べたが、前
述したように、多結晶シリコン膜の絶縁膜界面における
粒径と絶縁膜の品質との関係は、１層の酸化膜において
も観測されているので、酸化膜１層の絶縁膜を有するキ
ャパシタ構造についても適用可能である。また、ＯＮＯ
膜のみならず、１層目に酸化膜を使用した様々な絶縁膜
の積層構造を有する絶縁膜についても適用することがで
きる。
【００４９】
【発明の効果】以上のように、本発明による半導体記憶
装置では、粒径の小さい多結晶シリコン膜を用いて、多
結晶シリコン膜上に形成される絶縁膜の品質を向上する
ことにより、この絶縁膜の劣化を抑制し、不良率を低減
することができる。
装置では、粒径の小さい多結晶シリコン膜を用いて、多
結晶シリコン膜上に形成される絶縁膜の品質を向上する
ことにより、この絶縁膜の劣化を抑制し、不良率を低減
することができる。
【００５０】さらに、本発明による半導体記憶装置の製
造方法によれば、絶縁膜との界面における多結晶シリコ
ン膜の粒径を小さくすることにより、多結晶シリコン膜
上に形成される絶縁膜の品質を向上して、この絶縁膜の
劣化を抑制し、不良率の低い半導体記憶装置を製造する
ことが可能である。
造方法によれば、絶縁膜との界面における多結晶シリコ
ン膜の粒径を小さくすることにより、多結晶シリコン膜
上に形成される絶縁膜の品質を向上して、この絶縁膜の
劣化を抑制し、不良率の低い半導体記憶装置を製造する
ことが可能である。
【図１】本発明の不揮発性半導体記憶装置による第１の
実施の形態の説明図。
実施の形態の説明図。
【図２】本発明の不揮発性半導体記憶装置による第１の
実施の形態の説明図。
実施の形態の説明図。
【図３】本発明の不揮発性半導体記憶装置による第１の
実施の形態の説明図。
実施の形態の説明図。
【図４】本発明の不揮発性半導体記憶装置による第１の
実施の形態の説明図。
実施の形態の説明図。
【図５】本発明の不揮発性半導体記憶装置による第１の
実施の形態の説明図。
実施の形態の説明図。
【図６】本発明の不揮発性半導体記憶装置による第１の
実施の形態の説明図。
実施の形態の説明図。
【図７】本発明の不揮発性半導体記憶装置による第１の
実施の形態の説明図。
実施の形態の説明図。
【図８】本発明の不揮発性半導体記憶装置による第１の
実施の形態の説明図。
実施の形態の説明図。
【図９】本発明の不揮発性半導体記憶装置による第１の
実施の形態の説明図。
実施の形態の説明図。
【図１０】本発明の不揮発性半導体記憶装置による第２
の実施の形態の説明図。
の実施の形態の説明図。
【図１１】本発明の不揮発性半導体記憶装置による第２
の実施の形態の説明図。
の実施の形態の説明図。
【図１２】本発明の不揮発性半導体記憶装置による第２
の実施の形態の説明図。
の実施の形態の説明図。
【図１３】本発明の不揮発性半導体記憶装置による第２
の実施の形態の説明図。
の実施の形態の説明図。
【図１４】従来の不揮発性半導体記憶装置の製造工程を
示す図。
示す図。
【図１５】従来の不揮発性半導体記憶装置の製造工程を
示す図。
示す図。
【図１６】従来の不揮発性半導体記憶装置の製造工程を
示す図。
示す図。
【図１７】従来の不揮発性半導体記憶装置の製造工程を
示す図。
示す図。
【図１８】従来の不揮発性半導体記憶装置の製造工程を
示す図。
示す図。
【図１９】従来の不揮発性半導体記憶装置の製造工程を
示す図。
示す図。
【図２０】従来の不揮発性半導体記憶装置の製造工程を
示す図。
示す図。
【図２１】本発明の技術的根拠を示す実験デ−タを表す
図。
図。
１… 半導体基板、２…フィ−ルド酸化膜、３…第１の
ゲ−ト酸化膜、４，４ａ，４ｂ…多結晶シリコン膜、
５、７…酸化膜、６…窒化膜、８…多結晶シリコン膜、
９…後酸化膜、１１…第２のゲ−ト絶縁膜
ゲ−ト酸化膜、４，４ａ，４ｂ…多結晶シリコン膜、
５、７…酸化膜、６…窒化膜、８…多結晶シリコン膜、
９…後酸化膜、１１…第２のゲ−ト絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小林 英行
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(56)参考文献 特開 平７−94605（ＪＰ，Ａ)
特開 昭63−255972（ＪＰ，Ａ)
特開 昭63−29954（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
Claims (8)
- 【請求項１】 第１の多結晶シリコン膜と、 この第１の多結晶シリコン膜の表面に形成された酸化膜
と、 この酸化膜上に形成された第２の 多結晶シリコン膜と、 この第２の多結晶シリコン膜上に形成された絶縁膜と、 この絶縁膜上に形成された電極とから構成されるキャパ
シタ構造を具備し、 前 記絶縁膜に接する面における前記第２の多結晶シリコ
ン膜の粒径が、前記絶縁膜に欠陥を発生させない最大限
界粒径よりも小さいことを特徴とする半導体記憶装置。 - 【請求項２】 前記絶縁膜に接する面における前記第２
の多結晶シリコン膜の粒径が１００ｎｍ未満であること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 半導体基板と、 この半導体基板上に形成された第１のゲ−ト絶縁膜と、この 第１のゲ−ト絶縁膜上に形成された浮遊ゲ−ト電極
と、 この浮遊ゲ−ト電極上に形成された第２のゲ−ト絶縁膜
と、 この第２のゲ−ト絶縁膜上に形成された制御ゲ−ト電極
とを具備する半導体記憶装置において、 前記浮遊ゲ−ト電極は、第１の多結晶シリコン膜と第２
の多結晶シリコン膜との積層膜により形成され、前記第
１の多結晶シリコン膜と第２の多結晶シリコン膜との間
には酸化膜を有し、前記第２のゲート絶縁膜に接する面
における前記第２の多結晶シリコン膜の粒径が、前記第
２のゲート絶縁膜に欠陥を発生させない最大限界粒径よ
りも小さいことを特徴とする半導体記憶装置。 - 【請求項４】 前記第２のゲート絶縁膜に接する面にお
ける前記第２の多結晶シリコン膜の粒径が１００ｎｍ未
満であることを特徴とする請求項３記載の半導体記憶装
置。 - 【請求項５】 半導体基板上に第１のゲート絶縁膜を形
成する工程と、この 第１のゲート絶縁膜上に浮遊ゲ−ト電極を形成する
工程と、この 浮遊ゲ−ト電極上に第２のゲート絶縁膜を形成する
工程と、この 第２のゲート絶縁膜上に制御ゲート電極を形成する
工程とを具備する半導体記憶装置の製造方法において、 前記浮遊ゲ−ト電極を形成する工程は、 第１の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン層の表面に酸化膜を形成する
工程と、 前記酸化膜上に第２の多結晶シリコン膜を形成する工程
とを有し、 前記第２の多結晶シリコン膜は前記第２のゲート絶縁膜
に欠陥を発生させない最大限界粒径よりも小さい膜厚に
形成することを特徴とする半導体記憶装置の製造方法。 - 【請求項６】 前記酸化膜を形成する工程が、前記第１
の多結晶シリコン膜を形成する堆積装置の外に前記半導
体基板を取り出すことによって行われることを特徴とす
る請求項５記載の半導体記憶装置の製造方法。 - 【請求項７】 前記酸化膜を形成する工程が、前記第１
の多結晶シリコン膜を形成する堆積装置内に酸素雰囲気
を導入することによって行われることを特徴とする請求
項５記載の半導体記憶装置の製造方法。 - 【請求項８】 前記第２の多結晶シリコン膜は、膜厚が
１００ｎｍ未満に形成されることを特徴とする請求項５
記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19301695A JP3419965B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19301695A JP3419965B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945799A JPH0945799A (ja) | 1997-02-14 |
| JP3419965B2 true JP3419965B2 (ja) | 2003-06-23 |
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ID=16300786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19301695A Expired - Fee Related JP3419965B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体記憶装置およびその製造方法 |
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|---|---|
| JP (1) | JP3419965B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872624B2 (en) | 2001-02-08 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating nonvolatile semiconductor memory device |
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| JP4928890B2 (ja) * | 2005-10-14 | 2012-05-09 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5412048B2 (ja) | 2008-04-02 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及びその製造方法 |
-
1995
- 1995-07-28 JP JP19301695A patent/JP3419965B2/ja not_active Expired - Fee Related
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| JPH0945799A (ja) | 1997-02-14 |
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