CN103855175B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。一种能够抑制裂缝的出现以及确保平坦性的高可靠性半导体器件及其制造方法。该半导体器件包括：半导体衬底；元件区；以及非元件区。非元件区包括：形成在非元件区中的金属布线的顶层中的顶层金属布线；覆盖顶层金属布线的上表面的平坦化膜；以及形成在平坦化膜上的保护膜。其中去除了保护膜的去除部形成在非元件区的至少一部分中。

Description

半导体器件及其制造方法
相关申请的交叉引用
包括说明书、附图和摘要在内的于2012年11月30日提交的日本专利申请No.2012-262828的公开内容通过引用整体包含在此。
技术领域
本发明涉及一种半导体器件以及该半导体器件的制造方法，且特别涉及一种具有平坦化膜的半导体器件及其制造方法。
背景技术
以矩阵图案形成在半导体晶圆的主面中的半导体器件通过所谓的划片工艺而被分成相应的半导体器件（半导体芯片）。如果其中通过划片切割的半导体晶圆的区域具有作为钝化膜的氮化膜等，则在切割期间会在氮化膜中出现裂缝和碎片。因为起源于切割区域的裂缝向各个被切割的半导体芯片前进，因此被分离之后的半导体芯片会具有裂缝问题。
为了抑制裂缝问题，考虑有效地在执行划片的区域或其附近形成狭槽等，以抑制裂缝的发展。在下述各个专利文献中公开了在执行划片的区域中或其附近形成狭槽的技术。
[专利文献1]
日本未审专利公布No.2001-210609
[专利文献2]
日本未审专利公布No.2004-303784
[专利文献3]
日本未审专利公布No.2007-173325
[专利文献4]
日本未审专利公布No.Hei（特开平）7(1995)-14806
[专利文献5]
日本未审专利公布No.2010-187036
[专利文献6]
日本未审专利公布No.2009-239149
[专利文献7]
日本未审专利公布No.Hei（特开平）6(1994)-77315
[专利文献8]
日本未审专利公布No.Hei（特开平）11(1999)-251458
发明内容
特别地，当半导体器件例如具有CMOS（互补金属氧化物半导体）图像传感器时，需要使半导体器件的最上层的金属布线上的层叠结构更加平坦。但是，如果其中形成狭槽的区域和其中未形成狭槽的区域之间的级差通过形成上述狭槽等而变大，则会退化最上层的金属布线上的层叠结构的平坦性。注意到上述专利文献不包括用于抑制裂缝出现且同时确保层叠结构的上层的平坦性的特殊配置。
本文说明和附图将使本发明的其他目的和新特征变得显而易见。
根据一个实施例，一种半导体器件包括：半导体衬底；元件区；以及非元件区。非元件区包括：形成在非元件区中的金属布线中的顶层的顶层金属布线；覆盖顶层金属布线的上表面的平坦化膜；以及形成在平坦化膜上的保护膜。其中去除保护膜的去除部形成在非元件区的至少一部分中。
在另一实施例中，根据制造半导体器件的方法，首先提供具有主面的半导体衬底。形成元件区和非元件区。形成在非元件区中在上述非元件区中形成的金属布线中的顶层的顶层金属布线、覆盖顶层金属布线的上表面的平坦化膜以及形成在平坦化膜上的保护膜。还在其中去除保护膜的地方形成去除部，以便平坦化膜保留在非元件区中的顶层金属布线的上表面上。
根据一个实施例和其他实施例，能提供一种能够确保层叠结构的平坦性并抑制裂缝出现的半导体。
附图说明
图1是示出根据一个实施例的用于形成半导体器件的晶圆的状态的示意性平面图；
图2A是示出由图1中的椭圆形虚线包围的区域IIA的示意性放大平面图，且图2B是更详细地示出特别是图2A中的在切割时形成为单个半导体芯片的区域的示意性放大平面图；
图3是示出根据一个实施例的半导体芯片的沿图1中的线III-III截取的部分的各个区域的配置的示意性截面图；
图4是说明根据第一实施例的半导体器件的制造方法的第一步的示意性截面图；
图5是说明根据第一实施例的半导体器件的制造方法的第二步的示意性截面图；
图6是说明根据第一实施例的半导体器件的制造方法的第三步的示意性截面图；
图7是说明根据第一实施例的半导体器件的制造方法的第四步的示意性截面图；
图8是说明根据第一实施例的半导体器件的制造方法的第五步的示意性截面图；
图9是等同于图3中所示的根据第二实施例的半导体芯片的示意性截面图；
图10是说明根据第二实施例的半导体器件的制造方法的第一步的示意性截面图；
图11是说明根据第二实施例的半导体器件的制造方法的第二步的示意性截面图；
图12是说明根据第二实施例的半导体器件的制造方法的第三步的示意性截面图；
图13是等同于图3中所示的根据第三实施例的半导体芯片的示意性截面图；
图14是说明根据第三实施例的半导体器件的制造方法的第一步的示意性截面图；
图15是说明根据第三实施例的半导体器件的制造方法的第二步的示意性截面图；
图16是等同于图3中所示的根据第四实施例的半导体芯片的示意性截面图；
图17是说明根据第四实施例的半导体器件的制造方法的第一步的示意性截面图；
图18是说明根据第四实施例的半导体器件的制造方法的第二步的示意性截面图；
图19是等同于图3中所示的根据第五实施例的半导体芯片的示意性截面图；
图20是说明根据第五实施例的半导体器件的制造方法的第一步的示意性截面图；
图21是说明根据第五实施例的半导体器件的制造方法的第二步的示意性截面图；
图22是说明根据第四实施例的用于形成半导体芯片的半导体晶圆的一部分的示意性平面图；
图23是说明根据第六实施例的用于形成半导体芯片的半导体晶圆的一部分的示意性平面图；
图24是说明沿图23中的线XXIV-XXIV截取的一部分的示意性截面图；
图25是说明根据第六实施例的半导体器件的制造方法的第一步的示意性截面图；
图26是说明根据第五实施例的用于形成半导体芯片的半导体晶圆的一部分的示意性平面图；以及
图27是说明根据第七实施例的用于形成半导体芯片的半导体晶圆的一部分的示意性平面图。
具体实施方式
以下将参考附图对本发明的一个实施例进行描述。
第一实施例
现在参考图1，将对作为一个实施例的处于晶圆状态的半导体器件进行描述。
参考图1，半导体晶圆SW例如由硅单晶体组成。用于图像传感器的多个芯片区IMC排列在半导体晶圆SW的主面上。用于图像传感器的各个芯片区IMC都具有矩形平面形状，且它们以矩阵图案进行排列。半导体晶圆SW的主面上的一对相邻的芯片区IMC之间的区域是边缘区EGR（非元件区）。边缘区EGR具有围绕芯片区IMC周边的矩形形状，且隔离在半导体晶圆SW的主面上的多个芯片区IMC的每一个。而且，在图1的半导体晶圆SW的周边附近，在由虚线和边缘区EGR包围的区域中，作为芯片区的矩形的一部分由半导体晶圆SW的外边缘切掉。该区域具有类似于芯片区IMC的配置的其中排列用于图像传感器的元件的配置。
接下来，参考图2，将对图1中的芯片区IMC和边缘区EGR进行描述。参考图2A，排列在半导体晶圆SW上的各个芯片区IMC都具有：光电二极管区PDR（元件区）；外围电路区PCR；以及焊盘形成区PAR。光电二极管区PDR例如是以矩阵图案其中排列作为光电转换元件（光检测器）的多个光电二极管的区域。外围电路区PCR是其中形成用于控制光电二极管区PDR中的光电二极管的外围电路的区域。焊盘形成区PAR例如是其中可布置为矩形导电薄膜的焊盘使得焊盘用作电极以驱动光电二极管区PDR中的光电二极管、外围电路区PCR中的控制元件等等的区域。
参考图2A和2B，光电二极管区PDR在平面图中被布置为在芯片区IMC的中心部分具有矩形平面形状。而且，外围电路区PCR在平面图中被布置为围绕光电二极管区PDR的周边。而且，焊盘形成区PAR在平面图中被布置为围绕外围电路区PCR的周边。
另一方面，特别是参考图2B，边缘区EGR具有保护环区GRR以及划线区DLR。保护环区GRR在平面图中被布置为围绕芯片区IMC（焊盘形成区PAR）的周边。而且，划线区DLR在平面图中被布置为围绕保护环区GRR的周边。
如将在下文所述，在保护环区GRR中，形成作为金属布线的层叠结构的保护环被布置为围绕芯片区IMC（光电二极管区PDR）的周边。通过具有保护环，保护环区GRR起到保护在芯片区IMC（光电二极管区PDR）中的光电二极管免受外界潮湿等的作用。
在半导体晶圆SW中，划线区DLR位于多个芯片区IMC之间。在划线区DLR中，布置对准标记等。在划线区DLR中，当在图2B中所示的虚线处切割（划片）半导体晶圆SW时，半导体晶圆SW被分成具有芯片区IMC和边缘区EGR的多个半导体芯片CHP。
位于图2B中心的半导体芯片CHP被配置为，当使划线区DLR被分成划线区DLR1和划线区DLR2时，划线区DLR1被布置为边缘区EGR的一部分。而且，布置在图2B的中心部分的半导体芯片CHP的右侧上的芯片区IMC被配置为，使通过利用上述划片进行分割而制成的划线区DLR2被布置作为边缘区EGR的一部分。
特别地，在图2中，光电二极管区PDR示出为比其实际尺寸小。而且，除光电二极管区PDR之外的区域都示出为比其实际尺寸大。因此，各个区域的尺寸都与其实际尺寸有很大差别。具体而言，优选在组合划线区DLR1和划线区DLR2时，划线区DLR具有60μm以上但不大于120μm的宽度（在与延伸以便在平面图中形成矩形的方向相交的方向上的宽度）。优选划片区在其中划片期间借助有刃工具进行实际切割的区域（所谓的刀片宽度）的宽度约为上述划线区DLR的宽度的一半。具体而言，该宽度例如优选是30μm或以上且60μm或以下。
接下来，参考图3，将描述一个实施例的半导体芯片CHP的各个部分的配置。
参考图3，例如，根据一个实施例的用于图像传感器的半导体芯片CHP具有：光电二极管区PDR的光电二极管PD（光检测器）；以及用于控制外围电路区PCR的晶体管CTR。
具体而言，半导体芯片CHP例如形成在由硅组成的半导体衬底SUB（其与半导体晶圆SW的衬底相同）的n区NTR中。光电二极管区PDR和外围电路区PCR在平面图中通过形成在半导体衬底SUB的表面中的场氧化膜FO彼此隔离。对于彼此相邻的其他区域来说，它们在平面图中也通过形成在半导体衬底SUB的表面中的场氧化膜FO隔离。例如，上述场氧化膜FO也布置在焊盘形成区PAR和边缘区EGR中，且相应区域中的场氧化膜FO形成在相同的层中。
光电二极管PD形成在光电二极管区PDR的半导体衬底SUB中，且由p型阱区PWR1和n型杂质区NWR组成。p型阱区PWR1形成在光电二极管区PDR中的半导体衬底SUB的表面中。n型杂质区NWR形成在p型阱区PWR1中的半导体衬底SUB的表面中，且与p型阱区PWR1形成p-n结。
在光电二极管区PDR中，还形成诸如传输晶体管TTR的MIS（金属绝缘体半导体）晶体管。特别地，传输晶体管TTR包括一对源/漏区NWR和NNR、NR、栅绝缘膜GI以及栅电极GE。该对n型源/漏区NWR和NNR、NR彼此相距一定距离放置在p型阱区PWR1中的半导体衬底SUB的表面上。该对n型源/漏区NWR和NNR、NR的一个区域与光电二极管PD的n型杂质区NWR集成且它们彼此电耦合。该对源/漏区NWR和NNR、NR的另一区域包括作为高浓度区的n+杂质区NR以及作为LDD（轻掺杂漏）的n型杂质区NRR。在夹持在该对源/漏区NWR和NNR、NR之间的半导体衬底SUB的表面之上，以使得在和该表面之间夹有栅绝缘膜GI的方式，来形成栅电极GE。
而且，p+杂质区PR形成在p型阱区PWR1中的半导体衬底SUB的表面中，以便半导体衬底SUB的表面与上层布线耦合。
通过依次层叠氮化硅膜NF和氧化硅膜OF而制成的绝缘层形成在半导体衬底SUB的表面上，以便覆盖光电二极管PD。该绝缘层的一端在一侧上在栅电极GE上延伸。对于上述绝缘层的剩余部分来说，由依次层叠氮化硅膜NF和氧化硅膜OF而组成的侧壁绝缘层在另一侧上同样地形成在栅电极GE的侧壁上。
例如，p型阱区PWR2形成在外围电路区PCR中的半导体衬底SUB的表面中。在该p型阱区PWR2中，形成用于控制多个光电二极管PD的操作的控制元件，且该控制元件例如包括MIS晶体管CTR。
MIS晶体管CTR包括一对n型源/漏区NNR、NR、栅绝缘膜GI以及栅电极GE。该对n型源/漏区NNR、NR彼此相距一定距离形成在半导体衬底SUB的表面中。该对n型源/漏区NNR、NR中的每一个例如都包括作为高浓度区的n型杂质区NR以及作为LDD的n型杂质区NNR。
以使得中间夹有栅绝缘膜GI的方式，将栅电极GE形成在夹持该对n型源/漏区NNR、NR之间的半导体衬底SUB的表面上。由依次层叠氮化硅膜NF和氧化硅膜OF而制成的侧壁绝缘层形成在栅电极GE的侧壁上。
光电二极管区PDR和外围电路区PCR中的各个MIS晶体管的栅电极GE都可由掺杂杂质的多晶硅组成。或者，其例如由诸如氮化钛（TiN）的金属形成。
n+杂质区NR形成在边缘区EGR的保护环区GRR中的半导体衬底SUB的表面中。与光电二极管区PDR中的p+杂质区PR相似，形成n+杂质区NR用于与上层布线耦合。
层间绝缘层II1形成在半导体衬底SUB的表面上，以便覆盖芯片区IMC（光电二极管区PDR、外围电路区PCR以及焊盘形成区PAR）和边缘区EGR（保护环区GRR和划线区DLR）中每一个中的上述元件（光电二极管PD和MIS晶体管TTR、CTR）。在光电二极管区PDR、外围电路区PCR和保护环区GRR中，图案化的第一层金属布线ML1形成在层间绝缘层II1上。该第一层金属布线ML1例如通过填充在层间绝缘层II1中的接触孔中的导电层C1电耦合到p+杂质区PR或n+杂质区NR。
层间绝缘层II2形成在层间绝缘层II1上，以便覆盖金属布线ML1。在光电二极管区PDR、外围电路区PCR以及保护环区GRR中，图案化的第二层金属布线ML2形成在层间绝缘层II2上。第二层金属布线ML2通过填充在层间绝缘层II2中的通孔中的导电层T1电耦合第一层金属布线ML1。
层间绝缘层II3形成在层间绝缘层II2上以便覆盖金属布线ML2。在光电二极管区PDR、外围电路区PCR以及保护环区GRR中，图案化的第三层金属布线TML形成在层间绝缘层II3上。在形成在芯片区IMC和边缘区EGR中的金属布线中，金属布线TML是形成在顶层中的布线。第三层中的顶层金属布线TML通过填充在层间绝缘层II3中的通孔中的导电层T2电耦合第二层金属布线ML2。
图3中层叠了包括顶层金属布线TML的总共三层金属布线。但是，要层叠的金属布线的数量不限于此，而是可为指定数量。优选顶层布线TML和金属布线ML1和ML2由诸如铝的金属材料形成。替代地，其可由诸如铜的金属材料形成。而且，层间绝缘层II1，II2以及II3例如由氧化硅膜组成且由蚀刻选择性（蚀刻选择性例如是在蚀刻层间绝缘层II2和II3以形成导电层T1和T2时采用的蚀刻选择性）不同于金属布线ML1和ML2的材料形成。而且，优选形成在层间绝缘层中用于导电层C1、T1和T2的通孔由诸如钨的金属材料填充。虽未示出，但是用于导电层C1、T1和T2的通孔的侧壁或底壁可由势垒金属覆盖。
特别是在芯片区IMC的光电二极管区PDR中，通过导电层C1、T1和T2彼此电耦合的金属布线ML1、ML2和TML与传输晶体管TTR的该对n型源/漏区NWR和NNR、NR的一个区域电耦合。另一方面，特别是在边缘区EGR的保护环区GRR中，保护环GR由金属布线ML1、ML2和TML形成，且导电层C1、T1和T2相互电耦合金属布线ML1、ML2和TML。该保护环GR被布置为其可以在图3的垂直方向上在n+杂质区NR正上方延伸。而且，保护环GR形成为在平面图中沿保护环区GRR延伸，即在平面图中围绕矩形形状的芯片区IMC。
因此，保护环GR用作防止杂质从保护环GR的外部（由保护环GR围绕的区域外部）进入包括了层间绝缘层II1至II3的层叠结构中的保护环GR的内部（由保护环围绕的芯片区IMC等等）的壁表面。具体而言，如上所述，例如，保护环GR的壁表面防止潮湿等从由保护环GR围绕的区域的外部进入由保护环GR围绕的区域的内部。
而且，焊盘形成区PAR中的顶层金属布线TML例如是形成作为上述电极的矩形导电薄膜。
此外，在光电二极管区PDR中，特别地，金属布线ML1、ML2和TML没有布置在光电二极管PD正上方。借助上述结构，能使光从图3中的上部更容易进入光电二极管PD。
为了覆盖顶层金属布线TML，平坦化膜FF形成在层间绝缘层II3上。平坦化膜FF形成在光电二极管区、外围电路区PCR、焊盘形成区PAR以及边缘区EGR中。平坦化膜FF例如由氧化硅膜组成且通过类似于层间绝缘层II1至II3的形成方法形成，以便其与层间绝缘层II1至II3一样厚。
在光电二极管区PDR和外围电路区PCR中，平坦化膜FF基本形成在全部表面上，以便其上表面的高度（图3中垂直方向上距上表面的半导体衬底SUB的主面的距离）几乎是均匀的。即，各个区域中的平坦化膜FF的厚度基本上相同。在焊盘形成区PAR中，平坦化膜FF形成为例如覆盖成为焊盘的顶层金属布线TML的一部分的区域（在平面图中靠近外边缘的区域）。而且，平坦化膜FF形成为没有覆盖除顶层金属布线TML（焊盘）的上述部分的区域之外的区域（平面图中的中心部分）。即，在平面图中，在上述中心部分中暴露顶层金属布线TML。
而且，在平面图中，在中心部分侧上的端部处，例如，焊盘形成区PAR中的平坦化膜FF比其他区域中的薄，且具有类似阶梯形截面。具体而言，在焊盘形成区PAR中，除上述中心侧上的边缘部分之外的区域中的平坦化膜FF的厚度基本上与光电二极管区PDR和外围电路区PCR中的平坦化膜FF的厚度相同。在焊盘形成区PAR中，上述中心部分侧上的边缘处的平坦化膜FF比光电二极管区PDR等中的平坦化膜FF薄。
在边缘区EGR中，平坦化膜FF形成为覆盖形成保护环区GRR中的保护环GR的顶层金属布线TML的上表面。即，平坦化膜FF的上表面位于形成保护环GR的顶层金属布线TML的上表面之上（相对于半导体衬底SUB的顶层金属布线TML的另一侧）。
保护环区GRR的外侧（相对于光电二极管区PDR的保护环区GRR的另一侧和图3中的右侧）以及划线区DLR中，与保护环区GRR的内侧（相对于光电二极管区PDR且位于图3中的左侧上的一侧）相比，平坦化膜FF更薄。在重叠保护环GR的顶层金属布线TML的区域中，在平面图中，而且在其一部分处（图3中的右侧），平坦化膜FF与其他区域中相比更薄。而且，在平坦化膜FF较薄的区域中，平坦化膜FF覆盖顶层金属布线TML的上表面。即，平坦化膜FF基本覆盖边缘区EGR中的顶层金属布线TML的所有表面。
在边缘区域EGR中，其中平坦化膜FF较薄的区域中的平坦化膜FF的厚度例如基本上与其中焊盘形成区PAR中的平坦化膜FF较薄的区域中（平面图中的中心部分）的平坦化膜FF的厚度相同。而且，在边缘区域EGR中，其中平坦化膜FF较厚的区域中的平坦化膜FF的厚度基本上等于其中光电二极管区PDR和外围电路区PCR中的平坦化膜FF的厚度。
在平坦化膜FF上，形成钝化膜PAS（保护膜）。钝化膜PAS例如由氮化硅膜组成并用来保护比钝化膜PAS更接近半导体衬底SUB的一侧上（图3中的下侧）的各个层免受潮湿等等。
在光电二极管区PDR和外围电路区PCR中，钝化膜PAS基本形成在全部平坦化膜FF上，以便其厚度基本上均匀。在焊盘形成区PAR和边缘区EGR中，钝化膜PAS形成为覆盖位于其正下方的平坦化膜FF为厚的区域。钝化膜PAS未形成在其他区域中。
在光电二极管区PDR、外围电路区PCR、焊盘形成区PAR以及边缘区EGR的每一个中，在形成钝化膜PAS的区域中，钝化膜PAS的厚度以及位于其正下方的平坦化膜FF的厚度基本上均匀。但是，在焊盘形成区PAR和边缘区EGR中，在未形成钝化膜PAS的区域中，暴露位于其正下方的顶层金属布线TML的上表面或平坦化膜FF的上表面。
在这点上，特别注意作为非元件区的边缘区EGR。特别地，在图3中的右侧上，钝化膜PAS没有形成在其中平坦化膜FF比其他区域薄的区域的正上方。即，去除钝化膜PAS。其中去除了钝化膜PAS的区域（去除部）相对于其中形成钝化膜PAS的相邻区域形成级差LVL。
边缘区EGR中的级差LVL的量（级差量GP）特别是指边缘区EGR（或其他区域，例如光电二极管区PDR）的级差LVL中的钝化膜PAS的上表面和平坦化膜FF的上表面之间的半导体衬底SUB的厚度方向中高度的差。
如上所述，在边缘区EGR中，级差LVL的底面（级差中的平坦化膜FF的上表面）位于图3中配置保护环GR的顶层金属布线TML的上表面上。因此，在图3中，没有暴露边缘区EGR的顶层金属布线TML的上表面，而是仅暴露焊盘形成区PAR中的顶层金属布线TML的上表面。
在光电二极管区PDR上，特别地，在光电二极管PD正上方，平坦化膜FF和滤色器CF依次层叠在钝化膜PAS上。与位于层间绝缘层II3上的平坦化膜FF相似，该平坦化膜FF优选例如由氧化硅膜形成。而且，滤色器CF优选由公知的有机材料或无机材料形成。虽未示出，但是在滤色器CF上形成用于使所需光以高效率进入光电二极管PD的聚光透镜。
参考图4至8，对一个实施例的半导体器件的制造方法进行描述。在下文中，为了省略形成图3中所示的层间绝缘层II3以及层间绝缘层II3下的各层的方法的详细描述，相比起来，已经简化图4至8中所示的各层。
参考图4，在使用时，根据施加的光波长提供由诸如硅和锗的不同半导体材料形成的半导体衬底SUB（半导体晶圆SW：参见图1）。如图3中所示，在其主面上形成光电二极管PD、层间绝缘层II1至II3、金属布线ML1和ML2、导电层T1和T2等等。通过公知方法形成上述区域。因此，半导体衬底SUB的主面被分成：包括其中形成了光电二极管PD的光电二极管区PDR的芯片区IMC（参见图2）、其中形成用于控制等的上述晶体管CTR的外围电路区PCR以及焊盘形成区PAR；以及芯片区外部的边缘区EGR。
为了覆盖层间绝缘层II3的上表面，例如通过溅射且随后通过常规光刻工艺和蚀刻工艺图案化成如图4中所示的形状而形成金属布线TML。金属布线TML用作顶层金属布线TML且形成在光电二极管区PDR、外围电路区PCR、焊盘形成区PAR以及边缘区EGR的每一个中。
随后，在包括边缘区EGR的各个区域中，为了覆盖顶层金属布线TML的上表面，在层间绝缘层II3上形成平坦化膜FF。如在层间绝缘层II1至II3的情况下，例如通过现有技术的CVD（化学气相沉积）方法形成平坦化膜FF。而且，平坦化膜FF形成为基本上位于包括边缘区EGR的所有的各个区域上，其具有基本上均匀的薄厚且器上表面基本上是平坦的。另一方面，平坦化膜FF形成为覆盖层间绝缘层II3以及位于其上的顶层金属布线TML两者的上表面。优选平坦化膜FF比顶层金属布线TML足够厚，以便实现上述实施例。
随后，例如通过现有技术CVD方法在包括了边缘区EGR的各个区域中的平坦化膜FF的基本上所有表面上形成钝化膜PAS。
随后，例如，通过采用所谓的正性光致抗蚀剂PHR的常规光刻工艺，形成光致抗蚀剂PHR的图案，其在将要去除钝化膜PAS的区域中具有开口。在这点上，正性光致抗蚀剂PHR是指其曝光部分通过显影剂而可熔的光致抗蚀剂。
参考图5，通过采用光致抗蚀剂PHR的图案的常规蚀刻工艺图案化钝化膜PAS，且去除焊盘形成区PAR的一部分（平面图中的中心部分）以及边缘区EGR的一部分（保护环区GRR和划线区DLR中远离光电二极管区PDR的一侧）的钝化膜PAS。
在去除钝化膜PAS的区域中，去除所有钝化膜PAS并暴露位于其正下方的平坦化膜FF。而且，通过进行过蚀刻，因为位于其正下方的平坦化膜FF受蚀刻影响，因此去除了位于其正下方的平坦化膜FF的一部分。为此，与没有去除钝化膜PAS的区域相比，在去除了钝化膜PAS的区域中形成了级差LVL，这是因为钝化膜PAS的去除部被过蚀刻，其中使总厚度变薄了钝化膜PAS的厚度的总和并且该厚度变薄了钝化膜PAS的厚度以及位于其正下方的平坦化膜FF的厚度的总和。
优选平坦化膜FF被过蚀刻至平坦化膜FF不会到达顶层金属布线TML的上表面的程度。即，作为要形成的级差LVL的底面的平坦化膜FF的上表面形成为位于顶层金属布线TML的上表面上（相对于半导体衬底SUB的顶层金属布线TML的上表面的另一侧）。在这点上，通过蚀刻去除钝化膜PAS以便平坦化膜FF在平面图中基本上保留在包括了边缘区EGR中的顶层金属布线TML的上表面的全部表面上，且形成了级差LVL。
参考图6，例如，采用正性光致抗蚀剂PHR的常规光刻工艺，形成在平面图中在焊盘形成区PAR中的焊盘的中心部分中具有开口的光致抗蚀剂PHR的图案。光致抗蚀剂PHR的图案优选形成为基本上覆盖在光电二极管区PDR、外围电路区PCR以及边缘区EGR的全部表面上。
参考图7，通过采用光致抗蚀剂PHR的图案的常规蚀刻工艺，图案化接触钝化膜PAS的下表面的平坦化膜FF，且去除平面图中的焊盘形成区PAR的中心部分的平坦化膜FF。根据该工艺，在平面图中，在焊盘形成区PAR的中心部分处，去除钝化膜PAS和平坦化膜FF两者，且暴露位于其正下方的顶层金属布线TML（焊盘）的上表面。
另一方面，在光电二极管区PDR、外围电路区PCR以及边缘区EGR中，对被光致抗蚀剂PHR覆盖的基本上所有的表面都执行上述蚀刻。为此，根据图6和7中所示的步骤，蚀刻不施加至光电二极管区PDR、外围电路区PCR以及边缘区EGR中的钝化膜PAS和平坦化膜FF。即，保持如图5中所示的边缘区EGR中的级差LVL的相同情况。即，在边缘区EGR中，仍然保留图5的步骤中留下的平坦化膜FF。
这里，光致抗蚀剂PHR的开口位于在平面图中与用于蚀刻焊盘形成区PAR中的钝化膜PAS的光致抗蚀剂PHR的开口重叠的位置处。但是，光致抗蚀剂PHR的开口略微小于用于钝化膜PAS的光致抗蚀剂PHR的开口。为此，在钝化膜PAS的开口的端部附近，未去除位于其正下方的平坦化膜FF。结果，焊盘形成区中的平坦化膜FF在中心（通过过蚀刻钝化膜PAS）具有略薄的区域且在薄的区域外部具有厚的区域。
参考图8，通过常规薄膜形成工艺、光刻工艺和蚀刻工艺，在光电二极管区PDR正上方，特别是光电二极管PD的正上方的钝化膜PAS上形成平坦化膜FF和滤色器CF。图8中的实施例对应于图3中所示的各个区域中的实施例。
虽未示出，但是在这个步骤之后，例如在滤色器CF上形成用于使所需光以高效率进入光电二极管PD的聚光透镜。
因此，如图1至2中所示，在半导体晶圆SW的主面上以矩阵图案重复排列上述区域PDR、PCR、PAR和EGR。通过对其进行切割，如图2B中的虚线所示，在作为边缘区EGR的一部分的划线区DLR中，形成用于具有光电二极管PD的图像传感器的多个半导体芯片CHP。
接下来，将解释一个实施例的操作和效果。例如，在划线区DLR中，当未去除钝化膜PAS且未形成去除部（级差LVL）时，在对半导体晶圆SW的半导体芯片CHP进行划片期间切割钝化膜PAS。当钝化膜PAS由氮化硅膜组成时，尤其提高作为保护膜的钝化膜PAS的效果。同时，当切割钝化膜PAS时，增加裂缝或碎片出现的可能性。这是因为氮化硅膜具有高刚度且可能具有裂缝。裂缝会向通过切割而形成的半导体芯片CHP前进且会导致半导体芯片CHP具有裂缝问题。
鉴于上述内容，如果级差LVL形成在划线区DLR中且钝化膜PAS被去除，则其消除了划片期间（起）源于钝化膜PAS（氮化硅膜）的裂缝和碎片的发生的可能性。结果，在划片之后的半导体芯片CHP中抑制裂缝问题和碎片问题的发生。
接下来，让我们从更有效地暴露焊盘形成区PAR中的顶层金属布线TML方面考虑通过蚀刻去除用于暴露的钝化膜PAS以及位于其正下方的平坦化膜FF以及为了在划片区形成级差LVL而通过蚀刻去除钝化膜PAS以及作为与其下表面接触的平坦化膜FF的氧化硅膜的情况。在这点上，当完成去除以致位于被去除的钝化膜PAS正下方的平坦化膜FF到达半导体衬底SUB一侧上的区域（下侧）而不是到达构成保护环GR的顶层金属布线TML的上表面时，最终形成的级差LVL的数值GP大幅增大（参见图3）。而且，如上述实施例那样，例如，当不仅去除边缘区EGR的划线区DLD而且还去除保护环区GRR的钝化膜PAS等以形成级差LVL时，如果从低于顶层金属布线TML的上表面的区域中去除平坦化膜FF，则会暴露保护环GR的顶层金属布线TML的上表面。
因此，当级差LVL的数值GP增大到位于保护环GR的顶层金属布线TML上的平坦化膜FF消失的程度时，边缘区EGR的最上层表面的平坦性变得非常差。因此，在后续步骤（参见图8）中，形成在光电二极管区PDR中的平坦化膜FF的上表面的平坦性也会变差。这是因为在图8的步骤中，为了平坦化平坦化膜的上表面，需要将平坦化膜形成为只要级差LVL的内部被填充，且同时，保护环GR的顶层金属布线TML的暴露上表面被覆盖。
因此，当边缘区EGR的级差变大时，为了平坦化光电二极管区PDR的上表面，在光电二极管区PDR中，需要与滤色器CF的下表面接触的图8中的平坦化膜FF形成得特别厚。这是因为如果形成具有低平坦性得光电二极管区PDR，则会增大由图像传感器形成的图像的不均匀性，且可退化像素的可控性。
但是，如果将图8中的平坦化膜FF形成得较厚，则会增加其成本。而且，当平坦化膜FF形成得厚时，光从滤色器CF之上至光电二极管PD的入射效率会降低，且会降低光电二极管PD的性能。
因此，根据一个实施例，为了抑制半导体芯片CHP中的裂缝的发生且为了防止像素的可控性降低，相对于边缘区EGR的最上表面（平坦化膜FF的上表面）的芯片部分IMC中的钝化膜PAS的上表面，形成级差LVL。在该情况下，考虑到级差LVL的量相对较小。具体而言，级差LVL应形成为使上述级差LVL去除边缘区EGR（特别是划线区DLR）中的钝化膜PAS，且平坦化膜FF保留在边缘区EGR中的保护环GR的顶层金属布线TML的上表面上。在这点上，当蚀刻钝化膜PAS时，即使接触其下表面的平坦化膜FF被过蚀刻，如图5中所示，其被过蚀刻至不到达保护环GR的上表面的程度，且调整为使平坦化膜FF保留在保护环GR的顶层金属布线TML的上表面上。
上述配置产生抑制划线区DLR中的钝化膜PAS处出现并向半导体芯片CHP前进的裂缝，并抑制边缘区EGR的最上表面的平坦性的退化。因此，可保持光电二极管区PDR的平坦性。
通过在平坦化膜FF覆盖保护环GR的顶层金属布线TML的上表面处形成级差，即通过保留在保护环GR的顶层金属布线TML的上表面上的平坦化膜FF来确保金属布线TML的平坦性。因此，在不增加制造成本和降低光电二极管PD的光接收效率等的可靠性的情况下，可保持光电二极管区PDR的平坦性。
如上所述，根据一个实施例，可实现抑制裂缝问题以及确保平坦性两者的作用和效果。而且，通过在平坦化膜FF上（保护环GR上）形成作为保护膜的钝化膜PAS，可提高防止潮湿等进入光电二极管PD等的效果。因此，根据一个实施例，可提供高可靠性的半导体芯片CHP。
第二实施例
参考图9，将对本实施例的半导体芯片CHP的各个部分的配置进行描述。
参考图9，本实施例的半导体芯片CHP具有与第一实施例的半导体芯片CHP（图3）基本相同的配置。但是，本实施例的半导体芯片CHP与第一实施例的不同之处在于第一狭槽SLT1形成在边缘区EGR中。
第一狭槽SLT1形成在作为钝化膜PAS的去除部的级差LVL中。更具体而言，第一狭槽SLT1形成在作为级差LVL的底面的平坦化膜FF的上表面的一部分区域中，该级差LVL作为其中去除平坦化膜FF的区域（去除部）。第一狭槽SLT1形成在保护环GR的顶层金属布线TML的正上方。而且，第一狭槽SLT1在图9中从位于顶层金属布线TML正上方的平坦化膜FF的上表面的一部分垂直（深度方向）延伸并到达顶层金属布线TML的上表面。
与级差LVL相比，图9中，第一狭槽SLT1的水平方向上的宽度非常窄。具体而言，优选第一狭槽SLT1的宽度w是2μm或以上且用于划片的有刃工具的宽度（刀片宽度）的10％或以下。因为刀片宽度如上所述是30μm或以上且不大于60μm，因此第一狭槽SLT1的宽度w通常是3至6μm或以下。
通过使宽度w为2μm或以上，第一狭槽SLT1可靠地打开，且可增强抑制碎片的效果。而且，如下文所述，可进一步增强抑制裂缝发展的狭槽SLT1的效果。而且，从尽可能抑制形成滤色器CF时第一狭槽SLT1被滤色器CF填充方面考虑，来确定为刀片宽度10％或以下的宽度w的上限。
因为在形成第一狭槽SLT1的区域中去除平坦化膜FF，因此暴露保护环GR的顶层金属布线TML的上表面。但是，第一狭槽SLT1的宽度w通常具有相比于保护环GR的宽度足够狭窄的所谓的狭槽形截面。为此，如果除第一狭槽SLT1之外的区域中的顶层金属布线TML的基本上所有的上表面都被平坦化膜FF覆盖，则相对于图9中的实施例来说，也假设顶层金属布线TML的上表面由平坦化膜FF覆盖（保留平坦化膜FF）。
虽然在上述方面中，本实施例的半导体芯片CHP的配置不同于第一实施例（图3）的半导体芯片CHP的配置，但是在其他方面其类似于第一实施例（图3）的半导体芯片CHP的配置。为此，与图3中相同的构成元件将由相同标志或附图标记表示，且将省略重复描述。这适用于下述实施例。
现在参考图10至12，将对本实施例的半导体器件的制造方法进行描述。而且，在这点上，将仅描述不同于第一实施例的制造方法的点。
参考图10，在进行到第一实施例的图5中的步骤的工艺之后，例如通过采用正性光致抗蚀剂PHR的光刻工艺，形成在平面图中在焊盘形成区PAR中的焊盘的中心部分以及将要形成第一狭槽SLT1的边缘区EGR的区域中具有开口的光致抗蚀剂PHR的图案。在这点上，光致抗蚀剂PHR的图案形成为覆盖除上述开口之外的基本上所有的区域。
参考图11，通过采用光致抗蚀剂PHR的图案的常规蚀刻工艺，图案化与钝化膜PAS的底面接触的平坦化膜FF。随后，去除在平面图中的焊盘形成区PAR的中心部分中以及位于保护环GR正上方的区域的一部分中的平坦化膜FF。在这点上，通过去除位于保护环GR正上方的平坦化膜FF以致其从其上表面到达保护环GR的上表面的深度而形成第一狭槽SLT1。但是，如第一实施例中所述，平坦化膜FF保留在除其中形成第一狭槽SLT1的区域之外的保护环GR上的区域中。
参考图12，随后执行如图8中所示的后续处理。随后，将解释本实施例的操作和效果。除第一实施例的操作和效果之外，本实施例具有以下操作和效果。
根据本实施例，即使在划片期间由划线区DLR出现的裂缝向光电二极管区PDR前进，但是借助上述第一狭槽SLT1，裂缝的发展可立即停止在保护环GR上。这是因为平坦化膜FF在狭槽SLT1处断开，且平坦化膜内部传递的裂缝的发展会被停止。为此，与第一实施例相比，变得可能进一步降低半导体芯片CHP中到达光电二极管区PDR的裂缝的可能性。
狭槽SLT1至少在从平坦化膜FF的上表面至保护环GR的上表面的深度方向中延伸。因此，平坦化膜FF内部从划线区DLR向光电二极管区PDR（沿半导体衬底SUB的主面的方向）传递的裂缝通常经由位于保护环GR正上方的狭槽SLT1进行下去。为此，向位于保护环GR正上方的光电二极管区PDR前进的裂缝不可避免地被狭槽SLT1的中断。
根据本实施例，因为存在狭槽SLT1，因此保护环GR的顶层金属布线TML的上表面的一部分没有被平坦化膜FF覆盖。但是，如上所述，与保护环GR的宽度相比，狭槽SLT1的宽度w（参见图9）足够窄。而且，狭槽SLT1的面积与保护环GR的面积相比足够小。为此，如果除狭槽SLT1之外的区域中的保护环GR的上表面被平坦化膜FF覆盖，则即使在形成狭槽SLT1时也能确保保护环GR的上表面上的平坦化膜FF的平坦性。
如图9中所示，优选地，特别是要将第一狭槽SLT1仅形成在保护环GR正上方的区域中的除端部之外的中心部分的正上方，而不形成在与保护环GR以矩形形状二维延伸的方向所相交的宽度方向（图9中的水平方向）上的端部的正上方。以此方式，至少在上述宽度方向的一端部和另一端部两者，通过由平坦化膜FF覆盖的顶层金属布线TML的上表面，增强保持平坦化膜FF的上表面的平坦性的效果。
第三实施例
首先，参考图13，将对本实施例的半导体芯片CHP的各个部分的配置进行描述。
参考图13，本实施例的半导体芯片CHP具有与第一和第二实施例的半导体芯片CHP（图3和9）基本上相同的配置。但是，在根据本实施例的半导体芯片CHP的情况下，在平面图中，在保护环GR的顶层金属布线TML外部（相对于光电二极管区PDR的顶层金属布线TML的另一侧：图13中的右侧）形成边缘区EGR的级差LVL中的第一狭槽SLT1。具体而言，第一狭槽SLT1例如形成在划线区DLR中。
图13中的第一狭槽SLT1形成在保护环GR外部的作为级差LVL的底面的平坦化膜FF的上表面的区域的一部分中。而且，从平坦化膜FF的上表面的一部分开始，第一狭槽SLT1在图13中的垂直方向（深度方向）中延伸，以便到达顶层金属布线TML的上表面的深度。此外，如图13中所示，优选狭槽SLT1形成为到达比顶层金属布线TML的上表面更深的区域。
参考图14至15，本实施例的制造方法不同于图10中所示的第二实施例之处仅在于第一狭槽SLT1形成在保护环GR的外部。在其他方面中，本实施例的制造方法类似于第二实施例。
接下来，将描述本实施例的操作和效果。除第二实施例的操作和效果之外，本实施例具有以下操作和效果。
根据本实施例，由于第一狭槽SLT1而没有暴露保护环GR的顶层金属布线TML的正上方的区域。即（例如，如第一实施例中所述），顶层金属布线TML的基本上所有表面都由平坦化膜FF覆盖。为此，能抑制由顶层金属布线TML的金属材料造成的外来物的产生。
具体而言，例如，在蚀刻平坦化膜FF期间，当由于过蚀刻而蚀刻位于正下方的顶层金属布线TML时，可能由去除的平坦化膜FF（氧化硅膜）中的氧原子和金属布线TML的金属材料的反应而产生外来物。但是，变得可能由于通过位于顶层金属布线TML正上方的平坦化膜FF使上述反应性外来物不受蚀刻而抑制可靠性的退化。
第四实施例
首先，参考图16，将对本实施例的半导体芯片CHP的各个部分的配置进行描述。
参考图16，本实施例的半导体芯片CHP具有与上述各个实施例中的半导体芯片CHP基本相同的配置。而且在本实施例中，如第二实施例中所述，第一狭槽SLT1形成在保护环GR正上方。
但是，在根据本实施例的半导体芯片CHP中，在边缘区EGR中未去除钝化膜PAS，且未形成级差LVL。在位于保护环GR正上方的一部分区域中，第一狭槽SLT1形成为从钝化膜PAS的上表面延伸穿过钝化膜PAS以及与其下表面接触的平坦化膜FF，并到达保护环GR的顶层金属布线TML的上表面。边缘区EGR中的钝化膜PAS在其中形成了第一狭槽SLT1的区域中被去除。但是，在其他区域中没有去除钝化膜PAS且在图16的截面图中延伸至边缘区EGR的端部（划片后的半导体芯片CHP的外部边缘部分）。换言之，优选在边缘区EGR中，钝化膜PAS形成在除形成第一狭槽SLT1的区域之外的所有表面上。
接下来，参考图17至18，将对本实施例的半导体器件的制造方法进行描述。而且，将仅解释不同于上述各个实施例的点。
参考图17，在第一实施例的图4中的步骤中，在包括半导体衬底SUB（半导体晶圆SW）的边缘区EGR的各个区域中，形成顶层金属布线TML，覆盖其上表面的平坦化膜FF以及其上的钝化膜PAS。
接下来，例如，通过采用正性光致抗蚀剂PHR的常规光刻工艺，形成在将要去除钝化膜PAS的区域中具有开口的光致抗蚀剂PHR的图案。在这点上，形成在焊盘形成区PAR的一部分（平面图中的中心部分）以及边缘区EGR的一部分中具有开口的光致抗蚀剂PHR的图案。但是，在边缘区EGR中，开口仅形成在将要形成第一狭槽SLT1的区域中。
参考图18，采用上述光致抗蚀剂PHR的图案根据常规蚀刻工艺图案化钝化膜PAS。随后，根据光致抗蚀剂PHR的开口，去除焊盘形成区PAR的一部分（平面图中的中心部分）以及边缘区EGR的一部分（其中形成第一狭槽SLT1的区域）中的钝化膜PAS。接下来，通过采用钝化膜PAS的图案作为掩模再次执行常规蚀刻工艺，蚀刻位于钝化膜PAS正下方的平坦化膜FF。
通过去除位于蚀刻了钝化膜PAS的区域的正下方的平坦化膜FF，在焊盘形成区PAR中，暴露顶层金属布线TML的一部分（平面图中的中心部分）。在这点上，钝化膜PAS和平坦化膜FF都经受蚀刻以便相应开口彼此匹配。
在边缘区EGR中，在位于保护环GR的顶层金属布线TML正上方的平坦化膜FF经受蚀刻以便其从钝化膜PAS的上表面穿过钝化膜PAS并到达保护环GR的顶层金属布线TML的上表面，且形成第一狭槽SLT1。但是，在包括位于保护环GR正上方部分的边缘区EGR中，在除第一狭槽SLT1之外的区域中保留钝化膜PAS和平坦化膜FF两者而不被去除。即，形成为钝化膜PAS的去除部仅为第一狭槽SLT1。因此，钝化膜PAS延伸至所形成的半导体芯片CHP的主面的端部。
以下将描述本实施例的操作和效果。根据本实施例，在边缘区EGR中，对于钝化膜PAS的去除部来说，仅形成第一狭槽SLT1，且未形成宽的级差LVL。而且，如参考第二实施例所述，第一狭槽SLT1的宽度足够窄。因此，即使级差由狭槽SLT1形成，不会影响整个边缘区EGR的平坦性。即，在边缘区EGR中基本上没有级差。因为未形成级差LVL，因此与上述每个实施例相比，更加强了半导体芯片CHP的平坦性。
而且，因为存在第一狭槽SLT1，如第二和第三实施例中所述，能抑制由施加至光电二极管区PDR的划片造成的裂缝的发展（传播）。因此，在本实施例中，也能实现抑制裂缝问题等并确保平坦性两者的操作和效果。而且，如上述各个实施例中所述，可确保防止潮湿进入光电二极管区PDR等的平坦化膜FF上的钝化膜PAS的作用。
第五实施例
首先，参考图19，将对本实施例的半导体芯片CHP的各个部分的配置进行描述。
参考图19，本实施例的半导体芯片CHP具有与第四实施例的半导体芯片CHP基本相同的配置。根据第四实施例，在平面图中，在与第二实施例相同的位置处，形成与第二实施例相同的第一狭槽SLT1。但是，根据本实施例，在平面图中，在与第三实施例相同的位置处，形成与第三实施例相同的第一狭槽SLT1。具体而言，在平面图中，在保护环GR的顶层金属布线TML的外部（相对于光电二极管区PDR的顶层金属布线TML的另一侧：图13中的右侧），第一狭槽SLT1在边缘区EGR中形成。
参考图20至21，本实施例的制造方法与图10中所示的第二实施例的不同之处仅在于第一狭槽SLT1形成在保护环GR外部。在其他方面中，本实施例的制造方法类似于第二实施例。
除第四实施例的操作和效果之外，本实施例具有类似于第三实施例的操作和效果。具体而言，因为没有暴露保护环GR的顶层金属布线TML1的正上方区域，因此可抑制由金属材料造成的外来物的出现。
第六实施例
例如，根据第四实施例的半导体芯片CHP，第一狭槽SLT1形成在保护环GR的顶层金属布线TML正上方。具体而言，参考图22，在平面图中，类似于保护环区GRR的矩形狭槽SLT1形成在矩形保护环区GRR中，围绕切割成相应半导体芯片CHP之前的半导体晶圆SW的芯片区IMC的周边。因此，在平面图中，第一狭槽沿芯片区IMC的边缘部（特别地，周边的边缘部）延伸，且具有与芯片区IMC的周边相同的矩形平面形状。
参考图23，与第四实施例相比，如果在本实施例中形成除第一狭槽SLT1之外的第二狭槽SLT2。在被切割成半导体芯片CHP之前的半导体晶圆SW中，在平面图中，第二狭槽SLT2沿与其中第一狭槽SLT1延伸的方向相交（例如垂直）的方向延伸。
第二狭槽SLT2形成在各个半导体芯片CHP中的第一狭槽SLT1的外部（相对于光电二极管区PDR的第一狭槽SLT1的另一侧上）。因此，形成第二狭槽SLT2以致在半导体晶圆SW中，在一对保护环区GRR中形成的第一狭槽SLT1彼此相邻，特别地，彼此耦合。划线区DLR形成在保护环区GRR外部以便围绕其。即，形成第二狭槽SLT2以便相对于与其延伸方向相交的宽度方向延伸到保护环区GRR中的第一狭槽SLT1外部，且相对于与划线区DLR的延伸方向相交的宽度方向沿整个部分延伸。
而且，第二狭槽SLT2的宽度（平面图中与其中第二狭槽SLT2延伸的方向相交的方向）优选类似于上述实施例中的第一狭槽SLT1的宽度w。
因此，第二狭槽SLT2主要排列在划线区DLR中。在平面图中，在其中第一狭槽SLT1延伸的方向上，第二狭槽SLT2以规律间隔（间距）排列。具体而言，优选间隔P是100μm或以上但不大于1000μm。划线区DLR在与保护环区GRR和芯片区IMC相同的方向上延伸。即，划线区DLR延伸以致形成平面矩形。为此，第二狭槽SLT2在与其中划线区DLR延伸的方向（其中芯片区IMC的边缘部分延伸的方向）相交的方向中延伸。第二狭槽SLT2相对于其中划线区DLR延伸的方向以规律间隔排列。
当沿图23中所示的虚线将半导体晶圆SW切割成相应的半导体芯片CHP时，在划线区DLR中，即在平面图中的半导体芯片CHP的周边附近，排列多个第二狭槽SLT2，它们从第一狭槽SLT1以规律间隔P向外延伸，以便与第一狭槽SLT1相交。
参考图24，如在第一狭槽SLT1的情况下，第二狭槽SLT2形成作为钝化膜PAS的去除部。即，根据本实施例，钝化膜PAS的去除部由第一和第二狭槽SLT1和SLT2构成。在其他区域中，不存在诸如第一实施例的级差LVL的去除部。
优选第二狭槽SLT2至少形成为与第一狭槽SLT1一样深。在这点上，如在第四实施例中，第一狭槽SLT1形成为其从钝化膜PAS的上表面到达保护环GR的顶层金属布线TML的上表面。为此，优选第二狭槽SLT2在图24中的垂直方向上延伸，直至至少到达保护环GR的顶层金属布线TML的上表面的深度。
参考图25，根据本实施例的制造方法，与图17至18中所示的形成第一狭槽SLT1的步骤一起，例如执行在划线区DLR中形成上述第二狭槽SLT2的工艺。如图25中所示，用于形成狭槽SLT2的光致抗蚀剂PHR的图案通过常规光刻工艺形成。第二狭槽SLT2形成为位于光致抗蚀剂PHR的开口的正下方。
以下将解释本实施例的操作和效果。除第四实施例的操作和效果之外，本实施例具有以下操作和效果。
根据本实施例，第二狭槽SLT2形成在其中形成了第一狭槽SLT1的区域外部，以便与其中划线区DLR延伸的方向相交。为此，在划片期间，当沿其延伸方向切割划线区时，被切割之后的半导体芯片CHP的外边缘部分具有在其延伸方向上以规律间隔的第二狭槽SLT2的切去部分。因此，在划片区域中的钝化膜PAS的长度不会超过排列第二狭槽SLT2的间隔（间距P）。
为此，可能在存在于切割之后的半导体芯片CHP的外部边缘部分中的钝化膜PAS的剩余部分（所谓的“毛边”）进入半导体芯片CHP的电路内部时抑制诸如具有绝缘问题等的电路的错误的发生。
当没有形成第二狭槽SLT2且在划片期间，例如在产生具有等于芯片区IMC的矩形的一侧的长度的钝化膜PAS的剩余部分时，如果其进入电路内部，则非常可能使电路具有绝缘问题。第二狭槽SLT2用于抑制该问题。
根据本实施例，如上所述，优选第二狭槽SLT2形成为使它们横跨划线区DLR的整个宽度方向（与延伸方向相交的方向）并彼此耦合，一对半导体芯片CHP的第一狭槽SLT1在半导体晶圆SW（切割之前）中彼此相邻。以此方式，即使在相对于划线区DLR的宽度方向的任意位置处执行切割，其能确保由于第二狭槽SLT2而上方的钝化膜PAS不会变得长于间距P。
根据本实施例，优选钝化膜PAS的膜厚是0.3μm或以下。以此方式，当切割钝化膜PAS时，上述钝化膜PAS的剩余部分变得短且上述毛边的厚度变得小（较短），进一步增强上述效果。
第七实施例
第六实施例是其中第二狭槽SLT2应用至第四实施例的半导体芯片CHP的实例。但是，本实施例是其中第二狭槽SLT2应用至第五实施例的半导体芯片CHP的实例。
参考图26，根据第五实施例的半导体芯片CHP，第一狭槽SLT1形成在保护环GR的顶层金属布线TML外部。因此，通常，第一狭槽SLT1形成在保护环区GRR外部，即形成在划线区SLR中。在这点上，本实施例不用于第六实施例。参考图27，因为本实施例在其他方面类似于第六实施例，因此将省略其解释。
根据本实施例，第一狭槽SLT1形成在划线区DLR中。因此，形成在划线区DLR外部的第二狭槽SLT2相对于划线区DLR的宽度方向仅在该区域的一部分中延伸。但是，如果在第一狭槽SLT1外部执行划片，则可实现与第六实施例相同的操作和效果。
而且在本实施例中，从与第六实施例相同的观点考虑，优选钝化膜PAS的膜厚是0.3μm或以下。
上述描述主要与划片后的半导体芯片CHP有关。但是，相对于芯片区MIC和边缘区EGR，各个实施例中的划片之前的半导体晶圆SW自然具有与半导体芯片CHP相同的特征。以下示出其他实施例中描述的部分。
（1）半导体晶圆包括：具有主面的半导体衬底；其中半导体衬底中形成光检测器，以矩阵图案排列在主面上的元件区；以及形成在主面上的元件区外部并分隔多个元件区的非元件区。非元件区包括：形成在非元件区中的金属布线的顶层中的顶层金属布线；覆盖顶层金属布线的上表面的平坦化膜；以及形成在平坦化膜上的保护膜。其中去除了保护膜的去除部形成在非元件区的至少一部分中。
（2）在（1）的半导体晶圆中，去除部包括其中平坦化膜的上表面位于相对于半导体衬底的顶层金属布线的上表面的另一侧上的级差。
（3）在（1）的半导体晶圆中，顶层金属布线在平面图中围绕元件区。
（4）在（2）的半导体晶圆中，去除部包括从级差的区域的一部分中的平坦化膜的上表面至少到达至顶层金属布线的上表面的深度的第一狭槽。
（5）在（4）的半导体晶圆中，第一狭槽形成在顶层金属布线的正上方。
（6）在（4）的半导体晶圆中，从平面图来看，第一狭槽形成在顶层金属布线的外部，且更具体而言，形成在相对于元件区的顶层金属布线的另一侧上。
（7）在（1）的半导体晶圆中，去除部包括从保护膜的上表面至少到达至顶层金属布线的上表面的深度的第一狭槽。上述保护膜形成在主面中除第一狭槽之外的区域中。
（8）在（7）的半导体晶圆中，第一狭槽形成在顶层金属布线的正上方。
（9）在（7）的半导体晶圆中，从平面图来看，第一狭槽形成在顶层金属布线的外部，更具体而言，形成在相对于元件区的顶层金属布线的另一侧上。
（10）在（7）的半导体晶圆中，从平面图来看，第一狭槽沿元件区的边缘部分延伸。去除部进一步包括在第一狭槽的外部的第二狭槽，且更具体而言，从平面图来看，该第二狭槽在相对于元件区的顶层金属布线的另一侧上沿与第一狭槽相交的方向延伸。
（11）在（7）的半导体晶圆中，保护膜的膜厚是0.3μm或以下。
已经具体根据上述实施例描述了本发明人做出的本发明。但是应当理解，本发明不限于上述实施例，而是在不脱离本发明范围的情况下可进行各种改变。

Claims (14)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有主面；
元件区，在该元件区中，光检测器形成在所述半导体衬底中；以及
非元件区，所述非元件区形成在所述主面之上的所述元件区的外部，
所述非元件区包括：
顶层金属布线，所述顶层金属布线在所述非元件区中形成的金属布线的顶层中；
平坦化膜，所述平坦化膜覆盖所述顶层金属布线的上表面；以及
保护膜，所述保护膜形成在所述平坦化膜之上，
其中，在所述非元件区的至少一部分中通过去除所述保护膜以及去除所述平坦化膜的上部来形成去除部，
其中，在相反于所述半导体衬底的所述顶层金属布线的上表面的另一侧上，在所述平坦化膜的上表面的位置处，所述去除部包含有级差，
其中，通过去除在所述去除部内的一部分所述平坦化膜来形成第一狭槽，以使得所述第一狭槽从所述平坦化膜的上表面的一部分开始并到达所述顶层金属布线的上表面，以及
其中，所述第一狭槽的宽度相比于所述顶层金属布线的宽度而足够窄。
2.根据权利要求1所述的半导体器件，其中，
从平面图来看，所述顶层金属布线围绕所述元件区。
3.根据权利要求1所述的半导体器件，其中，
从平面图来看，所述第一狭槽形成在所述顶层金属布线的外部，而不是到达所述顶层金属布线的所述上表面。
4.根据权利要求1所述的半导体器件，
其中，所述去除部包括有第一狭槽，该第一狭槽从所述保护膜的上表面至少到达至所述顶层金属布线的所述上表面的深度，以及
其中，所述保护膜延伸至所述主面的端部。
5.根据权利要求4所述的半导体器件，其中，
所述第一狭槽形成在所述顶层金属布线的正上方。
6.根据权利要求4所述的半导体器件，其中，
所述第一狭槽形成在所述主面上的所述顶层金属布线的外部，而不是到达所述顶层金属布线的所述上表面。
7.根据权利要求4所述的半导体器件，
其中，从平面图来看，所述第一狭槽沿所述元件区的边缘部分延伸，以及
其中，所述去除部进一步包括位于所述第一狭槽的外部的第二狭槽，从平面图来看，该第二狭槽在与所述第一狭槽相交的方向上延伸。
8.根据权利要求4所述的半导体器件，其中，
所述保护膜的膜厚度是0.3μm或更小。
9.一种用于制造半导体器件的方法，包括以下各步骤：
提供具有主面的半导体衬底；
形成元件区和非元件区，在所述元件区中，在所述半导体衬底中形成有光检测器，并且所述非元件区位于所述主面之上的所述元件区的外部；
在所述非元件区中形成顶层金属布线、平坦化膜以及保护膜，所述顶层金属布线在所述非元件区中形成的金属布线的顶层中，所述平坦化膜覆盖所述顶层金属布线的上表面，并且所述保护膜形成在所述平坦化膜之上；以及
在所述非元件区的至少一部分中通过去除所述保护膜以及去除所述平坦化膜的上部来形成去除部，以使得所述平坦化膜保留在所述非元件区中的所述顶层金属布线的表面之上，
其中，在相反于所述半导体衬底的所述顶层金属布线的上表面的另一侧上，在所述平坦化膜的上表面的位置处，所述去除部包含有级差，
其中，通过去除在所述去除部内的一部分所述平坦化膜来形成第一狭槽，以使得所述第一狭槽从所述平坦化膜的上表面的一部分开始并到达所述顶层金属布线的上表面，并且
其中，所述第一狭槽的宽度相比于所述顶层金属布线的宽度而足够窄。
10.根据权利要求9所述的用于制造半导体器件的方法，其中，从平面图来看，所述第一狭槽形成在所述顶层金属布线的外部，而不是到达所述顶层金属布线的所述上表面。
11.根据权利要求9所述的用于制造半导体器件的方法，
其中，所述去除部包括第一狭槽，该第一狭槽从所述保护膜的上表面至少到达至所述顶层金属布线的上表面的深度，以及
其中，所述保护膜延伸至所述主面的端部。
12.根据权利要求11所述的用于制造半导体器件的方法，其中，
所述第一狭槽形成在所述顶层金属布线的正上方。
13.根据权利要求11所述的用于制造半导体器件的方法，其中，
所述第一狭槽形成在所述主面之上的所述顶层金属布线的外部，而不是到达所述顶层金属布线的所述上表面。
14.根据权利要求11所述的用于制造半导体器件的方法，
其中，从平面图来看，所述第一狭槽沿所述元件区的边缘部分延伸，以及
其中，在形成所述去除部的步骤中，在所述第一狭槽的外部形成第二狭槽，从平面图来看，该第二狭槽在与所述第一狭槽相交的方向上延伸。
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