KR20090095076A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

반도체 집적 회로 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 반도체 기판 상에 형성된 얼라인 키(align key) 패턴, 상기 얼라인 키 패턴이 형성된 상기 반도체 기판 상에 컨포멀하게 형성되며, 상기 얼라인 키 패턴의 상부 영역의 적어도 일부를 오픈하는 제1 개구부를 갖는 제1 패시베이션막 및 상기 제1 패시베이션막의 상부 및 상기 제1 개구부 내에 컨포멀하게 형성되어 상기 제1 개구부를 통해 노출된 상기 얼라인 키 패턴을 덮는 제2 패시베이션막을 포함한다.
얼라인 키 패턴

Description

반도체 집적 회로 장치 및 그 제조 방법{Semiconductor integrated circuit device and method of fabricating the same}
본 발명은 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로 보다 상세하게는 생산성이 향상된 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로 장치의 제조 공정에서는 정렬 상태를 측정하기 위해 얼라인 키(align key)가 다양하게 사용된다. 얼라인 키는 웨이퍼의 스크라이브 라인에 형성되어 칩 단위로 절단할 때의 기준이 되기도 하고, 연속되는 반도체 마스크 공정에서 패턴이 형성되는 정확한 위치를 잡아주는 기준이 되기도 한다. 또한, 얼라인 키는 형성된 반도체 칩을 조립할 때에 적절한 위치를 잡아주는 기준이 되기도 한다.
즉, 얼라인 키는 반도체 제조 공정의 정확성을 위하여 매우 중요하며, 얼라인 키가 제대로 인식되지 않는 경우, 정확한 위치를 잡을 수가 없어 불량이 발생하기 쉽다. 따라서, 제조 공정 단계에서 얼라인 키가 손상이 되지 않으면서도, 인식률이 향상된 얼라인 키를 제공하는 것이 요구된다.
본 발명이 해결하고자 하는 과제는 생산성이 향상된 반도체 집적 회로 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 생산성이 향상된 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 상에 형성된 얼라인 키(align key) 패턴, 상기 얼라인 키 패턴이 형성된 상기 반도체 기판 상에 컨포멀하게 형성되며, 상기 얼라인 키 패턴의 상부 영역의 적어도 일부를 오픈하는 제1 개구부를 갖는 제1 패시베이션막 및 상기 제1 패시베이션막의 상부 및 상기 제1 개구부 내에 컨포멀하게 형성되어 상기 제1 개구부를 통해 노출된 상기 얼라인 키 패턴을 덮는 제2 패시베이션막을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 얼라인 키(align key) 패턴을 형성하고, 상기 얼라인 키 패턴이 형성된 상기 반도체 기판 상에 제1 패시베이션막을 컨포멀하게 형성하고, 상기 제1 패시베이션막을 패터닝하여 상기 얼라인 키 패턴의 상부 영역의 적어도 일부를 오픈하는 제1 개구부를 형성하고, 상기 제1 패시베이션막보다 얇은 두께를 갖는 제2 패시베이션막으로 상기 제1 패시베이션막 및 상기 제1 개구부를 통해 노출된 상기 얼라인 키 패턴의 상부 영역을 컨포멀하게 덮는 것을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 금속막 및 배리어막을 증착하고, 상기 금속막 및 상기 배리어막을 패터닝하여 얼라인 키(align key) 패턴 및 배선 패턴을 형성하고, 상기 얼라인 키 패턴 및 배선 패턴이 형성된 상기 반도체 기판 상에 제1 패시베이션막을 컨포멀하게 형성하고, 상기 제1 패시베이션막을 패터닝하여 상기 얼라인 키 패턴의 상부 영역을 적어도 일부 오픈하는 제1 개구부를 형성하고, 상기 제1 패시베이션막보다 얇은 두께를 갖는 제2 패시베이션막으로 상기 제1 패시베이션막 및 상기 제1 개구부를 컨포멀하게 덮는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 반도체 집적 회로 장치 및 그 제조 방법에 따르면 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 따르면, 얼라인 키 패턴의 상면을 얇은 제2 패시베이션막이 덮는다. 따라서, 두꺼운 제1 패시베이션막에 의해 덮여있는 주변부와 비교하여 얼라인 키 패턴이 보다 잘 구분될 수 있다. 또한, 얼라인 키 패턴이 Al, 배리어막이 TiN으로 형성되는 경우, 두 금속간의 명도 차가 확연하여, 얼라인 키 패턴이 보다 잘 구분된다. 이 때, 제2 패시베이션막의 두께는 제1 패시베이션막과 비교하여 현저히 얇기 때문에 얼라인 키 패턴을 인식하는데 크게 장애가 되지 않는다.
또한, 얼라인 키 패턴이 오픈되어 있지 않고, 제2 패시베이션막으로 덮여있기 때문에, 후속 공정에서 얼라인 키 패턴이 손상되는 것을 방지할 수 있다. 즉, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 얼라인 키 패턴은 손상이 방지되면서도 얼라인 장비의 인식률이 높아질 수 있어, 생산성이 현저히 향상될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하 도 1a 및 도 1b를 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명한다. 도 1a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장 치를 나타낸 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ’을 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판(100), 반도체 기판(100) 상에 형성된 얼라인 키(align key) 패턴(310), 반도체 기판(100) 상에 컨포멀하게 형성된 제1 패시베이션막(410) 및 제1 패시베이션막(410)을 덮는 제2 패시베이션막(510)을 포함한다.
반도체 기판(100)은 실리콘 반도체 기판, SOI(Silicon On Insulator) 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판, 또는 디스플레이용 유리 반도체 기판 등이 될 수 있다. 또한, 반도체 기판(100)은 주로 P형 반도체 기판을 사용하고, 도면에는 표시하지 않았으나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수 있다.
반도체 기판(100) 상에는 층간 절연막(210)이 형성된다. 층간 절연막(210)은 일층 또는 복수의 층일 수 있다 또한, 도면에는 도시되지 않았으나, 층간 절연막(210) 내에는 트랜지스터, 층간 절연막, 콘택홀, 금속 배선 등이 형성되어 있을 수 있다. 이러한 내용은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하므로, 그 설명을 생략한다.
층간 절연막(210) 상에는 얼라인 키 패턴(310)이 형성된다. 얼라인 키 패턴(310)은 다양한 형태로 형성될 수 있으며, 도 1a에는 십자 모양으로 형성된 얼라인 키 패턴(310)이 도시되어 있지만 이에 한정되지 않는다. 얼라인 키 패턴(310)은 금속막으로 형성될 수 있으며 예를 들어, Al 등으로 형성될 수 있다. 또한, 얼라인 키 패턴(310)의 둘레에는 배리어막(320)이 형성되어 있을 수 있다. 배리어막(320)은 예를 들어, TiN으로 형성될 수 있다. 여기서, 배리어막(320)은 개구부(420) 형성 시 모두 식각되어 남아있지 않을 수도 있다.
얼라인 키 패턴(310)이 형성된 반도체 기판(100) 상에는 제1 패시베이션막(410)이 컨포멀하게 형성된다. 제1 패시베이션막(410)은 산화막 또는 질화막, 또는 이들의 조합으로 형성될 수 있다. 제1 패시베이션막(410)의 두께는 얼라인 키 패턴(310)의 두께보다 크게 형성될 수 있어, 제1 패시베이션막(410)은 얼라인 키 패턴(310)이 형성된 반도체 기판(100)의 주변부를 매립한다. 따라서, 제1 패시베이션막(410)은 갭필(gap fill) 특성이 좋은 물질로 형성될 수 있으며 예를 들어, HDP(High Density Plasma)막으로 형성될 수 있다. 이 때, 제1 패시베이션막(410)의 두께는 예를 들어, 약 3000-20000A일 수 있다.
제1 패시베이션막(410)은 개구부(420)를 구비한다. 개구부(420)는 얼라인 키 패턴(310)의 상부 영역에 형성되어 얼라인 키 패턴(310) 상부 영역의 적어도 일부를 오픈한다. 개구부(420)는 배리어막(320) 내로 연장되어 형성된다. 따라서, 개구부(420) 밑면에는 얼라인 키 패턴(310)의 상면이 오픈된다. 이 때, 개구부의 폭이 얼라인 키 패턴(310)과 같은 경우, 배리어막(320)이 완전히 제거될 수도 있다.
제1 패시베이션막(410)의 상부 및 개구부(420) 내에는 제2 패시베이션막(510)이 컨포멀하게 형성된다. 즉, 제2 패시베이션막(510)은 제1 패시베이션막(410) 및 얼라인 키 패턴(310)의 상면을 덮는다. 제2 패시베이션막(510)은 산화막 또는 질화막으로 형성될 수 있으며, 예를 들어, SiN으로 형성될 수 있다. 제2 패시베이션막(510)은 제1 패시베이션막(410)보다 얇은 두께로 형성될 수 있으며, 제2 패시베이션막(510)의 두께는 예를 들어, 약 500-5000A일 수 있다. 한편, 제2 패시베이션막(510)은 CVD 또는 PVD 공정으로 형성된 막질일 수 있다. 제2 패시베이션막(510)은 갭필 특성이 좋은 것이 요구되지 않으므로, 손쉽게 형성할 수 있는 다양한 막질로 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 따르면, 얼라인 키 패턴의 상면을 얇은 제2 패시베이션막(510)이 덮는다. 따라서, 두꺼운 제1 패시베이션막(410)에 의해 덮여있는 주변부와 비교하여 얼라인 키 패턴(310)이 보다 잘 구분될 수 있다. 또한, 얼라인 키 패턴(310)이 Al, 배리어막(320)이 TiN으로 형성되는 경우, 두 금속간의 명도 차가 확연하여, 얼라인 키 패턴(310)이 보다 잘 구분된다. 이 때, 제2 패시베이션막(510)의 두께는 제1 패시베이션막(410)과 비교하여 현저히 얇기 때문에 얼라인 키 패턴(310)을 얼라인 장비가 인식하는데 크게 장애가 되지 않는다.
또한, 얼라인 키 패턴(310)이 오픈되어 있지 않고, 제2 패시베이션막(510)으로 덮여있기 때문에, 후속 공정에서 얼라인 키 패턴(310)이 손상되는 것을 방지할 수 있다. 즉, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 얼라인 키 패턴(310)은 손상이 방지되면서도 얼라인 장비의 인식률이 높아질 수 있어, 생산성이 현저히 향상될 수 있다.
이하, 도 1a 내지 도 4b를 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 2a 내지 도 4b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면들이다. 여기서, 도 2b, 도 3b 및 도 4b는 각각 도 2a, 도 3a 및 도 4a의 Ⅰ-Ⅰ’선을 따라 절단한 도면들이다.
먼저, 도 2a 및 도 2b를 참조하면, 반도체 기판(100) 상에 얼라인 키 패턴(310)을 형성한다.
구체적으로, 반도체 기판(100) 상에는 층간 절연막(210)을 증착한다. 이 때, 층간 절연막(210) 내에 트랜지스터, 층간 절연막, 콘택홀, 금속 배선 등을 형성하나. 이러한 내용은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하므로, 그 설명을 생략한다. 이어서, 층간 절연막(210) 상에 도전막(미도시) 및 배리어 도전막(미도시)을 증착한 후 패터닝하여, 얼라인 키 패턴(310) 및 얼라인 키 패턴(310) 상에 동일한 형태로 패터닝된 배리어막(320)을 형성한다.
이어서, 도 3a 및 도 3b를 참조하면, 얼라인 키 패턴(310)이 형성된 반도체 기판(100) 상에 제1 패시베이션막(410)을 컨포멀하게 형성한다.
이 때, 제1 패시베이션막(410)을 산화막 또는 질화막 또는 그 조합으로 형성할 수 있는데, 예를 들어, HDP막으로 형성할 수 있으며, PEALD, plasma CVD, Thermal CVD 공정 등으로 형성할 수 있다. 제1 패시베이션막(410)은 갭필 특성이 좋은 막질로 형성하며, 갭필 특성이 좋은 증착 방법으로 증착한다. 제1 패시베이션막(410)은 얼라인 키 패턴(310)의 높이보다 높게 증착하여, 얼라인 키 패턴(310) 주변부를 매립한다.
이어서, 도 4a 및 도 4b를 참조하면, 제1 패시베이션막(410)을 패터닝하여 얼라인 키 패턴(310)의 상부 영역의 적어도 일부를 오픈하는 개구부(420)를 형성한다.
구체적으로, 제1 패시베이션막(410)을 패터닝하는 공정은 사진 식각 공정을 통해 진행할 수 있다. 이 때, 개구부(420)는 얼라인 키 패턴(310)의 상부 영역의 적어도 일부를 오픈하도록 형성하는데, 개구부(420)는 얼라인 키 패턴(310)의 상부 영역 전체를 오픈하도록 형성할 수도 있다. 개구부(420)를 형성하는 식각 공정에서는 배리어막(320)도 함께 식각한다. 따라서, 개구부(420)의 밑면에는 얼라인 키 패턴(310)의 상면이 노출되도록 한다. 개구부(420)의 식각 공정은 건식 식각 또는 습식 식각으로 진행할 수 있으며, 예를 들어, 이온 반응 식각 등으로 진행할 수 있다.
이어서, 다시 도 1a 및 도 1b를 참조하면, 제2 패시베이션막(510)으로 제1 패시베이션막(410) 및 제1 개구부(421)를 통해 노출된 얼라인 키 패턴(310)의 상부 영역을 컨포멀하게 덮는다.
제2 패시베이션막(510)은 예를 들어, CVD 또는 PVD 공정 등으로 증착할 수 있으며, 예를 들어, 산화막 또는 질화막으로 형성할 수 있다. 이 때, 제2 패시베이션막(510)은 제1 패시베이션막(410)보다 얇은 두께를 갖도록 형성한다. 따라서, 제2 패시베이션막(510)이 형성되더라도 얼라인 장비가 얼라인 키 패턴(310)을 쉽게 인식할 수 있도록 한다. 제2 패시베이션막(510)은 제1 패시베이션막(410) 및 노출된 얼라인 키 패턴(310)의 상면을 컨포멀하게 덮도록 형성되어 얼라인 키 패턴(310)의 상면을 보호할 수 있다.
이하, 도 5 및 도 6을 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 개략적인 도면이다.
도 5 및 도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 반도체 칩(10)을 포함하며, 반도체 칩(10)의 상면에는 얼라인 키 패턴(310)이 형성되는 얼라인 키 영역(A), 배선 패턴(312)이 형성되는 배선 영역(B) 및 퓨즈(314)가 형성되는 퓨즈 영역(C)이 정의된다. 도 6은 도 5의 얼라인 키 영역(A), 배선 영역(B) 및 퓨즈 영역(C)의 각각의 단면도이다.
반도체 기판(100) 상에는 층간 절연막(210)이 형성되며, 층간 절연막(210) 내에는 트랜지스터, 층간 절연막, 콘택홀, 금속 배선 등이 형성되어 있을 수 있다. 이러한 내용은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하므로, 그 설명을 생략한다.
한편, 얼라인 키 영역(A)의 층간 절연막(210) 상에는 얼라인 키 패턴(310)이 형성되고, 배선 영역(B)의 층간 절연막(210) 상에는 배선 패턴(312)이 형성되며, 퓨즈 영역(C)의 층간 절연막(210) 상에는 퓨즈(314)가 형성된다.
이 때, 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)는 동일한 높이의 층간 절연막(210) 상에 형성될 수 있으며, 높이가 다르더라도 동일한 물질로 형성될 수 있다. 즉, 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)는 동일한 금속으로 형성될 수 있으며, 예를 들어, Al으로 형성될 수 있다. 이 때, 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)을 형성하는 금속은 반도체 칩(10)의 배선 공정의 마지막 공정에서 사용된 금속일 수 있다. 한편, 배선 패턴(312)의 상면 및 얼라인 키 패턴(310)의 일부 상면에는 배리어막(320, 322)이 형성되어 있을 수 있으며, 배리어막(320, 322, 324)은 예를 들어, TiN일 수 있다. 배리어막(320, 322)은 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)를 패터닝할 때에 식각 정지막으로 사용될 수 있으며, 또한 배선 패턴(312)의 확산 및 산화를 방지하기도 한다. 즉, 배리어막(320, 322)은 패터닝 공정에서 요구되며, 배선 패턴(312)에도 요구된다. 그러나, 얼라인 키 패턴(310)의 상면에는 배리어막(320)이 있는 경우, 얼라인 장비의 인식률이 떨어질 수 있다. 따라서, 얼라인 키 패턴(310)의 상면에는 배리어막(320)이 형성되지 않으며, 일부 형성되어도 주변부에만 형성된다.
얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)이 형성된 층간 절연막(210) 상에는 제1 패시베이션막(410)이 컨포멀하게 형성된다. 제1 패시베이션막(410)은 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)의 높이보다 높게 형성되어, 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)가 형성된 주변부를 매립한다. 따라서, 제1 패시베이션막(410)은 갭필(gap fill) 특성이 좋은 물질로 형성될 수 있으며 예를 들어, HDP(High Density Plasma)막으로 형성될 수 있다. 이 때, 제1 패시베이션막(410)의 두께는 예를 들어, 약 3000-20000A일 수 있으며, 예를 들어, 산화막 또는 질화막, 또는 이들의 조합으로 형성될 수 있다.
한편, 제1 패시베이션막(410)은 제1 개구부(421) 및 제2 개구부(424)를 구비한다. 제1 개구부(421)는 얼라인 키 패턴(310)의 상부 영역에 형성되어 얼라인 키 패턴(310) 상부 영역의 적어도 일부를 오픈하며, 제2 개구부(424)는 퓨즈(314)를 완전히 오픈하고 퓨즈(314) 주변부도 일부 오픈한다. 한편, 제1 및 제2 개구부(421, 424) 내의 배리어막(320)은 제거된다.
제1 패시베이션막(410)의 상부 제1 개구부(421) 및 제2 개구부(424) 내에는 제2 패시베이션막(510)이 컨포멀하게 형성된다. 즉, 제2 패시베이션막(510)은 제1 패시베이션막(410), 얼라인 키 패턴(310) 및 퓨즈(314)의 상면을 덮는다. 제2 패시베이션막(510)은 예를 들어, 산화막 또는 질화막으로 형성될 수 있다. 제2 패시베이션막(510)은 제1 패시베이션막(410)보다 얇은 두께로 형성될 수 있으며, 제2 패시베이션막의 두께는 예를 들어, 약 500-5000A일 수 있다. 한편, 제2 패시베이션막(510)은 CVD 또는 PVD 공정으로 형성된 막질일 수 있다. 제2 패시베이션막(510)은 갭필 특성이 좋은 것이 요구되지 않으므로, 손쉽게 형성할 수 있는 다양한 막질로 형성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 따르면, 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)가 동일한 금속으로 형성되되, 배리어막(322)은 배선 패턴(312) 상부에만 형성하여, 얼라인 키 패턴(310) 상부에 배리어막(320)이 형성됨으로써 얼라인 장비의 인식률이 저하되는 것을 방지한다. 또한, 얼라인 키 패턴(310)의 상부에는 제2 패시베이션막(510)만을 형성함으로써, 얼라인 키 패턴(310)의 인식률을 향상시키면서도 얼라인 키 패턴(310)을 보호할 수 있다. 한편, 배선 영역(B)의 배선 패턴(312)들 사이의 영역은 갭필 특성이 뛰어난 제1 패시베이션막(410)으로 매립하고, 퓨즈 영역(C)의 퓨즈(314)는 단락 시키기 쉽도록 노출하되, 제2 패시베이션막(510)으로 보호한다. 즉, 반도체 칩(10)의 상면의 다양 한 영역에 형성된 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314) 각각이 가장 접합한 형태로 형성된다.
이하, 도 5 내지 도 9를 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 7 내지 도 9는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면들이다.
우선, 도 7을 참조하면, 얼라인 키 영역(A)의 층간 절연막(210) 상에는 얼라인 키 패턴(310)을 형성하고, 배선 영역(B)의 층간 절연막(210) 상에는 배선 패턴(312)을 형성하며, 퓨즈 영역(C)의 층간 절연막(210) 상에는 퓨즈(314)를 형성한다.
이 때, 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)는 층간 절연막(210) 상에 도전막(미도시) 및 배리어 도전막(미도시)를 증착하고 패터닝하여 동시에 형성한다. 따라서, 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)은 동일한 물질로 형성될 수 있으며, 각각의 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314) 상부에는 배리어막(320, 322, 324)이 형성된다. 이 때, 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314) 각각은 같은 높이 또는 서로 다른 높이로 형성될 수 있다.
이어서, 도 8을 참조하면, 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)가 형성된 층간 절연막(210) 상에 제1 패시베이션막(410)을 컨포멀하게 증착한다. 제1 패시베이션막(410)은 얼라인 키 패턴(310), 배선 패턴(312) 및 퓨즈(314)의 높이보다 높게 형성할 수 있으며, 갭필 특성이 뛰어난 물질로 형성할 수 있다.
이어서, 도 9를 참조하면, 제2 패시베이션막(510)을 패터닝하여 제1 개구부(421) 및 제2 개구부(424)를 형성한다. 이 때, 제1 개구부(421)는 얼라인 키 패턴(310)의 상부 영역의 적어도 일부를 오픈하도록 형성하고, 제2 개구부(424)는 퓨즈(314)의 상면을 모두 오픈하고 퓨즈(314) 주변부도 일부 오픈하도록 형성한다. 한편, 제1 및 제2 개구부(421, 424)를 형성하기 위한 사진 식각 공정에서는 제1 패시베이션막(410)뿐 아니라 배리어막(320, 324)도 같이 식각한다. 따라서, 제1 및 제2 개구부(421, 424) 내에 노출된 배리어막(320, 324)은 모두 식각되어 얼라인 키 패턴(310)의 상면 및 퓨즈(314)의 상면 및 측면이 노출되게 된다. 이 때, 얼라인 키 패턴(310)의 상면 경계부의 배리어막(320)의 일부는 남아 있을 수 있다.
이어서, 다시 도 6을 참조하면, 제1 패시베이션막(410), 제1 개구부(421), 제1 개구부(421)를 통해 노출된 얼라인 키 패턴(310)의 상부, 제2 개구부(424) 및 제2 개구부(424)를 통해 노출된 퓨즈(314) 상부를 컨포멀하게 덮도록 제2 패시베이션막(510)을 형성한다. 제2 패시베이션막(510)은 제1 패시베이션막(410)보다 얇게 형성하여, 얼라인 키 패턴(310) 및 퓨즈(314)를 보호하되, 얼라인 키 패턴(310)의 인식률을 저하시키지 않고, 퓨즈(314)를 끊는 것에 방해가 되지 않을 정도의 두께로 형성한다.
한편, 본 발명의 일 실시예 및 다른 실시예에서 설명한 얼라인 키 패턴(310)은 예를 들어, COG(Chip On Glass)의 얼라인 키 패턴(310)일 수 있으나, 이에 제한되지 않는다. COG 얼라인 키 패턴(310)인 경우 반도체 칩(10)의 가장 상부에 형성 되므로, 얼라인 키 패턴(310) 및 퓨즈(314)를 보호하는 제2 패시베이션막(510)의 역할이 보다 중요할 수 있다. 또한, COG 얼라인 키 패턴(310)인 경우 반도체 칩(10)의 범프를 형성할 때에 Al으로 동시에 형성될 수도 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 나타낸 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ’을 절단한 단면도이다.
도 2a 내지 도 4b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면들이다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 개략적인 도면이다.
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
10: 반도체 칩 100: 반도체 기판
210: 층간 절연막 310: 얼라인 키 패턴
312: 배선 패턴 314: 퓨즈
320, 322, 324: 배리어막 410: 제1 패시베이션막
420: 개구부 421: 제1 개구부
424: 제2 개구부 510: 제2 패시베이션막

Claims (21)

  1. 반도체 기판 상에 형성된 얼라인 키(align key) 패턴;
    상기 얼라인 키 패턴이 형성된 상기 반도체 기판 상에 컨포멀하게 형성되며, 상기 얼라인 키 패턴의 상부 영역의 적어도 일부를 오픈하는 제1 개구부를 갖는 제1 패시베이션막; 및
    상기 제1 패시베이션막의 상부 및 상기 제1 개구부 내에 컨포멀하게 형성되어 상기 제1 개구부를 통해 노출된 상기 얼라인 키 패턴을 덮는 제2 패시베이션막을 포함하는 반도체 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 얼라인 키 패턴은 금속막으로 형성된 반도체 집적 회로 장치.
  3. 제 2항에 있어서,
    상기 얼라인 키 패턴은 알루미늄으로 형성된 반도체 집적 회로 장치.
  4. 제 2항에 있어서,
    상기 얼라인 키 패턴 상에 형성된 배리어막을 더 포함하는 반도체 집적 회로 장치.
  5. 제 4항에 있어서,
    상기 배리어막은 TiN인 반도체 집적 회로 장치.
  6. 제 4항에 있어서,
    상기 배리어막은 상기 제1 패시베이션막과 상기 얼라인 키 패턴 사이에 형성되며, 상기 제1 개구부의 밑면에서는 상기 제2 패시베이션막과 상기 얼라인 키 패턴이 접하는 반도체 집적 회로 장치.
  7. 제 1항에 있어서,
    상기 제1 패시베이션막은 산화막, 질화막 또는 이들의 조합인 반도체 집적 회로 장치.
  8. 제 1항에 있어서,
    상기 제2 패시베이션막은 산화막 또는 질화막인 반도체 집적 회로 장치.
  9. 제 1항에 있어서,
    상기 제2 패시베이션막은 상기 제1 패시베이션막보다 두께가 얇은 반도체 집적 회로 장치.
  10. 제 9항에 있어서,
    상기 제1 패시베이션막의 두께는 3000-20000A인 반도체 집적 회로 장치.
  11. 제 9항에 있어서,
    상기 제2 패시베이션막의 두께는 500-5000A인 반도체 집적 회로 장치.
  12. 제 1항에 있어서,
    상기 제1 패시베이션막의 두께는 상기 얼라인 키 패턴의 두께보다 큰 반도체 집적 회로 장치.
  13. 제 1항에 있어서,
    상기 반도체 기판 상에 형성된 퓨즈를 더 포함하며,
    상기 제1 패시베이션막은 상기 퓨즈 상부에도 컨포멀하게 형성되고, 상기 제1 패시베이션막은 상기 퓨즈 상부 영역의 적어도 일부를 오픈하는 제2 개구부를 더 포함하고,
    상기 제2 패시베이션막은 상기 제2 개구부 및 상기 제2 개구부를 통해 노출된 상기 퓨즈를 컨포멀하게 덮는 반도체 집적 회로 장치.
  14. 제 1항에 있어서,
    상기 반도체 기판 상에 형성된 배선 패턴을 더 포함하며, 상기 얼라인 키 패턴은 상기 배선 패턴과 동일 높이에 동일한 물질로 형성된 반도체 집적 회로 장치.
  15. 반도체 기판 상에 얼라인 키(align key) 패턴을 형성하고,
    상기 얼라인 키 패턴이 형성된 상기 반도체 기판 상에 제1 패시베이션막을 컨포멀하게 형성하고,
    상기 제1 패시베이션막을 패터닝하여 상기 얼라인 키 패턴의 상부 영역의 적어도 일부를 오픈하는 제1 개구부를 형성하고,
    상기 제1 패시베이션막보다 얇은 두께를 갖는 제2 패시베이션막으로 상기 제1 패시베이션막 및 상기 제1 개구부를 통해 노출된 상기 얼라인 키 패턴의 상부 영역을 컨포멀하게 덮는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  16. 제 15항에 있어서,
    반도체 기판 상에 얼라인 키(align key) 패턴을 형성하는 것은,
    상기 반도체 기판 상에 금속막을 증착하고,
    상기 금속막 상에 배리어막을 증착하고,
    상기 금속막 및 배리어막을 패터닝하여 상부에 배리어막이 형성된 얼라인 키 패턴을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  17. 제 16항에 있어서,
    상기 제1 패시베이션막을 패터닝하여 제1 개구부를 형성하는 것은,
    상기 배리어막의 상부 영역에 형성된 제1 패시베이션막을 적어도 일부 오픈 하는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각 마스크로 상기 제1 패시베이션막 및 상기 배리어막을 식각하여 상기 얼라인 키 패턴의 상부 영역의 적어도 일부를 오픈하고,
    상기 마스크 패턴을 제거하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  18. 제 15항에 있어서,
    반도체 기판 상에 얼라인 키 패턴을 형성하는 것은 상기 반도체 기판 상에 퓨즈 패턴과 상기 얼라인 키 패턴을 동시에 형성하는 것을 포함하고,
    상기 제1 패시베이션막을 형성하는 것은, 상기 제1 패시베이션막을 상기 퓨즈 및 상기 얼라인 키 패턴 상에 컨포멀하게 형성하는 것을 포함하고,
    상기 패시베이션막을 패터닝하여 제1 개구부를 형성할 때에는 상기 퓨즈 상부 영역의 적어도 일부를 오픈하는 제2 개구부를 같이 형성하며,
    상기 제2 패시베이션막을 형성하는 것은 상기 제1 패시베이션막, 상기 제1 개구부, 상기 제1 개구부를 통해 노출된 상기 얼라인 키 패턴의 상부, 상기 제2 개구부 및 상기 제2 개구부를 통해 노출된 상기 퓨즈 상부를 컨포멀하게 덮는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  19. 제 15항에 있어서,
    반도체 기판 상에 얼라인 키 패턴을 형성하는 것은 상기 반도체 기판 상에 배선 패턴과 상기 얼라인 키 패턴을 동시에 형성하는 것을 포함하고,
    상기 제1 패시베이션막을 형성하는 것은, 상기 제1 패시베이션막을 상기 배선 패턴 및 상기 얼라인 키 패턴 상에 컨포멀하게 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  20. 제 15항에 있어서,
    상기 제1 패시베이션막을 형성할 때에는 상기 얼라인 키 패턴의 두께보다 두껍게 형성하여, 상기 얼라인 키 패턴 주변의 영역을 매립하는 반도체 집적 회로 장치의 제조 방법.
  21. 반도체 기판 상에 금속막 및 배리어막을 증착하고,
    상기 금속막 및 상기 배리어막을 패터닝하여 얼라인 키(align key) 패턴 및 배선 패턴을 형성하고,
    상기 얼라인 키 패턴 및 배선 패턴이 형성된 상기 반도체 기판 상에 제1 패시베이션막을 컨포멀하게 형성하고,
    상기 제1 패시베이션막을 패터닝하여 상기 얼라인 키 패턴의 상부 영역을 적어도 일부 오픈하는 제1 개구부를 형성하고,
    상기 제1 패시베이션막보다 얇은 두께를 갖는 제2 패시베이션막으로 상기 제1 패시베이션막 및 상기 제1 개구부를 컨포멀하게 덮는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
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