JP2024071995A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2024071995A
JP2024071995A JP2022182556A JP2022182556A JP2024071995A JP 2024071995 A JP2024071995 A JP 2024071995A JP 2022182556 A JP2022182556 A JP 2022182556A JP 2022182556 A JP2022182556 A JP 2022182556A JP 2024071995 A JP2024071995 A JP 2024071995A
Authority
JP
Japan
Prior art keywords
insulating film
region
wiring
film
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022182556A
Other languages
English (en)
Inventor
洋 柳川
英樹 庭山
弘儀 工藤
和久 森
幸大 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2022182556A priority Critical patent/JP2024071995A/ja
Priority to US18/509,874 priority patent/US20240162143A1/en
Publication of JP2024071995A publication Critical patent/JP2024071995A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】半導体装置の信頼性を向上させ、歩留まりの低下を抑制させる。【解決手段】半導体基板ＳＵＢ中に、トレンチＴＲを形成する。トレンチＴＲの内部に、ゲート絶縁膜ＧＩ１を介してゲート電極ＧＥ１を形成する。半導体基板ＳＵＢ中に、ボディ領域ＰＢ、ウェル領域ＰＷ１およびウェル領域ＮＷ１を形成する。ボディ領域ＰＢ中にソース領域ＮＳを形成する。ウェル領域ＰＷ１中に、ｎ型のソース領域およびｎ型のドレイン領域を形成する。ウェル領域ＮＷ１中に、ｐ型のソース領域およびｐ型のドレイン領域を形成する。半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１中、ソース領域ＮＳ中およびボディ領域ＰＢ中に、孔ＣＨ１を形成する。ｎ型のソース領域、ｎ型のドレイン領域、ｐ型のソース領域およびｐ型のドレイン領域に達するように、層間絶縁膜ＩＬ１中に、複数の孔ＣＨ３を形成する。【選択図】図５０

Description

本発明は、半導体装置およびその製造方法に関し、特に、トレンチゲート型のＭＯＳＦＥＴを有する半導体装置およびその製造方法に関する。
高耐圧が要求される半導体装置では、トレンチの内部にゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような半導体素子が適用されている。また、トレンチゲート型のＭＯＳＦＥＴを出力回路として使用し、プレーナ型のＭＯＳＦＥＴを、出力回路のゲート電位を制御する制御回路として使用する半導体装置が開発されている。このような半導体装置は、ＩＰＤ（Intelligent Power Device）と呼ばれている。
ＩＰＤを構成する半導体装置の形態としては、出力回路用の半導体チップおよび制御回路制御用の半導体チップを１つのパッケージとして実装した半導体モジュールがある。また、別の形態としては、出力回路および制御回路を構成する各ＭＯＳＦＥＴを同一の半導体基板に形成し、これらを１つの半導体チップ内に混載させたものがある。
例えば、特許文献１～３には、ＩＰＤとして、出力回路および制御回路を構成する各ＭＯＳＦＥＴを同一の半導体基板に形成した半導体装置が開示されている。また、特許文献１のＩＰＤには、トレンチゲート型のＭＯＳＦＥＴのゲート電極と、プレーナ型のＭＯＳＦＥＴのゲート電極とを別々の製造工程で形成する技術が開示されている。
特開２０１０－８７１３３号公報 特開２０１９－１４５５３７号公報 特開２０１５－２０７７８７号公報
出力回路および制御回路を構成する各ＭＯＳＦＥＴを同一の半導体基板に形成することは、実装コストの低減および半導体装置の小型化などの点で優位である。しかし、出力回路用のトレンチゲート型のＭＯＳＦＥＴと、制御回路用のプレーナ型のＭＯＳＦＥＴとでは、デバイス構造が異なり、求められる特性も異なるので、製造工程が複雑化し易い。それ故、トレンチゲート型のＭＯＳＦＥＴの製造工程と、プレーナ型のＭＯＳＦＥＴの製造工程とで、個別には発生していなかった不具合が生じる場合があり、半導体装置の信頼性が低下する問題、および、歩留まりが低下する問題がある。
本願の主な目的は、トレンチゲート型のＭＯＳＦＥＴおよびプレーナ型のＭＯＳＦＥＴを同一の半導体基板に形成する場合に、半導体装置の信頼性を向上させ、歩留まりの低下を抑制できる技術を提供することにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態に係る半導体装置の製造方法は、第１ＭＯＳＦＥＴが形成される第１領域と、第２ＭＯＳＦＥＴおよび第３ＭＯＳＦＥＴが形成される第２領域とを有する半導体装置の製造方法である。前記半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記半導体基板の上面側において、前記第１領域の前記半導体基板中に、トレンチを形成する工程、（ｃ）前記トレンチの内部に、第１ゲート絶縁膜を形成する工程、（ｄ）前記第１ゲート絶縁膜を介して前記トレンチの内部を埋め込むように、前記トレンチの内部に、第１ゲート電極を形成する工程、（ｅ）前記半導体基板の上面側において、前記トレンチの深さよりも浅くなるように、前記第１領域の前記半導体基板中に、前記第１導電型と反対の第２導電型のボディ領域を形成する工程、（ｆ）前記半導体基板の上面側において、前記第２領域の前記半導体基板中に、前記第２導電型の第２ウェル領域を形成する工程、（ｇ）前記半導体基板の上面側において、前記第２領域の前記半導体基板中に、前記第１導電型の第３ウェル領域を形成する工程、（ｈ）前記第２ウェル領域上に、第２ゲート絶縁膜を形成すると共に、前記第３ウェル領域上に、第３ゲート絶縁膜を形成する工程、（ｉ）前記第２ゲート絶縁膜上に、第２ゲート電極を形成すると共に、前記第３ゲート絶縁膜上に、第３ゲート電極を形成する工程、（ｊ）前記ボディ領域中に、前記第１導電型の第１ソース領域を形成する工程、（ｋ）前記第２ウェル領域中に、前記第１導電型の第２ソース領域および前記第１導電型の第２ドレイン領域を形成する工程、（ｌ）前記第３ウェル領域中に、前記第２導電型の第３ソース領域および前記第２導電型の第３ドレイン領域を形成する工程、（ｍ）前記（ｊ）工程後、前記（ｋ）工程後および前記（ｌ）工程後、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極を覆うように、前記第１領域および前記第２領域の前記半導体基板の上面上に、層間絶縁膜を形成する工程、（ｎ）前記（ｍ）工程後、その底部が前記ボディ領域の内部に位置するように、前記層間絶縁膜中、前記第１ソース領域中および前記ボディ領域中に、第１孔を形成する工程、（ｏ）前記（ｍ）工程後、前記第２ソース領域、前記第２ドレイン領域、前記第３ソース領域および前記第３ドレイン領域に達するように、前記層間絶縁膜中に、複数の第３孔を形成する工程、（ｐ）前記（ｎ）工程後および前記（ｏ）工程後、前記第１孔および前記複数の第３孔の各々の内部に、プラグを形成する工程、を備える。前記第１ＭＯＳＦＥＴは、前記第１ゲート絶縁膜、前記第１ゲート電極、前記ボディ領域および前記第１ソース領域を含み、前記第２ＭＯＳＦＥＴは、前記第２ゲート絶縁膜、前記第２ゲート電極、前記第２ソース領域および前記第２ドレイン領域を含み、前記第３ＭＯＳＦＥＴは、前記第３ゲート絶縁膜、前記第３ゲート電極、前記第３ソース領域および前記第３ドレイン領域を含み、前記（ｎ）工程および前記（ｏ）工程は、別々の工程として行われる。
一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の上面上に形成された第１層間絶縁膜と、前記第１層間絶縁膜中に形成され、且つ、前記半導体基板の一部に接続された複数の第１プラグと、前記第１層間絶縁膜上に形成され、且つ、前記複数の第１プラグに接続された第１配線と、前記第１配線を覆うように、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、前記第２層間絶縁膜中に形成され、且つ、前記第１配線に接続された複数の第１ビアと、前記第２層間絶縁膜上に形成され、且つ、前記複数の第１ビアに接続された第２配線と、前記第２配線を覆うように、前記第２層間絶縁膜上に形成された第３層間絶縁膜と、前記第３層間絶縁膜中に形成され、且つ、前記第２配線に接続された複数の第２ビアと、前記第３層間絶縁膜上に形成され、且つ、前記複数の第２ビアに接続された第３配線と、前記第３配線を覆うように、前記第３層間絶縁膜上に形成された保護膜と、前記第３配線の一部が露出するように、前記第３配線上の前記保護膜中に形成された第１開口部と、を備える。前記第１開口部内で露出している前記第３配線の一部は、第１外部接続用部材に接続するための第１パッドを構成し、平面視で前記第１パッドと重なる位置において、前記第１配線には、前記第１配線を貫通する複数の第１スリットが設けられ、平面視で前記第１パッドと重なる位置において、前記第２配線には、前記第２配線を貫通する複数の第２スリットが設けられている。
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記半導体基板の上面上に、第１層間絶縁膜を形成する工程、（ｃ）前記半導体基板の一部に接続するように、前記第１層間絶縁膜中に、複数の第１プラグを形成する工程、（ｄ）前記複数の第１プラグに接続するように、前記第１層間絶縁膜上に、第１配線を形成する工程、（ｅ）前記第１配線を覆うように、前記第１層間絶縁膜上に、第２層間絶縁膜を形成する工程、（ｆ）前記第１配線に接続するように、前記第２層間絶縁膜中に、複数の第１ビアを形成する工程、（ｇ）前記複数の第１ビアに接続するように、前記第２層間絶縁膜上に、第２配線を形成する工程、（ｈ）前記第２配線を覆うように、前記第２層間絶縁膜上に、第３層間絶縁膜を形成する工程、（ｉ）前記第２配線に接続するように、前記第３層間絶縁膜中に、複数の第２ビアを形成する工程、（ｊ）前記複数の第２ビアに接続するように、前記第３層間絶縁膜上に、第３配線を形成する工程、（ｋ）前記第３配線を覆うように、前記第３層間絶縁膜上に、保護膜を形成する工程、（ｌ）前記第３配線の一部が露出するように、前記第３配線上の前記保護膜中に、第１開口部を形成する工程、を備える。前記第１開口部内で露出している前記第３配線の一部は、第１外部接続用部材に接続するための第１パッドを構成し、平面視で前記第１パッドと重なる位置において、前記第１配線には、前記第１配線を貫通する複数の第１スリットが設けられ、平面視で前記第１パッドと重なる位置において、前記第２配線には、前記第２配線を貫通する複数の第２スリットが設けられている。
一実施の形態によれば、半導体装置の信頼性を向上でき、歩留まりの低下を抑制できる。
実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置の一部を拡大した平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 図３４に続く半導体装置の製造工程を示す断面図である。 図３５に続く半導体装置の製造工程を示す断面図である。 図３６に続く半導体装置の製造工程を示す断面図である。 図３７に続く半導体装置の製造工程を示す断面図である。 図３８に続く半導体装置の製造工程を示す断面図である。 図３９に続く半導体装置の製造工程を示す断面図である。 図４０に続く半導体装置の製造工程を示す断面図である。 図４１に続く半導体装置の製造工程を示す断面図である。 図４２に続く半導体装置の製造工程を示す断面図である。 図４３に続く半導体装置の製造工程を示す断面図である。 図４４に続く半導体装置の製造工程を示す断面図である。 図４５に続く半導体装置の製造工程を示す断面図である。 図４６に続く半導体装置の製造工程を示す断面図である。 図４７に続く半導体装置の製造工程を示す断面図である。 図４８に続く半導体装置の製造工程を示す断面図である。 図４９に続く半導体装置の製造工程を示す断面図である。 図５０に続く半導体装置の製造工程を示す断面図である。 図５１に続く半導体装置の製造工程を示す断面図である。 実施の形態１における半導体装置の製造工程を示す要部断面図である。 検討例１における半導体装置の製造工程を示す要部断面図である。 図５４に続く半導体装置の製造工程を示す要部断面図である。 図５５に続く半導体装置の製造工程を示す要部断面図である。 図５６に続く半導体装置の製造工程を示す要部断面図である。 図５７に続く半導体装置の製造工程を示す要部断面図である。 図５８に続く半導体装置の製造工程を示す要部断面図である。 図５９に続く半導体装置の製造工程を示す要部断面図である。 図６０に続く半導体装置の製造工程を示す要部断面図である。 図６１に続く半導体装置の製造工程を示す要部断面図である。 検討例２における半導体装置の製造工程を示す要部断面図である。 検討例３における半導体装置の製造工程を示す要部断面図である。 実施の形態１における半導体装置の一部を拡大した平面図である。 実施の形態１における半導体装置を示す断面図である。 本願発明者らによる実験データを示すグラフである。 実施の形態１における半導体装置の一部を拡大した平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態２における半導体装置の製造工程を示す要部断面図である。 検討例４における半導体装置の製造工程を示す要部断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図７３に続く半導体装置の製造工程を示す要部断面図である。 図７４に続く半導体装置の製造工程を示す要部断面図である。 図７５に続く半導体装置の製造工程を示す要部断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図７を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体装置１００の外部の負荷を駆動させるための出力回路と、出力回路のゲート電位を制御する制御回路とを同一の半導体基板ＳＵＢに形成した半導体チップであり、ＩＰＤである。なお、上記負荷は、例えば車両に搭載されている各種の電子部品である。
図１は、半導体装置１００である半導体チップの平面図である。図１に示されるように、半導体装置１００は、出力回路用のＭＯＳＦＥＴが形成される領域１Ａと、制御回路用のＭＯＳＦＥＴおよび抵抗素子などの半導体素子が形成される領域２Ａ～４Ａとを有する。なお、領域２Ａ～４Ａのレイアウトは、図１の例に限られず、適宜自由に設計できる。
また、図１には、最上層の配線Ｍ３の一部である複数のパッドＰＡＤおよびソースパッドＰＡＤｓが示されている。ソースパッドＰＡＤｓは、領域１Ａの上方に設けられ、出力回路の出力端子となる。複数のパッドＰＡＤは、領域２Ａ～４Ａの周囲に設けられている。制御回路には、複数のパッドＰＡＤを介して、半導体装置１００の外部からの各種の信号および接地電位が伝達される。
図２は、領域１Ａに形成されるｎ型のＭＯＳＦＥＴ１Ｑｎと、領域２Ａに形成されるｎ型のＭＯＳＦＥＴ２Ｑｎおよびｐ型のＭＯＳＦＥＴ２Ｑｐとを示している。ＭＯＳＦＥＴ１Ｑｎは、トレンチゲート型のＭＯＳＦＥＴであり、ＭＯＳＦＥＴ２Ｑｎ、２Ｑｐは、プレーナ型のＭＯＳＦＥＴである。また、図４は、ＭＯＳＦＥＴ１Ｑｎ、２Ｑｎ、２Ｑｐの上方に形成される配線構造を示している。
図３は、領域３Ａに形成されるｎ型のＭＯＳＦＥＴ３Ｑｎおよびｐ型のＭＯＳＦＥＴ３Ｑｐと、領域４Ａに形成される抵抗素子ＲＳとを示している。ＭＯＳＦＥＴ３Ｑｎ、３Ｑｐは、プレーナ型のＭＯＳＦＥＴである。また、図５は、ＭＯＳＦＥＴ３Ｑｎ、３Ｑｐおよび抵抗素子ＲＳの上方に形成される配線構造を示している。
また、図２は、領域１Ａの構造の一部のみを代表的に示しており、図６および図７に、領域１Ａの具体的な構造が示されている。図６は、複数のＭＯＳＦＥＴ１Ｑｎを示す平面図である。図７は、図６に示されるＡ－Ａ線およびＢ－Ｂ線に沿った断面図である。
＜領域１ＡのＭＯＳＦＥＴ１Ｑｎ＞
まず、図２、図６および図７を用いて、領域１ＡのＭＯＳＦＥＴ１Ｑｎの構造について説明する。
以下に説明するように、ＭＯＳＦＥＴ１Ｑｎは、ゲート絶縁膜ＧＩ１、ゲート電極ＧＥ１、ボディ領域ＰＢ、ソース領域ＮＳ、高濃度拡散領域ＰＲ、コラム領域ＰＣおよびキャップ膜ＣＰ１を含む。また、ＭＯＳＦＥＴ１Ｑｎは、ドレインとして、ドレイン領域ＮＤおよびドリフト領域ＮＶ（領域１Ａの半導体基板ＳＵＢ）を含む。
図６に示されるように、半導体基板ＳＵＢには複数のトレンチＴＲが形成されている。複数のトレンチＴＲは、ストライプ状に形成され、それぞれＹ方向に延在し、Ｘ方向において互いに隣接している。トレンチＴＲの内部には、ゲート電極ＧＥ１が形成されている。複数の孔ＣＨ１は、トレンチＴＲの延在方向に沿って、互いに離間しながら配置されている。孔ＣＨ１を介して、ソース電極ＳＥと、ソース領域ＮＳおよびボディ領域ＰＢとが電気的に接続される。孔ＣＨ２は、トレンチＴＲの端部付近において、ゲート電極ＧＥ１上に配置されている。孔ＣＨ２を介して、ゲート配線ＧＷと、ゲート電極ＧＥ１とが電気的に接続される。
図２および図７に示されるように、半導体装置１００は、上面および下面を有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、シリコンからなる。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。本願では、そのようなｎ型のシリコン基板およびｎ型の半導体層からなる積層体も半導体基板ＳＵＢであるとして説明する。
半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中には、半導体基板ＳＵＢの上面から所定の深さに達するトレンチＴＲが形成されている。トレンチＴＲの深さは、例えば０．５μｍ以上且つ２μｍ以下である。トレンチＴＲの内部（トレンチＴＲの側面および底面）には、ゲート絶縁膜ＧＩ１が形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜であり、例えば１０ｎｍ以上且つ２０ｎｍ以下の厚さを有する。
ゲート絶縁膜ＧＩ１を介してトレンチＴＲの内部を埋め込むように、トレンチＴＲの内部には、ゲート電極ＧＥ１が形成されている。ゲート電極ＧＥ１は、例えばｎ型の不純物が導入された多結晶シリコン膜である。ゲート電極ＧＥ１の上面を覆うように、ゲート電極ＧＥ１の上面上には、キャップ膜ＣＰ１が形成されている。キャップ膜ＣＰ１は、絶縁膜であり、ゲート電極ＧＥ１（多結晶シリコン膜）の上面を熱酸化することで形成された酸化シリコン膜である。キャップ膜ＣＰ１の厚さは、ゲート絶縁膜ＧＩ１および後述のゲート絶縁膜ＧＩ２、ＧＩ３の各々の厚さよりも厚く、例えば４０ｎｍ以上且つ６０ｎｍ以下である。
半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中には、トレンチＴＲの深さよりも浅くなるように、ｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢ中には、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。
ボディ領域ＰＢ下に位置する半導体基板ＳＵＢ中には、ｐ型のコラム領域ＰＣが形成されている。図６に示されるように、トレンチＴＲの延在方向（Ｙ方向）において、複数のコラム領域ＰＣは、等間隔に離間して設けられている。また、複数のコラム領域ＰＣは、千鳥状に配置されている。ｎ型のドリフト領域ＮＶ内にｐ型のコラム領域ＰＣを２次元的に配置することで、コラム領域ＰＣの周囲を空乏化させ、耐圧を向上させることができる。また、コラム領域ＰＣ１～ＰＣ３のように、複数のコラム領域ＰＣの各々の中心を結ぶ線によって、正三角形が構成されている、これにより、各コラム領域ＰＣから伸びる空乏層が均一化されやすく、各コラム領域ＰＣの間において、十分に空乏化が成され易くなっている。
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢ中には、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。半導体基板ＳＵＢの下面下には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。ドレイン領域ＮＤおよびドレイン電極ＤＥは、領域１Ａ～４Ａに渡って形成されている。
ドレイン領域ＮＤおよび半導体基板ＳＵＢ（ドリフト領域ＮＶ）は、ＭＯＳＦＥＴ１Ｑｎのドレインを構成している。ドレイン領域ＮＤおよび半導体基板ＳＵＢには、半導体装置１００の外部からドレイン電極ＤＥを介して、ドレイン電位として電源電位が供給される。
なお、半導体基板ＳＵＢがｎ型のシリコン基板とｎ型の半導体層との積層体である場合には、ｎ型のシリコン基板がドレイン領域ＮＤとして機能できる場合がある。その場合、ドレイン領域ＮＤは形成されていなくてもよい。すなわち、ドレイン領域ＮＤの形成は必須ではない。
半導体基板ＳＵＢの上面上には、ゲート電極ＧＥ１を覆うように、窒化シリコン膜ＳＮ１および層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、窒化シリコン膜ＳＮ１上に形成されている。窒化シリコン膜ＳＮ１の厚さは、例えば１０ｎｍ以上且つ２０ｎｍ以下である。層間絶縁膜ＩＬ１の厚さは、例えば７００ｎｍ以上且つ９００ｎｍ以下である。層間絶縁膜ＩＬ１は、例えば、薄い酸化シリコン膜と、ボロンおよび燐を含む厚い酸化シリコン膜（ＢＰＳＧ：Boro Phospho Silicate Glass膜）との積層膜である。
層間絶縁膜ＩＬ１中、窒化シリコン膜ＳＮ１中、ソース領域ＮＳ中およびボディ領域ＰＢ中には、孔ＣＨ１が形成されている。孔ＣＨ１の底部は、ボディ領域ＰＢの内部に位置する。孔ＣＨ１の底部付近において、ボディ領域ＰＢには、高濃度拡散領域ＰＲが形成されている。高濃度拡散領域ＰＲは、ボディ領域ＰＢよりも高い不純物濃度を有する。また、層間絶縁膜ＩＬ１中および窒化シリコン膜ＳＮ１中には、キャップ膜ＣＰ１を貫通し、ゲート電極ＧＥ１に達するように、孔ＣＨ２が形成されている。
孔ＣＨ１および孔ＣＨ２の各々の内部には、プラグＰＧが形成されている。層間絶縁膜ＩＬ１上には、複数の配線Ｍ１が形成されている。領域１Ａでは、複数の配線Ｍ１の一部が、ソース電極ＳＥおよびゲート配線ＧＷとして機能する。ソース電極ＳＥは、孔ＣＨ１の内部のプラグＰＧを介して、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続されている。ゲート配線ＧＷは、孔ＣＨ２の内部のプラグＰＧを介して、ゲート電極ＧＥ１に電気的に接続されている。
ゲート配線ＧＷは、領域２Ａ～４Ａの配線Ｍ１などのような他の配線を介して、ＭＯＳＦＥＴ２Ｑｎ、２Ｑｐ、３Ｑｎ、３Ｑｐおよび抵抗素子ＲＳなどの半導体素子に電気的に接続される。従って、ゲート電極ＧＥ１に供給される電位は、上記半導体素子を含む領域２Ａ～４Ａの制御回路によって制御される。
なお、プラグＰＧは、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜との積層膜によって構成される。上記バリアメタル膜は、例えばチタン膜および窒化チタン膜の積層膜である。上記導電性膜は、例えばタングステン膜である。
また、配線Ｍ１は、第１バリアメタル膜と、上記第１バリアメタル膜上に形成された導電性膜と、上記導電性膜上に形成された第２バリアメタル膜との積層膜によって構成される。上記第１バリアメタル膜は、例えばチタン膜および窒化チタン膜の積層膜である。上記導電性膜は、例えば、アルミニウム膜であるか、銅またはシリコンが添加されたアルミニウム合金膜である。上記第２バリアメタル膜は、例えばチタン膜および窒化チタン膜の積層膜である。
＜領域２ＡのＭＯＳＦＥＴ２Ｑｎ、２Ｑｐ＞
以下に図２を用いて、領域２ＡのＭＯＳＦＥＴ２Ｑｎ、２Ｑｐの構造について説明する。
以下に説明するように、ＭＯＳＦＥＴ２Ｑｎは、ゲート絶縁膜ＧＩ２、ゲート電極ＧＥ２、キャップ膜ＣＰ２、サイドウォールスペーサＳＷおよびウェル領域ＰＷ１を含む。また、ＭＯＳＦＥＴ２Ｑｎのソース領域およびドレイン領域は、不純物領域Ｎ１および不純物領域Ｎ２によって構成される。
また、ＭＯＳＦＥＴ２Ｑｐは、ゲート絶縁膜ＧＩ２、ゲート電極ＧＥ２、キャップ膜ＣＰ２、サイドウォールスペーサＳＷおよびウェル領域ＮＷ１を含む。また、ＭＯＳＦＥＴ２Ｑｐのソース領域およびドレイン領域は、不純物領域Ｐ１および不純物領域Ｐ２によって構成される。
領域２Ａおよび領域３Ａの半導体基板ＳＵＢ中には、ｐ型のウェル領域ＨＰＷが形成されている。ウェル領域ＨＰＷは、主に、領域２Ａのウェル領域ＮＷ１および領域３Ａのウェル領域ＮＷ２を、ｎ型の半導体基板ＳＵＢから分離するために設けられている。
領域２Ａのウェル領域ＨＰＷ中には、ｐ型のウェル領域ＰＷ１およびｎ型のウェル領域ＮＷ１が形成されている。ウェル領域ＰＷ１上およびウェル領域ＮＷ１上には、それぞれゲート絶縁膜ＧＩ２が形成されている。ゲート絶縁膜ＧＩ２は、例えば酸化シリコン膜であり、例えば１０ｎｍ以上且つ２０ｎｍ以下の厚さを有する。ゲート絶縁膜ＧＩ２上には、ゲート電極ＧＥ２が形成されている。
領域２ＡのＭＯＳＦＥＴ２Ｑｎ、２Ｑｐは、高速で駆動することを目的として設けられ、領域１ＡのＭＯＳＦＥＴ１Ｑｎよりも低い動作電圧で駆動する。従って、ゲート電極ＧＥ２に含まれる材料は、ゲート電極ＧＥ１に含まれる材料と異なっており、ゲート電極ＧＥ１に含まれる材料のシート抵抗よりも低いシート抵抗を有する。また、ゲート電極ＧＥ２は、ゲート電極ＧＥ１とは異なる製造工程で形成される。ゲート電極ＧＥ２は、例えば、ｎ型の不純物が導入された多結晶シリコン膜と、上記多結晶シリコン膜上に形成されたタングステンシリサイド膜との積層膜からなる。
なお、上記多結晶シリコン膜の厚さは、６０ｎｍ以上且つ１００ｎｍ以下であり、上記タングステンシリサイド膜の厚さは、８０ｎｍ以上且つ１２０ｎｍ以下である。また、ゲート電極ＧＥ２に含まれる多結晶シリコン膜の不純物濃度は、ゲート電極ＧＥ１に含まれる多結晶シリコン膜の不純物濃度と同じか、それよりも高い。
ゲート電極ＧＥ２の上面上には、キャップ膜ＣＰ２が形成されている。キャップ膜ＣＰ２は、絶縁膜であり、例えば酸化シリコン膜である。キャップ膜ＣＰ２の厚さは、例えば１００ｎｍ以上且つ１５０ｎｍ以下である。ゲート電極ＧＥ２の側面上には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜である。
ウェル領域ＰＷ１中には、ｎ型の不純物領域Ｎ１およびｎ型の不純物領域Ｎ２が形成されている。一対の不純物領域Ｎ１に挟まれ、且つ、ゲート電極ＧＥ２下に位置するウェル領域ＰＷ１が、ＭＯＳＦＥＴ２Ｑｎのチャネル領域になる。不純物領域Ｎ２は、不純物領域Ｎ１よりも深い位置まで形成され、不純物領域Ｎ１よりも高い不純物濃度を有する。
ウェル領域ＮＷ１中には、ｐ型の不純物領域Ｐ１およびｐ型の不純物領域Ｐ２が形成されている。一対の不純物領域Ｐ１に挟まれ、且つ、ゲート電極ＧＥ２下に位置するウェル領域ＮＷ１が、ＭＯＳＦＥＴ２Ｑｐのチャネル領域になる。不純物領域Ｐ２は、不純物領域Ｐ１よりも深い位置まで形成され、不純物領域Ｐ１よりも高い不純物濃度を有する。
なお、領域１Ａ～４Ａは、それぞれ半導体基板ＳＵＢに形成された素子分離部ＬＯＣによって区画されている。素子分離部ＬＯＣは、例えば酸化シリコン膜であり、例えば３００ｎｍ以上且つ６００ｎｍ以下の厚さを有する。また、素子分離部ＬＯＣは、領域２ＡにおけるＭＯＳＦＥＴ２ＱｎとＭＯＳＦＥＴ２Ｑｐとの境界、および、領域３ＡにおけるＭＯＳＦＥＴ３ＱｎとＭＯＳＦＥＴ３Ｑｐとの境界などにも形成されている。
＜領域３ＡのＭＯＳＦＥＴ３Ｑｎ、３Ｑｐ＞
以下に図３を用いて、領域３ＡのＭＯＳＦＥＴ３Ｑｎ、３Ｑｐの構造について説明する。
以下に説明するように、ＭＯＳＦＥＴ３Ｑｎは、ゲート絶縁膜ＧＩ３、ゲート電極ＧＥ３、キャップ膜ＣＰ３、サイドウォールスペーサＳＷ、ウェル領域ＰＷ２および素子分離部ＬＯＣを含む。ＭＯＳＦＥＴ３Ｑｎのソース領域は、不純物領域Ｎ１および不純物領域Ｎ２によって構成される。ＭＯＳＦＥＴ３Ｑｎのドレイン領域は、ウェル領域ＮＷ２および不純物領域Ｎ２によって構成される。
また、ＭＯＳＦＥＴ３Ｑｐは、ゲート絶縁膜ＧＩ３、ゲート電極ＧＥ３、キャップ膜ＣＰ３、サイドウォールスペーサＳＷ、ウェル領域ＮＷ３および素子分離部ＬＯＣを含む。ＭＯＳＦＥＴ３Ｑｐのソース領域は、不純物領域Ｐ１および不純物領域Ｐ２によって構成される。ＭＯＳＦＥＴ３Ｑｐのドレイン領域は、ウェル領域ＰＷ３および不純物領域Ｐ２によって構成される。
領域３Ａのウェル領域ＨＰＷ中には、ｐ型のウェル領域ＰＷ２およびｎ型のウェル領域ＮＷ２が形成されている。ウェル領域ＰＷ２上およびウェル領域ＮＷ２上には、ゲート絶縁膜ＧＩ３が形成されている。ゲート絶縁膜ＧＩ３上には、ゲート電極ＧＥ３が形成されている。ゲート電極ＧＥ３の上面上には、キャップ膜ＣＰ３が形成されている。ゲート電極ＧＥ３の側面上には、サイドウォールスペーサＳＷが形成されている。
また、ウェル領域ＮＷ２の一部には、素子分離部ＬＯＣが形成されている。ゲート電極ＧＥ３の一部は、素子分離部ＬＯＣ上に形成されており、ドレイン領域側のゲート電極ＧＥ３の端部は、素子分離部ＬＯＣ上に位置する。
領域３ＡのＭＯＳＦＥＴ３Ｑｎ、３Ｑｐは、領域２ＡのＭＯＳＦＥＴ２Ｑｎ、２Ｑｐよりも高い動作電圧で駆動する。例えば、領域２ＡのＭＯＳＦＥＴ２Ｑｎのドレイン領域には、５Ｖ程度の電位が印加されるが、領域３ＡのＭＯＳＦＥＴ３Ｑｎのドレイン領域には、１０Ｖ以上の電位が印加される。そのため、ドレイン領域での電界集中を緩和するために、ＭＯＳＦＥＴ３Ｑｎでは、ドレイン領域側のゲート電極ＧＥ３下に素子分離部ＬＯＣが設けられている。
ウェル領域ＰＷ２中には、ｎ型の不純物領域Ｎ１およびｎ型の不純物領域Ｎ２が形成されている。ウェル領域ＮＷ２中には、ｎ型の不純物領域Ｎ２が形成されている。ウェル領域ＰＷ２中の不純物領域Ｎ１とウェル領域ＮＷ２とに挟まれ、且つ、ゲート電極ＧＥ３下に位置するウェル領域ＰＷ２が、ＭＯＳＦＥＴ３Ｑｎのチャネル領域になる。
領域３Ａの半導体基板ＳＵＢ中には、ｎ型のウェル領域ＮＷ３およびｐ型のウェル領域ＰＷ３が形成されている。ウェル領域ＮＷ３上およびウェル領域ＰＷ３上には、ゲート絶縁膜ＧＩ３が形成されている。ゲート絶縁膜ＧＩ３上には、ゲート電極ＧＥ３が形成されている。ゲート電極ＧＥ３の上面上には、キャップ膜ＣＰ３が形成されている。ゲート電極ＧＥ３の側面上には、サイドウォールスペーサＳＷが形成されている。
また、ＭＯＳＦＥＴ３Ｑｐでも、ドレイン領域での電界集中を緩和するために、ウェル領域ＮＷ３の一部には、素子分離部ＬＯＣが形成されている。ゲート電極ＧＥ３の一部は、素子分離部ＬＯＣ上に形成されており、ドレイン領域側のゲート電極ＧＥ３の端部は、素子分離部ＬＯＣ上に位置する。
ウェル領域ＮＷ３中には、ｐ型の不純物領域Ｐ１およびｐ型の不純物領域Ｐ２が形成されている。ウェル領域ＰＷ３中には、ｐ型の不純物領域Ｐ２が形成されている。ウェル領域ＮＷ３中の不純物領域Ｐ１とウェル領域ＰＷ３とに挟まれ、且つ、ゲート電極ＧＥ３下に位置するウェル領域ＮＷ３が、ＭＯＳＦＥＴ３Ｑｐのチャネル領域になる。
なお、領域３Ａのゲート絶縁膜ＧＩ３、ゲート電極ＧＥ３、キャップ膜ＣＰ３およびサイドウォールスペーサＳＷは、それぞれ、領域２Ａのゲート絶縁膜ＧＩ２、ゲート電極ＧＥ２、キャップ膜ＣＰ２およびサイドウォールスペーサＳＷと同じ製造工程で形成される。従って、これらの材料および厚さは、領域２ＡのＭＯＳＦＥＴ２Ｑｎ、２Ｑｐで説明したものと同様である。
＜領域４Ａの抵抗素子ＲＳ＞
以下に図３を用いて、領域４Ａの抵抗素子ＲＳの構造について説明する。
領域４Ａの半導体基板ＳＵＢには、素子分離部ＬＯＣが形成されている。素子分離部ＬＯＣ上には、絶縁膜ＩＦ４が形成されている。絶縁膜ＩＦ４は、例えば酸化シリコン膜であり、例えば５０ｎｍ以上且つ７０ｎｍ以下の厚さを有する。
絶縁膜ＩＦ４上には、抵抗素子ＲＳが形成されている。抵抗素子ＲＳは、高い抵抗値が得られるように設計される必要がある。それ故、抵抗素子ＲＳに含まれる材料は、ゲート電極ＧＥ１～ＧＥ３に含まれる材料のシート抵抗よりも高いシート抵抗を有する。また、抵抗素子ＲＳは、ゲート電極ＧＥ１～ＧＥ３とは異なる製造工程で形成される。抵抗素子ＲＳは、例えばｐ型の不純物が導入された多結晶シリコン膜であり、例えば１２０ｎｍ以上且つ１８０ｎｍ以下の厚さを有する。
＜配線構造＞
以下に図４および図５を用いて、ＭＯＳＦＥＴ１Ｑｎ、２Ｑｎ、２Ｑｐ、３Ｑｎ、３Ｑｐおよび抵抗素子ＲＳの上方に形成されている配線構造について説明する。
領域２Ａ～４Ａにおいて、半導体基板ＳＵＢの上面上には、ゲート電極ＧＥ２、ＧＥ３および抵抗素子ＲＳを覆うように、窒化シリコン膜ＳＮ１および層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１に含まれる材料は、領域１Ａで説明したものと同様である。
ここで、ＭＯＳＦＥＴ２Ｑｐ、３Ｑｐでは、ゲート絶縁膜ＧＩ２、ＧＩ３へ正電荷がトラップされることにより、ＮＢＴＩが劣化する場合がある。ＭＯＳＦＥＴ２Ｑｐ、３Ｑｐが窒化シリコン膜ＳＮ１によって覆われていることで、ゲート絶縁膜ＧＩ２、ＧＩ３へ正電荷の進入を抑制することができ、半導体装置１００の信頼性を向上させることができる。
領域２Ａ～４Ａにおいて、層間絶縁膜ＩＬ１中および窒化シリコン膜ＳＮ１中には、複数の孔ＣＨ３が形成されている。複数の孔ＣＨ３の各々の内部には、プラグＰＧが形成されている。層間絶縁膜ＩＬ１上には、複数の配線Ｍ１が形成されている。プラグＰＧおよび配線Ｍ１に含まれる材料は、領域１Ａで説明したものと同様である。
不純物領域Ｎ２、Ｐ２および抵抗素子ＲＳは、孔ＣＨ３の内部のプラグＰＧを介して、複数の配線Ｍ１に電気的に接続されている。なお、図示はしていないが、ゲート電極ＧＥ２、ＧＥ３も、孔ＣＨ３の内部のプラグＰＧを介して、配線Ｍ１に電気的に接続されている。
領域１Ａ～４Ａにおいて、層間絶縁膜ＩＬ１上には、複数の配線Ｍ１を覆うように層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜である。層間絶縁膜ＩＬ２の厚さは、例えば例えば６５０ｎｍ以上且つ８５０ｎｍ以下である。
層間絶縁膜ＩＬ２中には、複数の配線Ｍ１に接続された複数のビアＶ１が形成されている。ビアＶ１は、層間絶縁膜ＩＬ２中に形成されたコンタクトホール内に、バリアメタル膜と導電性膜との積層膜が埋め込まれることで構成される。上記バリアメタル膜は、例えば窒化チタン膜である。上記導電性膜は、例えばタングステン膜である。
層間絶縁膜ＩＬ２上には、複数のビアＶ１に接続された複数の配線Ｍ２が形成されている。配線Ｍ２に含まれる材料は、配線Ｍ１と同じである。層間絶縁膜ＩＬ２上には、複数の配線Ｍ２を覆うように層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３に含まれる材料は、層間絶縁膜ＩＬ２と同じである。層間絶縁膜ＩＬ３の厚さは、例えば例えば６５０ｎｍ以上且つ８５０ｎｍ以下である。層間絶縁膜ＩＬ３中には、複数の配線Ｍ２に接続された複数のビアＶ２が形成されている。ビアＶ２の構成は、ビアＶ１と同じである。
層間絶縁膜ＩＬ３上には、複数のビアＶ２に接続された複数の配線Ｍ３が形成されている。配線Ｍ３は、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜との積層膜によって構成される。上記バリアメタル膜は、例えばチタンタングステン膜である。上記導電性膜は、例えば、アルミニウム膜であるか、銅またはシリコンが添加されたアルミニウム合金膜である。なお、配線Ｍ１、Ｍ２の厚さは、３００ｎｍ以上且つ６００ｎｍ以下であるが、配線Ｍ３の厚さは、配線Ｍ１、Ｍ２の厚さよりも十分に厚く、例えば３μｍ以上且つ５μｍ以下である。
層間絶縁膜ＩＬ３上には、複数の配線Ｍ３を覆うように保護膜ＰＶＦが形成されている。保護膜ＰＶＦは、例えばポリイミド膜である。保護膜ＰＶＦの厚さは、例えば４μｍ以上且つ７μｍ以下である。
配線Ｍ３上の保護膜ＰＶＦ中には、複数の配線Ｍ３の一部が露出するように開口部ＯＰ１および複数の開口部ＯＰ２が形成されている（図６７、図７０を参照）。開口部ＯＰ１内で露出している配線Ｍ３の一部は、外部接続用部材ＢＷに接続するためのソースパッドＰＡＤｓを構成する。また、複数の開口部ＯＰ２内で露出している配線Ｍ３の一部は、外部接続用部材ＢＷに接続するための複数のパッドＰＡＤを構成する。
外部接続用部材ＢＷは、例えば、金若しくは銅からなるボンディングワイヤ、または、銅板からなるクリップなどである。ソースパッドＰＡＤｓ上および複数のパッドＰＡＤ上に、外部接続用部材ＢＷが接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。
＜半導体装置の製造方法＞
以下に図８～図５３を主に用いて、半導体装置１００の製造方法に含まれる各製造工程について説明する。
図８および図９に示されるように、まず、上面および下面を有するｎ型の半導体基板ＳＵＢを用意する。上述のように、ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成しているが、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。
次に、半導体基板ＳＵＢの上面上に、例えば熱酸化処理によって、酸化シリコン膜を形成する。次に、上記酸化シリコン膜上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、窒化シリコン膜を形成する。次に、上記酸化シリコン膜および上記窒化シリコン膜をパターニングすることで、半導体基板ＳＵＢの上面を選択的に覆うハードマスクＨＭ１を形成する。次に、半導体基板ＳＵＢに対して熱酸化処理を行うことで、ハードマスクＨＭ１から露出している半導体基板ＳＵＢに、酸化シリコン膜からなる素子分離部ＬＯＣを形成する。その後、等方性エッチング処理によって、ハードマスクＨＭ１を除去する。
図１０および図１１に示されるように、まず、半導体基板ＳＵＢの上面上に、熱酸化処理によって、酸化シリコン膜からなるスルー膜ＴＨ１を形成する。次に、スルー膜ＴＨ１を通過するように、半導体基板ＳＵＢの上面側から選択的にイオン注入を行うことで、領域２Ａおよび領域３Ａの半導体基板ＳＵＢ中に、ｐ型のウェル領域ＨＰＷを形成する。このイオン注入では、不純物として、例えばボロン（Ｂ）が用いられる。
次に、ウェル領域ＨＰＷに対して熱処理を行う。この熱処理は、窒素雰囲気中で行われ、例えば１１５０℃、９０分の条件下で行われる。この熱処理によって、ウェル領域ＨＰＷに含まれる不純物が、半導体基板ＳＵＢ中に拡散し、活性化する。
上記熱処理の処理時間は、比較的長時間で行われるので、ゲート絶縁膜ＧＩ１の形成後に上記熱処理を行うと、ゲート絶縁膜ＧＩ１から半導体基板ＳＵＢ中へ応力が発生し、この応力によって、半導体基板ＳＵＢ中に結晶欠陥が発生する虞がある。また、ハードマスクＨＭ１および後述のハードマスクＨＭ２には、窒化シリコン膜が含まれているが、上記窒化シリコン膜が半導体基板ＳＵＢの上面上に形成された状態で上記熱処理を行った場合も、上記窒化シリコン膜の応力によって、半導体基板ＳＵＢ中に結晶欠陥が発生する虞がある。
すなわち、上記熱処理は、トレンチＴＲの形成前およびゲート絶縁膜ＧＩ１の形成前に行われることが好ましく、上記窒化シリコン膜が半導体基板ＳＵＢの上面上に形成されていない状態で行われることが好ましい。
図１２および図１３に示されるように、まず、スルー膜ＴＨ１上に、例えばＣＶＤ法によって、窒化シリコン膜からなる絶縁膜ＩＦ１を形成する。次に、絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。次に、領域１Ａの一部を選択的に開口し、且つ、領域２Ａ～４Ａを覆うように、絶縁膜ＩＦ２上に、レジストパターンＲＰ１を形成する。
図１４および図１５に示されるように、まず、レジストパターンＲＰ１をマスクとして異方性エッチング処理を行うことで、スルー膜ＴＨ１、絶縁膜ＩＦ１および絶縁膜ＩＦ２をパターニングする。これにより、ハードマスクＨＭ２が形成される。次に、アッシング処理によって、レジストパターンＲＰ１を除去する。次に、ハードマスクＨＭ２をマスクとして異方性エッチング処理を行うことで、ハードマスクＨＭ２から露出している半導体基板ＳＵＢ中にトレンチＴＲを形成する。その後、半導体基板ＳＵＢに対して洗浄を行う。この際、絶縁膜ＩＦ２は除去されるが、スルー膜ＴＨ１および絶縁膜ＩＦ１は、ハードマスクＨＭ２として残される。
図１６および図１７に示されるように、まず、トレンチＴＲの内部に、熱酸化処理によって、ゲート絶縁膜ＧＩ１を形成する。次に、ゲート絶縁膜ＧＩ１上およびハードマスクＨＭ２上に、例えばＣＶＤ法によって、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、多結晶シリコン膜である。次に、導電性膜ＣＦ１に対して、例えば燐（Ｐ）のような不純物をイオン注入することで、導電性膜ＣＦ１をｎ型の多結晶シリコン膜にする。
図１８および図１９に示されるように、導電性膜ＣＦ１に対して異方性エッチング処理を行う。これにより、ハードマスクＨＭ２上の導電性膜ＣＦ１を除去すると共に、ゲート絶縁膜ＧＩ１を介してトレンチＴＲの内部を埋め込むように、トレンチＴＲの内部に、ゲート電極ＧＥ１を形成する。
図２０および図２１に示されるように、熱酸化処理によって、ゲート電極ＧＥ１の一部を酸化する。これにより、ゲート電極ＧＥ１の上面上に、絶縁膜からなるキャップ膜ＣＰ１を形成する。すなわち、キャップ膜ＣＰ１は、多結晶シリコン膜の上面を熱酸化することによって形成された酸化シリコン膜である。
図２２および図２３に示されるように、ハードマスクＨＭ２を除去する。まず、燐酸を含む水溶液を用いた等方性エッチング処理によって、絶縁膜ＩＦ１を除去する。次に、フッ酸を含む水溶液を用いた洗浄工程を行うことで、スルー膜ＴＨ１を除去する。
図２４および図２５に示されるように、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＵＢの上面側において、領域１Ａ～３Ａの半導体基板ＳＵＢ中に、各不純物領域を選択的に形成する。
領域１Ａでは、トレンチＴＲの深さよりも浅くなるように、半導体基板ＳＵＢ中に、ｐ型のボディ領域ＰＢを形成する。領域２Ａでは、半導体基板ＳＵＢ中に、ｐ型のウェル領域ＰＷ１およびｎ型のウェル領域ＮＷ１を形成する。なお、ウェル領域ＰＷ１およびウェル領域ＮＷ１は、ウェル領域ＨＰＷ中に形成される。領域３Ａでは、半導体基板ＳＵＢ中に、ｐ型のウェル領域ＰＷ２、ｎ型のウェル領域ＮＷ２、ｐ型のウェル領域ＰＷ３およびｎ型のウェル領域ＮＷ３を形成する。なお、ウェル領域ＰＷ２およびウェル領域ＮＷ２は、ウェル領域ＨＰＷ中に形成される。
ここでは図示していないが、これらのイオン注入前に、半導体基板ＳＵＢの上面上には、酸化シリコン膜からなるスルー膜が形成される。これらのイオン注入後、上記スルー膜は、フッ酸を含む水溶液を用いた洗浄工程によって除去される。
図２６および図２７に示されるように、まず、半導体基板ＳＵＢの上面上に、熱酸化処理によって、酸化シリコン膜からなるゲート絶縁膜を形成する。ここでは、領域２Ａのウェル領域ＰＷ１上およびウェル領域ＮＷ１上に形成されるゲート絶縁膜を、ゲート絶縁膜ＧＩ２として示している。また、領域３Ａのウェル領域ＰＷ２上、ウェル領域ＮＷ２上、ウェル領域ＰＷ３上およびウェル領域ＮＷ３上に形成されるゲート絶縁膜を、ゲート絶縁膜ＧＩ３として示している。
次に、ゲート絶縁膜ＧＩ２上、ゲート絶縁膜ＧＩ３上およびキャップ膜ＣＰ１上に、導電性膜ＣＦ２を形成する。導電性膜ＣＦ２に含まれる材料は、導電性膜ＣＦ１（ゲート電極ＧＥ１）に含まれる材料のシート抵抗よりも高いシート抵抗を有する。導電性膜ＣＦ２は、例えば、ＣＶＤ法によって形成されたｎ型の多結晶シリコン膜と、ＣＶＤ法によって形成されたタングステンシリサイド膜との積層膜である。
次に、導電性膜ＣＦ２上に、例えばＣＶＤ法によって、酸化シリコン膜からなる絶縁膜ＩＦ３を形成する。次に、領域２Ａの一部および領域３Ａの一部を選択的に覆うように、絶縁膜ＩＦ３上に、レジストパターンＲＰ２を形成する。
図２８および図２９に示されるように、レジストパターンＲＰ２をマスクとして異方性エッチング処理を行うことで、絶縁膜ＩＦ３および導電性膜ＣＦ２をパターニングする。これにより、レジストパターンＲＰ２に覆われていない絶縁膜ＩＦ３および導電性膜ＣＦ２が除去される。そして、領域２Ａの半導体基板ＳＵＢの上面上には、ゲート絶縁膜ＧＩ２を介して、ゲート電極ＧＥ２およびキャップ膜ＣＰ２が形成される。また、領域３Ａの半導体基板ＳＵＢの上面上には、ゲート絶縁膜ＧＩ３を介して、ゲート電極ＧＥ３およびキャップ膜ＣＰ３が形成される。
次に、アッシング処理によって、レジストパターンＲＰ２を除去する。その後、フッ酸を含む水溶液を用いた洗浄工程によって、ゲート電極ＧＥ２、ＧＥ３から露出しているゲート絶縁膜ＧＩ２、ＧＩ３が除去される。
ここで、図１６および図１７から図２８および図２９に至るまでの製造工程において、実施の形態１の特徴について説明する。この特徴については、図５４～図６５を用いて、検討例１～３と比較しながら説明する。なお、検討例１～３は、従来技術ではなく、本願発明者らが検討を行って得た新たな知見である。
図５４および図５５は、ゲート絶縁膜ＧＩ１を形成した直後の状態を示している。検討例１では、ハードマスクＨＭ２を除去した状態でゲート絶縁膜ＧＩ１を形成しているが、実施の形態１では、ハードマスクＨＭ２を残した状態でゲート絶縁膜ＧＩ１を形成している。
次に、図５６および図５７に示されるように、トレンチＴＲの内部を埋め込むように、導電性膜ＣＦ１を形成する。次に、図５８および図５９に示されるように、導電性膜ＣＦ１に対して異方性エッチング処理を行うことで、トレンチＴＲの外部の導電性膜ＣＦ１を除去し、トレンチＴＲの内部の導電性膜ＣＦ１を後退させる。トレンチＴＲの内部に残された導電性膜ＣＦ１が、ゲート電極ＧＥ１になる。
この時点で、検討例１の導電性膜ＣＦ１の上面の位置は、半導体基板ＳＵＢの上面の位置よりもかなり低くなっている。一方で、実施の形態１の導電性膜ＣＦ１の上面の位置は、半導体基板ＳＵＢの上面の位置よりも若干低くなっているが、ハードマスクＨＭ２の厚さの分、半導体基板ＳＵＢの上面に近くなっている。
次に、図６０および図６１に示されるように、熱酸化処理によって、導電性膜ＣＦ１の上面上に、キャップ膜ＣＰ１を形成する。この時点で、検討例１のキャップ膜ＣＰ１の上面の位置は、半導体基板ＳＵＢの上面の位置よりも低くなっている。
一方で、実施の形態１の導電性膜ＣＦ１の上面の位置は、半導体基板ＳＵＢの上面の位置よりも低くなっている。これらの位置の差は、高さＨ１として示されている。また、実施の形態１のキャップ膜ＣＰ１の上面の位置は、半導体基板ＳＵＢの上面の位置よりも高くなっている。これらの位置の差は、高さＨ２として示されている。言い換えれば、半導体基板ＳＵＢの上面は、キャップ膜ＣＰ１の厚さの範囲内に位置している。また、キャップ膜ＣＰ１の厚さは、ゲート絶縁膜ＧＩ１の厚さよりも厚くなっている。
図６２および図６３は、ハードマスクＨＭ２を除去し、導電性膜ＣＦ２などを形成した後、異方性エッチング処理を行うことで、導電性膜ＣＦ２をパターニングした状態を示している。ここで、検討例１では、キャップ膜ＣＰ１の上面の位置が低いので、導電性膜ＣＦ２がサイドウォール状の残渣として、トレンチＴＲの内部に残されるという問題がある。
このような残渣は、例えば、ゲート電極ＧＥ１への孔ＣＨ２を形成する際の障害となり、孔ＣＨ２が正常に形成されない要因となる。また、各製造工程中に、残渣が剥離して飛散する虞があり、残渣が半導体基板ＳＵＢ上の異物として残される虞もある。それ故、半導体装置１００の信頼性が低下する、または、歩留まりが低下するという問題が発生する。これに対して、実施の形態１では、そのような残渣の発生を抑制できる。
残渣の発生を抑制するために、図６４の検討例２および図６５の検討例３のような対策を行うことも考えられる。
検討例２では、ゲート絶縁膜ＧＩ１の厚さを厚くすることで、導電性膜ＣＦ１の後退量が同じであっても、ゲート電極ＧＥ１の上面の位置を、半導体基板ＳＵＢの上面に近づけることができる。しかしながら、ゲート絶縁膜ＧＩ１の厚さが厚くなった分、オン電流が流れ難くなる。すなわち、オン抵抗が増加することになるので、半導体装置１００の性能が低下する。
検討例３では、ハードマスクＨＭ２の厚さ（絶縁膜ＩＦ１の厚さ）を厚くしておくことで、導電性膜ＣＦ１の後退量が同じであっても、ゲート電極ＧＥ１の上面の位置が、半導体基板ＳＵＢの上面の位置よりも高くなっている。この場合、トレンチＴＲの内部の残渣の発生は抑制できる。
しかしながら、ハードマスクＨＭ２を除去した後、導電性膜ＣＦ２に異方性エッチング処理を行うと、突出したゲート電極ＧＥ１の側面に、サイドウォール状の導電性膜ＣＦ２が残渣として残されてしまう。この残渣も半導体基板ＳＵＢ上の異物になる虞がある。また、残渣が突出したゲート電極ＧＥ１の側面に残されたままだと、この残渣が、ゲート電極ＧＥ１とソース領域ＮＳとの間でのリークパスとなる虞もある。
実施の形態１は、検討例１～３で発生するこれらの問題を考慮して発案されたものであり、導電性膜ＣＦ２に起因する残渣の発生を抑制できる。また、ゲート絶縁膜ＧＩ１の厚さを調整する必要も無いので、オン抵抗の増加も抑制できる。すなわち、実施の形態１によれば、半導体装置１００の性能を確保しながら、半導体装置１００の信頼性を向上でき、歩留まりの低下も抑制できる。
ところで、上述のように、ハードマスクＨＭ２のうち窒化シリコン膜である絶縁膜ＩＦ１を除去する際には、燐酸を含む水溶液を用いた等方性エッチング処理が用いられる。この際、ゲート電極ＧＥ１の上面が露出していると、ゲート電極ＧＥ１が燐酸によってエッチングされてしまう。ゲート電極ＧＥ１上にキャップ膜ＣＰ１が形成されていることで、そのようなエッチングを防止できる。
また、キャップ膜ＣＰ１は、多結晶シリコン膜からなるゲート電極ＧＥ１の上面を熱酸化処理することで形成されるが、図５８に示されるように、熱酸化処理の前には、ゲート電極ＧＥ１の上部が尖った形状になっている。このような尖った箇所は、電界集中が起こり易い箇所であり、局所的な絶縁耐性の劣化の要因になり易い。
図６０に示されるように、上記熱酸化処理の時間を適切に調整することで、ゲート電極ＧＥ１の上部が丸められる。このため、ゲート電極ＧＥ１の上部での電界集中を抑制できる。例えば、キャップ膜ＣＰ１の厚さが４０ｎｍ以上且つ６０ｎｍ以下になるように、熱酸化処理の時間を調整することで、電界集中を抑制できる程度に、ゲート電極ＧＥ１の上部が丸められる。言い換えれば、キャップ膜ＣＰ１の厚さがゲート絶縁膜ＧＩ１の厚さ（１０ｎｍ～２０ｎｍ）よりも厚くなる程度まで、上記熱酸化処理を行うことが好ましい。
なお、キャップ膜ＣＰ１を形成せず、ゲート絶縁膜ＧＩ２を形成する際に、ゲート電極ＧＥ１の上面も酸化することも考えられる。しかし、ゲート絶縁膜ＧＩ２の厚さは、例えば１０ｎｍ以上且つ２０ｎｍ以下であるので、ゲート電極ＧＥ１の上部が十分に丸められない可能性もある。そのような点も考慮すると、キャップ膜ＣＰ１の厚さがゲート絶縁膜ＧＩ２の厚さよりも厚くなる程度まで、上記熱酸化処理を行うことが好ましい。
以下に、図２８および図２９以降の製造工程について説明する。
図３０および図３１に示されるように、まず、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＵＢの上面側において、領域２Ａ、３Ａの半導体基板ＳＵＢ中に、各不純物領域を選択的に形成する。
領域２Ａでは、ウェル領域ＰＷ１中にｎ型の不純物領域Ｎ１を形成し、ウェル領域ＮＷ１中にｐ型の不純物領域Ｐ１を形成する。領域３Ａでは、ウェル領域ＰＷ２中にｎ型の不純物領域Ｎ１を形成し、ウェル領域ＮＷ３中にｐ型の不純物領域Ｐ１を形成する。
ここでは図示していないが、これらのイオン注入前に、半導体基板ＳＵＢの上面上には、酸化シリコン膜からなるスルー膜が形成される。これらのイオン注入後、上記スルー膜は、フッ酸を含む水溶液を用いた洗浄工程によって除去される。
次に、領域１Ａ～４Ａの半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって、例えば酸化シリコン膜などの絶縁膜を形成する。次に、上記絶縁膜に対して異方性エッチング処理を行うことで、半導体基板ＳＵＢの上面上の上記絶縁膜を除去すると共に、ゲート電極ＧＥ２、ＧＥ３の各々の側面に、サイドウォールスペーサＳＷを形成する。
図３２および図３３に示されるように、まず、ゲート電極ＧＥ１～ＧＥ３および素子分離部ＬＯＣを覆うように、半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ４を形成する。
次に、絶縁膜ＩＦ４上に、例えばＣＶＤ法によって、導電性膜ＣＦ３を形成する。導電性膜ＣＦ３に含まれる材料は、導電性膜ＣＦ１、ＣＦ２（ゲート電極ＧＥ１～ＧＥ３）に含まれる材料のシート抵抗よりも高いシート抵抗を有する。導電性膜ＣＦ３は、多結晶シリコン膜である。次に、導電性膜ＣＦ３に対して、例えばボロン（Ｂ）のような不純物をイオン注入することで、導電性膜ＣＦ３をｐ型の多結晶シリコン膜にする。次に、領域４Ａの一部を選択的に覆うように、導電性膜ＣＦ３上に、レジストパターンＲＰ３を形成する。
図３４および図３５に示されるように、まず、レジストパターンＲＰ３をマスクとして異方性エッチング処理を行うことで、導電性膜ＣＦ３をパターニングする。これにより、抵抗素子ＲＳが形成される。次に、アッシング処理によって、レジストパターンＲＰ３を除去する。次に、フッ酸を含む水溶液を用いた洗浄工程を行うことで、抵抗素子ＲＳから露出している絶縁膜ＩＦ４を除去する。
図３６および図３７に示されるように、まず、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＵＢの上面側において、領域１Ａ～３Ａの半導体基板ＳＵＢ中に、各不純物領域を選択的に形成する。
領域１Ａでは、ボディ領域ＰＢ中に、ｎ型のソース領域ＮＳを形成する。領域２Ａでは、ウェル領域ＰＷ１中に、ｎ型の不純物領域Ｎ２を形成し、ウェル領域ＮＷ１中に、ｐ型の不純物領域Ｐ２を形成する。このように、領域２Ａにおいて、不純物領域Ｎ１、Ｎ２を含むＭＯＳＦＥＴ２Ｑｎのソース領域およびドレイン領域が形成され、不純物領域Ｐ１、Ｐ２を含むＭＯＳＦＥＴ２Ｑｐのソース領域およびドレイン領域が形成される。
領域３Ａでは、ウェル領域ＰＷ２中に、ｎ型の不純物領域Ｎ２を形成し、ウェル領域ＮＷ２中に、ｎ型の不純物領域Ｎ２を形成し、ウェル領域ＮＷ３中に、ｐ型の不純物領域Ｐ２を形成し、ウェル領域ＰＷ３中に、ｐ型の不純物領域Ｐ２を形成する。このように、領域３Ａにおいて、不純物領域Ｎ１、Ｎ２を含むＭＯＳＦＥＴ３Ｑｎのソース領域が形成され、ウェル領域ＮＷ２および不純物領域Ｎ２を含むＭＯＳＦＥＴ３Ｑｎのドレイン領域が形成される。また、領域３Ａにおいて、不純物領域Ｐ１、Ｐ２を含むＭＯＳＦＥＴ３Ｑｐのソース領域が形成され、ウェル領域ＰＷ３および不純物領域Ｐ２を含むＭＯＳＦＥＴ３Ｑｐのドレイン領域が形成される。
ここでは図示していないが、これらのイオン注入前に、半導体基板ＳＵＢの上面上には、酸化シリコン膜からなるスルー膜が形成される。これらのイオン注入後、上記スルー膜を、フッ酸を含む水溶液を用いた洗浄工程によって除去してもよいが、上記スルー膜を残しておいてもよい。
次に、ＭＯＳＦＥＴ１Ｑｎ、２Ｑｎ、２Ｑｐ、３Ｑｎ、３Ｑｐの各々のソース領域およびドレイン領域に対して、熱処理を行う。この熱処理は、窒素雰囲気中で行われ、例えば８５０℃、２０分の条件下で行われる。この熱処理によって、ＭＯＳＦＥＴ１Ｑｎ、２Ｑｎ、２Ｑｐ、３Ｑｎ、３Ｑｐの各々のソース領域およびドレイン領域に含まれる不純物が活性化する。
以上の各製造工程により、ＭＯＳＦＥＴ１Ｑｎ、２Ｑｎ、２Ｑｐ、３Ｑｎ、３Ｑｐの基本的な構造が得られる。
次に、ゲート電極ＧＥ１～ＧＥ３および抵抗素子ＲＳを覆うように、領域１Ａ～４Ａの半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって、窒化シリコン膜ＳＮ１を形成する。窒化シリコン膜ＳＮ１の厚さは、例えば１０ｎｍ以上且つ２０ｎｍ以下である。
図３８および図３９に示されるように、窒化シリコン膜ＳＮ１上に、例えばＣＶＤ法によって、酸化シリコン膜からなる絶縁膜ＩＦ５と、窒化シリコン膜ＳＮ２と、酸化シリコン膜からなる絶縁膜ＩＦ６とを順次形成する。絶縁膜ＩＦ５の厚さは、例えば８０ｎｍ以上且つ１２０ｎｍ以下である。窒化シリコン膜ＳＮ２の厚さは、例えば１２０ｎｍ以上且つ１６０ｎｍ以下である。絶縁膜ＩＦ６の厚さは、例えば１０００ｎｍ以上且つ１４００ｎｍ以下である。
図４０および図４１に示されるように、まず、領域１Ａの一部を選択的に開口するように、絶縁膜ＩＦ６上に、レジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとして異方性エッチング処理を行うことで、ボディ領域ＰＢ上に位置する絶縁膜ＩＦ６中に、開口部ＯＰ０を形成する。この際、窒化シリコン膜ＳＮ２がエッチングストッパとして機能する。
次に、開口部ＯＰ０の内部において、窒化シリコン膜ＳＮ１、絶縁膜ＩＦ５および窒化シリコン膜ＳＮ２を通過するように、イオン注入を行う。これにより、ボディ領域ＰＢ下に位置する半導体基板ＳＵＢ中に、ｐ型のコラム領域ＰＣを形成する。なお、このイオン注入では、不純物として例えばボロン（Ｂ）が用いられ、注入エネルギーを変更しながら複数回に分けて行われる。その後、アッシング処理によって、レジストパターンＲＰ４を除去する。
ここで、コラム領域ＰＣの形成は、ＭＯＳＦＥＴ１Ｑｎ、２Ｑｎ、２Ｑｐ、３Ｑｎ、３Ｑｐの各々のソース領域およびドレイン領域に含まれる不純物を活性化させるための熱処理の後に行われることが好ましい。コラム領域ＰＣの形成後に上記活性化用の熱処理を行うと、コラム領域ＰＣに含まれる不純物が拡散し、コラム領域ＰＣが広がってしまう場合がある。コラム領域ＰＣの位置が設計値から広がりすぎると、ＭＯＳＦＥＴ１Ｑｎのオン抵抗が増加する虞がある。また、熱処理によるコラム領域ＰＣの拡散位置を制御することが難しいので、空乏層の広がりにバラツキが生じる虞があり、想定していた耐圧が得られない虞がある。そのため、実施の形態１では、コラム領域ＰＣの形成を上記活性化用の熱処理の後に行っている。
図４２および図４３に示されるように、まず、フッ酸を含む水溶液を用いた等方性エッチング処理を行うことで、窒化シリコン膜ＳＮ２をエッチングストッパとして、絶縁膜ＩＦ６を除去する。次に、燐酸を含む水溶液を用いた等方性エッチング処理を行うことで、絶縁膜ＩＦ５をエッチングストッパとして、窒化シリコン膜ＳＮ２を除去する。窒化シリコン膜ＳＮ１と窒化シリコン膜ＳＮ２の間に絶縁膜ＩＦ５が形成されていたので、窒化シリコン膜ＳＮ２の除去時に、窒化シリコン膜ＳＮ１も除去されることが防止できる。
その後、フッ酸を含む水溶液を用いた等方性エッチング処理などによって、絶縁膜ＩＦ５を除去してもよいが、層間絶縁膜ＩＬ１の一部として絶縁膜ＩＦ５を残してもよい。ここでは、絶縁膜ＩＦ５を残す場合を例示する。
図４４および図４５に示されるように、ゲート電極ＧＥ１～ＧＥ３および抵抗素子ＲＳを覆うように、領域１Ａ～４Ａの半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬ１を形成する。
まず、窒化シリコン膜ＳＮ１上に、例えばＣＶＤ法によって、酸化シリコン膜を形成する。次に、上記酸化シリコン膜上に、例えば塗布法によって、ＢＰＳＧ膜を形成する。次に、ＢＰＳＧ膜に対して熱処理を行う。この熱処理は、窒素雰囲気で行われ、例えば８５０℃、２０分の条件下で行われる。この熱処理によって、ＢＰＳＧ膜から半導体基板ＳＵＢ側へ、ボロンまたは燐が拡散する場合があるが、上記酸化シリコン膜によって、そのような拡散が防止できる。なお、絶縁膜ＩＦ５が残されている場合、上記酸化シリコン膜の形成は必須ではない。
次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いた研磨処理によって、層間絶縁膜ＩＬ１を研磨する。これにより、層間絶縁膜ＩＬ１の上面が平坦化される。
図４６および図４７に示されるように、まず、フォトリソグラフィ技術および異方性エッチング処理によって、領域１Ａにおいて、層間絶縁膜ＩＬ１中、窒化シリコン膜ＳＮ１中、ソース領域ＮＳ中およびボディ領域ＰＢ中に、孔ＣＨ１を形成する。孔ＣＨ１の底部は、ボディ領域ＰＢの内部に位置する。
なお、層間絶縁膜ＩＬ１のエッチングでは、窒化シリコン膜ＳＮ１がエッチングストッパとして機能する。その後、ガスなどの条件を変更し、窒化シリコン膜ＳＮ１および半導体基板ＳＵＢを順次エッチングする。エッチング処理を窒化シリコン膜ＳＮ１で一度止められるので、ウェハ面内における複数の孔ＣＨ１の深さを均一化させ易くなる。
次に、孔ＣＨ１の底部におけるボディ領域ＰＢに、イオン注入法によって、例えばボロン（Ｂ）を導入することで、ｐ型の高濃度拡散領域ＰＲを形成する。
図４８および図４９に示されるように、フォトリソグラフィ技術および異方性エッチング処理によって、領域１Ａにおいて、層間絶縁膜ＩＬ１中、窒化シリコン膜ＳＮ１中およびキャップ膜ＣＰ１中に、孔ＣＨ２を形成する。孔ＣＨ２は、ゲート電極ＧＥ１に達している。孔ＣＨ１の製造工程時と同様に、層間絶縁膜ＩＬ１のエッチングでは、窒化シリコン膜ＳＮ１がエッチングストッパとして機能する。
図５０および図５１に示されるように、フォトリソグラフィ技術および異方性エッチング処理によって、領域２Ａ～４Ａにおいて、層間絶縁膜ＩＬ１中および窒化シリコン膜ＳＮ１中に、複数の孔ＣＨ３を形成する。領域２Ａでは、複数の孔ＣＨ３は、ＭＯＳＦＥＴ２Ｑｎ、２Ｑｐの各々のソース領域およびドレイン領域に達している。領域３Ａでは、複数の孔ＣＨ３は、ＭＯＳＦＥＴ３Ｑｎ、３Ｑｐの各々のソース領域およびドレイン領域に達している。領域４Ａでは、複数の孔ＣＨ３は、抵抗素子ＲＳに達している。孔ＣＨ１の製造工程時と同様に、層間絶縁膜ＩＬ１のエッチングでは、窒化シリコン膜ＳＮ１がエッチングストッパとして機能する。
ここでは図示していないが、層間絶縁膜ＩＬ１中および窒化シリコン膜ＳＮ１中には、ゲート電極ＧＥ２、ＧＥ３に達する孔ＣＨ３も形成される。
孔ＣＨ１の製造工程では、孔ＣＨ２の製造工程および孔ＣＨ３の製造工程と比較して、より深い位置までのエッチングが必要であり、半導体基板ＳＵＢもエッチングする必要がある。更に、孔ＣＨ１の形成後に、高濃度拡散領域ＰＲの製造工程もある。それ故、孔ＣＨ１の製造工程と、孔ＣＨ２の製造工程および孔ＣＨ３の製造工程とは、別々の工程であることが好ましい。
また、孔ＣＨ２の製造工程では、キャップ膜ＣＰ１のエッチングが行われるので、孔ＣＨ２の製造工程および孔ＣＨ３の製造工程も、別々の工程であることが好ましい。
しかしながら、キャップ膜ＣＰ１の厚さは、層間絶縁膜ＩＬ１などと比較して相対的に薄いので、ＭＯＳＦＥＴ２Ｑｎ、２Ｑｐ、３Ｑｎ、３Ｑｐの各々のソース領域およびドレイン領域へのエッチングダメージが許容できる範囲内であるならば、孔ＣＨ２の製造工程および孔ＣＨ３の製造工程を同じ工程にしてもよい。特に、実施の形態１では、ゲート電極ＧＥ１の上面の位置が、半導体基板ＳＵＢの上面の位置に近いので、孔ＣＨ２がゲート電極ＧＥ１に達する時間を短くすることができる。従って、孔ＣＨ２の製造工程および孔ＣＨ３の製造工程を同じ工程にした場合でも、検討例１などと比較して、上記エッチングダメージを低減できる。
図５２および図５３に示されるように、孔ＣＨ１～ＣＨ３の各々の内部に、プラグＰＧを形成する。まず、孔ＣＨ１～ＣＨ３の各々の内部と、層間絶縁膜ＩＬ１上とに、例えばスパッタリング法によって、バリアメタル膜を形成する。次に、孔ＣＨ１～ＣＨ３の各々の内部を埋め込むように、上記バリアメタル膜上に、例えばＣＶＤ法によって、導電性膜を形成する。次に、例えば異方性エッチング処理を行うことで、孔ＣＨ１～ＣＨ３の各々の外部に形成されている上記バリアメタル膜および上記導電性膜を除去する。これにより、層間絶縁膜ＩＬ１中にプラグＰＧが形成される。なお、上記バリアメタル膜は、例えばチタン膜および窒化チタン膜の積層膜である。上記導電性膜は、例えばタングステン膜である。
次に、層間絶縁膜ＩＬ１上に、例えばスパッタリング法またはＣＶＤ法によって、第１バリアメタル膜、導電性膜および第２バリアメタル膜を順次形成する。次に、上記第１バリアメタル膜、上記導電性膜および上記第２バリアメタル膜をパターニングすることで、層間絶縁膜ＩＬ１上に、プラグＰＧに接続する配線Ｍ１を形成する。上記第１バリアメタル膜は、例えばチタン膜および窒化チタン膜の積層膜である。上記導電性膜は、例えば、アルミニウム膜であるか、銅またはシリコンが添加されたアルミニウム合金膜である。上記第２バリアメタル膜は、例えばチタン膜および窒化チタン膜の積層膜である。
その後、以下の各製造工程を経て、図４および図５に示される構造体が得られる。
配線Ｍ１を覆うように、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２を形成するためには、まず、層間絶縁膜ＩＬ１上に、例えば高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ：High Density Plasma CVD）法によって、第１酸化シリコン膜を形成する。次に、上記第１酸化シリコン膜上に、例えばＣＶＤ法によって、第２酸化シリコン膜を形成する。次に、ＣＭＰ法を用いた研磨処理によって、上記第１酸化シリコン膜および上記第２酸化シリコン膜を平坦化する。これにより、上記第１酸化シリコン膜および上記第２酸化シリコン膜を含む層間絶縁膜ＩＬ２が形成される。
なお、層間絶縁膜ＩＬ２を形成した後であって、後述のビアＶ１を形成する前に、水素アロイ処理を行ってもよい。この水素アロイ処理は、水素雰囲気中で、例えば４００℃、２０分の条件下で行われる熱処理である。この水素アロイ処理によって、半導体基板ＳＵＢの上面付近のダングリングボンドを終端させ、ＭＯＳＦＥＴ１Ｑｎの閾値電圧のバラツキを改善できる。
次に、配線Ｍ１に接続するように、層間絶縁膜ＩＬ２中に、ビアＶ１を形成する。ビアＶ１を形成するためには、まず、フォトリソグラフィ技術および異方性エッチング処理によって、層間絶縁膜ＩＬ２中に、コンタクトホールを形成する。次に、上記コンタクトホールの内部と、層間絶縁膜ＩＬ２上とに、例えばＣＶＤ法によって、バリアメタル膜を形成する。次に、上記コンタクトホールの内部を埋め込むように、上記バリアメタル膜上に、例えばＣＶＤ法によって、導電性膜を形成する。次に、例えば異方性エッチング処理を行うことで、上記コンタクトホールの外部に形成されている上記バリアメタル膜および上記導電性膜を除去する。これにより、層間絶縁膜ＩＬ２中にビアＶ１が形成される。なお、上記バリアメタル膜は、例えば窒化チタン膜である。上記導電性膜は、例えばタングステン膜である。
次に、ビアＶ１に接続するように、層間絶縁膜ＩＬ２上に、配線Ｍ２を形成する。次に、配線Ｍ２を覆うように、層間絶縁膜ＩＬ２上に、層間絶縁膜ＩＬ３を形成する。次に、配線Ｍ２に接続するように、層間絶縁膜ＩＬ３中に、ビアＶ２を形成する。配線Ｍ２、層間絶縁膜ＩＬ３およびビアＶ２の製造工程は、配線Ｍ１、層間絶縁膜ＩＬ２およびビアＶ１の製造工程と同様の手法で行える。
なお、層間絶縁膜ＩＬ３を形成した後であって、ビアＶ２を形成する前に、上述と同様の条件下で水素アロイ処理を行ってもよい。水素アロイ処理は、層間絶縁膜ＩＬ２の形成後のみに行われてもよいし、層間絶縁膜ＩＬ３の形成後のみに行われてもよいし、これらの両方で行われてもよい。
次に、ビアＶ２に接続するように、層間絶縁膜ＩＬ３上に、配線Ｍ３を形成する。配線Ｍ３を形成するためには、まず、層間絶縁膜ＩＬ３上に、例えばスパッタリング法またはＣＶＤ法によって、バリアメタル膜および導電性膜を順次形成する。次に、上記バリアメタル膜および上記導電性膜をパターニングすることで、層間絶縁膜ＩＬ３上に、配線Ｍ３を形成する。上記バリアメタル膜は、例えばチタンタングステン膜である。上記導電性膜は、例えば、アルミニウム膜であるか、銅またはシリコンが添加されたアルミニウム合金膜である。
次に、配線Ｍ３を覆うように、層間絶縁膜ＩＬ３上に、例えば塗布法によって、保護膜ＰＶＦを形成する。保護膜ＰＶＦは、例えばポリイミド膜である。次に、配線Ｍ３の一部が露出するように、配線Ｍ３上の保護膜ＰＶＦ中に、開口部ＯＰ１、ＯＰ２を形成する（図６７、図７０を参照）。開口部ＯＰ１、ＯＰ２内で露出している配線Ｍ３の一部は、外部接続用部材ＢＷに接続するためのソースパッドＰＡＤｓまたはパッドＰＡＤを構成する。
その後、必要に応じて半導体基板ＳＵＢの下面を研磨する。次に、半導体基板ＳＵＢの下面に、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。次に、半導体基板ＳＵＢの下面下に、スパッタリング法によって、ドレイン電極ＤＥを形成する。
なお、半導体基板ＳＵＢがｎ型のシリコン基板とｎ型の半導体層との積層体である場合には、上記研磨によってｎ型のシリコン基板が薄くなる。その際、ｎ型のシリコン基板が残される場合には、残されたｎ型のシリコン基板がドレイン領域ＮＤとして機能できるので、上記イオン注入法によるドレイン領域ＮＤの形成を行わなくてもよい。
以上により、半導体装置１００が製造される。
＜パッド構造＞
以下に図６６～図７０を用いて、実施の形態１におけるソースパッドＰＡＤｓおよびパッドＰＡＤの特徴について説明する。
図６６は、図１に示されるソースパッドＰＡＤｓのうち破線で囲まれた拡大領域１０に対応する平面図である。図６７は、図６６のＣ－Ｃ線に沿った断面図である。なお、図６７では、ビアＶ１およびビアＶ２は実際には示されないが、各構成の上下関係を判り易くするために、ビアＶ１およびビアＶ２を破線で示している。
図６６および図６７に示されるように、平面視でソースパッドＰＡＤｓと重なる位置において、配線Ｍ２には、配線Ｍ２を貫通する複数のスリットＳＬが設けられ、配線Ｍ１には、配線Ｍ１を貫通する複数のスリットＳＬが設けられ、半導体基板ＳＵＢには、複数のＭＯＳＦＥＴ１Ｑｎが設けられている。なお、配線Ｍ３の一部であるソースパッドＰＡＤｓには、そのようなスリットＳＬは設けられていない。
配線Ｍ１および配線Ｍ２において、複数のスリットＳＬは、平面視において長方形状を成し、且つ、これらの長辺方向が列方向となるように行列状に設けられている。図６６では、列方向がＹ方向であり、行方向がＸ方向である。また、配線Ｍ２の複数のスリットＳＬは、配線Ｍ１の複数のスリットＳＬと平面視で重なる位置に設けられている。また、複数のプラグＰＧ、複数のビアＶ１および複数のビアＶ２は、それぞれ、複数のスリットＳＬの各列間に設けられている。
本願発明者らの検討によれば、ソースパッドＰＡＤｓ下の配線Ｍ２および配線Ｍ１に複数のスリットＳＬが設けられていない場合、ソースパッドＰＡＤｓ上に外部接続用部材ＢＷを形成した際に、外部接続用部材ＢＷからの応力によって、層間絶縁膜ＩＬ３中にクラックが発生し易いということが判った。また、層間絶縁膜ＩＬ３だけでなく、その下方の層間絶縁膜ＩＬ２、ＩＬ１中にも、クラックが発生し易いということが判った。
実施の形態１のように、配線Ｍ２および配線Ｍ１に複数のスリットＳＬが設けられていることで、上記応力が、複数のスリットＳＬを介して下方へ逃げやすくなる。従って、クラックの発生が抑制できるので、半導体装置１００の信頼性を向上できる。
また、上述したように、実施の形態１では、層間絶縁膜ＩＬ２を形成した後であって、ビアＶ１を形成する前、または、層間絶縁膜ＩＬ３を形成した後であって、ビアＶ２を形成する前のうち少なくとも一方で、水素アロイ処理を行っている。この水素アロイ処理によって、半導体基板ＳＵＢの上面付近のダングリングボンドを終端させ、ＭＯＳＦＥＴ１Ｑｎの閾値電圧のバラツキを改善できる。
しかし、本願発明者らの検討によれば、水素アロイ処理は、配線Ｍ１および配線Ｍ２に含まれるバリアメタル膜（チタン膜および窒化チタン膜）に吸収され易い傾向があることが判った。実施の形態１のように、配線Ｍ１および配線Ｍ２に複数のスリットＳＬが設けられていることで、水素を複数のスリットＳＬを介して下方へ通過させ易くなり、水素を半導体基板ＳＵＢの上面付近まで到達させることができる。
図６８は、本願発明者らが行った実験の結果を示すグラフである。図６８において、縦軸は、正規確率分布を示し、横軸は、ＭＯＳＦＥＴ１Ｑｎの閾値電圧の変動量（ΔＶｔｈ）を示している。
図６８に示されるように、水素アロイ処理が行われていないもの（□、△）では、スリットＳＬの有無に関わらず、グラフの傾きが緩やかになっている。これは、ウェハ面内の複数のＭＯＳＦＥＴ１Ｑｎで、ΔＶｔｈのバラツキが多いということを意味している。
一方で、水素アロイ処理が行われ、且つ、スリットＳＬが設けられているもの（〇）では、グラフの傾きが急峻であり、ΔＶｔｈのバラツキが改善されていることが判る。
図６９は、図１に示される各パッドＰＡＤに対応する平面図である。図７０は、図６９のＤ－Ｄ線に沿った断面図である。なお、図７０では、プラグＰＧおよびビアＶ２は実際には示されないが、各構成の上下関係を判り易くするために、プラグＰＧおよびビアＶ２を破線で示している。
図６９および図７０に示されるように、平面視でパッドＰＡＤと重なる位置において、配線Ｍ２には、配線Ｍ２を貫通する複数のスリットＳＬが設けられ、配線Ｍ１には、配線Ｍ１を貫通する複数のスリットＳＬが設けられている。なお、配線Ｍ３の一部であるパッドＰＡＤには、そのようなスリットＳＬは設けられていない。
また、平面視でパッドＰＡＤと重なる位置において、半導体基板ＳＵＢには、ＭＯＳＦＥＴ２Ｑｎ、２Ｑｐ、３Ｑｎ、３Ｑｐおよび抵抗素子ＲＳが設けられていない。ＭＯＳＦＥＴ２Ｑｎ、２Ｑｐ、３Ｑｎ、３Ｑｐおよび抵抗素子ＲＳは、他の配線Ｍ１～Ｍ３を介して、パッドＰＡＤに電気的に接続されている。
平面視でパッドＰＡＤと重なる位置では、半導体基板ＳＵＢに素子分離部ＬＯＣが設けられている。この素子分離部ＬＯＣ上には、導電性膜ＰＬが設けられている。導電性膜ＰＬは、プラグＰＧを介して配線Ｍ１に接続されている。なお、導電性膜ＰＬは、導電性膜ＣＦ２または導電性膜ＣＦ３と同層の膜であり、これらを形成する工程と同じ工程で形成される。
また、導電性膜ＰＬ下（素子分離部ＬＯＣ下）に位置する半導体基板ＳＵＢ中には、平面視において導電性膜ＰＬおよび素子分離部ＬＯＣを囲むように、ｐ型のウェル領域ＨＰＷ０およびｐ型のウェル領域ＰＷ０が形成されている。ウェル領域ＰＷ０は、ウェル領域ＨＰＷ０中に形成されている。ウェル領域ＨＰＷ０およびウェル領域ＰＷ０は、各ＭＯＳＦＥＴおよび配線Ｍ１～Ｍ３などに電気的に接続されておらず、電気的にフローティング状態である。なお、ウェル領域ＨＰＷ０は、ウェル領域ＨＰＷと同じ工程で形成され、ウェル領域ＰＷ０は、ウェル領域ＰＷ１～ＰＷ３と同じ工程で形成される。
パッドＰＡＤ下においても、配線Ｍ１および配線Ｍ２において、複数のスリットＳＬは、平面視において長方形状を成し、且つ、これらの長辺方向が列方向となるように行列状に設けられている。また、配線Ｍ２の複数のスリットＳＬは、配線Ｍ１の複数のスリットＳＬと平面視で重なる位置に設けられている。また、複数のプラグＰＧ、複数のビアＶ１および複数のビアＶ２は、それぞれ、複数のスリットＳＬの各列間に設けられている。
配線Ｍ２および配線Ｍ１に複数のスリットＳＬが設けられていることで、パッドＰＡＤ上に外部接続用部材ＢＷを形成した際に、外部接続用部材ＢＷからの応力が、複数のスリットＳＬを介して下方へ逃げやすくなる。従って、パッドＰＡＤ下においても、クラックの発生が抑制できるので、半導体装置１００の信頼性を向上できる。
（実施の形態２）
以下に図７１～図７６を用いて、実施の形態２における半導体装置１００およびその製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
実施の形態１では、領域１Ａ～４Ａにおいて、半導体基板ＳＵＢと層間絶縁膜ＩＬ１との間に窒化シリコン膜ＳＮ１を設けていた。実施の形態２では、領域２Ａ～４Ａの窒化シリコン膜ＳＮ１を残すが、領域１Ａの窒化シリコン膜ＳＮ１を除去する。
図７１は、図４６の孔ＣＨ１を形成した後の製造工程を示している。図７１に示されるように、実施の形態２では、層間絶縁膜ＩＬ１に対して等方性エッチング処理を行うことで、層間絶縁膜ＩＬ１を後退させる。この等方性エッチング処理には、例えばフッ酸を含む水溶液が使用される。これにより、半導体基板ＳＵＢの上面上に位置する孔ＣＨ１の開口幅が、半導体基板ＳＵＢ中の孔ＣＨ１の開口幅よりも広くなる。なお、等方性エッチング処理による層間絶縁膜ＩＬ１の後退量は、例えば２０ｎｍ以上且つ４０ｎｍ以下である。
孔ＣＨ１の開口幅を広げることで、図５２のプラグＰＧを形成する際に、アスペクト比が改善される。そのため、孔ＣＨ１の内部に、プラグＰＧを良好に埋め込み易くなる。また、層間絶縁膜ＩＬ１を後退させたことで、ソース領域ＮＳの上面が露出する。従って、プラグＰＧは、孔ＣＨ１の内部において、ソース領域ＮＳの側面に接触するだけでなく、ソース領域ＮＳの上面にも接触する。これにより、プラグＰＧとソース領域ＮＳとの接触抵抗を低減することができる。
図７２は、検討例４における半導体装置の製造工程を示している。なお、検討例４は、従来技術ではなく、本願発明者らが検討を行って得た新たな知見である。
まず、図７１のような孔ＣＨ１を得るには、領域１Ａの窒化シリコン膜ＳＮ１が除去されている必要がある。しかし、検討例４のように、半導体基板ＳＵＢと窒化シリコン膜ＳＮ１との間に、酸化シリコン膜を形成しておけば、等方性エッチング処理によって、層間絶縁膜ＩＬ１だけでなく上記酸化シリコン膜も後退する。このような酸化シリコン膜は、例えば、図３６のイオン注入でソース領域ＮＳなど形成する際に用いられるスルー膜を利用できる。ここでは、図３６のイオン注入で用いられる酸化シリコン膜をスルー膜ＴＨ２として示している。
層間絶縁膜ＩＬ１と共にスルー膜ＴＨ２も後退させることで、ソース領域ＮＳの上面が露出する。しかしながら、窒化シリコン膜ＳＮ１が庇状に残されているので、プラグＰＧのバリアメタル膜を形成する際に、孔ＣＨ１の内部で、上記バリアメタル膜を堆積し難い箇所が発生する。例えば、庇状の窒化シリコン膜ＳＮ１と、半導体基板ＳＵＢの上面との間の空間に、上記バリアメタル膜を均一に堆積させることは難しい。従って、孔ＣＨ１の内部で、上記バリアメタル膜が断線している箇所が発生し易くなり、そのような箇所が不良の原因になる。このような問題を考慮すると、孔ＣＨ１の開口幅を広くする場合には、領域１Ａの窒化シリコン膜ＳＮ１が除去されていることが好ましい。
図７３～図７６は、図３６の製造工程と図３８の製造工程との間で行われる製造工程を示しており、領域１Ａの窒化シリコン膜ＳＮ１を選択的に除去する工程を示している。なお、領域３Ａおよび領域４Ａについては、領域２Ａとほぼ同様の主旨の説明になるので、図示を省略する。また、図７３の状態で、上述のスルー膜ＴＨ２は、残されていてもよいし、除去されていてもよい。ここでは、上述のスルー膜ＴＨ２が除去されている場合を例示する。
図７３に示されるように、図３６で窒化シリコン膜ＳＮ１を形成した後、窒化シリコン膜ＳＮ１上に、例えばＣＶＤ法によって、酸化シリコン膜からなる絶縁膜ＩＦ７を形成する。絶縁膜ＩＦ７の厚さは、例えば１０ｎｍ以上且つ３０ｎｍ以下である。
図７４に示されるように、まず、領域１Ａを開口し、且つ、領域２Ａ～４Ａを覆うように、絶縁膜ＩＦ７上に、レジストパターンＲＰ５を形成する。次に、レジストパターンＲＰ５をマスクとして異方性エッチング処理を行うことで、領域１Ａの絶縁膜ＩＦ７を除去する。次に、アッシング処理によって、レジストパターンＲＰ５を除去する。
図７５に示されるように、領域２Ａ～４Ａの絶縁膜ＩＦ７をマスクとして、燐酸を含む水溶液を用いた等方性エッチング処理を行うことで、領域１Ａの窒化シリコン膜ＳＮ１を除去する。その後、フッ酸を含む水溶液を用いた等方性エッチング処理を行うことで、絶縁膜ＩＦ７を除去してもよいが、領域２Ａ～４Ａに絶縁膜ＩＦ７を残してもよい。絶縁膜ＩＦ７を残した場合、絶縁膜ＩＦ７は、絶縁膜ＩＦ５と同様に、層間絶縁膜ＩＬ１の一部を構成する。
図７５の製造工程以降では、実施の形態１と同様の製造工程が行われる。図７６には、図３８で説明したような、絶縁膜ＩＦ５と、窒化シリコン膜ＳＮ２と、酸化シリコン膜からなる絶縁膜ＩＦ６とを順次形成した様子が示されている。
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１００ 半導体装置
１０ 拡大領域
１Ａ 領域（出力回路領域）
２Ａ、３Ａ、４Ａ 領域（制御回路領域）
１Ｑｎ、２Ｑｎ、３Ｑｎ ｎ型のＭＯＳＦＥＴ
２Ｑｐ、３Ｑｐ ｐ型のＭＯＳＦＥＴ
ＢＷ 外部接続用部材
ＣＦ１～ＣＦ３ 導電性膜
ＣＰ１～ＣＰ３ キャップ膜
ＣＨ１～ＣＨ３ 孔
ＤＥ ドレイン電極
ＧＥ１～ＧＥ３ ゲート電極
ＧＩ１～ＧＩ３ ゲート絶縁膜
ＧＷ ゲート配線
ＨＭ１、ＨＭ２ ハードマスク
ＨＰＷ、ＨＰＷ０ ウェル領域
ＩＦ１～ＩＦ７ 絶縁膜
ＩＬ１～ＩＬ３ 層間絶縁膜
ＬＯＣ 素子分離部
Ｍ１～Ｍ３ 配線
Ｎ１、Ｎ２ 不純物領域
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＮＷ１～ＮＷ３ ウェル領域
ＯＰ０～ＯＰ２ 開口部
Ｐ１、Ｐ２ 不純物領域
ＰＡＤ パッド
ＰＡＤｓ ソースパッド
ＰＢ ボディ領域
ＰＣ、ＰＣ１～ＰＣ３ コラム領域
ＰＧ プラグ
ＰＬ 導電性膜
ＰＲ 高濃度拡散領域
ＰＶＦ 保護膜
ＰＷ０～ＰＷ３ ウェル領域
ＲＰ１～ＲＰ５ レジストパターン
ＲＳ 抵抗素子
ＳＥ ソース電極
ＳＬ スリット
ＳＮ１、ＳＮ２ 窒化シリコン膜
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＴＨ１、ＴＨ２ スルー膜
ＴＲ トレンチ
Ｖ１、Ｖ２ ビア

Claims (20)

  1. 第１ＭＯＳＦＥＴが形成される第１領域と、第２ＭＯＳＦＥＴおよび第３ＭＯＳＦＥＴが形成される第２領域とを有する半導体装置の製造方法であって、
    （ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
    （ｂ）前記半導体基板の上面側において、前記第１領域の前記半導体基板中に、トレンチを形成する工程、
    （ｃ）前記トレンチの内部に、第１ゲート絶縁膜を形成する工程、
    （ｄ）前記第１ゲート絶縁膜を介して前記トレンチの内部を埋め込むように、前記トレンチの内部に、第１ゲート電極を形成する工程、
    （ｅ）前記半導体基板の上面側において、前記トレンチの深さよりも浅くなるように、前記第１領域の前記半導体基板中に、前記第１導電型と反対の第２導電型のボディ領域を形成する工程、
    （ｆ）前記半導体基板の上面側において、前記第２領域の前記半導体基板中に、前記第２導電型の第２ウェル領域を形成する工程、
    （ｇ）前記半導体基板の上面側において、前記第２領域の前記半導体基板中に、前記第１導電型の第３ウェル領域を形成する工程、
    （ｈ）前記第２ウェル領域上に、第２ゲート絶縁膜を形成すると共に、前記第３ウェル領域上に、第３ゲート絶縁膜を形成する工程、
    （ｉ）前記第２ゲート絶縁膜上に、第２ゲート電極を形成すると共に、前記第３ゲート絶縁膜上に、第３ゲート電極を形成する工程、
    （ｊ）前記ボディ領域中に、前記第１導電型の第１ソース領域を形成する工程、
    （ｋ）前記第２ウェル領域中に、前記第１導電型の第２ソース領域および前記第１導電型の第２ドレイン領域を形成する工程、
    （ｌ）前記第３ウェル領域中に、前記第２導電型の第３ソース領域および前記第２導電型の第３ドレイン領域を形成する工程、
    （ｍ）前記（ｊ）工程後、前記（ｋ）工程後および前記（ｌ）工程後、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極を覆うように、前記第１領域および前記第２領域の前記半導体基板の上面上に、層間絶縁膜を形成する工程、
    （ｎ）前記（ｍ）工程後、その底部が前記ボディ領域の内部に位置するように、前記層間絶縁膜中、前記第１ソース領域中および前記ボディ領域中に、第１孔を形成する工程、
    （ｏ）前記（ｍ）工程後、前記第２ソース領域、前記第２ドレイン領域、前記第３ソース領域および前記第３ドレイン領域に達するように、前記層間絶縁膜中に、複数の第３孔を形成する工程、
    （ｐ）前記（ｎ）工程後および前記（ｏ）工程後、前記第１孔および前記複数の第３孔の各々の内部に、プラグを形成する工程、
    を備え、
    前記第１ＭＯＳＦＥＴは、前記第１ゲート絶縁膜、前記第１ゲート電極、前記ボディ領域および前記第１ソース領域を含み、
    前記第２ＭＯＳＦＥＴは、前記第２ゲート絶縁膜、前記第２ゲート電極、前記第２ソース領域および前記第２ドレイン領域を含み、
    前記第３ＭＯＳＦＥＴは、前記第３ゲート絶縁膜、前記第３ゲート電極、前記第３ソース領域および前記第３ドレイン領域を含み、
    前記（ｎ）工程および前記（ｏ）工程は、別々の工程として行われる、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    （ｑ）前記（ｍ）工程と前記（ｐ）工程との間で、前記第１ゲート電極に達するように、前記層間絶縁膜中に、第２孔を形成する工程、
    を更に備え、
    前記（ｎ）工程、前記（ｏ）工程および前記（ｑ）工程は、別々の工程として行われ、
    前記（ｐ）工程では、前記第２孔の内部にも、前記プラグが形成される、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    （ｒ）前記（ｊ）工程後、前記（ｋ）工程後および前記（ｌ）工程後であって、且つ、前記（ｍ）工程前に、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極を覆うように、前記第１領域および前記第２領域の前記半導体基板の上面上に、第１窒化シリコン膜を形成する工程、
    を更に備え、
    前記（ｍ）工程では、前記層間絶縁膜は、前記第１窒化シリコン膜上に形成され、
    前記（ｎ）工程では、前記第１孔は、前記第１窒化シリコン膜中にも形成され、
    前記（ｏ）工程では、前記複数の第３孔は、前記第１窒化シリコン膜中にも形成される、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    （ｓ）前記（ｒ）工程と前記（ｍ）工程との間で、前記第１窒化シリコン膜上に、第１酸化シリコン膜、第２窒化シリコン膜および第２酸化シリコン膜を順次形成する工程、
    （ｔ）前記（ｓ）工程と前記（ｍ）工程との間で、前記ボディ領域上に位置する前記第２酸化シリコン膜中に、開口部を形成する工程、
    （ｕ）前記（ｔ）工程と前記（ｍ）工程との間で、前記開口部の内部において、前記第１窒化シリコン膜、前記第１酸化シリコン膜および前記第２窒化シリコン膜を通過するように、イオン注入を行うことで、前記ボディ領域下に位置する前記半導体基板中に、前記第２導電型のコラム領域を形成する工程、
    （ｖ）前記（ｕ）工程と前記（ｍ）工程との間で、前記第２窒化シリコン膜をエッチングストッパとして、前記第２酸化シリコン膜を除去する工程、
    （ｗ）前記（ｖ）工程と前記（ｍ）工程との間で、前記第１酸化シリコン膜をエッチングストッパとして、前記第２窒化シリコン膜を除去する工程、
    を更に備える、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    （ｒ）前記（ｊ）工程後、前記（ｋ）工程後および前記（ｌ）工程後であって、且つ、前記（ｍ）工程前に、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極を覆うように、前記第１領域および前記第２領域の前記半導体基板の上面上に、第１窒化シリコン膜を形成する工程、
    （ｘ）前記（ｒ）工程と前記（ｍ）工程との間で、前記第２領域の前記第１窒化シリコン膜が残されるように、前記第１領域の前記第１窒化シリコン膜を選択的に除去する工程、
    を更に備え、
    前記（ｍ）工程では、前記第２領域の前記層間絶縁膜は、前記第１窒化シリコン膜上に形成され、
    前記（ｏ）工程では、前記複数の第３孔は、前記第１窒化シリコン膜中にも形成される、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    （ｙ）前記（ｎ）工程で前記第１孔の形成後、前記第１領域の前記層間絶縁膜に対して等方性エッチング処理を行うことで、前記第１ソース領域の上面の一部が露出するように、前記層間絶縁膜中の前記第１孔の開口幅を広げる工程、
    を更に備える、半導体装置の製造方法。
  7. 請求項５に記載の半導体装置の製造方法において、
    （ｓ）前記（ｘ）工程と前記（ｍ）工程との間で、前記第１領域の前記半導体基板の上面上および前記第２領域の前記第１窒化シリコン膜上に、第１酸化シリコン膜、第２窒化シリコン膜および第２酸化シリコン膜を順次形成する工程、
    （ｔ）前記（ｓ）工程と前記（ｍ）工程との間で、前記ボディ領域上に位置する前記第２酸化シリコン膜中に、開口部を形成する工程、
    （ｕ）前記（ｔ）工程と前記（ｍ）工程との間で、前記開口部の内部において、前記第１酸化シリコン膜および前記第２窒化シリコン膜を通過するように、イオン注入を行うことで、前記ボディ領域下に位置する前記半導体基板中に、前記第２導電型のコラム領域を形成する工程、
    （ｖ）前記（ｕ）工程と前記（ｍ）工程との間で、前記第２窒化シリコン膜をエッチングストッパとして、前記第２酸化シリコン膜を除去する工程、
    （ｗ）前記（ｖ）工程と前記（ｍ）工程との間で、前記第１酸化シリコン膜をエッチングストッパとして、前記第２窒化シリコン膜を除去する工程、
    を更に備える、半導体装置の製造方法。
  8. 上面および下面を有する第１導電型の半導体基板と、
    前記半導体基板の上面上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜中に形成され、且つ、前記半導体基板の一部に接続された複数の第１プラグと、
    前記第１層間絶縁膜上に形成され、且つ、前記複数の第１プラグに接続された第１配線と、
    前記第１配線を覆うように、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
    前記第２層間絶縁膜中に形成され、且つ、前記第１配線に接続された複数の第１ビアと、
    前記第２層間絶縁膜上に形成され、且つ、前記複数の第１ビアに接続された第２配線と、
    前記第２配線を覆うように、前記第２層間絶縁膜上に形成された第３層間絶縁膜と、
    前記第３層間絶縁膜中に形成され、且つ、前記第２配線に接続された複数の第２ビアと、
    前記第３層間絶縁膜上に形成され、且つ、前記複数の第２ビアに接続された第３配線と、
    前記第３配線を覆うように、前記第３層間絶縁膜上に形成された保護膜と、
    前記第３配線の一部が露出するように、前記第３配線上の前記保護膜中に形成された第１開口部と、
    を備え、
    前記第１開口部内で露出している前記第３配線の一部は、第１外部接続用部材に接続するための第１パッドを構成し、
    平面視で前記第１パッドと重なる位置において、前記第１配線には、前記第１配線を貫通する複数の第１スリットが設けられ、
    平面視で前記第１パッドと重なる位置において、前記第２配線には、前記第２配線を貫通する複数の第２スリットが設けられている、半導体装置。
  9. 請求項８に記載の半導体装置において、
    複数の第１ＭＯＳＦＥＴを更に備え、
    前記複数の第１ＭＯＳＦＥＴは、それぞれ、
    前記半導体基板の上面側において、前記半導体基板中に形成されたトレンチと、
    前記トレンチの内部に形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜を介して前記トレンチの内部を埋め込むように、前記トレンチの内部に形成された第１ゲート電極と、
    前記半導体基板の上面側において、前記トレンチの深さよりも浅くなるように、前記半導体基板中に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
    前記ボディ領域中に形成された前記第１導電型の第１ソース領域と、
    を含み、
    前記複数の第１ＭＯＳＦＥＴは、平面視で前記第１パッドと重なる位置に形成され、
    前記複数の第１ＭＯＳＦＥＴの前記第１ソース領域および前記ボディ領域は、前記半導体基板の一部として、前記複数の第１プラグに接続されている、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記複数の第１スリットおよび前記複数の第２スリットは、平面視において長方形状を成し、且つ、これらの長辺方向が列方向となるように行列状に設けられ、
    前記複数の第１プラグ、前記複数の第１ビアおよび前記複数の第２ビアは、前記複数の第１スリットおよび前記複数の第２スリットの各列間に設けられている、半導体装置。
  11. 請求項９に記載の半導体装置において、
    前記半導体基板の上面に形成された素子分離部と、
    前記素子分離部上に形成された導電性膜と、
    前記第１層間絶縁膜中に形成され、且つ、前記導電性膜に接続された複数の第２プラグと、
    前記第１層間絶縁膜上に形成され、且つ、前記複数の第２プラグに接続された第４配線と、
    前記第２層間絶縁膜中に形成され、且つ、前記第４配線に接続された複数の第３ビアと、
    前記第２層間絶縁膜上に形成され、且つ、前記複数の第３ビアに接続された第５配線と、
    前記第３層間絶縁膜中に形成され、且つ、前記第５配線に接続された複数の第４ビアと、
    前記第３層間絶縁膜上に形成され、且つ、前記複数の第４ビアに接続された第６配線と、
    前記第１層間絶縁膜は、前記素子分離部および前記導電性膜を覆い、
    前記第２層間絶縁膜は、前記第４配線を覆い、
    前記第３層間絶縁膜は、前記第５配線を覆い、
    前記保護膜は、前記第６配線を覆い、
    前記第６配線の一部が露出するように、前記第６配線上の前記保護膜中には、第２開口部が形成され、
    前記第２開口部内で露出している前記第６配線の一部は、第２外部接続用部材に接続するための第２パッドを構成し、
    平面視で前記第２パッドと重なる位置において、前記第４配線には、前記第４配線を貫通する複数の第３スリットが設けられ、
    平面視で前記第２パッドと重なる位置において、前記第５配線には、前記第５配線を貫通する複数の第４スリットが設けられている、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    第２ＭＯＳＦＥＴを更に備え、
    前記第２ＭＯＳＦＥＴは、
    前記半導体基板の上面上に形成された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記半導体基板中に形成された第２ソース領域および第２ドレイン領域と、
    を含み、
    前記第２パッドは、前記第２ゲート電極、前記第２ソース領域または前記第２ドレイン領域に電気的に接続され、且つ、前記第２ＭＯＳＦＥＴと重ならない位置に形成されている、半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記複数の第３スリットおよび前記複数の第４スリットは、平面視において長方形状を成し、且つ、これらの長辺方向が列方向となるように行列状に設けられ、
    前記複数の第２プラグ、前記複数の第３ビアおよび前記複数の第４ビアは、前記複数の第３スリットおよび前記複数の第４スリットの各列間に設けられている、半導体装置。
  14. 請求項１１に記載の半導体装置において、
    前記素子分離部下に位置する前記半導体基板に形成され、且つ、平面視において前記素子分離部および前記導電性膜を囲むように設けられたウェル領域を更に備え、
    前記ウェル領域は、電気的にフローティング状態である、半導体装置。
  15. （ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
    （ｂ）前記半導体基板の上面上に、第１層間絶縁膜を形成する工程、
    （ｃ）前記半導体基板の一部に接続するように、前記第１層間絶縁膜中に、複数の第１プラグを形成する工程、
    （ｄ）前記複数の第１プラグに接続するように、前記第１層間絶縁膜上に、第１配線を形成する工程、
    （ｅ）前記第１配線を覆うように、前記第１層間絶縁膜上に、第２層間絶縁膜を形成する工程、
    （ｆ）前記第１配線に接続するように、前記第２層間絶縁膜中に、複数の第１ビアを形成する工程、
    （ｇ）前記複数の第１ビアに接続するように、前記第２層間絶縁膜上に、第２配線を形成する工程、
    （ｈ）前記第２配線を覆うように、前記第２層間絶縁膜上に、第３層間絶縁膜を形成する工程、
    （ｉ）前記第２配線に接続するように、前記第３層間絶縁膜中に、複数の第２ビアを形成する工程、
    （ｊ）前記複数の第２ビアに接続するように、前記第３層間絶縁膜上に、第３配線を形成する工程、
    （ｋ）前記第３配線を覆うように、前記第３層間絶縁膜上に、保護膜を形成する工程、
    （ｌ）前記第３配線の一部が露出するように、前記第３配線上の前記保護膜中に、第１開口部を形成する工程、
    を備え、
    前記第１開口部内で露出している前記第３配線の一部は、第１外部接続用部材に接続するための第１パッドを構成し、
    平面視で前記第１パッドと重なる位置において、前記第１配線には、前記第１配線を貫通する複数の第１スリットが設けられ、
    平面視で前記第１パッドと重なる位置において、前記第２配線には、前記第２配線を貫通する複数の第２スリットが設けられている、半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    （ｍ）前記（ａ）工程と前記（ｂ）工程との間で、前記半導体基板に、第１ＭＯＳＦＥＴを形成する工程、
    （ｎ）前記（ｅ）工程と前記（ｆ）工程との間、または、前記（ｈ）工程と前記（ｉ）工程との間のうち少なくとも一方で、水素雰囲気中での熱処理を行う工程、
    を更に備える、半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法において、
    前記（ｍ）工程は、
    （ｍ１）前記半導体基板の上面側において、前記半導体基板中に、トレンチを形成する工程、
    （ｍ２）前記トレンチの内部に、第１ゲート絶縁膜を形成する工程、
    （ｍ３）前記第１ゲート絶縁膜を介して前記トレンチの内部を埋め込むように、前記トレンチの内部に、第１ゲート電極を形成する工程、
    （ｍ４）前記半導体基板の上面側において、前記トレンチの深さよりも浅くなるように、前記半導体基板中に、前記第１導電型と反対の第２導電型のボディ領域を形成する工程、
    （ｍ５）前記ボディ領域中に、前記第１導電型の第１ソース領域を形成する工程、
    を有し、
    前記第１ＭＯＳＦＥＴは、前記第１ゲート絶縁膜、前記第１ゲート電極、前記ボディ領域および前記第１ソース領域を含み、
    前記第１ＭＯＳＦＥＴは、平面視で前記第１パッドと重なる位置に形成され、
    前記第１ソース領域および前記ボディ領域は、前記半導体基板の一部として、前記複数の第１プラグに接続されている、半導体装置の製造方法。
  18. 請求項１７に記載の半導体装置の製造方法において、
    前記複数の第１スリットおよび前記複数の第２スリットは、それぞれ、平面視において長方形状を成し、且つ、これらの長辺方向が列方向となるように行列状に設けられ、
    前記複数の第１プラグ、前記複数の第１ビアおよび前記複数の第２ビアは、それぞれ、前記複数の第１スリットおよび前記複数の第２スリットの各列間に設けられている、半導体装置の製造方法。
  19. 請求項１７に記載の半導体装置の製造方法において、
    （ｏ）前記（ａ）工程と前記（ｂ）工程との間で、前記半導体基板の上面に、素子分離部を形成する工程、
    （ｐ）前記（ｍ３）工程と前記（ｍ４）工程との間で、前記素子分離部上に、導電性膜を形成する工程、
    を更に備え、
    前記（ｃ）工程では、前記導電性膜に接続するように、前記第１層間絶縁膜中に、複数の第２プラグが形成され、
    前記（ｄ）工程では、前記複数の第２プラグに接続するように、前記第１層間絶縁膜上に、第４配線が形成され、
    前記（ｅ）工程では、前記第４配線も前記第２層間絶縁膜に覆われ、
    前記（ｆ）工程では、前記第４配線に接続するように、前記第２層間絶縁膜中に、複数の第３ビアが形成され、
    前記（ｇ）工程では、前記複数の第３ビアに接続するように、前記第２層間絶縁膜上に、第５配線が形成され、
    前記（ｈ）工程では、前記第５配線も前記第３層間絶縁膜に覆われ、
    前記（ｉ）工程では、前記第５配線に接続するように、前記第３層間絶縁膜中に、複数の第４ビアが形成され、
    前記（ｊ）工程では、前記複数の第４ビアに接続するように、前記第３層間絶縁膜上に、第６配線が形成され、
    前記（ｋ）工程では、前記第６配線も前記保護膜に覆われ、
    前記（ｌ）工程では、前記第６配線の一部が露出するように、前記第６配線上の前記保護膜中に、第２開口部が形成され、
    前記第２開口部内で露出している前記第６配線の一部は、第２外部接続用部材に接続するための第２パッドを構成し、
    平面視で前記第２パッドと重なる位置において、前記第４配線には、前記第４配線を貫通する複数の第３スリットが設けられ、
    平面視で前記第２パッドと重なる位置において、前記第５配線には、前記第５配線を貫通する複数の第４スリットが設けられている、半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、
    （ｑ）前記（ａ）工程と前記（ｂ）工程との間で、前記半導体基板の上面上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、前記半導体基板に形成された第２ソース領域および第２ドレイン領域と、を含む第２ＭＯＳＦＥＴを形成する工程、
    を更に備え、
    前記第２パッドは、前記第２ゲート電極、前記第２ソース領域または前記第２ドレイン領域に電気的に接続され、且つ、前記第２ＭＯＳＦＥＴと重ならない位置に形成されている、半導体装置の製造方法。
JP2022182556A 2022-11-15 2022-11-15 半導体装置およびその製造方法 Pending JP2024071995A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022182556A JP2024071995A (ja) 2022-11-15 2022-11-15 半導体装置およびその製造方法
US18/509,874 US20240162143A1 (en) 2022-11-15 2023-11-15 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022182556A JP2024071995A (ja) 2022-11-15 2022-11-15 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2024071995A true JP2024071995A (ja) 2024-05-27

Family

ID=91028646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022182556A Pending JP2024071995A (ja) 2022-11-15 2022-11-15 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20240162143A1 (ja)
JP (1) JP2024071995A (ja)

Also Published As

Publication number Publication date
US20240162143A1 (en) 2024-05-16

Similar Documents

Publication Publication Date Title
JP4860102B2 (ja) 半導体装置
US5567634A (en) Method of fabricating self-aligned contact trench DMOS transistors
US7271068B2 (en) Method of manufacture of semiconductor device
US20100193863A1 (en) Semiconductor device and method for fabricating the same
KR20000004472A (ko) 트렌치 게이트 구조의 전력 반도체장치 및 그 제조방법
US9972679B2 (en) Semiconductor device
JP3906213B2 (ja) 半導体装置
TW201340327A (zh) 頂部汲極橫向擴散金屬氧化物半導體、半導體功率元件及其製備方法
TW200903806A (en) Power MOSFET structure and manufacturing method for the same
JPH0586673B2 (ja)
TW202022949A (zh) 具有低閃爍雜訊的半導體裝置及其形成方法
JP2005327799A (ja) 半導体装置の製造方法
JP5096675B2 (ja) 半導体装置の製造方法および半導体装置
JP2000277531A (ja) 半導体装置及びその製造方法
JP2003243666A (ja) 半導体集積回路の構造及びその製造方法
JP2024071995A (ja) 半導体装置およびその製造方法
JP2024071994A (ja) 半導体装置およびその製造方法
JP2024071993A (ja) 半導体装置およびその製造方法
KR100940643B1 (ko) 반도체 소자의 제조방법
US20230118274A1 (en) Semiconductor device and method of manufacturing the same
JP2023083120A (ja) 半導体装置およびその製造方法
US20230282735A1 (en) Semiconductor device and method of manufacturing the same
US20240120406A1 (en) Method of manufacturing semiconductor device
KR0151198B1 (ko) 반도체소자 및 그 제조방법
JP2024060921A (ja) 半導体装置の製造方法