JP2008166827A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2008166827A
JP2008166827A JP2008001935A JP2008001935A JP2008166827A JP 2008166827 A JP2008166827 A JP 2008166827A JP 2008001935 A JP2008001935 A JP 2008001935A JP 2008001935 A JP2008001935 A JP 2008001935A JP 2008166827 A JP2008166827 A JP 2008166827A
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor
wiring
electrode pads
product formation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008001935A
Other languages
English (en)
Other versions
JP4850852B2 (ja
Inventor
Yoshihiko Yamaguchi
嘉彦 山口
Atsushi Fujishima
敦 藤嶋
Yusuke Ota
祐介 太田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008001935A priority Critical patent/JP4850852B2/ja
Publication of JP2008166827A publication Critical patent/JP2008166827A/ja
Application granted granted Critical
Publication of JP4850852B2 publication Critical patent/JP4850852B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

【課題】低コスト化を図る半導体装置を提供する。
【解決手段】半導体装置の製造方法において、半導体ウエハの主面に、回路および複数の第１の電極パッド４を有する複数の製品形成領域を形成する工程と、前記各製品形成領域に、前記第１の電極パッド４よりも配列ピッチが広い複数の第２の電極パッド７ａを再配置する工程と、前記半導体ウエハの複数の製品形成領域を個片化して、第１の面側に、前記回路、前記複数の第１の電極パッド４、前記複数の第２の電極パッド７ａを有する複数の半導体装置を形成する工程と、前記半導体装置の形成工程の後、前記半導体装置の第１の面に付着する異物２８を洗浄にて除去する工程とを有する。
【選択図】図１４

Description

本発明は、半導体装置の製造技術に関するものである。
携帯電話、携帯型情報処理端末機器、携帯型パーソナル・コンピュータ等の小型電子機器に組み込まれる半導体装置においては、薄型化、小型化及び多ピン化が要求される。このような要求に好適な半導体装置として、例えばＣＳＰ（Ｃhip Ｓize Ｐackage）型と呼称される半導体装置が知られている。このＣＳＰ型半導体装置においては、様々な構造のものが提案され、製品化されているが、その中の１つに、ウエハ・プロセスとパッケージ・プロセスとを一体化し、ウエハ状態でパッケージング工程を完了する技術によって製造されるＣＳＰ型半導体装置（以下、ウエハ・レベルＣＳＰ型半導体装置と呼ぶ）も知られている。このウエハ・レベルＣＳＰ型半導体装置は、パッケージの平面サイズが半導体チップの平面サイズとほぼ同一となるため、半導体ウエハを個片化して形成された半導体チップ毎にパッケージ・プロセスを施すことによって製造されるＣＳＰ型半導体装置（チップ・レベルＣＳＰ型半導体装置と呼ぶ）と比較して小型化及び低コスト化を図ることができる。
ウエハ・レベルＣＳＰ型半導体装置は、主に、半導体チップに対応するチップ層と、このチップ層の主面上に設けられた再配線層（２次配線形成層）と、この再配線層上に外部接続用端子として設けられた半田バンプ（突起状電極）とを有する構成になっている。前記チップ層は、半導体基板と、この半導体基板の主面上に絶縁層、配線層の夫々を複数段積み重ねて形成された多層配線層（１次配線形成層）と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成になっている。チップ層において、１次配線形成層の中の最上層の配線層には電極パッド（ボンディングパッド）が形成され、表面保護膜には、この電極パッドを露出するためのボンディング開口が形成されている。
２次配線形成層は、半導体装置が実装される配線基板（実装基板）の電極パッドの配列ピッチに対応して、１次配線形成層の電極パッドよりも配列ピッチが広い電極パッドを再配置するための層（インターポーザ）である。２次配線形成層の電極パッドは、１次配線形成層の電極パッドと電気的に接続され、半田バンプは、２次配線形成層の電極パッドに電気的にかつ機械的に接続されている。
なお、ウエハ・レベルＣＳＰ型半導体装置については、例えば特開２００２−３０５２８５号公報（特許文献１）に開示されている。
特開２００２−３０５２８５号公報
ウエハ・レベルＣＳＰ型半導体装置の製造では、半導体ウエハを個片化して半導体装置（スクライブラインに沿って前記半導体ウエハを分割することにより、各々が前記集積回路、前記複数の第１の電極パッド及び前記複数の第２の電極パッドを有する複数の半導体チップ）を形成した後、バーンイン（エージング）工程が施される。バーンイン工程は、顧客での使用条件に比べて過酷な使用条件下（負荷を与えた状態）で半導体装置の回路を動作させ、顧客での使用中に欠陥になるもの、ある意味では欠陥を加速的に発生させ、顧客に出荷する前の初期段階において不良品を排除する（固有欠陥及び潜在的不良要因を持ったデバイスを除去するための）スクリーニング試験である。
バーンイン工程では、ソケットに半導体装置を装着し、このソケットを仲介して半導体装置とバーンインボードとの電気的な接続が行われる。ソケットと半導体装置との電気的な接続は、ソケットのコンタクトピンに半導体装置の半田バンプを圧接することによって行われるため、圧接時の擦れ等によって半田バンプの削れカス（一部）がコンタクトピンに付着する。バーンイン工程では、複数のソケットを繰り返し使用しているため、１つのソケットが１日に繰り返し使用される使用頻度は、半導体装置の生産量やソケットの使用数によって異なるが、例えば数百回にも及ぶ。即ち、ソケットの使用頻度に応じてコンタクトピンに半田バンプの削れカスが蓄積される。
コンタクトピンに蓄積された削れカスは、コンタクトピンから離脱し、何らかの影響で半導体装置の実装面（実装時に基板と向かい合う面）に異物として付着する。また、圧着時の擦れ等による半田バンプの削れカスも何らかの影響で半導体装置の実装面に異物となって付着する。
ウエハ・レベルＣＳＰ型半導体装置は、実装面側に２次配線形成層（再配線層）が設けられており、この２次配線形成層には、１次配線形成層の電極パッドと２次配線形成層の電極パッドとを電気的に接続するための配線（再配線）が複数本形成されている。この複数本の再配線は、これらの上層に形成された絶縁層によって覆われているが、この絶縁層は例えば２〜３［μｍ］程度の極わずかな厚さで形成されており、しかも、隣り合う再配線の間隔が狭いところで１０［μｍ］程度と狭くなっているため、半導体装置の実装面に前述の異物が付着した場合、絶縁層を突き破って再配線に接触し、隣り合う再配線が短絡するといった不具合の要因となる。
バーンイン工程での異物付着は避け難いことから、バーンイン工程後の最終段階において異物除去が必須となる。これまでは手作業による真空ピンセットで異物除去を行っているため、異物除去作業時間が膨大（２０ｈｒ／Ｋケ）にかかり、作業性を著しく低下させていた。また、製品コストの増加を招く要因ともなっていた。また、手作業で異物除去を行っていたため、異物除去にバラツキが生じ易く、製品歩留まり低下の要因にもなっていた。
なお、ウエハ・レベル型半導体装置の製造においても、バーンイン工程後の選別（テスト）工程において、半導体装置が正常に動作するか否かの電気的な特性を評価する特性評価試験が施される。この特性評価試験においてもソケットを介して半導体装置とパフォーマンスボード（検査用配線基板）との電気的な接続が行われるため、選別工程においても半田バンプの削れカスによる異物が半導体装置の実装面に付着する。
また、半導体ウエハの個片化は、通常ダイシングによって行われる。ワイヤボンディング工程を有するチップ・レベルＣＳＰ型半導体装置の製造では、半導体ウエハを複数の半導体チップに個片化するダイシングをクリーンルームで行っているため、ウエハ・レベルＣＳＰ型半導体装置においても半導体ウエハを複数の半導体装置に個片化するダイシングをクリーンルームで行っているが、個片化後の工程は非クリーンルームで行っているため、前述の半田バンプの削れによる異物の他に、他の異物も半導体装置の実装面に付着する場合がある。
本発明の目的は、半導体装置の低コスト化を図ることが可能な技術を提供することにある。
本発明の他の目的は、半導体装置の製品歩留まりの向上を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）半導体装置の製造方法であって、
半導体ウエハの主面に、回路および複数の第１の電極パッドを有する複数の製品形成領域を形成する工程と、
前記各製品形成領域に、前記第１の電極パッドよりも配列ピッチが広い複数の第２の電極パッドを再配置する工程と、
前記半導体ウエハの複数の製品形成領域を個片化して、第１の面側に、前記回路、前記複数の第１の電極パッド、前記複数の第２の電極パッドを有する複数の半導体装置を形成する工程と、
前記複数の製品形成領域を個片化する工程の後、前記半導体装置の第１の面に付着する異物を洗浄にて除去する工程とを有する。
（２）前記手段（１）において、
前記洗浄工程は、前記半導体装置の第１の面に複数の粉砕状ドライアイスを吹き付けて行う。
（３）前記手段（２）において、
前記粉砕状ドライアイスは、０．１ｍｍ乃至０．３ｍｍの粒径サイズからなる。
（４）前記手段（１）において、
更に、前記複数の製品形成領域を個片化する工程の前、前記各製品形成領域の第２の電極パッド上にバンプを形成する工程を有する。
（５）前記手段（１）において、
更に、前記半導体装置をソケットに装着してバーンインを行う工程を有する。
（６）前記手段（５）において、
前記複数の製品形成領域を個片化する工程は、クリーンルームで行い、
前記バーンイン工程は、非クリーンルームで行う。
（７）前記手段（１）において、
更に、前記半導体装置をソケットに装着して特性評価試験を行う工程を有する。
（８）前記手段（７）において、
前記複数の製品形成領域を個片化する工程は、クリーンルームで行い、
前記特性選別試験は、非クリーンルームで行う。
（９）半導体装置の製造方法において、
分離領域で区画された複数の製品形成領域を有し、前記複数の製品形成領域の夫々は、互いに反対側に位置する第１の面および第２の面と、前記第２の面に配置された複数の電極パッドとを有する多数個取り基板を準備する工程と、
前記複数の製品形成領域の夫々の第１の面に半導体チップを実装する工程と、
前記複数の製品形成領域に実装された前記複数の半導体チップを一括して樹脂封止する樹脂封止体を形成する工程と、
前記樹脂封止体および前記多数個取り基板を複数の個片に分割して、前記製品形成領域からなる配線基板と、前記配線基板の第１の面に実装された前記半導体チップと、前記半導体チップを樹脂封止した樹脂封止体とを有する複数の半導体装置を形成する工程と、
前記配線基板の第１の面と反対側の第２の面に付着する異物を洗浄にて除去する工程とを有する。
（１０）前記手段（９）において、
前記洗浄工程は、前記半導体装置の第１の面に複数の粉砕状ドライアイスを吹き付けて行う。
（１１）前記手段（１０）において、
前記粉砕状ドライアイスは、０．１ｍｍ乃至０．３ｍｍの粒径サイズからなる。
（１２）前記手段（９）において、
更に、前記複数の製品形成領域を個片化する工程の前、前記各製品形成領域の第２の面の電極パッド上にバンプを形成する工程を有する。
（１３）前記手段（９）において、
更に、前記半導体装置をソケットに装着してバーンインを行う工程を有する。
（１４）前記手段（９）において、
更に、前記半導体装置をソケットに装着して特性評価試験を行う工程を有する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体装置の低コスト化を図ることができる。
本発明によれば、半導体装置の製品歩留まりの向上を図ることができる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
本実施形態１では、ウエハ・レベルＣＳＰ型半導体装置に本発明を適用した例について説明する。
図１は、本実施形態１の半導体装置の実装面側の構造を示す模式的平面図であり、
図２は、本実施形態１の半導体装置の内部構造を示す要部模式的断面図であり、
図３は、本実施形態１の半導体装置の実装面側の配線パターンを示す要部模式的平面図であり、
図４は、本実施形態１の半導体装置の製造工程を示すフローチャートであり、
図５は、本実施形態１の半導体装置の製造に使用される半導体ウエハの模式的平面図であり、
図６乃至図１３は、本実施形態１の半導体装置の製造工程を示す模式的平面図であり、
図１４は、半導体装置の実装面に異物が付着した状態を示す模式的平面図であり、
図１５は、本実施形態１の半導体装置の製造に使用される自動異物洗浄装置の概略構成を示す図であり、
図１６は、ドライアイス洗浄を説明するための模式図であり、
図１７は、エアブロー洗浄を説明するための模式図であり、
図１８は、ブラスト洗浄を説明するための模式図であり、
図１９は、ウエット洗浄を説明するための模式図である。
なお、図面を見易くするため、図３および図１４において、図２に示す半田バンプは省略している。
図１及び図２に示すように、ウエハ・レベルＣＳＰ型半導体装置１は、厚さ方向と交差する平面形状が方形状になっており、本実施形態１では例えば１１．０［ｍｍ］×１１．０［ｍｍ］の正方形になっている。半導体装置１は、図２に示すように、主に、半導体チップに対応するチップ層１ａと、このチップ層１ａの主面（回路形成面）上に設けられた再配線層（２次配線形成層）１ｂと、この再配線層１ｂ上に外部接続用端子として設けられた複数の半田バンプ（突起状電極）９とを有する構成になっている。
チップ層１ａは、半導体基板２と、この半導体基板２の主面上に絶縁層、配線層の夫々を複数段積み重ねて形成された多層配線層（１次配線形成層）３と、この多層配線層３を覆うようにして形成された表面保護膜５とを有する構成になっている。半導体基板２は例えば単結晶シリコンで形成され、１次配線形成層３の絶縁層は例えば酸化シリコン膜で形成され、１次配線形成層３の配線層は例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）、又は銅合金等の金属膜で形成されている。表面保護膜５は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。
チップ層１ａの主面には、接続部として例えば複数の電極パッド４（ボンディングパッド）が形成されている。この複数の電極パッド４は、例えばチップ層１ａ（半導体装置１）の各辺に沿って配置されている。複数の電極パッド４の夫々は、１次配線形成層３の最上層の配線層に形成されている。１次配線形成層３の最上層の配線層は、その上層に形成された表面保護膜５で覆われ、この表面保護膜５には、電極パッド４の表面を露出するボンディング開口５ａが形成されている。
複数の電極パッド４の夫々は、厚さ方向と交差する平面形状が方形状になっており、例えば５０［μｍ］×５０［μｍ］の四角形状になっている。また、複数の電極パッド４の夫々は、主に、４０〜６５［μｍ］程度の配列ピッチで配置されている。
２次配線形成層１ｂは、図２及び図３に示すように、主に、表面保護膜５上に設けられた絶縁層６と、この絶縁層６上を延在する複数の再配線７と、この絶縁層６上に設けられた複数の電極パッド７ａと、この複数の再配線７を覆うようにして絶縁層６上に設けられた絶縁層８とを有する構成になっている。
複数の再配線７の一端側は、絶縁層６に形成されたボンディング開口６ａ及び表面保護膜５に形成されたボンディング開口５ａを通して、対応する複数の電極パッド４と電気的に接続されている。複数の再配線７の夫々の一端側と反対側の夫々の他端側は、対応する複数の電極パッド７ａと一体に形成され、電気的に接続されている。
複数の電極パッド７ａは、複数の電極パッド４で囲まれた領域内において、行列状に配置されている。この複数の電極パッド７ａは、厚さ方向と交差する平面形状が例えば円形状で形成され、本実施形態１では例えば直径がΦ０．２［ｍｍ］程度の大きさで形成されている。また、複数の電極パッド７ａは、電極パッド４よりも大きい配列ピッチで配置され、本実施形態１では例えば０．５［ｍｍ］程度の配列ピッチで配置されている。
複数の電極パッド７ａには、絶縁層８に形成されたボンディング開口８ａを通して、複数の半田バンプ９が夫々電気的にかつ機械的に接続されている。半田バンプ９は、例えばＳｎ−Ａｇ−Ｃｕ組成の金属材（Ｐｂフリー材）で形成されている。
２次配線形成層１ｂは、半導体装置が実装される配線基板（実装基板）の電極パッドの配列ピッチに対応して、１次配線形成層３の電極パッド４よりも配列ピッチが広い電極パッド７ａを再配置するための層（インターポーザ）である。
２次配線形成層１ｂにおいて、絶縁層６及び８は、半導体装置を配線基板に実装した後、配線基板との熱膨張係数差によって発生する応力が半田バンプ９に集中するのを緩和するため、窒化シリコン膜や酸化シリコン膜と比較して弾性率が低い材料で形成され、更に表面保護膜よりも厚い厚さで形成されている。本実施形態１において、絶縁層６及び８は、例えばポリイミド系の樹脂で形成されている。
２次配線形成層１ｂの再配線７として、１次配線形成層の配線よりも低抵抗、低容量、低インピーダンスの配線を用いることで、電極パッド７ａの配置をより自由に設定することができる。本実施形態１において、再配線７は、例えば導電率が高いＣｕ膜で形成されており、また、１次配線形成層３の配線よりも厚い導電膜で形成することが望ましく、更に再配線７を覆う絶縁層８は１次配線形成層３に用いられる無機層間絶縁膜と比較して誘電率の低い有機絶縁膜を使用することが望ましい。
なお、図示していないが、再配線７には、プローブ検査工程において使用される検査用電極パッドが設けられ、絶縁層８には、この検査用電極パッドの表面を露出するための開口が設けられている。
チップ層１ａの主面側には、集積回路が形成されている。この集積回路は、主に、半導体基板の主面に形成されたトランジスタ素子、及び１次配線形成層３に形成された配線によって構成されている。
次に、本実施形態１の半導体装置１の製造について、図４乃至図１９を用いて説明する。
本実施形態１の半導体装置１の製造では、図４に示すように、ウエハ準備工程〈１０１〉〜プロープ検査工程〈１０６〉までを前工程〈１００〉と呼び、個片化工程〈１１１〉〜出荷工程〈１１９〉までを後工程〈１１０〉と呼ぶ。
まず、図５に示すように、半導体ウエハとして、例えば単結晶シリコンからなる半導体ウエハ１０を準備する（図４のウエハ準備工程〈１０１〉）。
次に、図６及び図７に示すように、半導体ウエハ１０の主面（回路形成面）に、回路及び複数の電極パッド４を有する複数の製品形成領域（チップ形成領域・デバイス形成領域）１２を行列状に形成する（図４の回路形成工程〈１０２〉）。複数の製品形成領域１２は、分離領域(スクライブ領域)１１によって区画され、互いに離間された状態で配置されている。複数の製品形成領域１２は、半導体ウエハ１０の主面に、主として、トランジスタ素子、電極パッド４を含む１次配線形成層（多層配線層）３、表面保護膜５、ボンディング開口５ａ等を形成することによって形成される。
次に、各製品形成領域１２に２次配線形成層（再配線層）１ｂを形成する（図４の再配線工程〈１０３〉）。
具体的には、まず、表面保護膜５上の全面に例えばポリイミド系の樹脂からなる絶縁層６を回転塗布法で形成し、その後、図８に示すように、絶縁層６に電極パッド４の表面を露出するボンディング開口６ａを形成する。
次に、ボンディング開口６ａ内を含む絶縁層６上の全面に導電膜として例えば銅（Ｃｕ）膜を低圧ＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法又はスパッタ法で形成し、その後、銅膜にパターンニングを施して、図９に示すように、再配線７及び電極パッド７ａを形成する。
次に、再配線７上を含む絶縁層６上の全面に例えばポリイミド系の樹脂からなる絶縁層８を回転塗布法で形成し、その後、図１０に示すように、絶縁層８に電極パッド７ａの表面を露出するボンディング開口８ａを形成する。
次に、図１０に示すように、ボンディング開口８ａから露出する電極パッド７ａの表面上に例えばＡｕ膜９ａをメッキ法で形成する。これにより、２次配線形成層１ｂが形成されると共に、電極パッド４ａの配列ピッチよりも広い配列ピッチの電極パッド７ａが形成される。
次に、図１１に示すように、半導体ウエハ１の各製品形成領域１２の電極パッド７ａ上に半田バンプ９を形成する（図４のバンプ形成工程〈１０４〉）。半田バンプ９の形成は、これに限定されないが、例えば、電極パッド７ａ上にフラックス材を塗布し、その後、電極パッド７ａ上に半田ボールをボール供給法で供給し、その後、半田ボールを赤外線リフロー法で溶融して行う。また、半田バンプ９の形成は、例えば、電極パッド９Ｂ上にスクリーン印刷法で半田ペースト材を設け、その後、半田ペースト材を赤外線リフロー法で溶融して行ってもよい。
次に、半田バンプ形成工程〈１０４〉において使用したフラックスを洗浄にて除去し、その後、各製品形成領域１２の回路機能を電気的に検査するためのテストをプローブカードを用いて行う（図４のプローブ検査〈１０６〉）。プローブ検査は、再配線７に設けられたテスト用電極パッドにプローブカードのプローブ針を圧接して行う（プローブ検査〈１０６〉）。
次に、図１２及び図１３に示すように、半導体ウエハ１０を複数の個片に分割する（図４の個片化工程〈１１１〉）。この分割は、半導体ウエハ１０の分離領域(スクライブ領域)１１に沿って半導体ウエハ１０を例えばダイシングすることによって行われる。また、この分割は、０．５［μｍ］以下の異物が１０００ケ／ｃｍ３以下の環境におけるクリーンルームで行われる。この工程により、図１に示す本実施形態１の半導体装置１がほぼ完成する。
次に、個片化された半導体装置１をトレイに詰め込み、（図４の治具詰め工程〈１１２〉）、その後、トレイに詰め込んだ状態で半導体装置１をマーキング工程に搬送し、その後、半導体装置１の実装面（実装時に基板と向かい合う面）と反対側の面に、例えば品名、社名、品種、製造ロット番号等の識別マークを形成する（図４のマーキング工程〈１１３〉）。識別マークの形成は、インクジェットマーキング法、ダイレクト印刷法、レーザマーキング法等を用いて行う。
次に、トレイに詰め込んだ状態で半導体装置１をバーンイン工程に搬送し、その後、半導体装置１にバーンインを施す（図４のバーンイン工程〈１１４〉）。バーンイン工程では、ソケットに半導体装置１を装着し、このソケットを仲介して半導体装置１とバーンインボードとの電気的な接続が行われる。ソケットと半導体装置１との電気的な接続は、ソケットのコンタクトピンに半導体装置１の半田バンプ９を圧接することによって行われるため、圧接時の擦れ等によって半田バンプ９の削れカス（一部）がコンタクトピンに付着する。バーンイン工程では、複数のソケットを繰り返し使用しているため、１つのソケットが１日に繰り返し使用される使用頻度は、半導体装置の生産量やソケットの使用数によって異なるが、例えば数百回にも及ぶ。即ち、ソケットの使用頻度に応じてコンタクトピンに半田バンプ９の削れカスが蓄積される。
コンタクトピンに蓄積された削れカスは、コンタクトピンから離脱し、何らかの影響で図１４に示すように、半導体装置１の実装面に異物２８として付着する。また、圧着時の擦れ等による半田バンプの削れカスも何らかの影響で半導体装置１の実装面に異物となって付着する。また、本実施形態１のウエハ・レベルＣＳＰ型半導体装置１は、半導体ウエハ１０を複数の半導体装置１に個片化するダイシングをクリーンルームで行っているが、個片化後の工程は非クリーンルームで行っているため、前述の半田バンプ９の削れによる異物の他に、他の異物も半導体装置１の実装面に付着する場合がある。
次に、半導体装置１が正常に動作するか否かの電気的な特性を評価する特性評価試験を施して、半導体装置１の特性を選別する（図４の選別工程〈１１５〉）。この特性評価試験においても、ソケットに半導体装置１を装着し、このソケットを介して半導体装置１とパフォーマンスボード（検査用配線基板）との電気的な接続が行われるため、選別工程においても半田バンプ１０の削れカスによる異物が半導体装置の実装面に付着する。
次に、半導体装置１の実装面に付着する異物を洗浄にて除去する。異物の除去は、図１５に示す自動異物洗浄装置２０を用いたドライアイス洗浄で行う。自動異物洗浄装置２０は、液化炭素２１をペレタイザ２２に供給し、このペレタイザ２２でペレット状のドライアイス２３を形成し、このペレット状のドライアイス２３を粉砕機２４で粉砕状のドライアイス（粒砕状のドライアイス）２５を形成し、洗浄装置２６内において、セット治具に装着された半導体装置１の実装面にノズル２６ａから粉砕状のドライアイス２５を吹き付け、半導体装置１の実装面に付着する異物２８を除去する。半導体装置１の実装面から除去された異物２８は、集塵ユニット２７に回収される。セット治具への半導体装置１の供給は、ローダ側に装着されたトレイ２９ａから順次行われる。ドライアイス洗浄が施された半導体装置１は、アンローダ側のトレイ２９ｂに順次収納される。
次に、図４に示すように、半導体装置１の最終外観検査〈１１７〉を行い、その後、半導体装置１を梱包し〈１１８〉、その後、半導体装置１は製品として出荷される〈１１９〉。
ここで、ドライアイス洗浄について、図１６を用いて簡単に説明する。
ノズル２５ａから製品に吹き付けられた粉砕状のドライアイス２５は、汚れ（異物）に衝突し、その後、変形し、その後、気化する。汚れ（異物）は粉砕状のドライアイス２５の衝突時の衝撃によって剥離する。ドライアイス洗浄による異物の除去性能は、粉砕状のドライアイス２５の粒径、ノズル２６ａからの噴出圧力、ノズル２６ａから対象物までの噴出距離等によって変化する。本発明者の検討によれば、粉砕状ドライアイスの粒径：０．１ｍｍ〜０．３ｍｍ，噴出圧力：０．５〜２．０ｋｇ／ｃｍ２，噴出距離：３０ｍｍとする条件において、半導体ウエハの個片化後の後工程で半導体装置１の実装面に付着した異物を最も短時間で綺麗に除去することができた。
ウエハ・レベルＣＳＰ型半導体装置１の製造において、ウエハ・プロセス（前工程）では、様々な洗浄方法で異物の除去を行っているが、後工程での洗浄による異物除去はこれまでなかった。特に、最終外観検査〈１１７〉を行う前での洗浄による異物除去はこれまでなかった。洗浄による異物除去は、手作業による異物除去と比較して、短時間で行うことができ、しかも異物除去のバラツキが少ない。従って、後工程における異物除去を洗浄で行うことにより、異物除去に要する時間を短縮することができるため、半導体装置１の低コスト化を図ることができる。また、異物除去のバラツキが少ないため、半導体装置１の製品歩留まりの向上を図ることができる。
本実施形態１では、後工程での異物除去としてドライアイス洗浄を用いている。粉砕状ドライアイスは、異物に衝突した後、昇華する。従って、異物除去後の水洗処理や乾燥処理等の工程が不要であるため、更に半導体装置１の低コスト化、及び製品の歩留まりの向上を図ることができる。
後工程〈１１０〉での洗浄による異物除去は、個片化工程〈１１１〉の後であって、製品出荷工程〈１１９〉の前に行うが、個片化工程〈１１１〉の後であって最終外観検査工程〈１１７〉の前に行うことが望ましく、更にソケットを使用するバーンイン工程〈１１４〉又は選別工程〈１１５〉の後であって最終外観検査工程〈１１７〉の前に行うことが望ましい。
なお、本実施形態１のドライアイス洗浄の他に、後工程での異物除去に使用可能な洗浄としては、例えば、図１７に示すように、製品１５にエアを吹きかけて異物の除去（汚れ１６）を行うエアブロー洗浄や、図１８に示すように、ガラス、プラスチック等の穀物粒子１７を吹きかけて異物（汚れ１６）の除去を行うブラスト洗浄や、図１９に示ように、薬液１８に製品１５を浸漬させて異物（汚れ１６）の除去を行うウエット洗浄等がある。これらの何れにおいても後工程での異物除去に使用することができる。しかしながら、エアブロー洗浄の場合、浮遊系異物は除去できるが、絶縁層８に突き刺さった異物の除去は困難である。ブラスト洗浄の場合、製品の表面が削られてしまう難点があり、また、ブラスト材が製品の細部に残留するため、水洗処理が必要となる。更にブラスト材の摩耗管理が必要である。ウエット洗浄の場合、製品の水洗、乾燥が必要であり、更に薬液の汚染管理が必要である。このようなことから、後工程での異物除去には、ドライアイス洗浄が好適である。
（実施形態２）
本実施形態２では、チップ・レベルＣＳＰ型半導体装置に本発明を適用した例について説明する。
図２０は、本実施形態２の導体装置の内部構造を示す模式的断面図であり、
図２１は、本実施形態２の半導体装置の実装面側の構造を示す模式的平面図であり、
図２２は、本実施形態２の半導体装置の実装面側の配線パターンを示す要部模式的平面図であり、
図２３は、本実施形態２の半導体装置の製造に使用される多数個取り基板の模式的平面図であり、
図２４は、図２３の多数個取り基板の要部模式的断面図であり、
図２５は、本実施形態２の半導体装置の製造工程を示すフローチャートであり、
図２６乃至図３０は、本実施形態２の半導体装置の製造工程を示す要部模式的断面図である。
なお、図面を見易くすめため、図２２においては、図２１に示す半田バンプを省略している。
図２０及び図２１に示すように、本実施形態２の半導体装置３０は、インターポーザと呼称される配線基板３２の主面（第１の面）に半導体チップ（半導体素子）３１を搭載し、配線基板３２の主面と反対側の裏面（第２の面，実装面）に突起状電極として例えばボール状の半田バンプ３６を複数配置したパッケージ構造になっている。
半導体チップ３１は、厚さ方向と交差する平面形状が方形状になっており、本実施形態２では例えば正方形になっている。半導体チップ３１は、これに限定されないが、主に、半導体基板、この半導体基板の主面に形成された複数のトランジスタ素子、前記半導体基板の主面上に設けられた１次配線形成層、この１次配線形成層を覆うようにして設けられた表面保護膜等を有する構成になっている。前記１次配線形成層は、絶縁層、配線層の夫々を複数段積み重ねた多層配線層で構成されている。半導体基板は、例えば単結晶シリコンで形成されている。多層配線層の絶縁層は、例えば酸化シリコン膜で形成されている。多層配線層の配線層は、例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）、又は銅合金等の金属膜で形成されている。表面保護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。
半導体チップ３１は、互いに反対側に位置する主面（回路形成面，第１の面）及び裏面（第２の面）を有し、半導体チップ３１の主面側には集積回路が形成されている。この集積回路は、主に、半導体基板の主面に形成されたトランジスタ素子、及び１次配線形成層に形成された配線によって構成されている。
半導体チップ３１の主面には、接続部として例えば複数の電極パッド４（ボンディングパッド）が形成されている。この複数の電極パッド４は、例えば半導体チップ３１の各辺に沿って配置されている。
配線基板３２は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態２では例えば正方形になっている。配線基板３２は、これに限定されないが、例えば、コア材と、このコア材の主面を覆うようにして形成された第１の保護膜３２ｃと、このコア材の主面と反対側の裏面を覆うようにして形成された第２の保護膜３２ｄとを有する構成になっている。コア材は、例えば、その主面及び裏面に配線層（導電層）を有する構造になっている。コア材は、例えばガラス繊維にエポキシ系、若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板で形成されている。コア材の各配線層は、例えば、Ｃｕを主成分とする金属膜で形成されている。第１の保護膜３２ｃは、主にコア材の主面の配線層に形成された配線を保護する目的で形成され、第２の保護膜３２ｄは、主にコア材の裏面の配線層に形成された配線を保護する目的で形成されている。第１及び第２の保護膜（３２ｃ，３２ｄ）としては、例えば絶縁性の樹脂膜が用いられている。
配線基板３２の主面にはチップ搭載領域（素子搭載領域）が配置され、このチップ搭載領域には接着材３３を介在して半導体チップ３１の裏面が接着固定されている。また、配線基板３２の主面には、接続部として例えば複数の電極パッド３２ａが配置されている。本実施形態２において、複数の電極パッド３２ａは半導体チップ３１（チップ搭載領域）の周囲に配置されている。また、配線基板３２の裏面には、接続部として複数の電極パッド３２ｂが配置され、この複数の電極パッド３２ｂには半田バンプ３６が夫々固着されている。
半導体チップ３１の複数の電極パッド４は、配線基板３２の複数の電極パッド３２ａと夫々電気的に接続されている。本実施形態２において、半導体チップ３１の電極パッド４と配線基板３２の電極パッド３２ａとの電気的な接続は、ボンディングワイヤ３４で行われている。ボンディングワイヤ３４の一端部側は、半導体チップ３１の電極パッド４に接続され、ボンディングワイヤ３４の一端部側と反対側の他端部側は、配線基板３２の電極パッド３２ａに接続されている。
ボンディングワイヤ３４としては、例えば金（Ａｕ）ワイヤを用いている。また、ボンディングワイヤ３４の接続方法としては、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング法を用いている。
半導体チップ３１、複数のボンディングワイヤ３４等は、配線基板３２の主面側に選択的に形成された樹脂封止体３５によって樹脂封止されている。樹脂封止体３５は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー（例えばシリカ）等が添加されたビフェニール系の熱硬化性樹脂で形成されている。樹脂封止体３５の形成方法としては、大量生産に好適なトランスファ・モーディング法を用いている。トランスファ・モーディング法は、ポット、ランナー、樹脂注入ゲート、及びキャビティ等を備えた成形金型（モールド金型）を使用し、ポットからランナー及び樹脂注入ゲートを通してキャビティの内部に熱硬化性樹脂を注入して樹脂封止体を形成する方法である。
樹脂封止体３５及び配線基板３２は、ほぼ同一の平面サイズになっており、樹脂封止体３５及び配線基板３２の側面は面一になっている。本実施形態２の半導体装置３０は、後で詳細に説明するが、複数の製品形成領域を有する多数個取り基板（マルチ配線基板）を使用し、この多数個取り基板の複数の製品形成領域に実装された複数の半導体チップを一括して樹脂封止する樹脂封止体（一括用樹脂封止体）を形成した後、前記多数個取り基板及び一括用樹脂封止体を複数の個片に分割することによって製造される。
配線基板３２において、複数の電極パッド３２ａは、スルーホール配線を介して、複数の電極パッド３２ｂと夫々電気的に接続されている。複数の電極パッド３２ｂは、図２２に示すように、対応するスルーホール配線のランド部３２ｈと一体に形成されている。
次に、本実施形態２の半導体装置３０の製造に使用される多数個取り基板（マルチ配線基板）４０について、図２３及び図２４を用いて説明する。
図２３及び図２４に示すように、多数個取り基板４０は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態２では長方形になっている。多数個取り基板４０の主面（チップ搭載面）にはモールド領域４１が設けられ、このモールド領域４１の中には複数の製品形成領域（デバイス形成領域）４３が設けられ、この各々の製品形成領域４３の中にはチップ搭載領域４４が設けられている。半導体装置の製造において、各々のチップ搭載領域４４には、半導体チップ（３１）が搭載され、モールド領域４１には、各々のチップ搭載領域４４に搭載された複数の半導体チップ（３１）を一括して樹脂封止する樹脂封止体（３５）が形成される。
各製品形成領域４３は、分離領域４２によって区画され、基本的に図２０に示す配線基板３２と同様の構造及び平面形状になっている。配線基板３２は、多数個取り基板４０の複数の製品形成領域４３を個々に個片化することによって形成される。本実施形態２において、多数個取り基板４０は、これに限定されないが、例えば、Ｘ方向に６個，Ｙ方向に３個の行列配置（６×３）で配置された計１８個の製品形成領域４３を有する構成になっている。
次に、本実施形態２の半導体装置３０の製造について、図２５乃至図３０を用いて説明する。本実施形態２の半導体装置３０の製造では、図２５に示すように、ウエハ準備工程〈２０１〉〜プロープ検査工程〈２０３〉までを前工程〈２００〉と呼び、個片化工程〈２１１〉〜出荷工程〈２２５〉までを後工程〈２１０〉と呼ぶ。
まず、半導体ウエハとして、例えば単結晶シリコンからなる半導体ウエハを準備し（図２５のウエハ準備工程〈２０１〉）、その後、半導体ウエハの主面（回路形成面）に、回路及び複数の電極パッド４を有する複数の製品形成領域（チップ形成領域）を行列状に形成する（図２５の回路形成工程〈２０２〉）。複数の製品形成領域は、分離領域（スクライブ領域）によって区画され、互いに離間された状態で配置されている。複数の製品形成領域は、半導体ウエハの主面に、主として、トランジスタ素子、電極パッド４を含む１次配線形成層（多層配線層）３、表面保護膜５、ボンディング開口５ａ等を形成することによって形成される。
次に、各製品形成領域の回路機能を電気的に検査するためのテストをプローブカードを用いて行う（図２５のプローブ検査〈２０３〉）。プローブ検査は、電極パッド４にプローブカードのプローブ針を圧接して行う。
次に、半導体ウエハを複数の個片に分割する（図２５の個片化工程〈２１１〉）。この分割は、半導体ウエハの分離領域に沿って半導体ウエハを例えばダイシングすることによって行われる。また、この分割は、０．５［μｍ］以下の異物が１０００ケ／ｃｍ３以下の環境におけるクリーンルームで行われる。この工程により、図２０に示す半導体チップ３１が形成される。
次に、図２３に示す多数個取り基板４０を準備し、その後、図２６に示すように、多数個取り基板４０の主面の複数ある製品形成領域４３の各々のチップ搭載領域４４に、接着材３３を介在して半導体チップ３１を接着固定する（図２５のチップ搭載工程〈２１２〉）。半導体チップ３１の接着固定は、半導体チップ３１の裏面が多数個取り基板４０の主面と向かい合う状態で行う。
次に、多数個取り基板４０の主面の各製品形成領域４３において、図２７に示すように、製品形成領域４３の複数の電極パッド３２ａと、この製品形成領域４３に搭載された半導体チップ３１の複数の電極パッド４とを複数のボンディングワイヤ３４で夫々電気的に接続する（図２５のワイヤボンディング工程〈２１３〉）。この工程により、多数個取り基板４０の主面に複数の半導体チップ１が実装される。
ここで、実装とは、基板に半導体チップが接着固定され、基板の電極パッドと半導体チップの電極パッドとが電気的に接続された状態を言う。本実施形態２では、半導体チップ３１の接着固定は、接着材３３によって行われており、多数個取り基板４０の製品形成領域４３の電極パッド３２ａと半導体チップ３１の電極パッド４との電気的な接続は、ボンディングワイヤ３４によって行われている。
次に、多数個取り基板４０の主面に実装された複数の半導体チップ３１を一括して樹脂封止し、図２８に示すように、多数個取り基板４０の主面上に樹脂封止体３５を形成する（図２５の樹脂封止工程〈２１４〉）。樹脂封止体３５は、多数個取り基板４０の主面のモールド領域（４１）に、複数の製品形成領域４３を覆うようにして形成され、各製品形成領域４３の半導体チップ３１及びボンディングワイヤ３４等は、１つの樹脂封止体３５によって樹脂封止される。樹脂封止体３５は、多数個取り基板４０の複数ある製品形成領域４３を一括して覆うキャビティを備えた成形金型を使用し、この成形金型のキャビティの内部に熱硬化性樹脂を注入して行う一括方式のトランスファ・モールディング法で形成される。
次に、図２９に示すように、多数個取り基板４０の主面と反対側の裏面に、各製品形成領域４３に対応して複数の半田バンプ３６を形成する（図２５のバンプ形成工程〈２１５〉）。半田バンプ３６は、例えば、多数個取り基板４０の裏面の電極パッド３２ｂ上にフラックス材を塗布し、その後、電極パッド３２ｂ上にボール供給法で半田ボールを供給し、その後、半田ボールを溶融して電極パッド３２ｂとの接合を行うことによって形成される。
次に、半田バンプ形成工程において使用したフラックスを洗浄にて除去し（図２５のフラックス洗浄工程〈２１６〉）、その後、多数個取り基板４０の各製品形成領域４３に対応して樹脂封止体３５の上面に、例えば品名、社名、品種、製造ロット番号等の識別マークを、インクジェットマーキング法、ダイレクト印刷法、レーザマーキング法等を用いて形成する（図２５のマーキング工程〈２１７〉）。
次に、図３０に示すように、多数個取り基板４０及び樹脂封止体３５を複数の個片に分割する（図２５の個片化工程〈２１８〉）。この分割は、多数個取り基板４０の分離領域４２に沿って多数個取り基板４０及び樹脂封止体３５を例えばダイシングすることによって行われる。この工程により、図２０に示す本実施形態２の半導体装置３０がほぼ完成する。
次に、個片化された半導体装置３０をトレイに詰め込み、（図２５の治具詰め工程〈２１９〉）、その後、トレイに詰め込んだ状態で半導体装置３０をバーンイン工程に搬送し、その後、半導体装置３０にバーンインを施す（図５のバーンイン工程〈２２０〉）。バーンイン工程では、ソケットに半導体装置３０を装着し、このソケットを仲介して半導体装置３０とバーンインボードとの電気的な接続が行われる。ソケットと半導体装置３０との電気的な接続は、ソケットのコンタクトピンに半導体装置３０の半田バンプ３６を圧接することによって行われるため、圧接時の擦れ等によって半田バンプ３６の削れカス（一部）がコンタクトピンに付着する。バーンイン工程では、複数のソケットを繰り返し使用しているため、１つのソケットが１日に繰り返し使用される使用頻度は、半導体装置の生産量やソケットの使用数によって異なるが、例えば数百回にも及ぶ。即ち、ソケットの使用頻度に応じてコンタクトピンに半田バンプ３６の削れカスが蓄積される。
コンタクトピンに蓄積された削れカスは、コンタクトピンから離脱し、何らかの影響で半導体装置３０の実装面（実装時に基板と向かい合う面）に異物として付着する。また、圧着時の擦れ等による半田バンプの削れカスも何らかの影響で半導体装置３０の実装面に異物となって付着する。また、本実施形態２のチップ・レベルＣＳＰ型半導体装置３０は、半導体ウエハを複数の半導体チップ３１に個片化するダイシングをクリーンルームで行っているが、個片化後の工程は非クリーンルームで行っているため、前述の半田バンプ３６の削れによる異物の他に、他の異物も半導体装置３０の実装面に付着する場合がある。
次に、半導体装置３０が正常に動作するか否かの電気的な特性を評価する特性評価試験を施して、半導体装置１の特性を選別する（図２５の選別工程〈２２１〉）。この特性評価試験においても、ソケットに半導体装置３０を装着し、このソケットを介して半導体装置３０とパフォーマンスボード（検査用配線基板）との電気的な接続が行われるため、選別工程においても半田バンプ３６の削れカスによる異物が半導体装置の実装面に付着する。
次に、半導体装置３０の実装面に付着する異物を洗浄にて除去する。異物の除去は、図１５に示す自動異物洗浄装置２０を用いたドライアイス洗浄で行う。
次に、図２５に示すように、半導体装置３０の最終外観検査〈２２３〉を行い、その後、半導体装置３０を梱包し〈２２４〉、その後、半導体装置３０は製品として出荷される〈２２５〉。
このように、本実施形態２のチップ・レベルＣＳＰ型半導体装置３０の製造においても、後工程の異物除去を洗浄で行うことにより、前述の実施形態１と同様の効果が得られる。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、樹脂封止型半導体装置の製造においては、複数の製品形成領域を有する多数個取り基板を使用し、各製品形成領域に実装された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファ・モールディング法や、複数の製品形成領域を有する多数個取り基板を使用し、各製品形成領域に実装された半導体チップを一括して樹脂封止する一括方式のトランスファ・モールディング法が採用されている。前述の実施形態２では、一括方式のトランスファ・モールディング法により製造される半導体装置について説明したが、本発明は、個別方式のトランスファ・モールディング法により製造される半導体装置にも適用できる。
また、前述の実施形態２では、配線基板の裏面側に複数の半田バンプを有する半導体装置について説明したが、本発明は、配線基板の裏面側の半田バンプを省略し、配線基板の電極パッドを外部接続用端子とするＬＧＡ（Ｌahd Ｇrid Ａrray）型半導体装置にも適用できる。
また、前述の実施形態１では、２次配線形成層上に複数の半田バンプを有する半導体装置について説明したが、本発明は、２次配線形成層上の半田バンプを省略し、２次配線形成層の電極パッドを外部接続用端子とするＬＧＡ型半導体装置にも適用できる。
また、前述の実施形態２では、配線基板の主面に１つの半導体チップ有する半導体装置について説明したが、本発明は、配線基板の主面に複数の半導体チップを有するＭＣＰ（Ｍulti Ｃhip Ｐackage：マルチ・チップ・パッケージ）型半導体装置にも適用できる。
本発明の実施形態１である半導体装置の実装面側の構造を示す模式的平面図である。 本発明の実施形態１である半導体装置の内部構造を示す要部模式的断面図である。 本発明の実施形態１である半導体装置の実装面側の配線パターンを示す要部模式的平面図である。 本発明の実施形態１である半導体装置の製造工程を示すフローチャートである。 本発明の実施形態１である半導体装置の製造に使用される半導体ウエハの模式的平面図である。 本発明の実施形態１である半導体装置の製造工程を示す模式的平面図である。 本発明の実施形態１である半導体装置の製造工程を示す要部模式的断面図である。 図７に続く半導体装置の製造工程を示す要部模式的断面図である。 図８に続く半導体装置の製造工程を示す要部模式的断面図である。 図９に続く半導体装置の製造工程を示す要部模式的断面図である。 図１０に続く半導体装置の製造工程を示す要部模式的断面図である。 図１１に続く半導体装置の製造工程を示す要部模式的断面図である。 図８に続く半導体装置の製造工程を示す要部模式的断面図である。 半導体装置の実装面に異物が付着した状態を示す模式的平面図である。 本発明の実施形態１である半導体装置の製造に使用される自動異物洗浄装置の概略構成を示す図である。 ドライアイス洗浄を説明するための模式図である。 エアブロー洗浄を説明するための模式図である。 ブラスト洗浄を説明するための模式図である。 ウエット洗浄を説明するための模式図である。 本発明の実施形態２である半導体装置の内部構造を示す模式的断面図である。 本発明の実施形態２である半導体装置の実装面側の構造を示す模式的平面図である。 本発明の実施形態２である半導体装置の実装面側の配線パターンを示す要部模式的平面図である。 本発明の実施形態２である半導体装置の製造に使用される多数個取り基板の模式的平面図である。 本発明の実施形態２である半導体装置の製造工程を示す要部模式的断面図である。 本発明の実施形態２である半導体装置の製造工程を示すフローチャートである。 図２５に続く半導体装置の製造工程を示す要部模式的断面図である。 図２６に続く半導体装置の製造工程を示す要部模式的断面図である。 図２７に続く半導体装置の製造工程を示す要部模式的断面図である。 図２８に続く半導体装置の製造工程を示す要部模式的断面図である。 図２９に続く半導体装置の製造工程を示す要部模式的断面図である。
符号の説明
１…半導体装置、１ａ…チップ層、１ｂ…２次配線形成層、２…半導体基板、３…１次配線形成層（多層配線層）、４…電極パッド（ボンディングパッド）、５…表面保護膜、５ａ…ボンディング開口、６…絶縁層、６ａ…ボンディング開口、７…再配線、７ａ…電極パッド（バンプランド）、８…絶縁層、８ａ…ボンディング開口、９…半田バンプ、
１０…半導体ウエハ、１１…分離領域(スクライブ領域)、１２…製品形成領域（デバイス形成領域）、
２０…自動異物洗浄装置、２１…液化炭素、２２…ペレタイザ、２３…ペレット状ドライアイス、２４…粉砕機、２５…粉砕状ドライアイス、２６…洗浄装置、２６ａ…ノズル、２７…集塵ユニット、２８…異物、２９ａ，２９ｂ…トレイ、
３０…半導体装置、３１…半導体チップ、３２…配線基板（インターポーザ）、３２ａ，３２ｂ…電極パッド、３２ｃ，３２ｄ…保護膜、３２ｈ…スルーホール配線のランド部、３３…接着材、３４…ボンディングワイヤ、３５…樹脂封止体、３６…半田バンプ、
４０…多数個取り基板、４１…モールド領域、４２…分離領域、４３…製品形成領域（デバイス形成領域）、４４…チップ搭載領域

Claims (6)

  1. （ａ）分離領域で区画された複数の製品形成領域を有し、前記複数の製品形成領域の夫々は、互いに反対側に位置する第１の面および第２の面と、前記第２の面に配置された複数の電極パッドとを有する多数個取り配線基板を準備する工程と、
    （ｂ）前記複数の製品形成領域の夫々の第１の面に半導体チップを実装する工程と、
    （ｃ）前記複数の製品形成領域に実装された前記複数の半導体チップを一括して樹脂封止する樹脂封止体を形成する工程と、
    （ｄ）前記各製品形成領域の各々の第２の面上に、前記複数の電極パッドに電気的に接続する複数のバンプ電極を形成する工程と、
    （ｅ）前記（ｄ）工程の後、前記樹脂封止体および前記多数個取り基板を、前記製品形成領域ごとに複数の個片に分割して、前記製品形成領域ごとに分割された配線基板と、前記配線基板の第１の面に実装された前記半導体チップと、前記半導体チップを樹脂封止した樹脂封止体と、前記第２の面に形成されたバンプ電極を有する複数の半導体パッケージを形成する工程と、
    （ｆ）前記（ｅ）工程の後、前記半導体パッケージの前記配線基板の前記第２の面に付着する異物を洗浄にて除去する工程とを有し、
    前記（ｆ）工程は、前記半導体パッケージの前記配線基板の前記第２の面に、複数の粉砕状ドライアイスを吹き付けて前記異物を除去する工程を含むことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記粉砕状ドライアイスは、０．１ｍｍ乃至０．３ｍｍの粒径サイズからなることを特徴とする半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記工程（ｅ）と前記工程（ｆ）の間に、更に、前記半導体パッケージをバーンインする工程と、前記バーンイン工程後、前記バーンインされた半導体パッケージを選別試験する工程を有することを特徴とする半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記半導体チップは、クリーンルーム内で半導体ウエハをダンシングすることにより形成された半導体チップであり、
    前記半導体パッケージに施されるバーンイン工程は、非クリーンルームで行われることを特徴とする半導体装置の製造方法。
  5. （ａ）互いに反対側に位置する第１の面および第２の面と、前記第２の面に配置された複数の電極パッドとを有する配線基板を準備する工程と、
    （ｂ）前記配線基板の前記第１の面に半導体チップを実装する工程と、
    （ｃ）前記半導体チップを樹脂封止する樹脂封止体を形成する工程と、
    （ｄ）前記配線基板の第２の面上に、前記複数の電極パッドに電気的に接続する複数のバンプ電極を形成し、前記配線基板、前記半導体チップ、前記複数のバンプ電極を有する半導体パッケージを形成する工程と、
    （ｅ）前記（ｄ）工程の後、前記配線基板の第２の面上のフラックスを洗浄する第１洗浄工程と、
    （ｆ）前記（ｅ）工程の後、前記半導体パッケージをバーンインする工程と、
    （ｇ）前記（ｆ）工程の後、前記配線基板の前記第２の面に付着する異物を洗浄にて除去する第２洗浄工程とを有し、
    前記（ｇ）工程は、前記半導体パッケージの前記配線基板の前記第２の面に、複数の粉砕状ドライアイスを吹き付けて前記異物を除去する工程を含むことを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記粉砕状ドライアイスは、０．１ｍｍ乃至０．３ｍｍの粒径サイズからなることを特徴とする半導体装置の製造方法。
JP2008001935A 2008-01-09 2008-01-09 半導体装置の製造方法 Expired - Lifetime JP4850852B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008001935A JP4850852B2 (ja) 2008-01-09 2008-01-09 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008001935A JP4850852B2 (ja) 2008-01-09 2008-01-09 半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003340741A Division JP4241302B2 (ja) 2003-09-30 2003-09-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008166827A true JP2008166827A (ja) 2008-07-17
JP4850852B2 JP4850852B2 (ja) 2012-01-11

Family

ID=39695742

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008001935A Expired - Lifetime JP4850852B2 (ja) 2008-01-09 2008-01-09 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4850852B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016131189A (ja) * 2015-01-13 2016-07-21 株式会社ディスコ 切削方法及び切削装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216253A (ja) * 1999-01-22 2000-08-04 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2001044143A (ja) * 1999-07-30 2001-02-16 Sony Corp 基体の切断方法及び半導体装置の製造方法
JP2002170826A (ja) * 2000-11-30 2002-06-14 Hitachi Ltd 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216253A (ja) * 1999-01-22 2000-08-04 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2001044143A (ja) * 1999-07-30 2001-02-16 Sony Corp 基体の切断方法及び半導体装置の製造方法
JP2002170826A (ja) * 2000-11-30 2002-06-14 Hitachi Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016131189A (ja) * 2015-01-13 2016-07-21 株式会社ディスコ 切削方法及び切削装置

Also Published As

Publication number Publication date
JP4850852B2 (ja) 2012-01-11

Similar Documents

Publication Publication Date Title
US7985625B2 (en) Method of manufacturing a semiconductor device
US6737300B2 (en) Chip scale package and manufacturing method
US9362187B2 (en) Chip package having terminal pads of different form factors
US7326592B2 (en) Stacked die package
US7413925B2 (en) Method for fabricating semiconductor package
KR100997793B1 (ko) 반도체 패키지 및 이의 제조 방법
US11676906B2 (en) Chip package and manufacturing method thereof
US20070249094A1 (en) Method for fabricating multi-chip semiconductor package
US20050121805A1 (en) Semiconductor device and a method of manufacturing the same
TW202331972A (zh) 具有高佈線密度補片的半導體封裝
US9082644B2 (en) Method of manufacturing and testing a chip package
TWI387014B (zh) 具有犧牲基板之晶粒重新配置結構及其封裝方法
JP2008258621A (ja) 半導体デバイスパッケージの構造、および半導体デバイスパッケージ構造の形成方法
JP2003234359A (ja) 半導体装置の製造方法
US20220223567A1 (en) Semiconductor packages
US20140377886A1 (en) Method of manufacturing semiconductor device including grinding semiconductor wafer
US20090146299A1 (en) Semiconductor package and method thereof
JP4850852B2 (ja) 半導体装置の製造方法
US20040259290A1 (en) Method for improving the mechanical properties of BOC module arrangements
KR20090096184A (ko) 반도체 패키지
KR100856341B1 (ko) 일체화된 보호막들을 구비하는 반도체 칩 패키지 및 이를형성하는 방법
JPWO2006134643A1 (ja) 半導体装置及びその製造方法
US20040009628A1 (en) Fabrication method of substrate on chip CA ball grid array package
US20060231960A1 (en) Non-cavity semiconductor packages
KR101081735B1 (ko) 엘. 오. 씨(ｌｏｃ) 다이접착 장비를 이용한 플립 칩 패키지 제조방법 및 이에 의한 플립 칩 패키지

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111018

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111019

R150 Certificate of patent or registration of utility model

Ref document number: 4850852

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141028

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term