TW440995B - Semiconductor integrated circuit device and the manufacturing method thereof - Google Patents

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440995 A7 :、發明說明（1 ) 【發明之技術領域】 <請先閲讀背面之注東事項再1 本頁) 本發明是關於在半導體基板上形成有電路基板安裝用 的焊錫凸塊等之突起狀電極（以下簡稱爲凸塊電極），並 且搭載恆久或不可逆變更半導體積體電路的預定部份機能 的程式元件之半導體積體電跨裝置（以下簡稱爲半導體積 體電路），例如有關適用於混載記憶體或邏輯電路等之系 統LSI的有效技術β 【習知之技術】 經濟部智慧財產局員工消費合作社印製 有關具有電路基板安裝用的凸塊電極之半導體積體電 路（以下稱爲覆晶接合型半導體積體電路）的記載文獻方 面’例如在日本特開平5 — 2 1 8042號公報，日本特 開平8 — 2 5 0 4 9 8號公報，及美國專利第 5 5 4 7 7 4 0號公報中揭示有本說明書所述之覆晶接合 型半導體積體電路的基本形態之_。亦即，覆晶接合型半 導體積體電路是例如由該晶片的接合墊片引繞再配置配線 ，並且在晶片的表面上將連接於再配置配線的凸塊電極配 置成陣列狀（配置成區域陣列狀）I而且使配置成區域陣 列狀的凸塊電極從表面保護膜露出。藉此，容易達成基板 安裝（亦即擴大凸塊電極的間隔，且將凸塊電極的配線連 接於安裝基板的配線），而得以利用配線間隔廣、低成本 的安裝基板。 此外，在半導體積體電路中，在執行將不良的電路部 份置換成冗長電路之救濟時，是使用程式元件。上述程式 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 440995 A7 B7 五、發明說明（2 ) 元件大多是使用由金屬膜或多結晶矽膜所構成的熔線，並 藉由雷射光的照射來予以熔斷，而形成程式化。針對熔線 的程式是在探針測試後實施。此階段，在晶圓的表面的鈍 化膜中形成有露出接合墊片或熔線的開口，例如使用接合 墊片來進行探針測試。在探針測試中判別不良所在，而以 能夠在救濟電路中置換不良部份之方式，藉由選擇性的雷 射光照射來對上述熔線執行程式。 另外，作爲程式元件的有電氣熔線.。例如，在美國專 利第5 1 1 0 7 5 3號公報中記載有將電氣熔線之一種類 的抗熔線（anti-fuse)利用於D R A Μ的缺陷救濟等之技術。 抗熔線具有利用絕緣狀態之氧化膜的絕緣破壞而能夠形成 程式化之構成。又，在美國專利第5 7 4 2 5 5 5號公報 中，抗熔線之一例，是在Ρ型阱領域中使用氧化膜來構成 電容器，並在電容器的阱電極中施加負電壓，在氧化膜上 的屏極中施加正電壓，而來對閘極氧化膜進行絕緣破壞。 又，有關使用電氣熔線之半導體積體電路的其他文獻方面 ，例如還有美國專利第5 3 2 4 6 8 1號公報者》 再者，其他程式元件1例如有可電氣性寫入•消去的 E E P R Ο Μ或快閃記憶體等之非揮發性記憶元件（能夠 可逆地變更程式狀態）。在美國專利第5742555號 公報中記載有關於具有如此之程式元件的DRAM。 【發明所欲解決之課題】 ’ 本發明者是針對上述覆晶接合型半導體積體電路中搭

請I 先 Μ 讀 背 面 之 '注 t 事 項 再I t i 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5 - 40 9 9 5 A7 B7 五、發明說明（3 ) 載缺陷救濟，模式設定及微調用的程式元件方面加以檢討 首先，程式元 晶矽膜所構成的熔 體基板上的阱領域 ，其一端是經由複 源極領域，另一端 ，在上述多 間的層間絕 的照射窗， 0 . 5 〜1 矽熔線時， 成多結晶矽 以照射雷射 強度1 * 5 結晶砂 緣膜及 而對上 Θ m的 是經由 膜的寬 光的照 β J , 件爲雷 線（多 中之元 數層的 是經由 熔線的 鈍化膜 述層疊 絕緣膜 上述絕 度爲2 射窗的 光點直 射可熔斷的 結晶熔線） 件分離領域 金麗配線來 金屬配線來 上部層疊上 ，然後爲了 膜進行蝕刻 。又，在熔 緣膜來照射 仁m，配置 寬度爲1 0 徑6 # m的 熔線。在此， 是例如在設置 的上部形成長 連接於選擇電 連接於接地電 述複數層的金 形成供以照射 ，最後殘留膜 斷如此構成的 雷射光。例如 間隔爲5以m β 此刻， Η 0 - Ν 雷 由多結 於半導 方形狀 晶體的 位。又 屬配線 雷射光 厚 多結晶 ，設計 ，及供 將藉由 射的照 « 讀 背 S) 之 注 意 事 項 再 本 頁 經濟部智慧財產局員工消費合作杜印製 射來熔斷多結晶矽熔線。 但，本發明者發現習知藉由雷射光照射來熔斷多結晶 矽熔線的方式會有以下的問題點產生。 第1問題點，非常難以進行形成供以照射雷射光的照 射窗之處理。特別是近年來市場急速擴大將高速的邏輯電 路及類比電路與大容量dram等混載，亦即因爲在系統 LS Ϊ製品中，邏輯電路必須要有5層以上的金屬配線層 ，所以從多結晶矽熔線到最上部的鈍化膜爲止的絕緣膜的 厚度會形成5以上，因此技術面上難以在晶圓全面上 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） 4 0 9 9 5 A7 B7 五、發明說明（4 ) 均一進行使0.5#m程度的絕緣膜殘留於熔線上部》熔 線上部的絕緣膜厚度爲殘留l#m以上時，雷射光的入射 強度會變弱，而使熔斷不夠充分。又，熔線上部的絕緣膜 厚度爲0 . 5 //m以下時，會因爲之後的製程處理不均一 ，而導致會有熔線表面露出昀危險性，進而造成不應該熔 斷的熔線也跟著斷線之機率會明顯的提高。 第2問題點，就上述覆晶接合型半導體積體電路而言 ，在製造過程上不可能藉由習知的雷射光來熔斷熔線。在 習知之製造過程中，會在供以防止水分入侵金屬配線層上 部的鈍化膜形成完了後的階段，於晶圓狀簡下終了無塵室 內所進行的製造過程。接著在進行探針測試與救濟之後進 行封裝體的組裝，然後實施最終的選別。另一方面，在覆 晶接合型半導體積體電路中，爲了能夠更爲削減製造成本 ，而於鈍化膜形成後，於晶圓狀態下無塵室內進行類似導 線架之金屬配線（再配置配線）的形成與焊錫凸塊電極的 堆積。又，在此覆晶接合型半導體積體電路中，若使用藉 由習知之雷射光的照射來熔斷熔線之方式的話，則會在被 熔斷的熔線上部進行供以構成類似於導線架的再配置配線 的金屬配線之堆積與加工，因而無法倖免多結晶矽熔線的 腐蝕及水分從腐蝕部侵入而造成可靠性降低。因應於此， 本發明者發現在覆晶接合型半導體積體電路中可藉由電氣 性程式的進行來取代藉由雷射光的照射來熔斷熔線之方式 第3問題點，多結晶矽熔線必須要有較大的佈局面積 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 閱 讀 背 之 it 意 事 項 再 頁 經濟部智慧財產局員工消費合作社印製 Ό 9 9 A7 B7 五、發明說明（5) 。1條的熔線至少要有5 X 1 0 Am2的佈局面積，將成爲 決定熔線的上限之主要因素。 其次，針對程式元件採用可電氣性寫入及消去的非揮 發性記憶元件之事也加以檢討。亦即，程式元件數量少便 可完成時，供以電氣性寫入等之周邊電路的晶片佔有面積 會相對的變大，面積效率不佳》 根據上述檢討結果，本發明者發現採用抗熔線等之電 氣熔線來作爲覆晶接合型半導體積體電路的程式.元件較佳 。此刻，由於在抗熔線中供以絕緣破壞的電壓施加，僅於 平導體積體電路的製造階段中屬必要處理，因此隨著半導 體積體電路的大規模化而必須形成多數的凸塊電極的情況 下，將無法充分地設置供以絕緣破壞的專用凸塊電極。又 ，覆晶接合型半導體積體電路中，由於凸塊電極爲電路基 板安裝用的端子，而導致應力•應變狀態會直接傳達至晶 片，因此必須要有予以緩和的手段。 又，本發明者另改變觀點，針對覆晶接合型半導體積 體電路的接合選擇加以檢討。接合選擇，是依針對分配於 半導體積體電路的動作模式設定用電極的接合墊片進行探 測或連接於電源端子等來決定動作模式之手法。在接合選 擇中，到底是將半導體晶片的預定接合墊片接合於封裝體 的哪個導線銷，只要在組合時選擇即可。但，在覆晶接合 型半導體積體電路中，凸塊電極爲直接安裝於電路基板的 端子，相當於封裝體的導線銷，因此在使晶圓製程完全終 了後，施以最早接合選擇之類的處置是不可能的。尤其是 閱 讀 背 面 之 注 意 事 項 再 f t] 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210X297公釐) -8- 440995 A7 B7 經濟部智.«財產局員工消費合作社印製 五、發明說明（6) 變更應連接於特定的接合墊片之類的電極墊片的凸塊電極 時，在晶圓製程的階段，必須個別變更從上述預定的接合 墊片之類的電極墊片到凸塊電極爲止的配線圖案。相對的 ，本發明者認爲爲了取得與接合選擇同等的通融性或方式 ，而必須使一旦完成此類的配線圖案之覆晶接合型半導體 積體電路能夠在之後進行機能設定。 本發明之目的在於提供一種藉由雷射熔斷可能的熔線 (作爲程式元件）來防止可靠度顯著降低之覆晶接合型半 導體積體電路及其製造方法。 本發明之另一目的在於提供一種將覆晶接合型半導體 積體電路的程式元件的狀態予以電氣性變更時所需的電極 不會限制到其他用途的突起狀電極的數量之半導體積體電 路。 本發明之另一目的在於提供一種可以緩和覆晶接合型 半導體積體電路中經由突起狀電極而賦予半導體基板的應 力*應變狀態之半導體積體電路》 本發明之另一目的在於提供一種機能設定等方面可以 容易取得與接合選擇同等的通融性之覆晶接合型半導體積 體電路及其製造方法。 本發明之另一目的在於提供一種可隨著檢査及程式元 件的狀態變更來有效能地進行必要的機能選擇及救濟而製 造出覆晶接合型半導體積體電路之製造方法。 本發明之上述及其他的目的與新穎的特徵，由本案說 明書的內容及圖面可明確得知。 請 先 閲 讀 背

注 意 事項 再I 1 頁 Μ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9- 40 9 9 5 A7 B7 五、發明說明（ 經濟部智慧財產局員工消費合作社印製 【用以解決課題之手段】 本案所揭示之代表性發明的槪要，簡單分項說明如下 述。 (1)本發明在覆晶接合型半導體積體電路中是採用 電氣熔線之類的程式元件1 »亦即，該半導體積體電路具 有： 半導體基板10:及 形成於上述半導體基板上的元件形成層（包含半導體 領域’配線層及絕緣層之電路元件形成領域）之複數個的 電路元件1，2 ;及 形成於上述元件形成層的表面，且連接於預定的上述 電路元件之複數個的端子86, 87， 88, 89:及 連接於預定的上述端子86，87, 88，89，且 延伸於上述元件形成層的上面之導電層9 0 :及 連接於上述導電層之突起狀電極93; 上述電路元件之至少一個具有：藉由電流路徑中形成 預定的電位差，而使該電流路徑的狀態能夠不可逆地從高 阻抗狀態變化至低阻抗狀態，或從低阻抗狀態變化至高阻 抗狀態的構造之程式元件抗熔線1 ; 上述端子之至少一個爲：供以形成上述電位差的電壓 之輸入端子86,87» ’ 藉由上述構成，將可利用雷射熔斷可能的熔線（作爲 程式元件）來完全防止可靠度顯著降低。’ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 if 之 注

I 頁 t 40 995 A7 B7 五、發明說明（9 ) 又，以上述導電層來作爲對上述端子的配列之突起狀 電極的再配置配線205使用時，可於上述導電層的上下 至少使上述突起狀電極露出，而來配置覆蓋表面的絕緣膜 204,206，。藉由如此之絕緣膜，可使覆晶接合型 半導體積體電路中經由突起狀電極而賦予半導體基板的應 力•應變狀態趨於緩和。特別是採用包含聚醯亞胺膜，氟 樹脂膜，或含矽或丙烯系橡膠材料的彈性體膜等之有機物 質的膜來作爲上述絕緣膜時，由於該膜對氧化矽等的絕緣 膜而言，其彈性係數較小，因此可以良好地緩和應力•應 變狀態。 又，半導體積體電路可另具備連接於上述端子而從上 述絕緣膜露出之墊片電90，90 a。該墊片電極可使用 於供以進行探針測試的檢查墊片。 此外，在上述程式元件中，可使用上述墊片電極內的 一部份墊片電極9 0 a來進行供以形成預定的電位差之電 壓施加。在此，對於使程式元件程式化後只要對該墊片電 極9 0 a進行探測即可的電路構成而言，亦可不必在該墊 片電極9 0 a中分配突起狀電極。因此，供以電氣性變更 覆晶接合型半導體積體電路時所需的電極將不會限制到其 他用途的突起狀電極的數量。相對的，使程式元件程式化 後，必須強制使該墊片電極9 0 a形成接地電位V s s或 電源電壓V c c時，只要在該墊片電極9 0 a中分配突起 狀電極9 3 a ,便可在基板安裝時，將突起狀電極9 3 a 連接於配線基板上之接地電位V s s或電源電壓V c c的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 再 頁 經濟部智慧財產局員工消費合作社印5拉 440995 A7 B7 五、發明說明（9 ) 電源配線β 另外，若在上述程式元件中供以形成預定的電位差之 先 閲 讀 背 面 之 注 意 事 項 再 電壓爲與程式元件以外的電路之動作電源電壓不同之電壓 時，只要使上述程式用電壓的施加電極與複數個的程式元 件共同化即可。 再者，上述程式元件可採用藉電氣性絕緣破壞來使從 高阻抗狀態變化成低阻抗狀態之電氣熔線。例如，程式元 件的電流路徑，在上述高阻抗狀態中絕緣膜被充塡，在上 述低阻抗狀態中絕緣膜被破壞= 經濟部智慧財產局員工消費合作社印製 又，上述絕緣膜的破壞可藉由上述電流路徑之一端的 正電壓（VDD)施加與另一端的負電壓（Vb b’）施加 來進行。藉此，在程式元件中可取得高壓（作爲預定的電 位差），並且以電路的接地電壓（V s s )爲基準的絕對 値電壓大致可壓制於通常動作的電壓。此情況，上述負電 壓只要從利用於供以形成上述電位差的預定電壓的施加之 突起狀電極或墊片電極來共同地供應給各程式元件即可。 或亦可根據來自晶片外部的正電壓（VDD)及箝位電壓 〔GND)來將晶片內部所形成的內部電壓賦予程式元件 。就上述內部電壓而言，例如有大於上述VDD的高壓電 壓（VCH)或負電壓（Vbb，）》又，就是否有對程式 元件進行程式化而言，只要利用位址信號等來控制程式元 件的相反側的施加電壓即可。 又，上述程式元件可使用於不良品的救濟。亦即，可 採用具有： 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ^12- 440995 ， A7 ___ B7 五、發明說明（10) —正規電路，該正規電路是由上述電路元件所構成： 及 (請先閲讀背面之注意事項再1 本頁) 一救濟電路，該救濟電路是用以代替不良的上述正規 電路，是由上述電路元件所構成； 並且，上述程式元件是用以特定在救濟電路應被置換 的正規電路之救濟資訊的記憶手段1 6 0 0 例如，上述正規電路爲記憶格，上述救濟電路爲冗長 記憶格，並且具有： 一比較電路1 6 1，該比較電路1 6 1是用以比較藉 由上述程式元件而被記憶的救濟資訊與上述記億格的存取 位址信號，是由上述電路元件所構成：及 —選擇電路1 0 6XD |該選擇電路1 0 6XD可回 應上述比較電路的一致，然後取代上述記憶格的選擇，而 來選擇上述冗長記憶格，及可回應上述比較電路的不一致 ，而來選擇上述記憶格，是由上述電路元件所構成。 經濟部智慧財產局員工消費合作社印製 又，上述程式元件可使用於半導體積體電路的機能選 擇。亦即，可採用供以決定上述半導體積體電路裝置的動 作模式之動作模式指定資訊的記億手段（A F 〇〜AF 2 )來作爲上述程式元件。藉此，在覆晶接合型半導體積體 電路中，即使在形成突起狀電極之後，就機能選擇或動作 模式選擇方面而言，照樣可以容易取得與接合選擇同等以 上的通融性。 又，上述程式元件可採用供以選擇內藏於半導體積體 電路中的預定電路的特性之微調資訊的記憶手段（ 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） ^995 A7 B7 五、發明說明（11 ) AF10〜AF12)。例如，半導體積體電路具有阻抗 分壓電路1 8 3 ,且記億於上述程式元件中的微調資訊是 用以選擇在上述阻抗分壓電路中所產生的分壓電壓。 (2 ) —種在覆晶接合型半導體積體電路中採用電氣 熔線之類的程式元件之半導體積體電路裝置的製造方法* 是屬於一種包含： 在半導體晶圓上的元件形成層中構成所要的電路，並 於上述電路中至少包含程式元件，該程式元件的構造是在 電流路徑中彤成預定的電位差，而藉此使該電流路徑的狀 _不可逆地由高阻抗狀態變化至低阻抗狀態或由低阻抗狀 態變化至高阻抗狀態，且將連接於上述電路的複數個端子 形成於上述元件形成層的表面之第1過程；及 形成對應於上述複數個端子的一部份之安裝連接用的 複數個突起狀電極之第2過程（S7):及 檢查上述電路之第3過程（S5);及 根據上述第3過程的檢查結果來將缺陷部份置換成救 濟電路之第4過程（S6):及 進行入庫之第5過程（S9):及 切割上述晶圓之第6過程（S8):等之半導體積體 電路裝置的製造方法。 又，包含：使上述程式元件的狀態不可逆變化，而來 選擇上述電路的功能之第7過程（S4)。上述程式元件 可使用上述絕緣破壞型的電氣熔線抗熔線1。 若藉由上述構成，則可不必使用雷射可熔斷的熔線來 鬩 讀 背 面_ 之 注 頁 i 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -14- 440995 A7 B7 五、發明說明（〗2 ) 作爲程式元件，而能夠進行半導體積體電路的機能選擇。 藉此，將可以提高施以機能選擇而製成之覆晶接合型半導 體積體電路的良品率及可靠性。 又，可在上述突起狀電極的彤成前進行上述程式元件 的機能選擇。亦即，在上述第7過程（S 4 )後進行上述 第2過程（S7) «並且在形成突起狀電極之後，可在晶 圓上形成凹凸。而且在突起狀電極彤成前，只要進行機能 選擇，便可容易使探針接觸電壓施加用墊片（對程式元件 施加電壓）或端子，而使能夠提升機能選擇的作業效能。 又，與上述相反，可在上述突起狀電極的形成（S7 )後進行上述程式元件的機能選擇（S 4 )。此情況，必 須使供以施加電壓給機能選擇的程式元件之電極與突起狀 電極同樣露出於半導體積體電路的表面。但除了伴隨機能 選擇的處理以外，半導體積體電路幾乎可在晶圓過程終了 的狀態下庫存，因此可容易進行庫存管理。 又，在將上述缺陷部份置換成救濟電路之上述第4過 程（S 6 )中，上述置換可在使上述程式元件的狀態執行 不可逆變化後進行。此刻，各個機能選擇（S4)，檢査 (S5)及救濟（S6)的過程，可以1次的探測處理來 完成。亦即，包含：使上述第3過程，上述第4過程，及 上述第7過程爲連續進行，且因應各過程所需，對上述端 子或突起狀電極執行之探測處理。若在機能選擇（S 4 ) ，檢查（S5)及救濟（S6)的各過程之後形成突起狀 電極（S 7 ),則可容易使探針接觸電壓施加用墊片（對 本紙張尺度適用中國國家標準（CNS>A4規将<210 X 297公釐） 請 先 閱 讀 背 之 注 事 項 再 頁 經濟部智慧財產局員工消費合作社印製 40 99 5 A7 _B7__' 五、發明說明（13 ) -程式元件施加電壓）或端子，而能夠使機能選擇更爲提升 檢查及救濟的作業效能。 ί請先閱讀背面之注$項再^;本頁) 又，若在進行上述入庫的第5過程（S 9 )之後藉由 第2過程來形成突起狀電極（S 7 )的話，則由於不需要 考慮高溫環境下之突起狀電極的變形，因此可容易進行入 庫* (3 )—種半導體積體電路裝置的製造方法，是著重 於將覆晶接合型半導體積體電路的缺陷部份置換成救濟電 路時之半導體積體電路裝置的製造方法，是屬於一種具有 在半導體晶圓上的元件形成層中構成所要的電路，並 於上述電路中至少包含程式元件，該程式元件的構造是在 電流路徑中形成預定的電位差，而藉此使該電流路徑的狀 態不可逆地由高阻抗狀態變化至低阻抗狀態或由低阻抗狀 態變化至高阻抗狀態，且將連接於上述電路的複數個端子 形成於上述元件形成層的表面之第1過程；及 經濟部智慧財產局員工消費合作社印製 形成對應於上述複數個端子的一部份之安裝連接用的 複數個突起狀電極之第2過程（S7);及 檢查上述電路之第3過程（S 5);及 根據上述第3過程的檢查結果來將缺陷部份置換成救 濟電路之第4過程（S6):及 進行入庫之第5過程（S9);及 切割上述晶圓之第6過程（S8);等之半導體積體 電路裝置的製造方法： 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 40 9 9 5 A7 B7 五、發明說明（〗4) 並且，上述第4過程（S 6 )是使上述程式元件的狀 態呈不可逆變化，而來進行上述置換之過程。又，上述第 4過程，例如在上述複數個端子中連接於上述程式元件的 預定端子中施加用以在上述電流路徑中形成預定電位差的 電壓。又，上述程式元件是例如爲上述絕緣破壞型的電氣 熔線。 若藉由上述構成，則可不必使用雷射可熔斷的熔線來 作爲程式元件，而能夠進行半導體積體電路的缺陷救濟。 藉此，將可以提高施以救濟而製成之覆晶接合型半導體積 體電路的良品率及可靠性。 【發明之實施形態】 《熔線電路》 經濟部智慧財產局員工消費合作社印製 第1圖是表示本發明之半導體積體電路中所使用的抗 熔線電路之一例的電路圖。第1圖中，電路元件1爲程式 元件之一例的絕緣破壞型電氣熔線（抗熔線）。此抗熔線 1是藉由所謂基板閘極電容所構成，該基板閘極電容是形 成於與其他周邊電容器呈電氣性分離的半導體領域中，且 該半導體領域中被施加基板電壓Vbb’。又，該抗熔線1 的閘極電容電極會被連接於源極端子，並且在汲極端子中 施加破壞用電壓VDD，而且設有對閘極電極施加破壞控 制信號V g之選擇電晶體2。+又，作爲基板閘極電容的抗 熔線（以下亦稱爲基板閘極電容）1是經由選擇電晶體2 (例如根據高位準的破壞控制信號V g來形成Ο N狀態） 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公》) ^17 - 經濟部智慧財產局員工消費合作社印製 440995 A7 _ B7 五、發明說明（15) 來對抗熔線1的閘極電容電極施加破壞電壓VDD,且由 基板側施加基板電壓Vbb· »又，根據施加於抗熔線1兩 端的電位差來破壞抗熔線1的閘極絕緣膜，抗熔線1是由 高阻抗狀態變化成低阻抗狀態。 當第1圖的構成被適用矜記憶體等之不良位元的救濟 時，上述選擇電晶體2的源極會結合於選擇器3的選擇端 子。該選擇器3中會被輸入記憶體存取時之位址信號的對 應位元A i及其反轉信號A i B。例如，上述破壞信號 V g的邏輯値具有與位址位元A i的反轉信號A i B相同 的邏輯値。又，選擇器3是在選擇端子的輸入爲低位準（ 邏輯値“0 “）時選擇反轉信號A i B而輸出，又，選擇 端子的輸入爲高位準（邏輯値“1 “）時選擇位址位元 A i而輸出。因此，根據邏輯値"1 “的破壞信號Vg ( =A i B)而使抗熔線1破壞時，選擇器3的選擇端子會 形成藉此選擇器3會輸出對應位址位元A i的反 轉信號A i B。當破壞信號Vg ( = A i B)爲邏輯値** 0 “時，抗熔線1不會被破壞，選擇器3的選擇端子會形 成邏輯値“1 “，藉此選擇器3會輸出對應位址位元Ai 。換言之，.只要位址位元A i的邏輯値一致於破壞信號 Vg ( = A i B)的邏輯値的反轉邏蟫値，則選擇器3的 輸出會形成邏輯値“ 1 “。 若將上述第1圖之1位元的構成利用於複數位元，則 於複數位元的抗熔線1中可以將應救濟的不良位址形成程 式化。亦即，以應救濟的不良位址的各位元的反轉信號來 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -18 -

440995 A7 B7 五、發明說明（i6) 作爲各位元的破壞信號Vg，而來進行抗熔線1的程式。 (請先閲讀背面之注f項再頁) 當完成上述抗熔線的程式處理之記憶體的存取位址相等於 上述應救濟的不良位址時，各位元之選擇器3的輸出會全 部形成邏輯値“1 w。又，被程式化之記憶體的存取位址 對上述應救濟的不良位址而胃，即使是相差抗熔線1位元 ，至少也會有一個選擇器3的輸出形成邏輯値“〇 “。在 此，若於圖示省略的負邏輯積閘極（“與非《閘極： N A N D )處檢測出此狀態，則將可檢測出對應救濟位址 的存取。藉此而能夠選擇救濟用的冗長位元來取代不良位 元。 經濟部智慧財產局員工消費合作社印製 第2圖是表示構成第1圖之抗熔線電路的電路元件的剖 面構造之一例。在第1導電型（例如p型）的半導體基板 10的表面領域中形成有第2導電型（例如η型）的深阱 領域11’在該第2導電型的深阱領域11的內部形成有 第1導電型的淺讲領域1 3。在上述第2導電型（例如η 型）的深阱領域11的外部中形成有第1導電型的淺阱領 域1 2，在該第1導電型的淺阱領域1 2的表面領域中具 備：根據7U件分離領域1 4而分離，而由第2導電型的汲 極領域18，第2導電型的源極領域丨9，閘極氧化膜 1 5及閘極電極1 7所構成之選擇電晶體2。又，在上述 第1導電型的淺阱領域1 3的表面領域中具備：根據元件 分離領域1 4而分離，而由閘極電容氧化膜1 6 ,閘極電 容電極1 7 ’及第1導電型的基板連接擴散層2 〇所構成 之抗熔線1。上述閘極電容電極1 7是連接於上述選擇電 本紙張尺度I®用甲國國豕標準<CNS)A4規格（210x297公釐） A7 t 440995 ___B7 —_ 五、發明說明（17 ) 晶體2的第2導電型的源極領域19，並且在選擇電晶體 2的第2導電型的汲極領域18中施加有破壞用電壓 VDD ’在上述第1導電型的基板連接擴散層2〇中施加 有上述基板電壓Vbb。 在本發明之半導體裝置中，若該基板閘極電容的閘極 破壞耐壓爲BV g，該選擇電晶體的臨界値電壓爲 V t h s，則會在破壞信號V g>VDD + V t h s的條 件下設定成VDD + Vbb’>BVg，或較理想是設定成 IVDDI 〜| Vbb'l >BVg/2» 若利用上述抗熔線1 ’則可解決習知用以熔斷熔線之 雷射光的照射時所產生的問題。亦即，即使金屬配線層爲 5層以上的情況時，也不需要照射窗的開口。又，由於熔 線的狀態變更是以電氣性的程式來進行，因此即使是在後 述之覆晶接合型半導體積體電路的製程方式中也不會有可 靠性降低之問題產生。又’由於使用〇 . 5 製程技術 時’基板閘極電容可佈局成3 X 3 ym2以下，因此與雷射 熔斷形式相較下，佈局面積可形成1/5以下，進而能夠 增加熔線數量。 第3圖是表示使用基板閘極電容之抗熔線的平面佈局 之一例（2條上述熔線1的佈局）。在p型半導體基板上 形成有供以形成深η型阱領域的圖案2 1，及供以瑕成淺 P型阱領域的圖案2 2。圖案2 3爲矩形外側的元件分離 領域。圖案2 4爲選擇電晶體2的閘極電極丨7及抗熔線 1的閘極電容電極1 7，例如由多結晶矽所構成。又，元 (請先00讀背必之注意事項再1!^-^頁) 言 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CMS>A4規格（210 X 297公釐） 440 99 5 A7 __________B7____ 五、發明說明（18 ) 件符號2 5爲供以形成接觸孔的圖案，元件符號2 6， 2 7爲供以形成第1金屬配線層的圖案。又，元件符號 3 1爲選擇電晶體2的η型汲極領域1 8，元件符號3 2 爲η型源極領域1 9，元件符號3 3爲ρ型擴散層，元件 符號3 4爲ρ型基板連接擴熬層。_ 第4〜7圖是表示用以構成第2圖之選擇電晶體2及 抗熔線1之各製造過程的剖面圖。 經濟部智慧財產局員工消費合作社印製 首先，如第4圖所示，在低阻抗率1 0 Ω c m的ρ型 矽基板10上，形成深度0 . 3 μιη的溝型元件分離領域 1 4之後，藉由離子植入法來植入摻雜量1 X 1 013/ cm2之加速能量1 〇 00k eV的燐（Ρ + )離子，而形 成深η阱領域11。然後，摻雜量lxl012/cm2之 加速能量3 5 Ok eV的硼（B + )離子，及摻雜量2X 1 012/cm2之加速能量1 5 Ok eV的燐（P + )離 子，以及摻雜量5 X 1 012/cm2之加速能量5 0 keV的燐BF2 +離子，而形成淺P型阱領域12，13 。接著，藉由溫度8 5 0 °C的熱氧化法來使膜厚7 nm的 高耐壓系閘極氧化膜4 1成長’並且利用通常的光學微影 成像術來形成厚度1 的光阻劑膜4 2 (只在形成有基 板閘極電容的領域中開口），然後藉由溼蝕刻法來去除形 成有基板閘極電容的領域之上述高耐壓系閘極氧化膜41 9 其次，如第5圖所示’藉由光阻劑去除裝置（ ashingsystem)來去除上述光阻劑膜4 2，然後在洗淨之後’ 本紙張尺度適用中國國家標準（CNS)A4規槔（210 X 297公釐） 440995 A7 _ B7 五、發明說明（19) (請先Μ讀背面之注意事項再填>本頁) _一 >___ 藉由8 5 0 °C的熱氧化法來使膜厚4 . 5 nm的低耐壓系 閘極氧化膜1 6成長，同時追加洗淨與氧化來形成膜厚8 nm的高耐壓系閘極氧化膜1 5。然後，藉由6 0 0°C的 CVD 法（化學氣相成長法：ChemicalVaparDeposition )來 進行堆積，並且利用離子植入法來將摻雜量4 X 1 0 15/ cm2之加速能量2 0 k e V的燐（P + )離子植入膜厚 2 0 0 nm的多結晶矽膜中，而形成藉由光學微影成像技 術加工後的閘極電極1 7 ,接著植入摻雜量2 X 1 0 1 5 / .J cm2之加速能量2 0 k e V的砷（A s + )離子，而形成 η型汲極領域1 8與η型源極領域1 9，然後再植入摻雜 量2x 1 015/cm2之加速能量1 0 k eV的硼（Β + )離子，而形成p型基板連接擴散層2 0。 又，如第6圖所示，藉由溫度7 0 0 °C的CVD法來 進行堆積，而形成由膜厚100 nm的氧化膜（利用回蝕 刻法來予以加工）所構成之側間隔件4 3 ,並且在基板上 及閘極電極上使膜厚4 0 nm的C 〇矽化物膜4 4成長後 ，藉由溫度4 0 0°C的CVD法來堆積厚度100nm的 矽氮化膜4 5 ^ 經濟部智慧財產局員工消費合作社印製 最後.，如第7圖所示，藉由CVD法來進行堆積，形 成利用 C Μ P 法（ChemicalMechanicalPolishing)予以平坦化 後之膜厚1 的矽氧化膜4 6，並且在所期望的位置形 成接觸孔，而且利用CVD法與回蝕刻法來形成埋入的鎢 (W)栓塞4 7，接著利用濺鍍法來堆積膜厚5 0 0 nm 的鋁膜，而形成藉通常的光學微影成像法所加工後的第1 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） 440 99 5 A7 _ _ B7 五、發明說明（20) 金屬配線48，而完成主要部的製造。 第8圖是表示抗熔線在絕緣破壞動作時的電壓施加條 件之一例的說明圖。在p型矽基板1 0及選擇電晶體之淺 P型阱領域12中施加有接地電位0V，以及在深η型阱 領域深n阱領域1 1中施加有電源電壓選擇器3 . 3V ^ 又，將基板閘極電容的基板電壓設定爲Vbb> = — 5V, 並且對選擇電晶體的n型汲極領域18施加破壞電壓 V D D = 5 V之後，對所期望的選擇電晶體2的閘極電極 施加時間lms的破壞信號Vg= 6V之電壓脈衝，然後 再對抗熔線1的低耐壓系閘極氧化膜16施加10V的電 壓。藉此，閘極氧化膜16將被破壞，而使得抗熔線1被 絕緣破壞。 第9圖是表示基板閘極電容（抗熔線1)在絕緣破壞 時的電壓電流特性。基板閘極電容的平面尺寸爲：元件分 離間隔◦ _ 25私m,閘極寬度〇 . 25απι，當Vbb. =0V時，閘極破壞耐壓BVg爲9V。就本實施形態而 言，由於Vbb_ = —5V，因此在閘極電容電極側所需要 的破壞電壓會下降3.8V爲止，只要從選擇電晶體施加 5V,便可無問題地進行破壞。又，雖將在破壞後流向低 耐壓系閘極氧化膜1 6的電流値限制於1 m A，但實際上 破壞後之熔線的阻抗値約1 0 k Ω，這與破壞前相較下， 下降10位數》因此，只要將上述選擇電晶體2的電流驅 動能力設計成1mA以上即可，或只要將連接於救濟判定 電路之間的比較電晶體3的電流驅動能力設計成破壞後的 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） « 讀 背 面- 之 注 頁 經濟部智慧財產局員工消費合作社印製 440995 A7 B7 五、發明說明（21 ) 熔線的阻抗値約形成1 0 k Ω即可。 第1 0圖是’表示針對第1圖的構成追加選擇電晶體的 保護阻抗及閉鎖超載防止阻抗之抗熔線電路的電路圖*在 第10圖中，上述選擇電晶體2爲p通道型電晶體，且追 加有選擇電晶體2的保護阻抗5 0及閉鎖超載防止阻抗 5 1。在第10圖的電路中，雖其動作電源爲Vbb’與 VDD,但該電源是與其他電路的電源分開。又，未顯示 出電源的電路的動作電源是爲Vc c，Vs s «又，形成 破壞信號V g的電路設有：模式判定電路5 2 ,救濟位址 閂鎖電路5 3， “與非“閘極5 4 ,位準轉換電路5 5。 若抗熔線1的程式模式是根據模式信號56 (或模式信號 5 6與位址信號的一部份）來設定成模式判定電路5 2的 話，則模式判定電路5 2會使不良位元的位址資料閂鎖於 救濟位址閂鎖電路53中，然後取入自外部供給之應該絕 緣破壞的熔線的位址，並於位元對應下輸出至“與非“閘 極54=同中，A0〜Ai爲位址資料。當模式判定電路 5 2的輸出位址與救濟位址閂鎖電路5 3的輸出位址在高 位準下形成一致時，所對應的“與非“閘極5 4的輸出會 形成低位準。又，“與非“閘極54的輸出會在位準轉換 電路55中轉換成電源電壓VDD的振幅，且被準換的信 號會作爲上述破壞信號V g來供給至選擇電晶體2的閘極 電極。又，上述破壞信號V g會回應上述“與非“閘極 5 4的低位準（邏輯値“ 0 “）來形成低位準，藉此破壞 電壓VDD會被施加於基板閘極電容（抗熔線1 )，而使 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 先 « 讀 背 面- 之 注

I 頁 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（22 ) 該抗熔線1被絕緣破壞。 雖無特別加以限制，但在抗熔線1的程式化後，將電 源電壓VDD設定成Vcc,將基板偏壓電壓Vbb·設定 成接地電壓V s s。 藉此，熔線1被絕緣破寧時的對應位址位元對應位址 位元A i爲高位準（邏輯値“ 1 ")。此關係與第1圖的 情況相同。第1 0圖中，在選擇電晶體2的汲極中設有與 第1圖相同的選擇器3 «又，在抗熔線1的程式化後之通 常動作時的救濟判定動作與在第1圖中說明過的內容相同 。亦即，完成上述抗熔線1的程式處理後之記憶體的存取 位址與上述應救濟的不良位址A 0〜A i相等時，各位元 的選擇器3的輸出會全部形成邏輯値“1 藉此可以對 應該救濟的位址檢測出存取動作。 第11圖是表示在第10圖的電路中對抗熔線進行絕 緣破壞時的電壓施加條件與抗熔線周圍的裝置剖面構造之 一例的縱剖面圖。第1 1圖中，在Ρ型矽基板6 0上形成 有深η型阱領域6 1及淺η型阱領域6 2，並且在深η型 阱領域6 1中配置有淺ρ型阱領域6 3及7 1。而且，在 上述淺η型阱領域6 2內形成有：根據元件分離領域6 4 而分離，且由ρ型汲極領域68, ρ型源極領域69,閘 極氧化膜6 5及閘極電極6 7所構成之選擇電晶體2 »又 ，於上述淺ρ型阱領域6 3內形成有基板閘極電容氧化膜 6 6，且藉由ρ型基板連接擴散層7 0及閘極電極6 7而 構成基板閘極電容，亦即抗熔線1。又，於上述基板閘極 本纸張尺度適用中國圉家標準<CNS)A4規格（210 X 297公釐） 聞 讀 背 Si-之 ί主 % 頁 經濟部智慧財產局員工消費合作社印製 -25- A7 B7 擇電晶體2的p型源極領域6 9 域7 1來形成連接於p型基板連 5 0- 基板6 0是固定於接地電位 在深η型阱領域61及淺η型阱 =VDD = 5V。又，對抗熔線 70施加Vbb，= - 5V，對選 域68施加破壞電壓¥00=5 所示之位準電路5 5的破壞信號 極6 7。藉此，在抗熔線1的一 Vbb’ = — 5V，在另一方的電 容電極中會被施加VDD= 5V，而使得基板閘極電容氧 化膜6 6會被絕緣破壞。 經濟部智慧財產局員工消費合作社印製 五、發明說明（23) 電容的閘極電極6 7與選 之間利用上述淺p型阱領 接擴散層7 0的保護阻抗 第1 1圖中，p型矽 V s s ( = Ο V )，並且 領域6 2中施加有V nw 1的P型基板連接擴散層 擇電晶體2的p型汲極領 V之後，將來自第1〇圖 Vg= 5V輸入至閘極電 方的電容電極中會被施加 請 先 閲 讀 背 之 注 意 事 項 再 1 就上述第1 1圖之一例而言，抗熔線1的氧化膜4 6 的膜厚爲4 . 5 nm，形成比閘極氧化膜6 5來得薄，而 使能夠容易進行其絕緣破壞。因此，即使是在通常的 DRAM製程所使用的閘極氧化膜厚爲7 n m時，也會因 爲其閘極破壞耐壓爲1 1 V程度，而使得與閘極氧化膜 6 5同樣的’在上述抗熔線1的氧化膜6 6的膜厚爲7 nm時’只要對抗熔線1的p型基板連接擴散層5 0施加 Vbb‘= _7V，便可進行同樣的絕緣破壞動作· 《覆晶接合型DRAM》 第1 2圖是表示本發明之半導體積體電路的其他例之 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） -26^ 440995 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（24 ) 覆晶接合型DRAM的DRAM晶片的平面圖。同圖所示 之DRAM晶片80中，熔線電路是使用於不良位元的救 濟。 DRAM晶片8 0雖無特別加以限制，但在此，半導 體基板中具有4區塊的6 4位元S3億體陣列8 2，在每一 對的記憶體陣列8 2中具有X解碼器（行解碼器）8 3， 在各個記億體區塊中具有Y解碼器（列解碼器）及主放大 器8 4等之周邊電路。又，對應於各記億體陣列8 2而設 有由抗熔線1所構成的抗熔線電路85 (作爲基板閘極電 容），並且在半導體基板的中央部配置抗熔線電路85的 電源墊片86，87。而且在其外側設置8〇x80#m2 的探針測試用的金屬墊片88，及設置一供以對凸塊電極 取出再配置配線205 (導線）之4〇x4〇Am2的金屬 墊片89。又，抗熔線電路85可採用第1圖及第10圖 所示之抗熔線電路。程式模式與前述同樣的是根據模式信 號等來設定。例如，使用DRAM之WCBR (在低位址 選通脈衝信號R A S的啓動前啓動寫入啓動信號WE及列 位址選通脈衝信號C A S )測試模式與位址信號的一部份 ，而輸入上述程式模式中即可。 又，上述電源墊片8 6是在抗熔線1的破壞時被施加 破壞電壓VDD(= 5V)，在通常動作時被施加電源電 壓Vcc (= 3·3V)。又，他方的電源墊片87是在 抗熔線1 (基板閘極電容）的破壞時被供給基板電壓 Vbb’（ = — 5V)，在通常動作時被固定成接地電位 請 先 閲 tl 背 注 % 頁 — ib 本紙張尺度適用中國國家標準（CNS)A4規格.（210 X 297公爱） 440995 A7 B7 五、發明說明（25) V s s ( = 〇 V )。 第13圖〜第16圖是表示使用上述DRAM晶片 8 0來取得覆晶接合型DRAM爲止所需的製造過程之晶 閱 讀 背 面 之 注 意 事 項 再 1 片平面圖。 首先，在晶圓狀的第1.2圖之DRAM晶片上形成第 1 3圖所示之再配置配線（導線）9 0的圖案。亦即，在 第1 2圖之DRAM晶片8 0上彤成第3層鋁配線，且於 上部堆積由膜厚0 . 5#m的氧化膜與膜厚1/ζιη的電漿 氮化膜所構成之鈍化膜。又，於上部塗佈膜厚1 0 的 感光性高分子膜，使對應於86，87，88，89所示 之接合電片部的位置而形成開口，並使第3層鋁配線爲止 露出。然後，藉由濺鍍法來堆積膜厚1 的銅，而如第 1 3圖所示，在DRAM晶片上形成再配置配線9 0的圖 案。 其次，如第1 4圖所示，在上述再配置配線9 0上塗 佈膜厚3 jtzm的樹脂，且僅於配置有焊錫凸塊電極的領域 與接觸探針檢查用的探針之領域中形成開口孔91。 經濟部智慧財產局員工消費合作社印製 又，藉由濺鍍法來堆積膜厚0 ♦ 3//m的Cr膜，並 予以形成圖案，而形成第1 5圖所示之焊錫凸塊電極的阻 擋層（下層金屬層）9 2。該阻擋層9 2是具有用以阻止 焊錫凸塊電極中所含的錫（S η )與銅（C u )反應而產 生金屬間化合物之功能。又，圖中符號9 0 ’ 9 0 a是表 示從墊片開口孔91露出的再配置配線’供以作爲探針檢 查用的檢查墊片。特別是9 0 a利用於供給電壓VDD， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Α7 Β7 五、發明說明（26)

Vbt)·(供以使抗熔線1程式處理）。 請 先 閱 讀 背 面 之 注 I 項 再 Ί 本 頁 最後，如第1 6圖所示，在上述阻擋層9 2上，例如 形成直徑2 0 0 的焊錫凸塊電極9 3，9 3 a，而完 成覆晶接合型D RAM的晶圓過程。焊錫凸塊電極9 3 a 是用以將抗熔線1之程式用零壓VDD，Vbb·的施加端 子強制呈電源電壓V c c，接地電壓Vs s。然後實施根 據探針測試與基板閘極電容（抗熔線）1的破壞而進行的 救濟及選別測試，最後再從晶圓切出晶片》接著，被切出 之覆晶接合型DRAM會被接合於安裝配線基板上，然後 在進行充塡劑的注入與硬化後完成製品*在基板安裝時， 上述一對的焊錫凸塊電極9 3 a是連接於電源電壓V c c 及接地電壓V s s的電源配線。 經濟部智慧財產局員工消費合作社印製 第1 7圖是表示上述覆晶接合型DRAM的抗熔線電 路8 5之主要部份的縱剖面圖。在p型矽基板1 〇上形成 有深η阱領域1 1，並且在此深n阱領域1 1的內部形成 有淺Ρ阱領域1 3。又，在上述深η阱領域1 1的旁邊形 成有淺Ρ阱領域1 2，並且在此淺ρ阱領域1 2的表面領 域中具備：根據元件分離領域14而分離，且由使用於 D RAM記憶格的格電晶體之η型低濃度源極•汲極領域 95， η型汲極領域18， η型源極領域19，閘極氧化 膜1 5及閘極電極1 7所構成之選擇電晶體2。又，在上 述淺Ρ阱領域13的表面領域中具備：根據元件分離領域 4而分離，且由閘極電容氧化膜16，閘極電容電極17 ，及Ρ型基板連接擴散層20所構成之抗熔線1。該閘極 -zy- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 440995 A7 B7 五、發明說明（27 ) 電容電極17是連接於該選擇電晶體2的η型源極領域 19。又，可藉由對選擇電晶體2之η型低濃度源極•汲 極領域9 5的設置來將源極•汲極耐壓由7V改善成1 〇 V ,而使能夠提升電晶體的可靠性。 《覆晶接合型系統L S I》 第1 8圖是表示本發明之半導體積體電路的第3例之 覆晶接合型系統L S I的機能方塊圖。同圖所示之系統 L S I 1 〇 1雖無特別加以限制，但在半導體基板1 ◦ 〇 的周緣中配置有多數供以對凸塊電極取出再配置配線（導 線）的金屬墊片等之墊片1 0 2。並且，在上述墊片 1 0 2的領域內側設有外部輸出入電路1 3及類比輸出入 電路1 0 4。又，外部輸出入電路1 3及類比輸出入電路 1+0 4是以3 . 3 V之相對位準的高外部電源爲動作電源 。又，位準移相器1 0 5會將上述外部電源降壓成1 - 8 V的內部電源電壓。又，在位準移相器1〇 5的內側具有 :動態隨機存取記億體（DRAM) 10 6，中央處理裝 置（CPU) 107，快取記憶體（CACH) 108， 邏輯電路（LOG) 109，鎖相環路（PLL) 110 ，類比•數位轉換電路（ADC) 111，及數位•類比 轉換電路（DAC) 1 1 2。圖中符號1 1 3爲抗熔線電 路，是利用於DRAM106的缺陷救濟。上述 DRAM106, CPU107, CACH108, LOG 1 〇 9是以來自位準移相器1 〇 5的內部電源電壓 諳 先 閲 讀 背丨 r | I ] 事 項丨 再丨 頁 經濟部智慧財產局員工消費合作社印製 本紙張尺度通用中國國家標準（CNS)A4規格（210 X 297公釐） -30- 4 40 99 5 A7 _____ B7 五、發明說明（2δ ) (1.8V)作爲動作電源而動作。但，DRAM106 是在使內部電源電壓昇壓後形成字元線選擇位準，而使用 於字元驅動器等之動作電源。 在第18圖中，符號114， 115所示者爲專用於 上述抗熔線電路1 1 3中的零源墊片1 1 4。該電源墊片 1 14是在抗熔線1破壞時施加破壞電壓VDD ( = 5V )，通常動作時施加電壓Vc c ( = 3 . 3V)之電源墊 片。他方的電源墊片11 5是在抗熔線1 (基板閘極電容 )的破壞時被供給基板電壓Vbb· ( = — 5V)，在通常 動作時被固定成接地電位Vss (= 0V) » 第1 9圖是表示第1 8圖之抗溶線電路與邏輯電路及 外部輸出入電路之裝置溝造的縱剖面圖。 在阻抗率1 Ο Ω cm的p型矽基板1 2 0上配置有： 深度2/zm的深η阱領域121，深度lym的淺η阱領 域124，深度0 · 8#m的淺ρ阱領域122及123 。又，在上述淺P阱領域123內形成有由閘極長度 ◦ . 3 的閘極電極1 2 8所構成的基板電容（抗熔線 )1。該閘極電極128是由膜厚4nm的薄閘極氧化膜 127, p型基板連接擴散層130,及膜厚0.2jtim 的η型多結晶矽膜所構成。並且，在上述淺η阱領域 124內，是藉膜厚0 . 的元件分離領域125而 分離，且根據閘極長度1 /zm的閘極電極1 2 9來形成選 擇電晶體2 ·>該閘極電極1 2 9是由P型汲極領域1 3 5 ，P型源極領域1 3 4，膜厚8 n m的閛極氧化膜1 2 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Μ 讀 背 A 之 注 項 經濟部智慧財產局員工消費合作社印制衣 995 ο 4 4 經濟部智慧財產局員工消費合作社印製 五、發明說明（29 ) A7 _ _ B7 ，及 膜 厚0 • 2 β m 的 η 型 多結晶 矽 膜 所 構 成 〇 又 » 上述 基板 閘 極電 容 1 的 閘 極 電 極 1 2 8 與 選 擇 電 晶 體 2 的 P 型 源極 領 域1 3 4 是 連 接於埋入 鎢 ( W ) 的 接 觸 栓 塞 1 4 2 與第 1 層金 屬 配 線 1 4 3 〇 請 先 閲 又 ，在 上 述 淺 P 阱 領 域 1 2 2 內 9 是 藉 元 件分 離 領 域 讀 背 12 5 而分 離 且 根 據 閘 極 長 度 0 • 2 β m 的 閘 極 電 極 uO 之 注 13 0 來形成 電 源 電 壓 1 • 8 V 動 作 的 η 通 道 型 電 晶 體 4 意 事 項 。該 閘 極電 極 1 3 0 是 由 η 型汲 極 領 域 1 3 7 η 型 源 極 （ L再 領域 1 3 6 9 膜 厚 4 η m 的 薄 閘 極 氧 化 膜 1 2 7 9 及 膜 厚 本 I 0 . 2 β m 的 η 型 多 結 晶砂 膜 所 構 成 〇 又 ，在上 述 淺 P 阱 領 域 1 2 2 內 » 是 藉 元 件分 腿 離 領 域 12 5 而分 離 ) 且 根 據 閘 極 長 度 0 • 4 β m 的 閘 極 電 極 13 1 來形 成 電 源 電 壓 3 • 3 V 動 作 的 η 通 道 型 晶 體 5 。該 閘 極電 極 1 3 1 是 由 η 型 汲 極 T貝 域 1 3 9 η 型 源 極 領域 1 3 8 > 膜 厚 8 η m 的 薄 閘 極 氧 化 膜 1 2 6 及 膜 厚 0 . 2 β ΙΏ 的 η 型 多 結 晶 矽 膜 所 構 成 0 又 ，在 上 述 電 晶 體 4 > 5 的 上 部 爲 了 白 我 整 合接 V 觸 形成 9 而ιέ 置 藉 由 C V D 法 而 堆 積 之 膜 厚 1 0 0 η m 的 矽 氮化 膜 14 0 9 並 且 還 配 置 有 由 設 置 於 膜 厚 1 β m 的 接 里 觸層 間 膜1 4 1 ( 藉 C Μ Ρ 法 而形 成 平坦 化 ) 之所 望 位 置 的接 觸 栓塞 1 4 2 與 膜 厚 0 5 β m 的 鋁 膜 所 構 成 之 第 1 金屬 配 線1 4 3 及 由 任几 叹 置 於 膜 厚 Γ-i 1 β m 的 第 1 層 間 膜 14 4 (藉 C Μ Ρ 法 而 形 成平坦化 ) 之所 望 位 置 的 第 1 層 間栓 塞 14 5 與 膜 厚 0 5 β m 的 鋁 膜 所 構 成 之 第 2 金 屬 本紙張尺度適用中國國家標準（CNS)A4規輅（210 X 297公嫠） 4 0 9 9 5 A7 ______B7 五、發明說明（3D ) 配線1 4 6，及由設置於膜厚1 /zm的第2層間膜1 4 7 (藉CMP法而形成平坦化）之所望位置的第2層間栓塞 1 4 8與膜厚0 5 的鋁膜所構成之第3金屬配線 149，及由設置於膜厚〇 _ 8/ζπι的第3層間膜1 50 之所望位置的第3層間栓塞151與膜厚1的鋁膜所 構成之第4金屬配線152，及由膜厚〇 . 的第4 層間膜1 5 3與膜厚1 的鋁膜所構成之第5金屬配線 15 4。 經濟部智慧財產局員工消費合作杜印製 (請先閲讀背面之沒意事項再本頁) 又，上述系統LS I 1 01，如上述，MI S電晶體 的閘極氧化膜厚被分成2種類。又，有需要對Μ I S電晶 體的動作電壓確保某種程度的耐壓（對閘極氧化膜的破壞 之內壓）之電路，例如外部輸出入電路1 03,類比輸出 入電路 104，DRAM106, ADC111 及 DAC1 1 2是使用0 . 2μιη製程技術時，具有閘極長 度0.4ym且閘極氧化膜厚度〇8nm的MIS電晶 體。相對的，以被降壓後形成較低的內部電壓作爲動作電 源之電路，亦即邏輯電路1 0 9，快閃記憶體1 〇 8 , CPU 1〇 7是由閘極長度0 . 2 /zm且閘極氧化膜厚度 4nm的MIS電晶體所構成。又，位準移相器1〇5具 有雙方閘極氧化膜厚度的Μ I S電晶體"又，上述抗熔線 1是利用4n m的閘極氧化膜，這是爲了能夠在絕緣破壞 時不必過度利用位準高的電壓。 《DRAM的救濟電路》 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 440 9 9 5 A7 __ B7 五、發明說明（31 ) 以下將說明有關上述第1 8圖之系統L S I的 DRAM不良位元救濟的具體電路構成例。 (請先閲讀背面之注意事項再牌寫本頁) 第2 0圖爲上述DRAM1 〇 6的一例。上述 DRAM1 〇 6是利用於CPU 1 〇 7的作業記億體或主 記憶體時之較大容量的讀取可能記憶體。又，上述 DRAM 1 〇 6是配合系統的大規模化而具有數千兆位元 的大容量。又’ DRAM1 〇 6的記憶格陣列1 〇 6MA 除了具有正規的字元線WL d__〇〜WL d — N d以外， 具有冗長字元線WL d R。又，在正規的字元線w L· d 一 〇〜WL d_N d中結合有正規的動態型記憶格的 選擇端子’在冗長字元線WL d R中結合有冗長用的動態 型記憶格的選擇端子。又’記憶格的資料輸出入端子是接 合於位元線B L d — 〇〜B L d—Md。並無特別加以限 制’在此之位元線B L d — 〇〜B L d—Md是具有以感 測放大器爲中心而折返之折返位元線構造。又，上述位元 線B L d_〇〜B L d—Md是經由Y選擇器γ s d — 〇 〜Y S d—Md而共同連接於共同資料線1 〇 6 CD。 經濟部智慧財產局員工消費合作社印製 又，上述字元線WL d — Ο〜WL d—Nd與冗長字 元線WL.dR是根據X解碼器1 〇 6XD而來選擇1條》 又’ Y選擇器Y S d_〇〜Y S d—Md是根據Y選擇器 1 0 6YD的解碼器輸.出來形成1個〇N狀態。在第2 0 圖中’記憶格陣列1 〇 6MA及Y選擇器丫3(1 — 0〜 Y S d—M d是在圖面的表背方向設置n組。因此，若根 據X解碼器1 0 6XD及Y解碼器1 〇 6YD來進行選擇 本紙張尺度遇用r國國豕標準（CNS)A4規格（210 X 297公釐） 4 40 99 5 Α7 ____ Β7 五、發明說明（ 32) 閲 讀 背 面· 動作的話，則會在共同資料線1 〇 6 C D中進行資料的輸 出入。又，寫入資料是由資料匯流排D B U S來供應至資 料緩衝器1 0 6 DB，並且主放大器1 Ο 6MA將根據輸 入資料來經由共同資料線1 0 6 C D驅動位元線。，於 資料讀出動作中，將以主放大器10 6ΜΑ來放大自位元 線傳達至共同資料線1 0 6 CD的讀出資料，並予以由資 料緩衝器1 06DB輸出至資料匯流排DBUS。 頁 又，究竟是將正規字元線WL d — 0〜WL d_Nd 內的哪一條字元線選擇置換成冗長字元線WL d R，這是 根據儲存於救濟位址記憶電路1 6 0中的救濟資訊來決定 。救濟位址記億電路1 6 0具有救濟位址記憶時所必須的 位元數量之抗熔線電路1 1 3，詳細所後述。 又，儲存於上述救濟位址記憶電路1 6 0中救濟資訊 是被供給至位址比較電路1 6 1。當自上述救濟位址記億 電路1 6 0所被輸出的救濟資訊爲有效時，該救濟資訊是 根據位址比較電路161來與來自上述位址緩衝器 10 6 A B的行位址信號進行比較。當比較結果爲一致時 ，檢測信號Η I T B爲邏輯値“ 0 “（低位準）·其他則 經濟部智慧財產局員工消費合作社印製

形成邏輯値“1 “（高位準）。上述X解碼器10 6XD 及Υ解碼器1 0 6YD是經由位址緩衝器1 0 6ΑΒ來供 給位址匯流排A B U S的位址信號，而來針對所被供給的 位址信號進行解碼。特別是當來自位址比較電路1 6 1的 檢測信號Η I TB爲意味不一致的邏輯値“1 “時，X解 碼器1 0 6XD會針對來自位址緩衝器1 0 6ΑΒ的行位 本紙張尺度適用中國囤家標準（CNS)A4規格（2〗0 X 297公釐） ZI* 經濟部智慧財產局員工消費合作社印製 4 ί 9 9 ：: Α7 Β7 五、發明說明（Μ) 址信號進行解碼，相對的，若檢測信號Η I Τ Β爲意味一 致的邏輯値“0“時，則來自位址緩衝器1 0 6 ΑΒ的行 位址信號的解碼處理會被禁止，取而代之，選擇冗長字元 線WLdRp藉此，有關不良字元線的記憶存取可被冗長 字元線WL d R的冗長用記jt格的選擇動作所取代。 又，DRAM1 〇 6的內部定時控制是由定時控制器 1 0 6TC來進行。在定時控制器1 06TC中是經由控 制器匯流排C BU S來從C PU 1 〇 7被供給讀出信號及 寫入信號等之選通脈衝信號，並且由位址匯流排A B U S 來供給記憶體選擇信號之複數位元的位址線號。若依據定 時控制器1 0 6TC來檢測出DRAM1 0 6的動作選擇 ，則X解碼器1 0 6 XD等之電路會被活性化，當根據讀 出信號的讀出動作被指示時，在記憶格陣列1 0 6 Μ A所 被選擇的記憶格的記憶資訊會經由主放大器1 0 6 Μ A及 資料緩衝器106DB來輸出至資料匯流排DBUS，又 ，當根據寫入信號的寫入動作被指示時，在記憶格陣列 1 0 6MA所被選擇的記憶格中會經由資料匯流排 1 0 6 D B及主放大器1 〇 6MA來寫入所被輸入的資料 第2 1圖是表示使用於救濟位址記億電路1 6 0中之 1位元分的抗熔線電路1 1 3之一例的電路圖。抗熔線電 路1 1 3具有檢測部1 1 3 A與抗熔線設定部抗熔線電路 1 1 3 B。上述基板閘極電容之類的抗熔線1的一方電容 電極是連接於上述電源墊片1 1 5的端子CGND，另一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閲 讀 背 it 之 注 % 頁 果 ti 440.99 5 A7 五、發明說明（34 ) 先 閲 讀 背 »* 注 意. 事 項 再 本 頁 方的電容電極是經由P通道型電晶體τ 5來接合於節點 VSEN。又，端子CGND在抗熔線1被絕緣破壞時被 施加一 5 V，在通常動作時被施加〇 v。上述p通道型電 晶體T 5的閘極是接合於接地電壓v S S，用以阻止抗熔 線1在絕緣破壞動作時被施如於端子C GND的負電壓會 被傳達至節點V S E N側。 此外，在上述節點V S EN中經由p通道型電晶體 T 6被施加有上述電壓VDD，並且經由p通道型電晶體 T7 ’ T8的直列電路而被施加有上述電壓VDD。又， P通道型電晶體T 6是根據復位信號R S Τ B的低位準（ 復位指示位準）而進行ON動作，p通道型電晶體T 7是 根據抗熔線1的選擇信號A i B的低位準（選擇位準）而 進行0 N動作。又，p通道型電晶體T 8是在檢測部 1 1 3 A的檢測信號F A i歸還後執行開關控制。 經濟部智慧財產局員工消費合作社印製 另外，上述檢測部113A是在上述節點VSEN中 P通道型電晶體T4，T3被直列連接，並且p通道型電 晶體T 3是經由連接成並列形態的一對p通道型電晶體 ΤΙ，T2來連接於端子VDC »該端子VDC是被連接 於上述電源墊片1 1 4。並且，在上述電晶體Τ 1的閘極 電極中，在DRAM存取動作時被供給形成高位準的內部 控制信號，上述電晶體T 2的閘極電極是經由反相器 I NV 1而歸還結合於上述電晶體T 3的汲極。 再者，上述電晶體T4雖亦可爲η通道型電晶體，但 其驅動能力（W/L g )要比電晶體Τ3來得大，而來調 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 ~ ^ ~ 40 99 5 A7 B7 五、發明說明（37) V S S往端子C GND的負電壓逆流。 (請先《讀背面之注兔事項再^^本頁) 若根據第21圖及第22圖的電路，則於抗熔線1的 程式動作中，在程式位址信號AOB〜AnB中，對應於 低位準的位元之抗熔線電路113的抗熔線1會被絕緣破 壞。又，回應於該程式狀態p輸出的信號FAO〜FAn 會形成應救濟的位址信號。 第2 3圖是表示對抗熔線1進行絕緣破壞時的時間圖 。第2 4圖是表示讀出檢測信號FA i的動作之時間圖。 經濟部智慧財產局員工消費合作社印製 第2 3圖中，抗熔線1的絕緣破壞是根據位址指定信 號A i B的低位準來進行選擇，並且在節點VSEN中施 加電壓VDD，以及在端子CGND中施加負電壓之後進 行=又，由於電晶體T5是p通道型的MIS電晶體，因 此可在不損位準的情況下將節點V S EN的電壓VDD的 位準施加於抗熔線1的上側端子（節點V S E N )。又， 由於程式位址信號A i B爲高位準之程式非選擇抗熔線1 中並沒有從VDD經由VS EN而至C GND的電流脈衝 ，因此抗熔線1沒有被破壞。若抗熔線1被破壞，則會形 成短路狀態等之低阻抗狀態，雖然至抗熔線1的上側端子 爲止會形成負値，但根據電晶體T 5，節點V S E N不會 下降至VSS (接地電壓）+Vthp (p通道型MIS 電晶體的臨界値電壓）。無論是電晶體T4爲p通道型 Μ I S電晶體或η通道型Μ I S電晶體，只要可以使節點 V S ΕΝ的位準降低傳達至反相器I NV 1的輸出，而來 使檢測信號F A i從低位準變化至高位準即可。因此，從 -4CT- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 440995 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（祁） VDD經由V SEN而至CGND的 尙未破壞的其他抗熔線1進行破壞》 T 5的端子C GND的負電壓是作用 極· NWELL ( η型阱領域）間， V S S爲基準的絕對値電壓與僅使用 相較下顯得較爲小，所以電晶體Τ 5 壞。 又，抗熔線1的讀出是根據信號 號TRA S爲低位準來進行。並且， 的讀出中，電流是從電壓VDD經由 Τ4, Τ5與抗熔線1來流入端子C 點V SEN會形成低位準，從反相器 號FA i會形成高位準。另一方面， 抗熔線1的讀出中，節點V S E N不 降，檢測信號F A i會維持高位準* p通道型Μ I S電晶體或η通道型Μ 能力會大於電晶體Τ 3，而使能夠根 準來確實地決定反相器INV1的輸 是利用於檢測部113Α與熔線設定 離用，可藉由使用檢測信號FAi的 消除。 第2 5圖是表不第2 2圖之電晶 電晶體T 9的裝置剖面之一例。 第25圖中，元件符號170爲

電流脈衝會變無，往 在此，雖然電晶體 於閘極•源極間或源 但因爲以接地電壓 正側高電壓的情況時 的ρ η接合不會被破 A i Β爲高位準，信 在抗熔線1被破壞時 電晶體Τ 1，T 3 , G N D ( = 〇 ),節 I N V 1被輸出的信 在針對非破壞狀態之 會依電壓VDD而下 無論是電晶體T 4爲 I S電晶體，其驅動 據節點VSEN的位 入。又，電晶體T 4 部1 1 3 B的動作分 後段電路構成來進行 體T 5，抗熔線1及 P型半導體基板（P 請 先 閲 讀 背 面- 注 意- 事 項 再 頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -41 4 40 995 A7 B7 五、發明說明（39) (請先Μ讀背面之注意•事項再1本頁) 一 Sub (VSS))，元件符號17 1爲深η型阱領域 (DW(VDD))，元件符號172，173爲淺η型 阱領域（NW(VSS))，元件符號174， 175爲 淺P型阱領域（P W )。 第25圖的構造中，可利用η型阱領域171的三層 阱構造來將抗熔線1的ρ型阱領域174拉下至負電位。 又，η通道型MIS電晶體T9也是同樣的形成於Ρ型阱 領域1 7 1。三靥阱構造可使原本的記憶體陣列與周邊電 路的η通道型Μ I S電晶體的阱電壓分別獨立設定成最適 當的電壓，並且爲了提高記憶體陣列的耐雜訊性，而形成 多用D RAM的構造。通常的周邊電路用的η通道型 Μ I S電晶體是設置於半導體基板1 7 0上的Ρ型阱領域 1 7 5 ,並以該阱電位作爲接地電壓V S S。 經濟部智慧財產局員工消費合作社印製 第2 5圖中，雖然抗熔線1的絕緣膜已弄薄，但爲了 容易破壞坑熔線1，亦可採用與美國專_利第 5 3 2 4 6 8 1號公報相同的DRAM記億格構造。特別 是使用Ta2〇5時，耐壓爲非對稱，在端子CGND中施 加負電壓的一方耐壓較低，因此第21圖的構成較爲妥當 。又，抗熔線1除了使用記憶格以外，亦可使用在兩種類 的膜厚（例如t 〇X = 4nm或8 nm)的閘極製程中較 薄一方的閘極氧化膜作爲閘極氧化膜之用。 第2 6圖是表示位址比較電路1 6 1之一例。位址比 較電路161具有：配合上述檢測信號FAO〜FA9的 對應位元的邏輯値來反轉或非反轉傳達存取位址信號A 0 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐〉 4 40 99 5 A7 B7 五、發明說明（40 ) 〜A 9的各位元之選擇器單元16 2。輸入A〇，FA0 的選擇器單元1 6 2是在檢測信號FA0爲高位準（抗熔 線1的絕緣破壞狀態）時輸出位址位元A〇的反轉位準， 在檢測信號FA0爲低位準（抗熔線1的非絕緣破壞狀態 )時輸出位址位元A 〇的非反轉位準。其他的選擇器單元 1 6 2也是形成同樣的構成。抗熔線1的破壞是在所對應 的程式位址A i B爲低位準時進行。在此狀態中，由於檢 測信號FA爲高位準，因此與程式位址A 〇 B〜A 9 B的 各位元的反轉信號相等的存取位址信號A 〇〜A 9被輸入 時，全體的選擇器單元1 6 2的輸出會形成全位元低位準 (邏輯値“0 “）。並且，程式位址AOB〜A9B的各 位元的反轉信號與存取位址信號A 〇〜A 9只要有1位元 不同，任何的選擇器單元1 6 2的輸出會被形成高位準（ 邏輯値“ 1 “）。又，爲了檢測出此狀態，而設置“非或 “閘極1 6 3及“與非“閘極1 6 4。又，在1個“非或 “閘極1 6 3中亦被供給有救濟啓動信號F E B。該救濟 啓動信號F E B在被施以不良位元的救濟時爲高位準的信 號，並且在其信號源中被分配有第21圖所示之1個的抗 熔線電路。從上述“與非“閘極1 6 4所輸出的檢測信號 Η ITB，當存取位址爲一致時形成低位準，當存取位址 爲不一致時形成高位準。又，供以救濟之抗熔線1的程式 是在系統L S I中設定程式模式，而來作爲測試過程的一 環。上述程式模式的設定可經由模式端子來進行。 第2 0圖的說明雖是針對字元線救濟，但亦可進行位 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公® ) - 43 - Μ 讀 背 ¢- i· 項 再 、木 頁 •4 經濟部智慧財產局員工消費合作杜印製 4 40 9 9 5 Λ7 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（41) 元救濟，或雙方的救濟。又，在此雖是設置1組供以進行 不良位址的程式化之抗熔線組合，但只要具備複數的抗熔 線組合，當然亦可對應於複數的不良位址。 《抗熔線之模式設定〉 其次，以上述抗熔線電路爲機能設定兩例，針對模式 設定可能的構成（取代接合選擇）加以說明。 首先，以接合選擇例來針對第12圖所示之DRAM 的存儲庫數與資料的並列輸出入位元數的選擇加以說明。 在第2 7圖所示之接合選擇的說明圖中是按照3個選擇墊 片 BOPIN0B，B0PIN1B ’B0PIN2B 形 成浮動狀態或連接於接地電壓VS S來決定DRAM的動 作模式。選擇墊片B〇P I NOB的狀態是經由輸入保護 電路及初段輸入電路1 7 0來形成存儲庫啓動信號 BANK2B。信號BANK2B是意指根據高位準而形 成2存儲庫（2B a nk)，根據低位準而形成4存儲庫 (4Bank)。輸入保護電路及初段輸入電路170* 如第2 8圖所示，只要輸入BOP I N i B爲低位準（接 地電位），則輸出B〇iB亦爲低位準，又，只要輸入 B〇P I N i B爲浮動狀態，則輸出B 0 i B會形成高位 準。 其次，選擇墊片BOP IN1B，BOP IN2B的 狀態是經由輸入保護電路及初段輸入電路1 7 1，1 7 2 來供給至接合選擇判定電路1 7 3，按照輸入的狀態來決 閲 讀 背 ® - 注

I 頁 tl 本纸張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） A7 B7 440995 五、發明說明（42) 定表示資料的並列輸出入位元數之信號BPX4， BPX8，BPX16的狀態。又，輸入保護電路及初段 輸入電路1 7 1，1 7 2具有如第2 8圖所示之邏輯電路 。又，接合選擇判定電路1 7 3具有如第2 9圖所示之邏 輯構成。若根據該邏輯構成.，則只要輸入Β Ο 1 B爲高位 準 > 便會與輸入B02B無關，使信號BPX8形成高位 準，又，只要輸入BO 1 B爲低位準，便會與輸入 BO 1 B無關，使信號BPX8及BPX 16形成高位準 <» 4 此外，若以上述接合選擇來整理設定可能的動作模式 ，則如第3 0圖所示，在DRAM中可根據3個選擇墊片 的狀態來選擇6種情況，亦即存儲庫數2或4，並列輸出 入數4位元，8位元或1 6位元的組合。該接合選擇是在 晶圓過程終了後的組合過程之接合過程實施。如此取得的 內部信號 BANK2B ’ BPX4，BPX8 及 BPX 16會被傳送至後段電路（圖示省略）•被使用於 位址緩衝器或預解碼器的控制，主放大器的控制|輸出緩 衝器的控制等。 經濟部智慧財產局員工消費合作社印製 第3 .1圖是表示利用上述抗熔線電路來使能夠形成與 接合選擇同等機能選擇例。在上述覆晶接合型半導體積體 電路中，由於在晶片組裝時無接合過程，因此無法以上述 接合選擇方式來進行機能選擇。亦無法使用習知之雷射熔 線。第3 1圖是基於這些考量，而適當利用抗熔線電路 AF0〜AF2，即使在晶圓製程終了而形成有凸塊電極 -45- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） B7 五、發明說明（43 ) 時，照樣能夠電氣性地以抗熔線電路A F 〇〜A F 2的程 式設定來進行機能選擇。又，第3 1圖所示之抗熔線電路 AF〇〜AF 2，例如可利用上述第2 1圖之抗熔線電路 。上述抗熔線電路A F 〇〜A F 2的程式是供以進行測試 模式。亦即，最初進入抗熔轉設定模式。例如，使用 DRAM之WCBR (在低位址選通脈衝信號RAS的啓 動前啓動寫入啓動信號WE及列位址選通脈衝信號CA S )測試模式與位址信號的一部份，而來作爲測試模式的其 中之一輸入該動作模式中即可。並且在上述端子V D C中 施加破壞電壓VDD，在端子CGND中施加負電壓 V b b ‘。又，用以指定絕緣破壞對象熔線的程式位址是由 外部位址輸入端子供給通常的位址信號。又*根據上述抗 熔線電路A F 〇〜A F 2而成的設定可能動作模式，如第 3 2圖所示一般，其中設定可能的機能是對應於第3 0圖 又*在此所述之機能選擇爲dram之並列資料輸出 位元數的構成，存儲庫數的切換例。其他在標準的 DRAM中，雖然第1頁，EDO模式（ ExtendedDataOutPageMode) ^靜態列等之動作模式切換也 是利用接合選擇來進行，但是這些切換亦與上述同樣的可 根據抗熔線程式處理來容易實施。 《抗熔線之微調》 其次，針對將抗熔線利用於內部電壓的微調修正時加 閱 讀 背 £

I 頁 t $ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -46- A7 4 40 99 5 五、發明說明（44 ) 以說明。當在DRAM的晶片內產生電壓VPERI時， 其位準會受到製程不均的影響而變動β並且，藉由探針檢 查來測定其電壓V P E R I ，若爲容許範圍以外，則會利 用微調電路來加以修正。而且，在微調設定時可使用上述 抗熔線電路。 第3 3圖是表微調設定電路之一例。具有3個熔線電 路AF 1 〇〜AF 1 2，由各電路輸出的信號（3位元的 相補信號FT1，FTB1〜FT3，FTB3)是被供 給至微調解碼器1 8 0。上述熔線電路AF 1 〇〜 AF 1 2可利用第2 1圖之熔線電路等》A i B〜AkB 是意指3位元的程式位址信號。上述微調解碼器1 8 0是 將該3位元的相補信號予以解碼，而使8個選擇信號 ：rRM〇〜TRM7中的1個形成選擇位準。又，微調解 碼器1 8 0的邏輯是表示於第3 4圖中。上述選擇信號 TRMO〜TRM7會被形成阻抗分壓電路1 8 3的分壓 電壓的選擇信號。亦即，藉由複數個阻抗R 1的直列電路 來將基準電壓產生電路181所產生的基準電壓予以阻抗 分壓，然後以η通道型的選擇Μ I S電晶體Μ 1〜M7來 選擇該分壓電壓。上述選擇信號TRMO〜TRM7會形 成上述選擇Μ I S電晶體Μ 1〜Μ 7的閘極控制信號。在 選擇Μ I S電晶體Ml〜Μ7中所被選擇的電壓（參照電 壓VR E F )會被供給至運算放大器1 8 2的反轉輸入端 子。運算放大器1 8 2的輸出是被結合於連接於電源端子 V c c的p通道型輸出電晶體M8的閘極電極。上述輸出 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 -47 - 請 先 閱 讀 背 面. 之 注 項 再 頁 t] 經濟部智慧財產局員工消費合作杜印製 A7 B7 40 99 5 五、發明說明（46 ) 電壓VPERI ，該分壓 的非反轉輸入端子的歸還 照歸還電壓的阻抗分壓狀 的2倍〜數倍的位準。上 內，若第33圖上側的 會取得相對高的參照電壓 側的Μ I S電晶體形成 照電壓V R E F。通常， 1的熔線完全不形成程式 電晶體Μ 4來取得中央的 亦可適用於A D C等之電 壓調節器，亦可利用於用 及電容元件）之電路等。 請 先 讀 背 面- 之 注 意 事. 項 再 頁 t 電晶體M8的汲極電位會被形成 電壓會形成往運算放大器1 8 2 電壓。上述電壓VPERI會按 態來產生上述參照電壓VREF 述選擇MIS電晶體Ml〜M7 Μ I S電晶體形成ON狀態，則 VREF，相反的若第33圖下 Ο N狀態，則會取得相對低的參 在使熔線電路AF1〇〜AF1 化的狀態中，是經由選擇Μ I S 位準。 上述電壓調節器的微調電路 路。又，微調電路並非只限於電 以修正延遲時間（藉由阻抗元件 《覆晶接合型半導體積體電路的檢查墊片》 經濟部智慧財產局員工消費合作社印製 其次，針對覆晶接合型半導體積體電路的檢査墊片加 以說明。在此，所謂覆晶接合型是指使半導體晶片的元件 形成面（電路形成面）側與安裝基板呈對向配置，彼此連 接元件形成面所形成的電極與安裝基板的電極之安裝技術 的形態。 首先，第35圖爲覆晶接合型DRAM的平面圖之一 例。如該圖所示，覆晶接合型DRAM210的晶片中央 部沿著長度方向配列有多數的檢查墊片2 0 9，並且在外 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 0 9 9 6 A7 B7 五、發明說明（46 ) 側多數的凸塊電極2 0 8被配置成區域陣列狀。 第36圖是擴大第35圖的一部份，而於去除表面的 絕緣層後牽引再配置配線之平面圖。亦即，顯現出檢査墊 片與凸塊電極的連接狀態。上述檢査墊片2 0 9大致被分 成：經由再配置配線2 0 5麥連接於凸塊電極2 0 8之檢 查墊片2 0 9 a，及未連接於凸塊電極之檢査墊片 209b。又，一方的檢査墊片209 a是被連接於接合 墊片2 0 2中的電源供給或信號輸出入用接合墊2 0 2 a (第3 6圖中未示），並且再由該接合墊2 0 2 a拉出再 配置配線2 0 5而連接於凸塊電極2 0 8 »另一方的檢査 墊片2 0 9 b是被連接於不使用於覆晶接合型 DRAM2 1 0的最終使用階段而是使用於探針檢查階段 等之未圖示的接合墊片2 0 2 b，並且該接合墊片 2 0 2 b未被連接於凸塊電極2 0 8中》 第3 7〜4 3圖是表示第3 5圖之覆晶接合型 D RAM的製造方法之剖面圖。藉由各製造階段來表示從 電源或信號輸出入用接合墊2 0 2 a到凸塊電極2 0 8爲 止的再配置配線2 0 5的剖面構造，及探針檢査專用接合 墊片2 0 2 b部份的剖面構造。 第3 7圖是表示在半導體基板中形成有多數的電路元 件之DRAM晶片2 0 1表面上形成接合墊片2 0 2 ( 202a及202b) ’且除了接合墊片202的開口部 以外，藉由保護層2 0 3而覆蓋後之狀態的晶圓剖面。這 相當於習知打線接合連接用晶圓的完成階段。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） '49- -------------弟--- <請先閲讀背面之注意♦事項再頁) tl· --韓· 經濟部智慧財產局員工消費合作杜印製 40 9 9 5 A7 B7 五、發明說明（47) <請先《讀背面之注意»*項再頁》 在上述晶圓的表面上•首先如第3 8圖所示形成下部 絕緣層204，在此使接合墊片202 (202a及 202b)的部份開口。 其次，如第3 9圖所示，從接合墊片2 0 2 a到形成 凸塊電極的位置爲止形成再配置配線2 0 5，並且在檢査 專用墊片202b也形成再配置配線層295。 又，如第4 0圖所示形成表面絕緣層2 0 6，並且使 再配置配線205，295的接合墊片202 (202a 及2 0 2 b )的正上部位及凸塊電極的賅成部位露出。 又，如第4 1圖所示，在凸塊電極形成部形成凸塊電 極下層金屬207的同時，在接合墊片202 (202a 及2 0 2 b )的上部也形成凸塊電極下層金屬層2 9 7。 其次，如第4 2圖所示，使探針2 1 1的前端接觸於 檢查墊片2 0 9 a，檢查墊片2 0 9 b而來進行探針檢査 ，並利用電路的冗長性來執行不良品的救濟與機能的選擇 ，然後實施良品與不良品的選別。 經濟部智慧財產局員工消費合作社印製 其次，如第4 3圖所示，在凸塊電極下層金屬2 0 7 上以焊錫來形成凸塊電極2 0 8，並將完成後的晶圓予以 切斷分離成一片一片的晶片，藉此來取得覆晶接合型 DRAM。 此外，雖然接合墊片2 0 2或其表面的材料通常是使 用鋁或鋁合金，但依半導體元件內部的配線材料的種類’ 亦可使用銅或其他的金屬。 另外，保護層2 0 3的材料除了矽氧化膜及矽氮化膜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 440995 B7 五、發明說明（48 ) 等之無機膜以外，可使用聚醯亞胺的有機膜，及這些的組 合。 再者，爲了能夠緩和作用於凸塊電極2 0 8的應力（ 基板安裝後因半導體裝置與安裝基板的熱膨脹而形成）， 以及能夠低減再配置配線2 0 5的電容，下部絕緣層 2 0 4的材質最好是採用聚醯亞胺及氟系樹脂，或各種彈 性體材料之類的低彈性率（低彈性係數）且低介電係數的 有機材料。在此，彈性體材料例如有：矽系或丙烯系等之 橡膠材料，或混合這些橡膠材料之低彈性率的高分子材料 等。 t 又，下部絕緣層2 0 4是藉由淸漆的旋轉塗層法或印 刷或者是薄膜的貼附等而形成。由應力及電容低減的觀點 來看’下部絕緣層2 0 4的厚度最好是在3 程度以上 。但’若保護層2 0 3爲使用有機膜時，下部絕緣層 2 0 4可形成更薄或省略。 經濟部智慧財產局員工消費合作社印製 又，上述再配置配線2 0 5是例如使用在厚度1〜5 程度的銅或銅合金的上下層疊〇 . 1〜〇 . 5/im程 度的鉻，欽’，鎳，鎳合金等之3層配線構造。又，可使用 銘及其合金。 又，爲了能夠緩和作用於凸塊電極2 0 8的應力，上 述表面絕緣層2 0 6的材質最好是使用聚醯亞胺，環氧樹 月旨，氟樹脂，甚至各種彈性體材料之類的低彈性率的有機 材料。 又’爲了能夠吸收施加於凸塊電極的應力，上述再配 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公* ) - ~ A7 B7 經濟部智慧財產局員工消費合作社印4,,Λ 440995 五、發明說明（49) 置配線的下側絕緣膜（另設絕緣膜）最好 又，由保護的観點來看，上側絕緣膜2 0 側絕緣膜2 0 4還要硬的材料。具體而言 2 0 6及下側絕緣膜2 0 4是由感光性聚 形成，可根據熱處理前的溶剪量，分子量 等之變化來使最終膜的硬度（彈性率）變 藉由上下絕緣膜不同的材料來形成。此情 由環氧系樹脂來形成上側絕緣膜2 0 6， 亞胺樹脂來形成下側絕緣膜2 0 4。 又，上述凸塊電極下層金屬2 0 7最 ，鎳•鈦，鎳•銅等之焊錫阻擋性高的金 〜3 #ιη程度的厚度，並且爲了確保焊錫 探針的電氣性連接性，最好在表面形成0 金薄膜層。 又，上述焊錫凸塊電極2 0 8是將焊 錫凸塊電極下層金屬2 0 7上，或複寫預 的焊錫球後使回流而形成。 如上述\在電源、信號輸出入用接合 探針檢查用接合墊片2 0 2 b雙方的正上 2 0 9，而使能夠在再配置配線過程後實 此可以防止再配置配線過程前的接合墊片 成連接可靠性的降低。 又，由於是以探針2 1 1不接觸焊錫 的狀態下來進行檢查，因此可以防止焊錫 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 是使用柔軟者。 6亦可選擇比下 ，上側絕緣膜 醯亞胺樹脂膜所 及充塡物的含量 化。並且，亦可 況，例如，可藉 以及可藉由聚醯 好是使用鉻，鎳 屬來形成0 . 3 的可潤溼性及與 1从m程度的 錫糊劑印刷於焊 先形成一定尺寸 墊片2 0 2 a及 部設置檢査墊片 施探針檢査，因 2 0 2損傷而造 凸塊電極2 0 8 凸塊電極2 0 8 閱 讀 背 面· .之 注 項 再 頁 A7 B7 440995 五、發明說明（印〉 產生變形，同時還能夠防止探針2 1 1受損 凸塊電極 因此形成於焊 提高焊錫可潤 有損傷之虞， 由於檢查墊片 示，探針 的探針，而且 的接合墊片 在晶片平面內 圓與探針 查墊片2 0 9 幾乎不會因檢 請 先 閱 讀 背 ®. 注 意 事. 項 再 頁 又，由於探針2 1 1不需要接觸於焊錫 2 0 8形成前的焊錫凸塊下層金屬2 0 7， 錫凸塊下層金屬2 0 7表面上的金等之用以 溼性的層，及其下方的焊錫阻擋金屬層不會 而使能夠防止連接焊錫的可靠性降低。 又，若根據此例，則如第3 6圖所示， 2 0 9會被配置成一列，因此如第4 2圖所 2 1 1不僅可以使用價格便宜的支柱架方式 未施以再配置配線之通常的打線接合用晶圓 2 0 2與在此說明過之上述檢査墊片2 0 9 的位置相同，因此可使通常的打線接合用晶 2 1 1共用化。 又，因爲上述覆晶接合型DRAM的檢 是位於接合墊片2 0 2的投影面積內，所以 查墊片2 0 9的附加而造成電容的增加。 《使用檢査墊片的機能選擇》 經濟部智慧財產局員工消費合作社印製 第4 4圖是表示6 4M位元同步DRAM晶片之接合 墊片數與搭載該晶片之習知TSOP (表面安裝封裝體的 —種，ThinSmallOut-linePackage)型封裝體之外部端子數的 比較例。並且，T S 0 P型封裝體之外部端子的導線與晶 片的接合墊片是藉由金細線的打線接合來予以連接。 此外，信號輸出入用接合墊片是一對一全部連接於封 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 4 0 9 9 A7 B7 五、發明說明（51) <請先閱讀背面之注意事項再頁) 裝體的外部端子》又，電源用接合墊片數量要比封裝體的 外部端子數量來得多，由複數的接合墊片共同打線接合於 同一外部端子。 另外，機能選擇用接合墊片是在打線接合時·在電源 電壓個別連接或非連接這些接合墊片，藉此以不同方式來 使同一晶片動作，選擇輸出入位元數（4位元，8位元或 1 6位元）及存儲庫（bank)數（2存儲庫或4存儲庫）等》 再者，探針檢査專用接合墊片是僅使用於探針檢査時 ，是用以觀測同步DRAM晶片內部的動作狀況，並沒有 連接於封裝體的外部端子》 又，由於在封裝體外部端子中是使外形與其他半導體 裝置共同化，因此連不必要的外部端子也被連接，並沒有 和晶片的接合墊片連接。 又，對具有第4 4圖的端子構成之同步DRAM晶片 施以再配置配線後形成覆晶接合時，若在覆晶接合的完成 品中對應於全體的接合墊片而設置焊錫凸塊電極，則凸塊 電極的數量會大幅度地增加。因此，若在有限的晶片面積 內配置多數的凸塊電極，則凸塊電極的間隔會變小•而使 經濟部智慧財產局員工消費合作社印製 得基板安裝時的定位會變得困難，必須要有高價位的基板 〇 又，如第3 6圖所示，對一部份的接合墊片2 0 2 b 不設置凸塊電極，而僅設置檢查墊片2 0 2 b，藉此不僅 不會使焊錫凸塊的數量增加，而且還能夠在再配置配線過 程後實施探針檢査= 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） ^54 _ A7 _____B7_ 五、發明說明（52) 此外，施以再配置配線2 0 5的覆晶接合型半導體積 體電路時，機能選擇用接合墊片的連接可藉由以下三種方 式的任一種方法來進行。 首先，第1種方法是設置對應於全體機能選擇用接合 墊片的焊錫凸塊電極2 0 8.，是以安裝覆晶接合型半導體 積體電路之基板側的結線來選擇機能之方法。由於此方法 可藉由各種式樣來共同使用同一半導體積體電路，因此可 以減少品種數，而且還能夠使半導體製造商容易進行管理 ，以及在使用者側選擇機能。但凸塊電極數會增加，而導 致凸塊間隔變得狹窄，對於只需特定機能的使用者而言必 須追加基板配線。 其次，第2種方法是可在每個機能改變再配置配線 2 0 5的結線圖案。此方法必須針對再配置配線2 0 5的 圖案準備機能選擇的種類。又，由於在晶圓配線階段機能 被固定，因此會有無法充分地對應於種類間的需求變化之 問題》 其次，第3種方法是使用上述抗熔線1之類的電氣熔 線者。該方法可藉由同一再配置配線圖案來形成機能選擇 的全體種類，並且不會造成焊錫電極數的增加。又，機能 選擇，亦即抗熔線1的設定與探針檢查同樣，藉由探針接 觸於凸塊電極下層金屬2 0 7形成後的晶圓來進行。又， 使用於抗熔線1的設定之端子亦可兼作連接於焊錫凸塊電 極2 0 8的信號輸出用及電源用接合墊2 0 2 a，或亦可 作爲不連接於焊錫凸塊電極2 0 8的檢查墊片之類的專用 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 閲 讀 背 面. 之 ίί 意 事- 項 再 累 tr 經濟部智慧財產局員工消費合作社印製 -65- 440 9 9 5 A7 B7 五、發明說明（53) 墊片。後者情況必須要具有由第2 2圖之電晶體T 9〜 請 先 閲 讀 背 面 之 注 意 事 項 再 T 1 1所構成的電路。亦即，若根據第2 2圖之一例，則 雖於抗熔線的程式時必須在端子C GND中供給負電壓 Vbb’，但在程式結束後，可使端子CGND處於探測狀 態，而即使不結合於接地電壓V ss，接地電壓V s s依 然會自動被供給。 此外，藉由抗熔線來進行機能選擇時，由於可與習知 之探針檢查同時進行機能選擇，因此抗熔線設定專用的接 合墊可識爲廣義之探針檢查專用接合墊片2 0 2 b ,且於 抗熔線設定時用以接觸探針的墊片可視爲廣義之檢査墊片 2 0 9 a, 209b。 另外，如第36圖所述，對一部份的接合墊片 202b而言，可不設置凸塊電極，而僅設置接合墊片 2 0 2 b,並予以使用於機能選擇，而藉此使不會增加焊 錫凸塊的數量，而能夠在再配置配線後實施機能選擇。 《再配置配線及檢查墊片的其他構造》 經濟部智慧財產局員工消費合作社印製 第4 5圖是表示再配置配線部份之其他構造的剖面圖 。在第4 3圖的構造中是在表面絕緣層2 0 6開口後形成 凸塊電極下層金屬2 0 7，相對的在第4 5圖的構造中是 在再配置配線2 0 5上預先形成凸塊電極下層金屬2 0 7 之後，形成表面絕緣層2 0 6，並且使接合墊片2 0 2正 上部及焊錫凸塊電極2 0 8的形成部形成一開口。 藉此構造亦可取得與第4 3圖的構造同樣的效果。尤 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 4 40 99 5 A7 B7 五、發明說明（54) (請先Μ讀背面之注意事項再1!^本頁) 其是在第43圖的構造中，藉由蝕刻加工來形成凸塊電極 下層金屬207的輪廓時必須要有光罩，相對的在第45 圖的構造中則不需要，因此可以降低加工成本。此外，在 第43圖的構造中，焊錫凸塊電極2 0 8的根部外周部正 下方存在下部絕緣層2 0 4與表面絕緣層2 0 6的雙方， 相對的在第4 5圖中僅形成下部絕緣層2 0 4。因此，第 4 3圖的構造較能夠緩和在基板安裝後根據半導體裝置與 安裝基板的熱膨脹等而作用於焊錫凸塊電極2 0 8的應力 ，進而能夠提高焊錫凸塊電極的連接可靠性（在重複溫度 變化及因外力而重複產生基板變形的情況下時）。 第46圖是表示檢查墊片的佈局構成之其他例，其剖 面構造爲第47圖所示。在此，檢查墊片209a會挾持 接合墊片2 0 2 a，而根據凸塊電極下層金屬層2 9 7來 形成於與焊錫凸塊電極2 0 8呈相反側的表面絕緣層 2 0 6 上。 對探針檢查專用接合墊片2 0 2 a而言，同樣的在表 面絕緣層2 0 6上的鄰接部根據凸塊電極下層金屬層 297而形成有檢査墊片209a。 經濟部智慧財產局員工消費合作社印製 由於是從接合墊片2 0 2 a正上方偏移檢査墊片 2 0 9 a ,而來形成於凸塊電極下層金屬層2 9 7，因此 即使在探針檢查時，檢查墊片2 0 9 a有所損傷，接合墊 片202a及再配置配線205也不會露出。藉此，接合 墊片2 0 2 a與凸塊電極下層金屬2 0 7之間的電氣連接 不會有因水分腐蝕而被切斷之虞。這與在接合墊片2 0 2 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -57 - 4 40 99 5 a? B7 五、發明說明（55) 正上部設置檢査墊片2 0 9之第4 3圖及第4 5圖的構造 相較下，較能夠取得平坦的檢査墊片2 0 9 » 請 先 闓 讀 背 面 之 注 意 事 項 再 如第4 6圖所示，在晶片中心線上或其近旁配列接合 墊片2 0 2,且於列的兩側配置焊錫凸塊電極2 0 8.的構 造之覆晶接合型半導體積體電路中，由於在接合墊列的兩 側拉出交錯的再配置配線2 0 5或隔數個由相反側拉出再 配置配線2 0 5，因此可將檢查墊片2 0 9分開配置於接 合墊片列的兩側，藉此可設置一比設置於接合墊片列的正 上方或同一側者還要大的檢查墊片2 0 9。 又，由於檢查墊片209是形成於下部絕緣層204 與表面絕緣層206所層疊的上方，因此可以擴大從下部 的半導體電路元件算起的距離，進而能夠減少電容的增加 (隨著檢查墊片2 0 9的添加而增加）。 又，只要下部絕緣層204或表面絕緣層206的任 一方使用聚醯亞胺等之有機絕緣膜，便可比一般無機絕緣 膜的比介電係數來得低，因此電容低減效果會變大，若雙 方皆使用聚醯亞胺等之有機絕緣膜，則可取得最大的效果 經濟部智慧財產局員工消費合作社印製 又，在檢査墊片209的下層之下部絕緣層204中 使用聚醯亞胺等之有機絕緣膜時，由於會比一般無機絕緣 膜的彈性率來得低（彈性係數較小），因此即使以鎳等之 硬焊錫凸塊下層金屬2 0 7來形成檢査墊片2 0 9時，檢 查墊片2 0 9的表面也會容易變形《因此，與探針2 1 1 前端的接觸面積會變大，而使得電氣連接性會提高。在此 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 440 99 5 a? _ B7 五、發明說明（56) ，若下部絕緣層2 0 4與表面絕緣層2 0 6的雙方皆使用 有機絕緣膜的話，則此效果會更爲顯著。 第4 8圖是表示檢査墊片的剖面構造之其他例。與第 4 7圖的不同處在於省略供以形成凸塊電極下層金屬 207的光罩，而使能夠降低成本（與第45圖對第43 圖的關係相同）。亦即，就第47圖的情況而言，由於接 觸於檢查墊片2 0 9 a表面的錫焊凸塊電極下層金屬層 297下而設有再配置配線205，因此在探針檢査時， 若焊錫凸塊電極下層金屬層2 9 7受到損傷，則再配置配 線2 0 5會有可能露出。在此，如第47圖所示，把檢査 墊片2 0 9 a與焊錫凸塊電極2 0 8相互配置於接合墊片 2 0 2 a的相反側，藉此即使在檢查墊片2 0 9 a部份的 再配置配線2 0 5產生腐蝕，接合墊片2 0 2 a與焊錫凸 塊電極2 0 8之間的電氣性連接也不會受到影響，因此可 以達成可靠性高的連接。 又，就第48圖的構造而言，由於檢査墊片2 0 9 a 是形成於下部絕緣層204上，因此與第47圖的實施例 相較之下，電容低減效果較爲小。但製造成本比第4 7圖 來得低，並且若以有機絕緣膜來形成下部絕緣層2 0 4的 話，則與在無機絕緣膜上形成檢查墊片之日本特開平8-2 9 4 5 1號公報所記載的技術相較下，更具有減輕電容 增大（隨著檢查墊片2 0 9的添加而增大）之效果。又， 在第4 8圖的構成中，亦可藉由有機絕緣膜來形成下部絕 綠層2 0 4，而使形成於上面的檢査墊片2 0 9的表面容 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） 讀 背 面 之 注 頁 言1 經濟部智慧財產局員工消費合作社印製 經濟邨智慧財產局員工消費合作社印製 『4 40 99 5 a； _____ B7 五、發明說明（57) 易變形，因而能夠提高與探針211的接觸性。 第49圖是表示檢查墊片的佈局構成之其他例，其剖 面構成顯示於第50圖。在此，對應於電源或信號輸出入 用接合墊片2 0 2 a的檢査墊片2 0 9 a是形成於從連接 接合墊片2 0 2 a與錫焊凸捧電極下層金屬2 0 7的再配 置配線2 0 5的途中分歧後的位置之表面絕緣層2 0 6上 。又，對探針檢查專用接合墊片2 0 2 b而言，是在接合 墊片正上部設置檢查墊片2 0 9 b。在如此位置設置檢査 墊片2 0 9 a要比在接合墊片2 0 2 a正上方設置時來得 容易取得平坦的檢查墊片。其電容低減效果與第4 7圖同 樣。 又，由於檢查墊片2 0 9 a是從再配置配線2 0 5分 歧而成，因此即使在探針檢査時檢查墊片2 0 9 a受損， 接合墊片2 0 2 a與焊錫凸塊電極下層金屬2 0 7之間的 電氣連接可靠性也不會受到影響。 又，有關探針檢查專用接合墊片2 0 2 b方面，因爲 與焊錫凸塊電極2 0 8的連接可靠性無關，所以不必特別 考慮到檢查墊片2 0 9 b的損傷影響，即使如第4 9圖所 示，設置於接合墊片2 0 2 b的正上部或任意位置也不會 有問題。在表面絕緣層2 0 6或表面絕緣層2 0 6與下部 絕緣層204的雙方使用有機絕緣膜，藉此可提高接合墊 片2 0 2與探針2 1 1的接觸性，這點與第4 7圖的構造 相同。 第5 1圖是表示僅於探針檢查專用接合墊片2 0 2 b 本紙張尺度適用中國國家標準（CNS)A4現格<210x 297公釐） -60-

4 40 99 5 A7 _ B7 五、發明說明（58) 設置檢査墊片2 0 9 b之一例。在探針檢査專用接合墊片 2 ◦ 2 b中設置比該接合墊片2 0 2 b還要大的檢査墊片 209b，並且有關電源及信號輸出入用接合墊片 2 0 2 a方面，是使用焊錫凸塊電極2 0 8形成前的焊錫 凸塊電極下層金屬2 0 7來準行探針檢査。 又，在不可缺少檢査墊片2 0 9 b的情況下，且僅於 與電氣特性無關的探針檢查專用接合墊片2 0 2 b中設置 檢査墊片209b,藉此可以防止其他的接合墊片，特別 是信號輸出入用配線的電容增加》又，因爲即使減少檢査 墊片的數量，也不會影響電氣特性，所以能夠充分地擴大 檢查墊片2 0 9 b的尺寸及間隔》 第5 2圖是表示使檢査墊片2 0 9由接合墊片2 0 2 側方的再配置配線2 0 5朝接合墊片2 0 2的正上部延伸 之一例的剖面圖》又，藉由接合墊片2 0 2正上部的利用 ，不但不會使電容增加，而且能夠形成平坦且尺寸大的檢 查墊片2 0 9，甚至檢査墊片2 0 9的損傷不會影響到電 氣性連接的可靠性*同樣的，此構造的情況也是以有機絕 緣膜來形成表面絕緣層2 0 6，而藉此來提高接合墊片 202與探針211的接觸性。 (覆晶接合型半導體積體電路的製造方法》 第5 3〜5 7圖是表示覆晶接合型半導體積體電路的 製造過程在每個階段的立體圖。 第5 3圖是表示習知打線接合連接用晶圓之完成階段 本紙張尺度適用中國國家標準（CNS)A4規格mo X 297公釐） « 讀 背 面 之 注 % 頁 經濟部智慧財產局員工消費合作社印製 -0\ - 經濟部智慧財產局員工消費合作社印製 4 40 99 5 a? ____ ___ B7 五、發明說明（59) 的立體圖•亦即表示在上述第3 7圖的狀態下之晶圓 2 2 0的全體圖，並且，分別在各晶片2 1 0中形成有上 述接合墊片2 0 2。 製造覆晶接合型半導體積體電路時，首先在第5 4圖 之晶圓2 2 0中，如第3 8〜4 1圖所示，形成絕緣膜 204，再配置配線205，絕緣層206，及凸塊電極 下層金屬2 0 7等，而取得形成凸塊電極下層金屬2 0 7 的狀態之晶圓2 20 (如第5 4圖所示）。第5 4圖的狀 態相當於第4 1圖的狀態（剖面）》 其次，如第55圖所示，使用以複數個探針211前 端能夠同時接觸於晶圓2 2 0上的複數個檢查墊片2 0 9 (第5 5圖中省略圖示）之方式而定位的探針卡2 2 1來 進行探針檢査。 +同時使複數個探針卡2接觸於複數個檢査墊片 2 0 9，藉此將可同時檢查晶片2 1 0之1個或複數個量 的檢査墊片2 0 9，接著依次使接觸位置移動而進行檢査 ，藉此將可對晶圓2 2 0上的全體晶片2 1 0進行探針檢 查。此刻，可同時或連續使用同一或個別的探針卡2 2 1 來進行機能選擇及缺陷救濟。 其次，以焊錫糊劑印刷方式爲例，根據第5 6圖來說 明焊錫凸塊電極的形成過程。如圖所示，使對應於晶圓 2 2 0表面的凸塊電極下層金屬2 0 7的配置而形成開口 2 2 3之焊錫印刷光罩2 2 2對位重疊於晶圓2 2 0上， 然後利用壓榨機2 2 4來印刷焊錫糊劑2 2 5。在印刷後 HIIIIIIIIII — — — — — — — I— — — — — — — — <請先《讀背面之注意Ϋ·項再頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -62- 卜' 4 40 995 A7 B7 五、發明說明（60 ) 的狀態中，如圖中之剖面 刷成比凸塊電極下層金屬 回流加熱，而使焊錫糊劑 *而形成焊錫凸塊電極2 焊錫凸塊電極2◦8 圖所示，藉由切割刀2 2 2 1 0，藉此而能夠取得 成品。又，該完成品亦可 及外觀等之各種的最終檢 出貨。 圖所示，焊錫 2 0 7來的廣 2 2 5溶融的 0 8- 形或後的晶圓 6來切斷分離 覆晶接合型半 因應所需，施 査，在進行預 糊劑2 2 5將被印 。若將此晶圓予以 話，則焊錫會凝集 2 2 0，如第5 7 成單片的晶片 導體積體電路的完 以入庫檢査，性能 定的標記及包裝後 閱 讀 背 面· 注 3 頁 經濟部智慧財產局員工消費合作社印製

《再配置配 第5 8 等4種類來 配置配線形 過程，若以 上形成再配 絕緣層2 0 層金屬2 .0 塊電極下層 行模式設定 述熔線1的 形成凸塊電 (切割）S

線形成過程以 圖是表示以（ 表示本發明之 成過程以後的 上述第4 3圖 置配線2 0 5 6之表面絕緣 7與檢查塾片 金屬形成S 3 之機能選擇S 程式來進行不 極之凸塊S 7 8，及入庫S 後的製程》 a), ( b ) , C c ) , ( d ) 覆晶接合型半導體積體電路的再 製程之流程圖。同圖所示之製造 爲例，則包含：在絕緣膜2 0 4 之再配置配線形成S 1，及形成 層形成S 2，及形成凸塊電極下 2 0 9的下層金屬29 7等之凸 ，及藉由上述熔線1的程式來進 4，及探針檢査S 5，及藉由上 良位元置換之缺陷救濟S 6，及 ，及從晶圓切出晶片之單片切斷 9，及最終檢査S10;等過程 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） 63^ 4 4 0 9 9 5 A7 — „ B7 五、發明說明（61 ) 第5 8圖（a )所示之製造流程是在單片切斷S 8之 後，以晶片單位來進行入庫S 9，亦即在高溫的連續動作 試驗時的製造流程。又，由於在覆晶接合型半導體稹體電 路中是藉由再配置配線來擴衣焊錫墊片電極的間隔，亦即 擴大成比接合墊片的間隔（6 0〜1 5 0 程度）還要 大（0 5〜1 . Oram程度），因此可藉由入庫用插座 (使用於 B G_A (ballgridarray)型的 C S P ( chipsizepackage))的使用來使能夠容易進行晶片單位的入庫 。亦即，在進行入庫過程之前，先在晶片上形成凸塊電極 ，且使該凸塊電極的配列圖案對應於入庫用插座的電極配 列圖案，藉此可不必重新準備特別式樣的入庫用插座，因 此而能夠減低覆晶接合型半導體積體電路的組裝成本。又 ，即使不使用上述入庫用插座（以上述凸塊電極作爲連接 端子），依然可以利用上述檢査墊片2 0 9來進行入庫用 的電氣性連接。此情況，雖然在配置於凸塊電極間的檢査 用墊片中必須要有探測可能的高價的入庫用接觸件，但可 防止在插座的高溫下接觸而產生焊錫凸塊電極2 0 8的變 形。 第5 8圖（b )及（c )的製造流程是在單片切斷 S8之前在晶圓階段進行入庫S9。特別是第58圖（b )是表示使用上述檢查墊片2 0 9或焊錫凸塊電極2 0 8 形成前的凸塊下層金屬2 0 7，在焊錫凸塊電極形成前進 行入庫時的製造流程。由於不使用凸塊電極來進行入庫的 本紙張尺度適用中國國家標準（CNS>A4洗格（210 X 297公釐） 閱 讀 背 Si 之 注 意 事· 項 再 i tl 經濟部智慧財產局員工消費合作杜印製 4 40 9 9 5 A7 B7 五、發明說明（62 ) 電氣性連接，因此可以防止入庫用插座在高溫環境下接觸 而造成焊錫凸塊電極的變形。又，由於是在焊鍚凸塊電極 形成前的平坦階段進行入庫，因此焊錫凸塊電極208不 會形成障礙，而使插座等之入庫用接觸件容易接觸於檢査 墊片2 0 9。又，由於是在晶圓階段進行入庫，因此可一 次使複數個晶片入庫，進而能夠提昇檢査的效能》 第5 8圖（c )是表示在焊錫凸塊電極形成後進行入 庫時的製造流程《入庫用接觸件是接觸於焊錫凸塊電極 2 0 8。當使入庫用接觸件接觸於焊錫凸塊電極2 0 8時 ，雖然在入庫時會容易使焊錫凸塊電極208產生變形， 但在凸塊電極下層金屬2 0 7中不會有損傷或表面劣化等 之危險性產生，而能夠形成可靠性佳的凸塊下層金屬及在 配置配線。此情況也是與第5 8圖（b )相同，在晶圓階 段進行入庫程序，因此可以提昇檢查的效能。 第5 8圖（d)所示之製造流程是取代第58圖（a )〜（c )之各流程的表面絕緣層形成S 2的過程與凸塊 電極下層金屬形成S 3的過程之製造流程，機能選擇過程 以後的過程皆與第5 8圖（a )〜（c )的製造流程相同 。第58圖（a)〜（c)與第58圖（d)的關係是對 應於第4 3圖及第47圖的構造與第45圖及第48圖的 構造，由於在第5 8圖（d )的製造流程中是以相同過程 來形成再配.置配線2 0 5與凸塊電極下層金屬2 0 7,因 此與第58圖（a)〜（c)的製造流程相較下，可以降 低凸塊電極下層金屬的形成成本。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -65- 閲 讀 背 面· 之 注 意 事· 項 再 頁 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 440 99 5 Α7 Β7 五、發明說明（α) 又，半導體積體電路元件是以充分確立後的製程來製 造，而使得其不良率非常低時，亦可省略入庫程序。此情 況，第58圖（a)〜（c)的各製造流程會形成完全相 同，並沒有差異。 第5 9圖是表示以上各製造流程之探針檢査S 5,入 庫S 9 ,以及在最終檢查S 1 0之各檢査過程的探針，插 座等之晶片接觸處。在第5 9圖中，探針檢査專用端子（ 墊片）是僅使用於探針檢查（包含機能選擇及缺陷救濟） ，使探針接觸於本發明所述之檢査墊片2 0 9。 又，有關電源供給及信號輸出入端子方面，探針檢査 時及入庫時的接觸處會隨著所採用之上述第5 8圖（a ) 〜（c )流程的不同而有所差異。但無論何種情況，最終 檢查皆是使用完成品之焊錫凸塊電極來進行。 又，在第58圖之各製造流程中，皆是連續實施機能 選擇S 4,.探針檢查S 5及缺陷救濟S 6。在機能選擇 S4與缺陷救濟S6中利用抗熔線時，這3個過程皆是使 探針接觸於晶圓，而僅根據電氣性處理（不是根據雷射的 熔線切斷或再配置配線的變更）來進行，因此可藉由一次 的探針檢查（亦即不是對其他的晶片進行探針檢査後再度 執行探針檢查）來一次處理3個過程，進而能夠使過程簡 略化。此情況，機能選擇及缺陷救濟亦可包含廣義的探針 檢查 又，在第58圖之各製造流程中，皆是以第56圖所 示之方法，在單片切斷s8之前的晶圓階段一次進行焊錫 本Λ張尺度適用中國國家標準（CNS)A4規格<21〇 χ 2耵公釐 -66

經濟部智慧財產局員工消費合作社印製 440 995 Α7 _____ Β7 五、發明說明（64) 凸塊電極形成S 9，這與在單片的每個晶片中形成錫焊凸 塊電極之習知BGA或CSP的製造過程相較下，可形成 效能良好的焊錫凸塊電極。 又，在焊鍚凸塊電極形成S 7之前進行機能選擇$ 4 ，探針檢査S5及缺陷救濟S6等之3個過程，藉此錫焊 凸塊的突起不會形成障礙，而使能夠容易進行探針檢査* 此外，機能選擇S4亦可於探針檢查S5或缺陷救濟 S 6之後實施。但，由於只要在探針檢查S 5之前實施機 能選擇S 4便可在探針檢査S 5時僅進行預先選好的機能 之檢查，因此可以削減檢查項目及提高檢査效能。 另外，藉由機能選擇S4而取得的各種類的需要比例 ，可根據市場的動向來經常予以變化。因此，爲了能夠柔 軟地對應於需求的變化，且每一種類的庫存量形成最小限 度，最好是在機能選擇前的狀態下有庫存，甚至機能選擇 後的過程最好是儘可能對應於短期間。在機能選擇中，藉 由熔線的使用來對全種類實施相同的再配置配線圖案，而 使能夠在凸塊電極形成前的狀態下進行庫存保管》藉此， 可以依照需求變化在短期間製造出必要的種類，進而能夠 減少庫存量。 再者，對第58圖所述之製造流程而言，可與上述相 反的，在上述凸塊電極的形成S7後進行上述程式元件的 機能選擇S 4。此情況爲了執行機能選擇，必須使供以施 加電壓給程式元件的電極與突起狀電極同樣的露出於半導 體積體電路的表面。除了伴隨機能選擇的處理以外，可在 - ------------i I — I I I I I HII— I (請先«讀背面之注f項再&>頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -67^ Γ、4 40 99 5 A7 B7 五、發明說明（65) 晶圓過程大致完成的狀態下庫存半導體積體電路，因此庫 存管理容易。 請 先 閲 讀 背 * · 注 項 再 若利用以上說明之覆晶接合型半導體積體電路及其製 造方法，則可取得以下的作用效果。 (1 )由於在覆晶接合型半導體積體電路8 0， 100中採用抗熔線1之類的程式元件，因此可藉由雷射 可熔斷的熔線（作爲程式元件）來完全防止可靠度降低。 又，使用上述再配置配線2 0 5來作爲突起狀電極 208 (針對上述墊片202a，202b之類的端子的 配列）之再配置用配線時，只要在上述導電層的上下配置 絕緣膜204, 206,便可經由突起狀電極來緩和施壓 於半導體基板的應力•應變狀態。 又，覆晶接合型半導體積體電路可使探針測試用的檢 查墊片的墊片電極209 a, 209b露出於表面。 經濟部智慧財產局員工消費合作社印製 此外，在上述程式元件中，可使用上述墊片電極內的 —部份墊片電極2 0 9 b來進行供以形成預定的電位差之 電壓施加。在此，對於使程式元件程式化後只要對該墊片 電極2 0 9 b進行探測即可的電路構成而言（由第2 2圖 之電晶體T9〜ΤΙ 1所構成的電路），亦可不必在該墊 片電極2 0 9 b中分配突起狀電極2 0 8。如此一來，供 以電氣性變更覆晶接合型半導體積體電路時所需的電極將 不會限制到其他用途的突起狀電極的數量。相對的，使程 式元件程式化後，必須強制使該墊片電極2 0 9 b形成接 地電位V s s或電源電壓V c c的電路構成時，只要在該 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） 經濟部智慧財產局負工消貲合作社印製 440995 A7 B7 五、發明說明（Μ) 墊片電極2 0 9 b中分配突起狀電極2 0 8,便可在基板 安裝時，將突起狀電極連接於配線基板上的電源配線。 另外，若在上述抗熔線1之類的程式元件中供以形成 預定的電位差之電壓（Vb b·或VDD)與程式元件以外 的電路之動作電源電壓Vss， Vcc不同時，只要使上 述程式用電壓的施加電極與複數個的程式元件共同化，即 可減少外部端子的數量。 再者，爲了破壞抗熔線1的絕緣膜，而利用正電壓 VDD與負電壓Vbb’，因此在取得抗熔線1的破壞用電 位差時，以電路的接地電壓（V s s )爲基準的絕對値電 壓幾乎可壓制於通常動作的電壓。 又，上述抗熔線1之類的程式元件可使用於缺陷救濟 。並且，上述抗熔線1之類的程式元件可利用於半導體積 體電路的機能選擇。藉此，在覆晶接合型半導體積體電路 中，即使在形成突起狀電極之後，就機能選擇或動作模式 選擇方面而言，照樣可以容易取得與接合選擇同等的通融 性。又，上述抗熔線之類的程式元件可採用供以選擇電路 特性之微調資訊的記億手段》 (2 ) —種在覆晶接合型半導體積體電路中採用抗熔 線1之類的程式元件之半導體積體電路裝置的製造方法， 除了使具有習知之打線接合連接用接合墊片2 0 2的晶圓 完成之第1過程以外，另外還包含： 形成對應於上述接合墊片2 0 2的一部份之安裝連接 用的複數個凸塊電極208之第2過程（S7);及 @張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐) -69- ~~ " ---! *1! β! II * 濰 <請先閲讀背面之注意事項再頁) Π40 99 5 A7 B7 五、發明說明（07 ) <請先《讀背面之注意事項再填}本頁) 檢査形成於上述晶圓的電路之第3過程（S5);及 根據上述第3過程的檢査結果來將缺陷部份置換成救 濟電路之第4過程（S6):及 進行入庫之第5過程（S9):及 切割上述晶圓之第6過擇（S8)。 又，包含：使上述抗熔線1的狀態不可逆變化，而來 選擇上述電路的功能之第7過程（S4) » 若藉由上述構成，則可不必使用雷射可熔斷的熔線來 作爲程式元件，而能夠進行半導體積體電路的機能選擇。 藉此，將可以提高施以機能選擇而製成之覆晶接合型半導 體積體電路的良品率及可靠性。 經濟部智慧財產局員工消費合作社印製 又，可在上述凸塊電極2 0 8的形成前進行上述程式 元件的機能選擇。亦即，在上述第7過程（S 4 )後進行 上述第2過程（S7)。並且在形成凸塊電極208之後 ，可在晶圓上形成凹凸。而且在凸塊電極208形成前， 只要進行機能選擇，便可容易使探針接觸電壓施加用墊片 (對抗熔線1施加電壓）或端子，而使能夠提升機能選擇 的作業效能。 又，與上述相反，可在上述凸塊電極2 0 8的形成（ S 7 )後進行上述抗熔線1的機能選擇（s 4 )。此情況 ，必須使供以施加電壓給機能選擇的抗熔線1之電極與凸 塊電極2 0 8同樣露出於半導體積體電路的表面。但除了 伴隨機能選擇的處理以外，半導體積體電路幾乎可在晶圓 過程終了的狀態下庫存，因此可容易進行庫存管理。 本紙張尺度適用中國國家標準（CNS)A4規格（210^297公爱） -70- 4 4 0 9 9 5 A7 B7 五、發明說明（68 > 又，在將上述缺陷部份置換成救濟電路之上述第4過 程（S 6 )中，上述置換可在使上述抗熔線1的狀態執行 不可逆變化後進行。此刻，各個機能選擇（S4)，檢査 (S5)及救濟（S6)的過程，可以1次的探測處理來 完成。亦即，包含：使上述寧3過程，上述第4過程，及 上述第7過程爲連續進行，且因應各過程所需，對上述端 子或凸塊電極2 0 8執行之探測處理。若在機能選擇（ S4)，檢査（S5)及救濟（S6)的各過程之後形成 凸塊電極2 0 8 (S 7)，則可容易使探針接觸電壓施加 用墊片（對抗熔線1施加電壓）或端子，而能夠使機能選 擇更爲提升檢查及救濟的作業效能。 又，若在進行上述入庫的第5過程（S 9 )之後藉由 第2過程來形成凸塊電極208 (S7)的話，則由於不 需要考慮高溫環境下之突起狀電極的變形，因此可容易進 行入庫。 (3 ) —種半導體積體電路裝置的製造方法，是著重 於將覆晶接合型半導體積體電路的缺陷部份置換成救濟電 路時之半導體積體電路裝置的製造方法，除了使具有習知 之打線接合連接用接合墊片2 0 2的晶圓完成之第1過程 以外，另外還包含： 形成對應於上述接合墊片2 0 2的一部份之安裝連接 用的複數個凸塊電極208之第2過程（S7):及 檢查形成於上述晶圓的電路之第3過程（S 5):及 根據上述第3過程的檢查結果來將缺陷部份置換成救 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -71 - 請 先 閲 讀 背 面. 之 注 意 事· 項 再 ή 頁 言 經濟部智慧財產局員工消費合作社印製 ^40995 A7 B7 五、發明說明（69) 濟電路之第4過程（S6):及 進行入庫之第5過程（S 9 ):及 切割上述晶圓之第6過程（S8); « 讀 背 £ 之 注 意 事 項 再 又，上述第4過程（S 6 )是使上述抗熔線1的狀態 不可逆變化，而來進行上述置換的過程。又，上述第4過 程，例如在上述複數個接合墊片2 0 2中，經由連接於上 述抗熔線1的預定端子，在上述抗熔線1中施加用以形成 預定的電位差之電壓。 若藉由上述構成，則可不必使用雷射可熔斷的熔線來 作爲程式元件，而能夠進行半導體積體電路的缺陷救濟。 藉此，將可以提高施以救濟而製成之覆晶接合型半導體積 體電路的良品率及可靠性 經濟部智慧財產局員工消費合作社印製 (4 ) 一種半導體積體電路裝置，是著重於覆晶接合 型半導體積體電路的探針測試時，不設置凸塊電極，而僅 於探針檢查時所使用的接合墊片之類的端子2 0 2 b正上 方或近旁設置利用凸塊電極下層金屬層2 9 7等之導電層 的檢查墊片2 0 9 a。亦即，排他性地設置上述檢査墊片 209b (排除凸塊電極208) *藉此，對基板安裝而 言，可容易地使凸塊電極的配置（以實用的間隔來進行配 置）呈最大限度。 又，有關設置凸塊電極2 0 8的接合墊片2 0 2 a之 類的端子方面，亦可設置同樣的檢査墊片2 0 9 a。 又，探針檢查是利用檢查墊片209 a, 209b或 倂用上述檢查墊片2 0 9 b與凸塊電極形成前的凸塊電極 ^12- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 4 0 9 9 5民 r r 4 4 0 y b 〇 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（7Q) 下層金屬2 0 7而實施。藉此，藉由檢査墊片2 0 9 b的 使用，亦可不必追加探針檢査專用墊片的凸塊電極。並且 ，對於具有凸塊電極208的端子而言，亦可不必追加檢 查墊片209a，藉此只要利用檢查墊片209a， 209b,便可容易進行晶P探針測試。 又，藉由檢査墊片209a, 209b(設置於接合 墊片之類的端子近旁，且比凸塊電極下層金屬的尺寸還要 小）的使用，將可於再配置配線過程後實施探針檢査。 此外，在聚醯亞胺等之有機絕緣層2 0 4上形成再配 置配線205之類的導電層及檢查墊片β並且，在比介電 係數小且厚膜化容易的有機絕緣層上設置檢査電片，藉此 可低減檢查墊片與下部半導體電路之間的電容。又，由於 有機絕緣層的彈性係數較小，因此檢査墊片表面容易變形 ，而使能夠提高探針的接觸性。 另外，在再配置配線上形成絕緣層2 0 6,且於上面 形成凸塊電極下層金屬2 0 7及檢査墊片2 0 9 b。藉此 ，可藉由在層疊再配置配線的上下兩層的絕緣層204， 2 0 6之後的上面設置檢查墊片來低減檢査墊片與下部半 導體電路之間的電容。 (5 )在設置上述檢查墊片的構造之半導體積體電路 的製造方法中，入庫處理可在凸塊電極形成後執行切割處 理後進行，或亦可在入庫後形成凸塊電極，然後進行切割 處理。前者，可與覆晶接合型半導體積體電路同樣地使用 外部連接電極爲被測繪成區域陣列狀的BGA( 先 閲 讀 背 面 之 t 事 項 再 頁 言ί 線 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） -73^ 44099b A7 B7 五、發明說明（71) (請先《讀背面之注意事項再) ballgridarray)型半導體晶片之入庫用插座，或使凸塊電極的 區域陣列狀的配列按照既存的入庫用插座的端子配列，藉 此使不必另設特別式樣的入庫用插座，而能夠容易進行晶 片單位的入庫處理，進而可以降低測試成本。後者，不僅 可以進行探針測試·而且入寧處理還能夠使用檢査墊片 209a，209b或檢查墊片209b與凸塊電極下層 金屬2 0 7來進行測試*因此，可以防止在高溫環境下接 觸於插座而造成焊錫凸塊電極之類的突起狀電極產生變形 〇 以上爲根據實施形態來具體說明本發明，但本發明並 非只限定於此，只要不脫離其主旨範圍，亦可實施種種的 0 例如，缺陷救濟，機能選擇及微調等手段，除了 DRAM，同步DRAM以外，亦可適用於使用SRAM ，E E P R Ο Μ，快閃記憶體及非揮發性記憶元件之程式 邏輯陣列等各種記憶體，微電腦或爲處理器等種種的邏輯 LSI。 經濟部智慧財產局員工消費合作社印製 又，程式元件並非只限於藉由電位差而絕緣破壞之抗 熔線，亦可爲利用電位差而溶融後形成高阻抗狀態之其他 電氣熔線。又，缺陷救濟之救濟位址的儲存判定時使用選 擇器3等之構成爲其中一例子，亦可採用種種的電路構成 。同樣的|有關抗熔線電路的構成及位址比較電路的構成 方面，亦可進行種種的變更。 又，施加於抗熔線之類的程式元件中的電位差並非只 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公a ) -74- 440995 A7 B7 五、發明說明（72) 限定於使用負極性的電壓與正極性的電壓。亦可在電路的 接地電壓基準下只使用一方的極性電壓。 (請先閱讀背面之注意事項再5'^頁) 又，Vbb’之類的負電壓的輸入端子並非只限於熔線 程式的專用端子》亦可兼用位址輸入端子等之特定的外部 端子。該兼用端子例如可藉程式模式來選擇上述C GND 之類的端子機能。 又，以上說明是經由在打線接合連接用晶圓中追加再 配置配線與檢查墊片及凸起電極的製造過程來製造覆晶接 合型半導體積體電路。但，本發明並非只限於此，亦可經 由一開始便企圖製造覆晶接合型半導體積體電路的過程。 此情況，亦可不設置接合墊片之類的墊片電極。只要有再 配置配線之類的導電層即可。 電氣熔線除了在其兩端藉由預定電壓的賦予來放大電 氣熔線兩端（電流路徑）的阻抗値之構成或相反的縮小電 氣熔線m端的阻抗値之構成（抗熔線）以外，其他亦可使 用以下者。亦即，電氣熔線亦可藉由能夠可逆地保持資訊 的元件來構成。例如，可利用EEPROM, FRAM, 經濟部智慧財產局員工消費合作社印製 快閃記憶體等來構成電氣熔線•或利用只可一次寫入的 ROM或·Ε P ROM來構成電氣溶線。 【發明之效果】 以下’簡單說明根據本案所揭示之代表性的發明所能 取得的效果。 亦即，本發明之覆晶接合型半導體積體電路及其製造 本紙張尺度適用中國國家標準（CNS)A4規锋（210 X 297公2 ) 440 99 5 A7 1------ B7 五、發明說明（73) 方法，由於是使用雷射可熔斷的熔線來作爲程式元件，因 此可防止可靠性降低。 本發明之覆晶接合型半導體積體電路用以電氣性變更 程式元件的狀態所必要的電極不會限制到其他用途的突起 狀電極的數量。 本發明之覆晶接合型半導體積體電路可經由突起狀電 極來緩和賦予半導體基板的應力•應變狀態· 本發明之覆晶接合型半導體積體電路及其製造方法， 有關機能設定等可容易取得與接合選擇同等的通融性。 若利用本發明之製造方法，則可有效率進行檢查及程 式元件的狀態變更所必要的機能選擇及救濟，而來製造覆 晶接合型半導體積體電路。 【圖面之簡單的說明】 第1圖是表示本發明之半導體積體電路中所使用的抗 熔線電路之一例的電路圖。 經濟部智慧財產局員工消費合作社印製 第2圖是表示構成第1圖之抗熔線電路的電路元件的裝 置構造之一例的縱剖面圖。 第3圖是表示使用基板閘極電容之抗熔線的佈局之一 例的平面圖。 第4圖是表示用以構成第2圖之選擇電晶體及抗熔線的 最初製造過程之狀態的縱剖面圖。 第5圖是表示接續第4圖之製造過程的縱剖面圖。 第6圖是表示接續第5圖之製造過程的縱剖面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 40 99 5 A7 B7 五、發明說明（74) 第7圖是表示接續第6圖之製造過程的縱剖面圖。 第8圖是表示抗熔線在絕緣破壞動作時的電壓施加條 件之一例的說明圖β 閲 讀 背 面 之 注 意 事 項 再 第9圖是表示抗熔線在絕緣破壞動作時的電壓電流特 性之一例的特性圖。 _ 第10圖是表示針對第1圖的構成追加選擇電晶體的 保護阻抗及閉鎖超載防止阻抗之抗熔線電路的電路圖。 第11圖是表示在第10圖的電路中對抗熔線進行絕 緣破壞時的電壓施加條件與抗熔線周圍的裝置剖面構造之 例的縱剖面圖 之半導體積體電路的其他例之 A Μ晶片的平面圖。 1 2圖之DRAM晶片來取得 初製造過程的晶片平面圖。 1 3圖之製造過程的晶片平面 第1 2圖 覆晶接合型D 第1 3圖 覆晶接合型D 第1 4圖 是表示本發明 R A Μ 的 D R 是表示使用第 R A Μ時之最 是表示接續第 圖 第1 5圖是表示接續第1 4圖之製造過程的晶片平面

I tst I 圖 經濟部智慧財產局員工消費合作社印製 第1 6圖是表示接續第1 5圖之製造過程的晶片平面 圖 第1 7圖 熔線電路之主 第1 8圖 覆晶接合型系 是表示第1 2 要部份的縱剖 是表示本發明 統L S I的機 圖之覆晶接合型D RAM的抗 面圖。 之半導體積體電路的第3例之 能方塊圖。 ΎΓ 本紙張尺度適用t國國家標準（CNS)A4規格（210 χ 297公釐） A7 440 99 5 B7_____ 五、發明說明（75 ) 第19圖是表示第18圖之抗熔線電路與邏輯電路及 外部輸出入電路之裝置溝造的縱剖面圖。 第2 0圖是表示內藏於第1 8圖之覆晶接合型系統 LSI中的DRAM106之一例的方塊圖。 第21圖是表示使用於歡濟位址記憶電路中之1位元 分的抗熔線電路之一例的電路圖》 •第22圖是表示使用第22圖之抗熔線電路的救濟位 址記憶電路之一例的電路圖。 第2 3圖是表示對抗熔線進行絕緣破壞時的動作之一 例的時間圖。 第2 4圖是表示讀出檢測信號的動作之一例的時間圖 〇 第2 5圖是表示第2 2圖之電晶體，抗熔線的裝置剖 面之一例的縱剖面圖。 第2 .6圖是表示位址比較電路之一例的邏輯電路圖。 第2 7圖是表示接合選擇之一例的說明圖。 第2 8圖是表示輸入保護電路及初段輸入電路之一例 的電路圖。 第2 9圖是表示接合選擇判定電路之一例的邏輯電路 圖- 第3 0圖是表示針對接合選擇時可設定的動作模式加 以整理後之說明圖。 第3 1圖是表示利用抗熔線電路來使能夠形成與接合 選擇同等機能選擇的構成方塊圖。 本紙張尺度適用令國國家標準（CNS〉A4規格（210 x 297公釐） —--— — — — — — — — — — * — — — — — — — ^ 1111111 (請先閲讀背面之注意事項再鱗頁) V. .-_ 經濟部智慧財產局員工消費合作杜印製 440995 經濟部¾.慧財產局員工消費合作社印製 A7 B7 五、發明說明（76) 第32圖是表示針對藉由第31圖而可設定的動作模 式加以整理後之說明圖。 第3 3圖是表示採用抗熔線的微調設定電路之一例的_ 電路圖。 第3 4圖是表示微調解碼器的邏輯構成之一例的邏輯 電路圖。 第3 5圖是表示覆晶接合型DRAM之一例的平面圖 〇 第3 6圖是表示擴大第3 5圖的一部份，且除去表面 的絕緣層，而使能夠看見再配置配線的走向之平面圖。 第3 7圖是表示第3 5圖之覆晶接合型DRAM的製 造過程之最初狀態的縱剖面圖。 第3 8圖是表示接續第3 7圖之製造過程的縱剖面圖 〇 第3 9圖是表示接續第3 8圖之製造過程的縱剖面圖 〇 第4 0圖是表示接續第3 9圖之製造過程的縱剖面圖 〇 第4 1圖是表示接續第4 0圖之製造過程的縱剖面圖 〇 第4 2圖是表示接續第4 1圖之製造過程的縱剖面圖 0 第4 3圖是表示接續第4 2圖之製造過程的縱剖面圖 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 -II--III — — — !— · - ——— — — — ·1111111 I * (請先閱讀背面之注意事項再ΐί^ν'Ι) 440995 A7 B7 五、發明說明（77) 第4 4圖是表示6 4M位元同步DRAM晶片之接合 墊片數與封裝體之外部端子數的比較說明圖。 第4 5圖是表示覆晶接合型DRAM的再配置配線部 份之其他構造的剖面圖。 第4 6圖是表示檢査墊片的插局構成之其他例的平面 圖。 第4 7圖是表示第4 6圖之佈局構成的剖面構造之例 的縱剖面圖。 第4 8圖是表示檢查墊片的剖面構造之其他例的縱剖 面圖。 第4 9圖是表示檢查墊片的佈局構成之另外其他例的 平面圖。 第5 0圖是表示第4 9圖之佈局構成的剖面構造之例 的縱剖面圖" 第51圖是表示僅於探針檢查專用接合墊片設置檢査 墊片之佈局構成的平面圖。 第5 2圖是表示檢查墊片之另外其他構造的縱剖面圖 〇 第5 3圖是表示習知打線接合連接用晶圓之完成階段 的立體圖。 第5 4圖是表示接續第5 3圖之凸塊電極下層金屬形 成狀態的立體圖《 第5 5圖是表示接續第5 4圖之探針檢査過程的立體 圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) " 先 閱 讀 背 面， 之 注 I- 事 項 再 頁 t] 經濟部智慧財產局員工消費合作社印製 440995 A7 B7 五、發明說明（78) 第5 6圖是表示接續第5 5圖之焊錫凸塊電極形成過 程的立體圖* (請先閲讀背面之注意項再旗14頁) 第5 7圖是表示接續第5 6圖之單片切斷過程的立體 圖。 第5 8圖是表示以（, 等4種類來表示本發明之覆晶接合型半導體積體電路的再 配置配線形成過程以後的製程之流程圖》 第59圖是表示第58圖之各製程的探針檢査，入庫 ，最終檢查之各檢查過程的探針、插座等之晶片接觸處的 說明圖。 【圖號之說明】 1 :抗熔線（基板閘極電容） 經濟部智慧財產局員工消費合作社印製 2 :選擇電晶體 VDD:破壞電壓 V b b + :基板電壓 8 5 :抗熔線電路 86:VDD/Vcc電源墊片 87:V.bt»_/Vss 電源墊片 8 8 :探針測試用墊片 8 9 :導線配線用墊片 9 0 :再配置配線 9 2 :阻擋層（下層金屬層） 9 3 :銲錫凸塊電極 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 440995 A7 B7 五、發明說明（79)

1 0 1 :系統 L S I

10 6 ： DRAM

1 0 7 ： C P U 1 1 3 :抗熔線電路 1 1 4 : VDD/Vc c用p源墊片 115:Vbb/Vss用電源墊片 16 0:救濟位址記億電路 1 6 1 :位址比較電路 AF0〜AF2:抗熔線電路 1 7 3 :接合選擇判定電路 AF10〜AF12:抗熔線電路 1 8 0 :微調解碼器 183:阻抗分壓電路 2 0 2 :接合墊片 2 0 2 a :電源供給或信號輸出入用接合墊片 2 0 2 b :在最終階段不使用之探針檢査用等的接合墊片 2 0 3 :保護層 204:下部絕緣層 2 0 5 :再配置配線 2 0 6 :表面絕緣層 2 0 7 :凸塊電極下層金屬 2 0 8 :凸塊電極 2 0 9 :檢查墊片 209 a :連接於凸塊電極208的檢査墊片 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _以- 閲 讀 背 面 之 注

S 个 . 頁 經濟部智慧財產局員工消費合作杜印製 A7 ______B7 2 0 9 b ： 非接 觸 於凸塊 電 極的檢査墊片 2 1 0 :覆 晶接 合 型D R A Μ 2 1 1 :探 針 2 2 0 :晶 圓 2 2 1 :探 針卡 2 9 7 :凸 塊電 極 下層金 屬 440995 五、發明說明（8Q ) ----------I!姿 — It--- t! !韓 <請先閱讀背面之注意事項再頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） · _

Claims (1)

1. 4^0 99 5 ABl C8 D8 六、>請專利範圍 第8 8 1 2 2 5 8 1號專利申請案 中文申請專利範圍修正本 民國8 9年9月修正 1、 一種半導體積體電路裝置，其特徵是具有： 半導體基板；及 形成於上述半導體基板上的元件形成層之複數個的電 路元件；及 形成於上述元件形成層的表面，且連接於預定的上述 電路元件之複數個的端子；及 連接於預定的上述端子，且延伸於上述元件形成層的 上面之導電層；及 連接於上述導電層之突起狀電極/ 上述電路元件之至少一個具有：藉由電流路徑中形成 預定的電位差，而使該電流路徑的狀態能夠不可逆地從高 阻抗狀態變化至低阻抗狀態，或從低阻抗狀態變化至高阻 抗狀態的構造之程式元件； 經濟部智慧財是局員工消費合作社印製 上述端子之至少一個爲：供以形成上述電位差的電壓 之輸入端子。 2、 如申請專利範圍第1項之半導體積體電路裝置， 其中具有：形成於上述導電層上，且至少使上述突起狀電 極露出之絕緣膜，又，上述導電層爲金屬配線。 3、 如申請專利範圍第2項之半導體積體電路裝置， 其中在上.述金屬配線的下部另形成有絕緣膜，上述絕綠膜 本紙張尺度逋用中國國家標準（CNS ) Λ4規格（2【0Χ：297公釐） ABCD 440995 六、申請專利範園 與上述另形成的絕緣膜是以不同材料所形成，上述絕緣膜 是以比上述另形成的絕緣膜的彈性率還要高的材料所形成 〇 4、 如申請專利範圍第2項之半導體積體電路裝置， 其中上述絕綠膜爲包含有機物質的膜。 5、 如申請專利範圍第4項之半導體積體電路裝置， 其中上述包含有機物質的膜爲聚醯亞胺膜。 6、 如申請專利範圍第2或3項之半導體積體電路裝 置，其中更具有連接於上述端子，且由上述絕緣膜露出之 複數個的墊片電極所形成。 7、 如申請專利範圍第6項之半導體積體電路裝置， 其中上述墊片電極的一部份是與上述突起狀電極一起共同 連接於上述預定的端子，該共同連接的墊片電極爲利用於 施加用以形成上述電位差的預定電壓之電極。 8、 如申請專利範圍第6項之半導體積體電路裝置， 其中上述墊片電極的一部份是連接於與上述突起狀電極具 有排他性的預定端子，該排他性連接的墊片電極爲利用於 施加用以形成上述電位差的預定電壓之電極。 9、 如申請專利範圍第7項之半導體積體電路裝置， 其中利用於施加用以形成上述電位差的預定電壓之電極是 共同連接於複數個的程式元件。 1 0、如申請專利範圍第7項之半導體積體電路裝置 ，其中上述程式元件爲利用電氣性的絕緣破壞而從高阻抗 狀態變化成低阻抗狀態之電氣熔線。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） _ 2 - ---------i------,訂------荩. ί請先閱』讀背面之注意事項再填寫本頁) 經漓部智慧財是局員工消费合作社印製 5 9 9 ο 4 4 ABCD 六、申請專利範圍 {請先閱讀^面之注^^項再填寫本頁) 1 1、如申請專利範圍第7項之半導體積體電路裝置 ，其中上述電流路徑是在上述高阻抗狀態下絕緣膜被充塡 ，在上述低阻抗狀態下絕緣膜被破壞。 1 2、如申請專利範圍第1 1項之半導體積體電路裝 置，其中上述絕緣膜的破壞是藉由上述電流路徑之一端的 正電壓施加與另一端的負電壓施加來進行。 1 3、如申請專利範圍第1項之半導體積體電路裝置 ，其中具有： 一正規電路，該正規電路是由上述電路元件所構成： 及 一救濟電路，該救濟電路是用以代替不良的上述正規 電路，是由上述電路元件所構成； 又，上述程式元件是用以特定在救濟電路應被置換的 正規電路之救濟資訊的記憶手段。 1 4、如申請專利範圍第1 3項之半導體積體電路裝 置，其中上述正規電路爲記憶格，上述救濟電路爲冗長記 憶格，並且具有： 經濟部智慧財產局員工消費合作社印製 一比較電路，該比較電路是用以比較藉由上述程式元 件而被記憶的救濟資訊與上述記憶格的存取位址信號，是 由上述電路元件所構成；及 一選擇電路，該選擇電路可回應上述比較電路的一致 ，然後取代上述記憶格的選擇，而來選擇上述冗長記憶格 ，及可回應上述比較電路的不一致，而來選擇上述記憶格 ,是由上述電路元件所構成。 本紙張尺度適用中國國家標準（CNS > A4規格（210X29?公釐） -3 - 經濟部智慧財產局員工消費合作社印製 4 0 9 9 5 cl ____D8 六、申請專利範圍 15'如申請專利範圍第1項之半導體積體電路裝置 ’其中上述程式元件爲用以決定上述半導體積體電路裝置 的動作模式指定資訊之記憶手段。 16'如申請專利範圍第1項之半導體積體電路裝置 ’其中上述程式元件爲用以選擇由上述電路元件所構成的 預定電路的特性的微調資訊之記憶手段。 1 7、如申請專利範圍第1 6項之半導體積體電路裝 置’其中具有由上述電路元件所構成的阻抗分壓電路，且 記憶於上述程式元件中的微調資訊是用以選擇上述阻抗分 壓電路所產生的分壓電壓。 1 8、一種半導體積體電路裝置的製造方法，是屬於 一種具有： 在半導體晶圓上的元件形成層中構成所要的電路，並 於上述電路中至少包含程式元件，該程式元件的構造是在 電流路徑中形成預定的電位差，而藉此使該電流路徑的狀 態不可逆地由高阻抗狀態變化至低阻抗狀態或由低阻抗狀 態變化至高阻抗狀態，且將連接於上述電路的複數個端子 形成於上述元件形成層的表面之第1過程；及 形成對應於上述複數個端子的一部份之安裝連接用的 複數個突起狀電極之第2過程；及 檢查上述電路之第3過程；及 根據上述第3過程的檢查結果來將缺陷部份置換成救 濟電路之第4過程；及 進行入庫之第5過程；及 本紙張尺度適用中國國家標準（CNS > A4规格（210X297公釐） I— I .^1 1 n II I n i n 1 I I T n I I I n n Λ%* : u i 销 (t先閱讀背面之注意事項再填寫本頁) -4 - 4 40 995 ll _ D8 六、申請專利範圍 切割上述晶圓之第6過程；等之半導體積體電路裝置 的製造方法； 其特徵是包含：使上述程式元件的狀態不可逆變化， 而來選擇上述電路的功能之第7過程。 1 9、如申請專利範圍第1 8項之半導體積體電路裝 置的製造方法，其中上述第7過程包含··在上述複數個端 子中連接於上述程式元件的預定端子中施加用以在上述電 流路徑中形成預定電位差的電壓之處理。 2 0、如申請專利範圍第1 9項之半導體積體電路裝 置的製造方法，其中上述第7過程包含：對設有絕緣膜的 上述電流路徑進行絕緣破壞，而使由高阻抗狀態變化成低 阻抗狀態之處理。 2 1、如申請專利範圍第1 8項之半導體積體電路裝 置的製造方法，其中在上述第7過程後進行上述第2過程 〇 2 2、如申請專利範圍第1 8項之半導體積體電路裝 置的製造方法，其中在上述第2過程後進行上述第7過程 〇 23、如申請專利範圍第18，19，20，21或 2 2項之半導體積體電路裝置的製造方法，其中上述第4 過程是使上述程式元件的狀態不可逆變化，而來進行上述 置換。 2 4、如申請專利範圍第2 3項之半導體積體電路裝 置的製造方法，其中在上述第3過程及第4過程後進行上 本紙張尺度適用中國國家標準（CNS)A4規格（2丨0X297公S ) (锖先聞讀背面之注意寧項存填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -5- Λ8 B8 C8 D8 440995 六、申請專利範圍 述第5過程。 2 5、如申請專利範圍第2 3項之半導體積體電路裝 置的製造方法，其中包含：上述第3過程，上述第4過程 ，及上述第7過程爲連續進行，對上述端子或突起狀電極 執行之探測處理。 2 6、如申請專利範圍第2 1項之半導體積體電路裝 置的製造方法，其中上述第4過程是使上述程式元件的狀 態不可逆變化，而來進行上述置換； 包含：上述第3過程，上述第4過程，及上述第7過 程爲連續進行，對上述端子或突起狀電極執行之探測處理 » 又，在上述第5過程後進行上述第2過程。 2 7、一種半導體積體電路裝置的製造方法，是屬於 一種具有： 在半導體晶圓上的元件形成層中構成所要的電路，並 於上述電路中至少包含程式元件，該程式元件的構造是在 電流路徑中形成預定的電位差，而藉此使該電流路徑的狀 態不可逆地由高阻抗狀態變化至低阻抗狀態或由低阻抗狀 態變化至高阻抗狀態，且將連接於上述電路的複數個端子 形成於上述元件形成層的表面之第1過程；及 形成對應於上述複數個端子的一部份之安裝連接用的 複數個突起狀電極之第2過程；及 檢查上述電路之第3過程；及 根據上述第3過程的檢查結果來將缺陷部份置換成救 本紙張尺度適用申國國家標準（CNS Μ4规格（2丨0Χ297公釐） ---------1.------訂.------線 ί I " (讀先閱讀背面之注意事碩再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -6- A8 B8 C8 D8 4 40 99 5 六、申請專利範圍 濟電路之第4過程；及 進行入庫之第5過程；及 切割上述晶圓之第6過程；等之半導體積體電路裝置 的製造方法； 其特徵爲上述第4過程是使上述程式元件的狀態不 可逆變化，而來進行上述置換。 2 8、如申請專利範圍第2 7項之半導體積體電路裝 置的製造方法，其中上述第4過程包含：在上述複數個端 子中連接於上述程式元件的預定端子中施加用以在上述電 流路徑中形成預定電位差的電壓之處理。 2 9 '如申請專利範圍第2 8項之半導體積體電路裝 置的製造方法，其中上述第4過程包含：以上述電位差來 對設有絕緣膜的上述電流路徑進行絕緣破壞，而使由高阻 抗狀態變化成低阻抗狀態之處理。 3 ◦、一種半導體積體電路裝置，其特徵是具有： 半導體基板；及 形成於上述半導體基板上之電路元件；及 形成於上述半導體基板上，且連接於上述電路元件之 墊片部；及 配置於上述半導體基板上，且比上述墊片部還要靠上 層，而連接於上述墊片部之配線；及 連接於上述配線之凸塊；及 形成於上述半導體基板上之熔線元件； 又，上述熔線元件具有第1端子及第2端子，在上述 本紙張尺度適用中國國家操準（CNS ) A4規格（210X2?7公釐） (請先閱讀背面之注$項再填寫本页) " 蟓丨！ 經濟部智慧財產局員工消費合作社印製 Λ8 B8 C8 D8 440995 六、申請專利範圍 (請先閱讀背面之注$項再填寫本頁) 第1端子及第2端子中施加預定的電壓，藉此使上述第1 端子及第2端子間的狀態由第1狀態變化成與上述第1狀 態不同的第2狀態》 3 1、如申請專利範圍第3 0項之半導體積體電路裝 置，其中在上述配線下形成有機膜。 3 2、如申請專利範圍第3 0項之半導體積體電路裝 置，其中上述配線爲金屬配線。 3 3、如申請專利範圍第3 0項之半導體積體電路裝 置，其中更包含輸入電路，上述輸入電路包含上述電路元 件。 3 4、如申請專利範圍第3 3項之半導體積體電路裝 置，其中上述輸入電路爲位址輸入緩衝器。 3 5、如申請專利範圍第3 0項之半導體積體電路裝 置，其中在上述凸塊中被賦予電源電壓。 3 6、如申請專利範圍第3 0項之半導體積體電路裝 置，其中在上述凸塊中被賦予接地電壓。 經濟部智慧財產局員工消費合作社印製 3 7、如申請專利範圍第3 0項之半導體積體電路裝 置，其中上述半導體積體電路裝置爲半導體記憶體。 3 8 '如申請專利範圍第3 7項之半導體積體電路裝 置，其中上述熔線元件包含複數條熔線，上述半導體積體 電路裝置包含複數條的字元線，及複數條的資料線，及冗 長資料線，及連接於上述複數條的字元線與上述複數條的 資料線之複數個的記憶格，及連接於上述冗長資料線之複 數個的冗長記億格，並且根據上述複數條熔線的資訊來選 本紙張尺度適用中國國家楯準（CNS ) A4規格（210X297公釐） -8- Λ8 B8 C8 D8 六、申請專利範圍 擇上述冗長資料線。 3 9、如申請專利範圍第3 8項之半導體積體電路裝 置，其中根據上述複數條熔線的資訊來選擇藉上述半導體 記憶體而實現取得的複數個動作模式內的一個動作模式。 4 0、如申請專利範圍第3 7項之半導體積體電路裝 置，其中上述熔線元件包含複數條的熔線，並且根據上述 複數條熔線的資訊來選擇藉上述半導體記憶體而實現取得 的複數個輸出入位元構成內的一個。 4 1、如申請專利範圍第3 0項之半導體積體電路裝 置，其中上述第1狀態之上述第1端子與上述第2端子之 間的阻抗値大於上述第2狀態之上述第1端子與上述第2 端子之間的阻抗値。 4 2、如申請專利範圍第4 1項之半導體積體電路裝 置，其中上述熔線元件包含形成於上述第1端子與上述第 2端子之間的氧化膜，在上述第1狀態中，上述第1端子 與上述第2端子是經由上述氧化膜而形成非導通狀態，在 上述第2狀態中，上述第1端子與上述第2端子是藉由去 除上述氧化膜的至少一部份來形成導通狀態。 4 3、如申請專利範圍第3 0項之半導體積體電路裝 置，其中在上述第1狀態中，上述電流路徑間被充塡非導 電物質，在上述第2狀態中，上述電流路徑間非導電物質 被去除。 4 4、一種半導體積體電路裝置，其特徵是具有： 半導體基板；及 本紙張尺度適用中國國家標準（CNS > A4C格（210X297公釐） -----------士 __ τ. (請先閲讀背面之注$項再填寫本頁) 訂 線} 經濟部智慧財產局員工消費合作杜印製 -9- 5 9 9 U Λ4 ABCD 六、申請專利範圍 形成於上述半導體基板上之電路元件；及 包含形成於上述半導體基板上的有機物質之膜：及 配置於上述膜的上層，且連接於上述電路元件之配線 :及 連接於上述配線之凸塊；及 形成於上述半導體基板上之熔線元件； 又，上述熔線元件是在該電流路徑間施加預定的電壓 ，藉此使上述電流路徑的狀態由第1狀態變化成第2狀態 〇 4 5、如申請專利範圍第4 4項之半導體積體電路裝 置，其中上述包含有機物質的膜爲由彈性體材料所構成的 膜。 4 6、如申請專利範圍第4 4項之半導體積體電路裝 置，其中上述包含有機物質的膜爲聚醢亞胺膜。 4 7、一種半導體積體電路裝置，其特徵是具有： 半導體基板；及 形成於上述半導體基板上之電路元件；及 配置於上述電路元件上之膜；及 配置於上述膜上，且連接於上述電路元件之配線；及 連接於上述配線之凸塊：及 形成於上述半導體基板上之熔線元件； 又，上述熔線元件具有第1端子與第2端子，上述第 1端子與第2端子之間的狀態可變更。 4 8、一種半導體積體電路裝置的製造方法，是屬於 本紙張尺度適用中國國家楯準（CNS > Α4規格（210Χ297公釐） (承先閲讀背面之注意事項再填寫本頁) %οτ 經濟部智慧財產局員工消費合作社印製 -10- ABCD 440995 A、申請專利範圍 一種包含： 準備半導體晶圓之過程；及 (請先間讀背面之注$項再填寫本頁) 在上述半導體晶圓上形成半導體元件之過程；及 在上述半導體晶圓上形成配線之過程；及 形成連接於上述配線的凸塊之過程；及 在形成上述凸塊的過程之後，爲了將上述晶圓分割成 複數個晶片，而切斷上述晶圓之過程；等之半導體積體電 路裝置的製造方法 其特徵爲：上述半導體元件具有熔線元件，上述熔線 元件具有第1端子與第2端子，上述第1端子與第2端子 之間的狀態可變更。 4 9、如申請專利範圍第4 8項之半導體積體電路裝 置的製造方法，其中更包含：在形成凸塊的過程之後，切 斷上述晶圓之前的過程中，在上述晶圓的狀態下進行探針 檢查之過程。 經濟部智慧財產局員工消費合作社印製 5 〇、如申請專利範圍第4 8項之半導體積體電路裝 置的製造方法，其中更包含：在形成半導體元件的過程之 後，形成上述配線的過程之前，在上述半導體晶圓的狀態 下進行探針檢查之過程。 5 1、一種半導體積體電路裝置的製造方法，是屬於 一種依照下列過程的次序來製造半導體積體電路裝置的方 法： + (1) 準備半導體晶圓之過程；及 (2) 在上述半導體晶圓上形成半導體元件之過程：及 本紙張尺度適用中國國家標準（CMS > A4说格（210X297公釐） -11 - A R 4 40 99 5 B8 Co D8 六、申請專利範圍 (3) 形成供以進行上述複數個半導體元件間的連接的配 線之過程；及 (請先W讀背而之注意事項存填寫本買) (4) 在上述半導體晶圓上形成包含有機物質的膜之過程 :及 (5) 在上述半導體晶圓上形成再配置配線之過程；及 (6) 形成連接於上述再配置配線的凸塊之過程；及 (7) 在形成上述凸塊的過程之後，爲了將上述晶圓分割 成複數個晶片，而切斷上述晶圓之過程； 其特徵爲：上述複數個半導體元件中包含熔線元件， 上述熔線元件是在該電流路徑間施加預定的電壓，藉此使 上述電流路徑的狀態由第1狀態變化成第2狀態。 5 2、如申請專利範圍第5 1項之半導體積體電路裝 置的製造方法，其中更包含：在形成凸塊的過程之後，切 斷上述晶圓之前的過程中，在上述晶圓的狀態下進行探針 檢查之過程。 經濟部智慧財產局員工消費合作社印製 5 3、如申請專利範圍第5 1項之半導體積體電路裝 置的製造方法，其中更包含：在形成配線的過程之後，形 成上述有機物質的過程之前，在上述半導體晶圓的狀態下 進ίτ探針檢查之過程》 5 4、一種半導體記億體，是屬於一種具有： 半導體基板；及 形成於上述半導體基板之電路元件；及 形成於上述半導體基板之熔線元件；及 形成於上述半導體基板上，且連接於上述電路元件之 本紙張尺度適用中國國家楯準（CNS ) Λ4規格（2丨0X297公董） -12- ABCD 440995 夂、申請專利範圍 配線層；及 配置於上述配線層上，且連接於上述配線層之凸塊； 及 配置於上述半導體基板與上述配線層之間的有機膜； 等之半導體記憶體； 其特徵爲：上述熔線元件具有第1端子及第2端子， 在上述第1端子及第2端子之間的狀態可由第1狀態變化 成與上述第1狀態不同的第2狀態，上述熔線元件是用以 選擇上述半導體記憶體的動作模式者。 5 5、一種半導體記憶體，是屬於一種具有： 半導體基板；及 形成於上述半導體基板之積體電路元件；及 形成於上述半導體基板之複數個熔線元件；及 形成於上述半導體基板上，且連接於上述積體電路元 件之配線層；及 配置於上述配線層上，且連接於上述配線層之凸塊； 及 配置於上述半導體基板與上述配線層之間的有機膜； 等之半導體記憶體； 其特徵爲：上述熔線元件分別具有第1端子及第2端 子，可藉由在上述第1端子及第2端子中賦予電位差來變 更上述第1端子與第2端子之間的阻抗値，上述複數條熔 線是用以選擇藉上述半導體記億體而實現取得的複數個動 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事碩再填寫本頁) 訂.. 經濟部智慧財產局員工消費合作社印製 -13- 經濟部智慧財產局員工消費合作社印製 Α8 BS C8 D8六、申請專利範圍 作模式內的一個。 5 6、一種半導體記憶體，是屬於一種具有： 半導體基板；及 形成於上述半導體基板之電路元件；及 形成於上述半導體基板之熔線元件；及 配置於上述半導體基板上，且連接於上述電路元件之 配線層；及 連接於上述配線層之凸塊；及 形成於上述半導體基板與上述配線層之間的有機膜； 等之半導體記憶體； 其特徵爲：上述熔線元件具有第1端子及第2端子， 可藉由在上述第1端子及第2端子中賦予電位差來不可逆 地變更上述第1端子與第2端子之間的阻抗値，上述複數 條熔線是用以記憶上述半導體記憶體的缺陷記憶格的位址 資訊者。 5 7、一種半導體記憶體，是屬於一種具有： 半導體基板；及 形成於上述半導體基板之積體電路元件；及 形成於上述半導體基板之複數條熔線；及 形成於上述半導體基板上，且連接於上述積體電路元 件之配線層；及 連接於上述配線層之凸塊；及 配置於上述半導體基板與上述配線層之間的有機膜； 等之半導體記憶體； 4 4 Π 9 9 5 (請先閱讀背面之注意事項再填寫本頁) 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 5 9 9 〇 4 4 ABCD 經濟部智慧財產局員工消費合作杜印製 六、申請專利範園 其特徵爲：上述複數條的熔線分別具有第1端子及第 2端子，且上述第1端子與第2端子之間的狀態可變更， 上述複數條熔線是用以記憶指示上述半導體記億體的缺陷 記憶格的位址資訊者。 5 8、一種半導體記憶體，是屬於一種具有： 半導體基板；及 形成於上述半導體基板之電路元件；及 形成於上述半導體基板之微調用熔線元件；及 配置於上述半導體基板上，且連接於上述電路元件之 配線層；及 連接於上述配線層之凸塊；及 形成於上述半導體基板與上述配線層之間的有機膜： 等之半導體記憶體； 其特徵爲：上述熔線元件具有第1端子及第2端子， 在上述第1端子及第2端子之間的阻抗値可變更。 5 9、一種半導體記憶體，是屬於一種具有： 半導體基板；及 形成於上述半導體基板之電路元件；及 形成於上述半導體基板之複數條熔線元件；及 將輸出電壓輸出之電壓產生電路；及 形成於上述半導體基板上，且連接於上述電路元件之 配線層；及 連接於上述配線層之凸塊；及 形成於上述半導體基板與上述配線層之間的有機膜； 本紙張尺度逋用中國國家標準（CNS ) Α4規格（2Ι0Χ297公釐） ^------ir------0) (1ί·先閲讀背面之注意事項再填寫本頁) -15- ABCD 4 40 99 5 六、申請專利範圍 等之半導體記億體； 其特徵爲：上述熔線元件具有第1端子及第2端子， 可藉由在上述第1端子及第2端子中賦予電位差來變更上 述第1端子與第2端子之間的阻抗値，上述複數條熔線是 用以調整上述輸出電壓的値。 6 0 ' —種半導體記憶體，是屬於一種具有： 半導體基板；及 形成於上述半導體基板之電路元件；及 形成於上述半導體基板之第1熔線元件與第2熔線元 件；及 形成於上述半導體基板上，且連接於上述電路元件之 配線層；及 連接於上述配線層之凸塊；及 形成於上述半導體基板與上述配線層之間的有機膜； 等之半導體記億體； 其特徵爲：上述第1及第2熔線元件分別具有第1端 子及第2端子，可藉由在上述第1端子與第2端子中賦予 電位差來變更上述第1端子與第2端子之間的阻抗値，上 述第1熔線是用以選擇藉上述半導體記憶體而實現取得卜的 複數個動作模式內的一個，上述第2熔線是用以記憶上述 半導體記憶體的缺陷記憶格的位址資訊者。 6 1、一種半導體積體電路裝置，其特徵是具有： 半導體基板；及 形成於上述半導體基板上的元件形成層之複數個電路_ 本紙張尺度適用中画國家梯準（CNS ) A4規格（2丨0X297公釐） (請先聞讀背面之注f項再填寫本頁) -訂 線 經濟部智慧財產局員工消#合作社印製 -16- 5 9 9 〇 4 ABCD 六、申請專利範圍 元件；及 形成於上述元件形成層的表面，且連接於預定的上述 電路元件之複數個端子；及 分別連接於上述複數個端子中的一部份的端子之第1 端子，且延伸於上述元件形成層上之複數個導電層；及 分別連接於上述導電層之突起狀電極；及 分別連接於上述複數個端子中的剩餘部份端子之第2 端子的全部或一部份之檢查墊片；及 使上述突起狀電極及檢查塾片露出而覆蓋表面之絕緣 膜。 6 2、一種半導體積體電路裝匱，其特徵是具有： 半導體基板；及 形成於上述半導體基板上的元件形成層之複數個電路 元件；及 形成於上述元件形成層的表面，且連接於預定的上述 電路元件之複數個端子：及 分別連接於上述複數個端子中的一部份端子之第1端 子，且延伸於上述元件形成層上之複數個導電層；及 分別連接於上述導電層之突起狀電極；及 分別連接於上述複數個端子中的剩餘部份端子之第2 端子的全部或一部份與上述第1端子的全部或一部份之檢 査墊片：及 使上述突起狀電極及檢査墊片露出而覆蓋表面之絕緣 膜《 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） " " -17 - (诸先閱讀背面之注意事項再填寫本瓦) .1T 線- 經濟部智慧財產局員工消費合作社印製. 4 40 9 9 5 Λ8 B8 CS D8 六、申請專利範圍 6 3、如申請專利範圍第6 1或6 2項之半導體積體 電路裝置，其中上述導電層爲金屬配線，上述絕緣膜是形 成於上述金屬配線上，上述金屬配線的下部另形成有絕緣 膜。 6 4 '如申請專利範圍第6 3項之半導體積體電路裝 置，其中上述絕緣膜與上述另形成的絕緣膜是以不同材料 所形成，上述絕緣膜是以比上述另形成的絕緣膜的彈性率 還要高的材料所形成。 6 5、如申請專利範圍第6 3項之半導體積體電路裝 置，其中上述絕緣膜爲包含有機物質的膜。 6 6、如申請專利範圍第6 5項之半導體積體電路裝 置，其中上述包含有機物質的膜爲聚醯亞胺膜，氟樹脂膜 ，或包含矽或丙烯系橡膠材料的彈性體膜。 6 7、如申請專利範圍第6 1或6 2項之半導體積體 電路裝置，其中上述檢查墊片是配置於所對應之上述端子 的正上方。 6 8、如申請專利範圍第6 7項之半導體積體電路裝 置，其中上述檢查墊片是規則性地配置於半導體基板的中 央部，上述突起部是規則性地配置於上述檢查墊片的外側 〇 6 9、如申請專利範圍第6 1或6 2項之半導體積體 電路裝置，其中上述檢查墊片是延伸於上述絕緣膜上。 7 0、一種半導體積體電路裝置的製造方法，其特徵 是包含： 表紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨0X297公楚) (諳先閱讀背面之注f項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -18- 40 99 5 Bd D8 六、申請專利範圍 先閲讀背面之注意事項再填寫本頁) 在半導體晶圓上的元件形成層中構成所要的電路，並 且在上述元件形成層的表面上形成連接於上述所要的電路 元件之複數個端子，而且分別連接於上述複數個端子中的 一部份端子之第1端子，而使複數個導電層延伸於上述元 件形成層上之第1過程；及 形成連接於上述被延伸的導電層的突起狀電極之第2 過程；及 分別使連接於上述複數個端子中的剩餘部份端子之第 2端子的全部或一部份，而形成檢查墊片之第3過程；及 檢查形成於上述元件形成層的所要電路之第4過程； 及 進行入庫之第5過程；及 切割上述晶圓之第6過程。 7 1、一種半導體積體電路裝置的製造方法，其特徵 是包含： 經濟部智慧財產局員工消費合作社印製 在半導體晶圓上的元件形成層中構成所要的電路，並 且在上述元件形成層的表面上形成連接於上述所要的電路 元件之複數個端子|而且分別連接於上述複數個端子中的 一部份端子之第1端子，而使複數個導電層延伸於上述元 件形成層上之第1過程；及 形成連接於上述被延伸的導電層的突起狀電極之第2 過程；及 分別使連接於上述複數個端子中的剩餘部份端子之第 2端子的全部或一部份與上述第1端子的全部或一部份， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） -19- 440995 經濟部智慧財產局員工消費合作社印製 A8 Βδ C8 D8夂、申請專利範圍 而形成檢查墊片之第3過程；及 撿查形成於上述元件形成層的所要電路之第4過程； 及 進行入庫之第5過程；及 切割上述晶圓之第6過程。 7 2、如申請專利範圍第7 0或7 1項之半導體積體 電路裝置的製造方法，其中更包含：根據上述第4過程的 檢查結果來將缺陷部份置換成救濟電路之第7過程。 7 3、如申請專利範圍第7 0或7 1項之半導體積體 電路裝置的製造方法，其中在上述第2過程形成突起狀電 極，且於上述第3適程形成檢査墊片之後，對第6過程所 被切割的單片晶圓進行上述第5過程的入庫。 7 4、如申請專利範圍第7 0或7 1項之半導體積體 電路裝置的製造方法，其中在上述第3過程形成檢查墊片 之後，在上述第5過程進行入庫，在上述第2過程形成突 起狀電極之後，在上述第6過程進行切割。 7 5、一種半導體積體電路裝置，其特徵是具有： 在其主面形成有積體電路與複數個第1電極之半導體 晶片，亦即上述複數個第1電極是以第1間隔而配列之半 導體晶片；及 覆蓋上述半導體晶片的主面之第1絕綠膜；及 形成於上述第1絕緣膜上之複數個第1配線層，亦即 各一端部是連接於上述複數個第1電極，各他端部是以大 於上述第1間隔的第2間隔而配列之複數個第1配線層； (請先閱讀背面之注f項再填寫本頁) 訂 線. 本纸張尺度適用中國國家標準（CNS ) A4規格（2丨〇X：297公釐） -20- 4 經濟部智慧財產局員工消費合作杜印製 40995 部 C8 ____ D8 六'申請專利範圍 及 電氣性連接於上述複數個第1配線層，且形成於上述 複數個第1配線層的他端部上之複數個第1導體層；及 電氣性連接於上述複數個第1配線層，且形成於上述 複數個第1配線層上之第2導體層，亦即配置於與上述他 端部不同位置之複數個第2導體層；及 形成於上述複數個第1導體層上之複數個突起狀電極 I 又，上述複數個第1導體層與上述複數個第2導體層 是由同一過程形成的導體膜所構成。 7 6 '如申請專利範圍第7 5項之半導體積體電路裝 置’其中上述複數個第1導體層爲上述複數個突起狀電極 的下層導體層，上述複數個第2導體層爲用以進行電氣性 試驗之檢查用導體層。 7 7、如申請專利範圍第7 5項之半導體積體電路裝 置，其中上述複數個第1配線層的一端是經由形成於上述 第1絕綠膜中的複數個開口來連接於上述第1電極。 7 8、如申請專利範圍第7 7項之半導體積體電路裝 置，其中更具有形成於上述第1絕緣膜的下部，且覆蓋上 述半導體晶片的主面之第2絕緣膜，上述第2絕綠膜具有 露出上述複數個第1電極之複數個開口。 7 9、如申請專利範圍第7 8項之半導體積體電路裝 置，其中上述第1絕緣膜爲有機絕緣膜，上述第2絕緣膜 爲無機絕緣膜。 本紙張尺度逋用中國國家標準（CNS ) A4規格（2丨0X297公釐） (請先閱讀背面之注意事項再填寫本頁) -21 - 5 9 9 ο 4 4 • % ABCD ττ、申請專利乾圍 8 Ο '如申請專利範圍第7 9項之半導體積體電路裝 置，其中上述第1絕緣膜是包含聚醯亞胺膜，上述第2絕 緣膜是包含氮化矽膜。 8 1、一種半導體積體電路裝置，其特徵是具有： 半導體基板；及 形成於上述半導體基板上之電路元件：及 形成於上述半導體基板上，且連接於上述電路元件之 第1導電層；及 形成於上述半導體基板上，構成試驗墊片之第2導電 層；及 形成於第1導電層上，且連接於上述第1導電層之凸 塊；及 形成於上述半導體基板與上述第1導電層之間，及上 述半導體基板與上述第2導電層之間的有機膜； 又，上述第1導電層與第2導電層是連接而成。 8 2、一種半導體積體電路裝置，其特徵是具有： 半導體基板；及 形成於上述半導體基板上之電路元件；及 形成於上述半導體基板的上層，具有配線部與檢查墊 片部，且連接於上述電路元件之導電層；及 形成於上述配線部的上層，且連接於上述配線部之凸 塊；及 形成於上述半導體基板與上述檢查墊片部之間的有機 膜。， 本紙張尺度逋用中围國家標準（CNS ) Λ4規格（2ΙΟΧ297公釐） (#先閱讀背面之注意事項再填寫本頁} 訂 經濟部智慧財產局員工消費合作社印製 -22- 4 經濟部智蒽財產局員工消費合作社印製 八8 40 99 5 ll D8 六、申請專利範圍 8 3、一種半導體積體電路裝置，其特徵是包含： 半導體基板：及 形成於上述半導體基板之第1電路元件與第2電路元 件：及 形成於上述半導體基板的上層，且連接於上述第1電 路元件之配線；及 形成於上述配線的上層，且連接於上述配線之凸塊； 及 形成於上述半導體基板的上層，且連接於上述第2電 路元件，而構成檢查墊片之導電層； 又，上述導電層是與凸塊電氣性離間。 8 4、一種半導體積體電路裝置，是屬於一種包含： 半導體基板；及 形成於上述半導體基板之半導體積體電路元件；及 形成於上述半導體基板上，且連接於上述半導體積體 電路元件之配線；及 形成於上述配線上，且連接於上述配線之凸塊：及 形成於上述半導體基板上，且連接於上述半導體積體 電路元件，而構成試驗墊片之導電層；等之半導體積體電 路裝置； 其特徵爲：當上述半導體積體電路元件的試驗被執行 時，上述試驗墊片是與上述半導體積體電路裝置的外部電 氣性連接，當上述半導體積體電路元.件爲通常動作時，上 述試驗墊片不與上述半導體積體電路裝置的外部電氣性連 本紙張尺度適用中國國家樣準（CNS ) A4规格{ 210X29?公釐） (請先間讀背面之注意事項再填寫本頁) -23- 40 99 5 Bd D8 六、申請專利範圍 接。 {請先閱讀背面之注意事項再填寫本頁) 8 5、一種半導體積體電路裝置，是屬於一種包含： 半導體基板；及 形成於上述半導體基板之積體電路元件；及 形成於上述半導體基板上，且連接於上述積體電路元 件之複數條配線；及 形成於上述複數條配線上，且對應於上述複數條配線 而設置之複數個凸塊；及 形成於上述半導體基板上，且連接於上述積體電路元 件，而作爲檢査墊片之導電層；及 形成於上述半導體基板上且上述複數條配線下之有機 膜；等之半導體積體電路裝置： 其特徵爲：當上述積體電路元件的檢查被執行時，上 述檢查墊片是與上述半導體積體電路裝置的外部電氣性連 接，當上述半導體積體電路元件爲通常動作時，上述檢査 墊片是與上述半導體積體電路裝置的外部電氣性分離。 經濟部智慧財產局員工消費合作社印製 8 6、一種半導體積體電路裝置，是屬於一種包含： 半導體基板；及 形成於上述半導體基板之第1電路元件與第2電路元 件；及 形成於上述半導體基板上，且連接於上述第1電路元 件之配線；及 形成於上述配線上，且連接於上述配線之凸塊；及 形成於上述半導體基板上，且連接於上述第1電路元 本紙张尺度適用中國國家標準（CNS > A4規格（210X297公釐） -24- 經濟部智慧財產局員工消費合作社印製 ^40995六、申請專利範圍 件，而構成第1試 形成於上述半 件，而構成第2試 體電路裝置； 其特徵爲：當 驗被執行時，上述 半導體積體電路裝 元件及第2電路元 經由上述凸塊來與 連接，第2試驗墊 Λ8 B8 C8 D8 驗墊片之第 導體基板上 驗墊片之第 上述第1電 第1試驗墊 置的外部電 件爲通常動 上述半導體 片不與上述 1導電物質；及 ，且連接於上述第2 .電路元 2導電物質；等之半導體積 路元件及第2電路元件的試 片及第2試驗墊片是與上述 氣性連接，當上述第1電路 作時，上述第1試驗墊片是 積體電路裝置的外部電氣性 半導體積體電路裝置的外部 l· 閱 事 項 再 頁 電氣性連接 8 7、 半導體 形成於 形成於 配線；及 形成於 形成於 而構成第1 形成於 成第2試驗 一種半 基板； 上述半 上述半 上述配 上述半 試驗墊 上述半 墊片之 導體積體電路裝置，是靨於一種包含： 及 導體基板之 導體基板上 積體電路；及 ，且連接於上述積體電路之 線上，且連 導體基板上 片之第1導 導體基板上 第2導電層 接於上述配線之凸塊；及 ，且連接於上述積體電路， 電層；及 ，且連接於積體電路，而構 :等之半導體積體電路裝置 其特徵爲：上述第1導電層與上述配線連接，當上述 積體電路的試驗被執行時，上述第1試驗墊片及第2試驗 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ297公釐） -25 - 440995 A8 B8 C8 D8 六、申請專利範圍 墊片是與上述半導體積體電路裝置的外部電氣性連接，當 上述積體電路爲通常動作時，上述第1試驗墊片是經由上 述凸塊來與上述半導體積體電路裝置的外部電氣性連接， 第2試驗墊片是與上述半導體積體電路裝置的外部電氣性 分離。 8 8、一種半導體積體電路裝置，是屬於一種包含： 半導體基板；及 形成於上述半導體基板之積體電路元件；及 形成於上述半導體基板上，且連接於上述積體霉路元 件之複數條配線；及 形成於上述複數條配線的上層，且對應於上述複數條 配線而分別設置之複數個凸塊；及 形成於上述半導體基板的上層，且連接於上述積體電 路元件，而構成試驗墊片之導電層；及 包含形成於上述半導體基板與上述複數條配線之間及 上述半導體基板與上述導電層之間的有機物質之膜；等之 半導體積體電路裝置； 其特徵爲：當上述積體電路元件的試驗被執行時，上 述試驗墊片是與上述半導體積體電路裝置的外部電氣性連 接，當上述積體電路元件爲通常動作時，上述試驗墊片不 與上述半導體積體電路裝置的外部電氣性連接。 本紙張尺度逋用中國國家標準（CNS ) A4規格（2丨〇 X 297公釐） (#先聞ti'背面之注意Ϋ項再填寫本頁) 訂 經濟部智M財產局員工消費合作社印製 -26-