DE19956550B4

DE19956550B4 - Trimmschaltung für systemintegrierte Schaltung

Info

Publication number: DE19956550B4
Application number: DE19956550A
Authority: DE
Inventors: Yasushige Ogawa; Eisaku Itoh; Yoshiyuki Ishida
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Socionext Inc
Priority date: 1998-11-26
Filing date: 1999-11-24
Publication date: 2013-11-14
Anticipated expiration: 2019-11-25
Also published as: KR20000035685A; KR100694773B1; JP4437565B2; JP2000164811A; TW429605B; DE19956550A1; US6307801B1

Abstract

Integrierte Halbleiterschaltung (51; 61; 71), enthaltend: eine Vielzahl von Speichereinheiten (52, 53, 54), bei der jede Speichereinheit eine Energiezufuhrtreiberschaltung (24) enthält, die eine Kapazität entsprechend der Speicherkapazität der zugeordneten Speichereinheit hat und von denen wenigstens zwei Speichereinheiten (52, 53, 54) unterschiedliche Speicherkapazitäten haben; und ein Steuermakro (55; 65; 65a), das mit jeder von der Vielzahl von Speichereinheiten verbunden ist, um das Referenzpotenzial (Vr) für jede der Speichereinheiten vorzusehen, wobei das Steuermakro eine Trimmschaltung (21, 25) zum Ausführen eines Trimmprozesses und zum Erzeugen eines vorbestimmten Potenzials enthält, um das Referenzpotenzial innerhalb eines vorbestimmten Bereiches zu erzeugen, wobei das Steuermakro (55; 65; 65a) für die Vielzahl von Speichereinheiten (52, 53, 54) dasselbe Referenzpotenzial (Vr) innerhalb des vorbestimmten Bereiches vorsieht, und wobei jede der Energiezufuhrtreiberschaltungen (24) der Vielzahl von Speichereinheiten (52, 53, 54) einen Schaltungsumfang hat, der der Speicherkapazität entspricht, und eine Spannung entsprechend der Speicherkapazität der zugehörigen Speichereinheit gemäß demselben Referenzpotenzial (Vr) erzeugt, das von dem Steuermakro (55; 65; 65a) bereitgestellt wird.

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft integrierte Halbleiterschaltungen, und im Besonderen eine Systemschaltung, die Speicher und Logikschaltungen enthält.
Die Nachfrage nach System-LSIs des kombinierten Speicher-/Logiktyps hat in den letzten Jahren zugenommen. In solch einer System-LSI ist eine Vielzahl von Speichern in einer einzelnen Vorrichtung inkorporiert, um den Forderungen nach Verringerung des Energieverbrauchs und Vorsehen von mehr Funktionen gerecht zu werden. Es existiert auch eine Forderung nach Verringerung der Zeit, die zum Testen der System-LSI erforderlich ist.
1 zeigt ein Beispiel einer System-LSI nach Stand der Technik. Die System-LSI 1 enthält zwei Speichermakros 2, 3, die jeweils eine Speicherkapazität von 2 MB haben, ein Speichermakro 4, das eine Speicherkapazität von 8 MB hat, und zwei Logikschaltungen 5, 6. Alle Schaltungen 2–6 sind an vorbestimmten Positionen auf einem Chip angeordnet. Unter Bezugnahme auf 2 enthält jedes der Speichermakros 2–4, wie es nach Stand der Technik bekannt ist, ein Speicherzellenarray 10, einen Reihendecodierer 11, einen Spaltendecodierer 12, eine Eingabe-/Ausgabeschaltung 13, eine Eingabepufferschaltung 14, einen Mischer 15 und eine Energiezufuhrschaltung 16. Die Speichermakros 2, 3 unterscheiden sich von dem Speichermakro 4 nur in der Speicherkapazität und dem Schaltungsumfang, der mit der Speicherkapazität in Beziehung steht.
Die Energiezufuhrschaltung 16 enthält eine Pull-down-Schaltung 20, die in 3 gezeigt ist. Die Pull-down-Schaltung 20 ist versehen mit einer Trimmschaltung 21, einer Referenzspannungserzeugungsschaltung 22, einer Steuerschaltung 23 und einer Energiezufuhrtreiberschaltung 24. Die Steuerschaltung 23 empfängt ein Freigabesignal EN. Die teuerschaltung 23 verschiebt die Energiezufuhrtreiberschaltung 24 gemäß dem Freigabesignal EN zwischen einem aktivierten Zustand und einem inaktivierten Zustand. Die Referenzspannungserzeugungsschaltung 22 sendet eine Referenzspannung V_r zu der Energiezufuhrtreiberschaltung 24. Die Energiezufuhrtreiberschaltung 24 verringert die Spannung einer externen Energiezufuhr auf der Basis der Referenzspannung V_r und erzeugt eine interne Energiezufuhr V_in. Die interne Energiezufuhr V_in wird als Operationsenergiezufuhr zum Beispiel zu dem Speicherzellenarray 10 gesendet.
Die Trimmschaltung 21 enthält, wie in 4 gezeigt, zwei Schmelzelementschaltungen 31, 32 und vier UND-Schaltungen 33–36. Die Schmelzelementschaltung 31 hat einen ersten NMOS-Transistor T_r1, ein Schmelzelement f01 und zwei Inverter 31a, 31b. Die Source des ersten NMOS-Transistors T_r1 ist mit einer Energiezufuhr mit niedrigem Potential V_ss verbunden. Das Drain des ersten NMOS-Transistors T_r1 ist über das Schmelzelement f01 mit der Energiezufuhr mit hohem Potential V_cc und über den Inverter 31a mit seinem Gate verbunden. Das Drain des ersten NMOS-Transistors T_r1 gibt ein Detektionssignal n01z aus. Das Detektionssignal n01z wird durch den Inverter 31b invertiert und als Detektionssignal n01x ausgegeben.
Die Schmelzelementschaltung 32 hat einen zweiten NMOS-Transistor T_r2, ein Schmelzelement f02 und zwei Inverter 32a, 32b. Die Struktur der Schmelzelementschaltung 32 ist mit jener der Schmelzelementschaltung 31 identisch. Das Drain des zweiten NMOS-Transistors T_r2 gibt ein Detektionssignal n02z aus. Das Detektionssignal n02x wird auch von dem Drain des zweiten NMOS-Transistors T_r2 über den Inverter 32b ausgegeben.
Die Detektionssignale n01x, n02z werden durch die erste UND-Schaltung 33 empfangen. Eine Ausgangsspannung V1 wird von dem Ausgangsanschluß der ersten UND-Schaltung 33 gemäß den Signalen n01x, n02z ausgegeben. Die Detektionssignale n01z, n02z werden durch die zweite UND-Schaltung 34 empfangen. Eine Ausgangsspannung V2 wird von dem Ausgangsanschluß der zweiten UND-Schaltung 34 gemäß den Signalen n01z, n02z ausgegeben. Die Detektionssignale n01z, n02x werden durch die dritte UND-Schaltung 35 empfangen. Eine Ausgangsspannung V3 wird von dem Ausgangsanschluß der dritten UND-Schaltung 35 gemäß den Signalen n01z, n02x ausgegeben. Die Detektionssignale n01x, n02x werden durch die vierte UND-Schaltung 36 empfangen. Eine Ausgangsspannung V4 wird von dem Ausgangsanschluß der vierten UND-Schaltung 36 gemäß den Signalen n01x, n02x ausgegeben. Die ersten bis dritten UND-Schaltungen 33–35 sind jeweils mit der Referenzspannungserzeugungsschaltung 22 verbunden.
Die Referenzspannungserzeugungsschaltung 22 enthält, wie in 4 gezeigt, einen Widerstand R und sieben NMOS-Transistoren T_r3–T_r9. Der Widerstand R und die vier NMOS-Transistoren T_r3–T_r6 sind zwischen der Energiezufuhr mit hohem Potential V und der Energiezufuhr mit niedrigem Potential V_ss seriell verbunden. Das Gate und das Drain von jedem NMOS-Transistor T_r3–T_r6 sind miteinander verbunden. Das heißt, jeder der NMOS-Transistoren T_r3–T_r6 wirkt als Diode.
Die Source des dritten NMOS-Transistors T_r3 ist mit der Energiezufuhr mit niedrigem Potential V_ss über den siebten NMOS-Transistor T_r7 verbunden. Das Drain des dritten NMOS-Transistors T_r3 ist ein Ausgangsknoten. Die Referenzspannung V_r wird von dem Ausgangsknoten zu einer Meßanschlußstelle P gesendet, die auf der Energiezufuhrtreiberschaltung 24 angeordnet ist. Das Gate des siebten NMOS-Transistors T_r7 empfängt die Ausgangsspannung V1. Die Source des vierten NMOS-Transistors T_r4 ist mit der Energiezufuhr mit niedrigem Potential V_ss über den achten NMOS-Transistor T_r8 verbunden. Das Gate des achten NMOS-Transistors T_r8 empfängt die Ausgangsspannung V2. Die Source des fünften NMOS-Transistors T_r5 ist über den neunten NMOS-Transistor T_r9 mit der Energiezufuhr mit niedrigem Potential V_ss verbunden. Das Gate des neunten NMOS-Transistors T_r9 empfängt die Ausgangsspannung V3.
In der Trimmschaltung 21 und der Referenzspannungserzeugungsschaltung 22 wird, wie in 5 gezeigt, nur die Ausgangsspannung V2 high, wenn beide Schmelzelemente f01, f02 nicht dem Trimmen unterliegen (wie durch die Kreise gekennzeichnet ist). In diesem Fall wird der achte NMOS-Transistor T_r8 aktiviert. Daher hat die Referenzspannung V_r einen Pegel, der erhalten wird, indem die Potentialdifferenz zwischen der Energiezufuhr mit hohem Potential V und der Energiezufuhr mit niedrigem Potential V_ss auf den Widerstand R und den EIN-Widerstandswert der zwei NMOS-Transistoren T_r3, T_r4 verteilt wird.
Falls das Trimmen nur an dem Schmelzelement f01 ausgeführt wird (wie es durch ”X” gekennzeichnet ist), wird nur die Ausgangsspannung V1 high. In diesem Fall wird der siebte NMOS-Transistor T_r7 aktiviert. Demzufolge hat die Referenzspannung V_r einen Pegel, der erhalten wird, indem die Potentialdifferenz zwischen der Energiezufuhr mit hohem Potential V und der Energiezufuhr mit niedrigem Potential V_ss auf den Widerstand R und den EIN-Widerstandswert des dritten NMOS-Transistors T_r3 verteilt wird.
Falls das Trimmen nur an dem Schmelzelement f02 ausgeführt wird, wird nur die Ausgangsspannung V3 high. In diesem Fall wird der neunte NMOS-Transistor T_r9 aktiviert. Demzufolge hat die Referenzspannung V_r einen Pegel, der erhalten wird, indem die Potentialdifferenz zwischen der Energiezufuhr mit hohem Potential V_cc und der Energiezufuhr mit niedrigem Potential V_ss auf den Widerstand R und den EIN-Widerstandswert der drei NMOS-Transistoren T_r3–T_r5 verteilt wird.
Falls das Trimmen an beiden Schmelzelementen f01, f02 ausgeführt wird, wird nur die Ausgangsspannung V4 high, während die Ausgangsspannungen V1–V3 alle low werden. Daher bleiben die NMOS-Transistoren T_r7–T_r9 inaktiviert. Als Resultat hat die Referenzspannung V_r einen Pegel, der erhalten wird, indem die Potentialdifferenz zwischen der Energiezufuhr mit hohem Potential V_cc und der Energiezufuhr mit niedrigem Potential V_ss auf den Widerstand R und den EIN-Widerstandswert der vier NMOS-Transistoren T_r3–T_r6 verteilt wird.
Wenn die System-LSI 1 vor dem Versand aus der Fabrik getestet wird, wird die Referenzspannung V_r, die von der Meßausgangsanschlußstelle P ausgegeben wird, durch eine Meßvorrichtung gemessen, um zu bestimmen, ob die Referenzspannung V_r innerhalb eines vorbestimmten Bereiches liegt oder nicht. Falls die gemessene Referenzspannung V_r nicht in dem vorbestimmten Bereich liegt, wird das Trimmen unter Verwendung der Schmelzelemente f01, f02 gemäß der Betragsversetzung von dem vorbestimmten Bereich ausgeführt. Die Referenzspannungserzeugungsschaltung 22 erzeugt die Referenzspannung V_r gemäß dem Pegel auf der Basis der Kombination der Schmelzelemente f01, f02, die dem Trimmen unterliegen oder nicht unterliegen, oder gemäß dem vorbestimmten Spannungswert. Solch ein Trimmen wird an jedem der Speichermakros 2–4 ausgeführt.
Die System-LSI 1 wird durch eine Layoutvorrichtung (CAD-Vorrichtung) konstruiert. Bibliotheksdaten wie etwa Logikschaltungen oder Speichermakros, die die Speichermakros 2–4 enthalten, sind in einer Bibliothek Lb gespeichert. Verschiedene Typen von Informationen wie z. B. Layoutdaten und Netzinformationen sind auch in den Bibliotheksdaten enthalten.
Jedes Speichermakro ist so gebildet, daß es als einzelne Einheit arbeitet. Demzufolge selektiert die CAD-Vorrichtung das Speichermakro mit der gewünschten Speicherkapazität aus der Bibliothek Lb und ordnet das selektierte Speichermakro auf einem Chip an, um die System-LSI mit der Speicherfunktion des selektierten Speichermakros zu konstruieren.
Als Resultat ist die Anzahl von Trimmschaltungen 21 in der System-LSI 1 der Anzahl von Speichermakros gleich, die in der System-LSI 1 angeordnet sind (drei Trimmschaltungen 21 für die obigen drei Speichermakros 2–4). Wenn die System-LSI 1 vor dem Versand aus der Fabrik getestet wird, wird die Referenzspannung V_r gemessen, und ein Trimmen wird an jedem der Speichermakros ausgeführt. Somit wird zum Testen eine lange Zeit benötigt. Die lange Testzeit erhöht die Kosten der System-LSI.
Ferner muß eine Meßanschlußstelle P für die Pull-down-Schaltung 20 von jedem Speichermakro 2–4 in dem Chip vorgesehen werden, auf dem die System-LSI 1 gebildet ist. Die Vielzahl von Meßanschlußstellen P behindert eine Großintegration der System-LSI 1.
Dieses Problem ist nicht nur auf die Pull-down-Spannungsschaltung 20 begrenzt. Zum Beispiel enthält die Energiezufuhrschaltung 16 eine Substratpotentialerzeugungsschaltung (nicht gezeigt), die ein Substratpotential erzeugt. Die Substratpotentialerzeugungsschaltung enthält eine Energiezufuhrtreiberschaltung, eine Detektionsschaltung und eine Trimmschaltung, die jener von 4 ähnlich ist. Die Detektionsschaltung detektiert das Substratpotential und sendet das Detektionssignal zu der Energiezufuhrtreiberschaltung. Die Energietreiberschaltung erzeugt das Substratpotential auf der Basis des Detektionssignals. Eine Meßanschlußstelle ist auf dem Chip angeordnet, um das Substratpotential zu messen. Während des Testens wird das Substratpotential an der Meßanschlußstelle gemessen. Falls der gemessene Wert nicht in dem vorbestimmten Bereich enthalten ist, wird ein Trimmen an dem Schmelzelement in der Trimmschaltung ausgeführt, so daß der gemessene Wert in den vorbestimmten Bereich fällt. Daher treten dieselben Probleme wie oben beschrieben auf, wodurch der Chip teurer wird.
Aus der JP 08204161 AA ist eine Standardspeicherzellen-Makro für eine Halbleitervorrichtung bekannt, bei der eine Gleichstrompotentialerzeugungsschaltung 32 zum Erzeugen dreier Gleichstrompotentiale VBB, VBL und VPL in einem Steuersektionsmakro 15 vorgesehen ist.
Die US 5,698,876 A offenbart eine Halbleitervorrichtung eines Speicher-Makro-Typs, die in kurzer Zeit gestaltet werden kann, um eine gewünschte Speicherkapazität zu haben, die keinen großen Bereich belegt, um die Chip-Kosten zu reduzieren. Die Halbleitervorrichtung enthält ein Speicher-Makro, das Unter-Speicher-Makros hat, wobei jedes Unter-Speicher-Makro eine DRAM Speicherzellenanordnung hat, und einen Reihendekodierer und einen Spaltendekodierer, um jegliche gewünschte Speicherzelle von der Speicherzellenanordnung zu selektieren. Das Speicher-Makro enthält ferner ein Steuersektionsmakro, das eine DC-Potenzialerzeugungsschaltung zum Erzeugen verschiedener DC-Potenziale hat, die erforderlich sind, um die Unter-Speicher-Makros zu betreiben. Wenigstens eines der Unter-Speicher-Makros ist mit dem Steuersektionsmakro kombiniert, um das Speichermakro als einen Ein-Chip-Speicher zu bilden, der geeignet ist, ein integrales Mehrfaches von N Bits zu speichern.
In der US 5,459,684 A ist ein dynamisches RAM offenbart. Dabei wird eine Plattenspannung so eingestellt, dass ein Leckagestrom eines Informationsspeicherkondensators, wenn eine Bitleitungsspannung relativ zu der Plattenspannung positiv ist, im Wesentlichen gleich einem Leckagestrom des Kondensators eingestellt wird, wenn die Bitleitungsspannung relativ zu der Plattenspannung negativ ist. Für diese Plattenspannungseinstellung ist eine Plattenspannungserzeugungsschaltung mit einer Ausgangsspannungseinstelleingenschaft vorgesehen. Ein Überwachungskondensator ist auf demselben Halbleiter-Wafer ausgebildet, auf dem der Informationsspeicherkondensator ausgebildet ist. Dieser Überwachungskondensator ist durch ein gleiches Verfahren hergestellt, durch welches der Informationsspeicherkondensator gebildet wurde, und besteht aus demselben Material, aus dem der Informationsspeicherkondensator besteht. Der Überwachungskondensator wird in einem Wafer-Sondierungsprozess getestet. Basierend auf einem Messergebnis wird die Plattenspannung auf ein optimales Niveau eingestellt.
Aus der US 4,295,149 A sind LSI Halbleiterdesignstrukturen bekannt, die als ”Master Image Chip Organization Techniques” bezeichnet werden, und mit denen eine erhöhte Dichte und eine optimierte Leistung von Halbleitervorrichtungen erreicht werden kann. Es wird eine Hauptbildverkabelungsstruktur geschaffen, die oberhalb einer Halbleiteroberfläche und unterhalb einer Leistungsoberfläche liegt.
ZUSAMMENFASSUNG DER ERFINDUNG
Demzufolge ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Konstruieren einer integrierten Halbleiterschaltung vorzusehen, die eine verringerte Testzeit und eine erhöhte Integration hat.
Um die obige Aufgabe zu erfüllen, sieht die vorliegende Erfindung eine integrierte Halbleiterschaltung nach Anspruch 1 vor, die eine Vielzahl von Speichereinheiten und eine Referenzpotentialsteuerschaltung enthält, die mit der Vielzahl von Speichereinheiten verbunden ist, um ein Referenzpotential in jeder der Speichereinheiten zu steuern.
Gemäß einem anderen Aspekt der vorliegenden Erfindung ist ein Verfahren zum Konstruieren einer integrierten Halbleiterschaltung nach Anspruch 5 vorgesehen. Das Verfahren enthält die Schritte zum Vorbereiten von Daten eines Steuermakros, das verwendet wird, um ein Referenzpotential in jeder von einer Vielzahl von Speichereinheiten zu steuern, Vorbereiten von Daten von jeder der Speichereinheiten, Anordnen von jeder der Speichereinheiten und des Steuermakros auf einem Chip unter Verwendung der Daten von jeder der Speichereinheiten und der Daten des Steuermakros und Verbinden von jeder der Speichereinheiten und des Steuermakros.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein computerlesbares Aufzeichnungsmedium nach Anspruch 9 vorgesehen, das einen Programmcode zum Erzeugen von Layoutdaten einer integrierten Halbleiterschaltung enthält. Der Programmcode führt die Schritte zum Vorbereiten von Daten eines Steuermakros aus, das verwendet wird, um ein Referenzpotential in jeder von einer Vielzahl von Speichereinheiten zu steuern, Vorbereiten von Daten von jeder der Speichereinheiten, Anordnen von jeder der Speichereinheiten und des Steuermakros auf einem Chip unter Verwendung der Daten von jeder der Speichereinheiten und der Daten des Steuermakros und Verbinden von jeder der Speichereinheiten und des Steuermakros.
Vorteilhafte Weiterbildungen ergeben sich aus den jeweils abhängigen Ansprüchen.
Andere Aspekte und Vorteile der vorliegenden Erfindung gehen aus der folgenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor, die die Prinzipien der Erfindung als Beispiel erläutern.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Merkmale der vorliegenden Erfindung sind ausführlich in den beigefügten Ansprüchen enthalten. Die Erfindung zusammen mit ihren Zielen und Vorteilen kann am besten unter Bezugnahme auf die folgende Beschreibung der bevorzugten Ausführungsformen in Verbindung mit den beiliegenden Zeichnungen verstanden werden, in denen:
1 ein Blockdiagramm ist, das eine System-LSI nach Stand der Technik zeigt;
2 ein Blockdiagramm ist, das ein Speichermakro der System-LSI von 1 zeigt;
3 ein schematisches Blockdiagramm ist, das eine Pull-down-Schaltung zeigt;
4 ein schematisches Schaltungsdiagramm ist, das eine Trimmschaltung und eine Referenzspannungserzeugungsschaltung der Pull-down-Schaltung von 3 zeigt;
5 eine Tabelle ist, die Muster zeigt, die während des Trimmens durch die Trimmschaltung von 4 erhalten werden;
6 ein Blockdiagramm ist, das eine System-LSI gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
7 ein detaillierteres Blockdiagramm ist, das die System-LSI der ersten Ausführungsform zeigt;
8 ein Blockdiagramm ist, das eine System-LSI gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt; und
9 ein Blockdiagramm ist, das eine System-LSI gemäß einer Ausführungsform mit weiteren technischen Einzelheiten zeigt.
EINGEHENDE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Eine LSI 51 gemäß einer ersten Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf 6 und 7 beschrieben. Um Redundanz zu vermeiden, sind jene Komponenten, die dieselben wie die entsprechenden Komponenten von 1 bis 4 sind, mit ähnlichen oder denselben Bezugszeichen versehen.
Die System-LSI 51 enthält, wie in 6 gezeigt, zwei Speichereinheiten 52, 53, die jeweils eine Speicherkapazität von 2 MB haben, eine Speichereinheit 54 mit einer Speicherkapazität von 8 MB, ein Steuermakro 55, das als Referenzpotentialsteuerschaltung dient, und zwei Logikschaltungen 5, 6. Jede der Schaltungen 52–55, 5, 6 ist an einer vorbestimmten Position auf einem Chip angeordnet.
Die Speichereinheiten 52–54, die den Speichermakros 2–4 von 1 ähnlich sind, enthalten jeweils das Speicherzellenarray 10, den Reihendecodierer 11, den Spaltendecodierer 12, die Eingabe-/Ausgabedecodiererschaltung 13, die Eingabepufferschaltung 14 und den Mischer 15 (wovon keines gezeigt ist). Die Speichereinheiten 52–54 enthalten ferner jeweils Pull-down-Schaltungen 52a–54a und Substratpotentialerzeugungsschaltungen 52b–54b, wie in 7 gezeigt. Die Pull-down-Schaltungen 52a–54a und die Substratpotentialerzeugungsschaltungen 52b–54b haben jeweils eine Steuerschaltung 23 und eine Energiezufuhrtreiberschaltung 24. Die Struktur der Schaltungen 52a–54a, 52b–54b ist im Wesentlichen dieselbe.
Das Steuermakro 55 hat zwei Trimmschaltungen 21, 25, eine Referenzspannungserzeugungsschaltung 22 und eine Detektionsschaltung 26. Die Referenzspannungserzeugungsschaltung 22 und die Detektionsschaltung 26 führen eine Einstellfunktion aus. Die Trimmschaltung 21 und die Referenzspannungserzeugungsschaltung 22 sind in Verbindung mit den Pull-down-Schaltungen 52a–54a vorgesehen, während die Trimmschaltung 25 und die Detektionsschaltung 26 in Verbindung mit den Substratpotentialerzeugungsschaltungen 52b–54b vorgesehen sind. Die Referenzspannungserzeugungsschaltung 22 ist mit der Energiezufuhrtreiberschaltung 24 von jeder der Pull-down-Schaltungen 52a–54a verbunden und erzeugt eine Referenzspannung V_r. Die Detektionsschaltung 26 ist mit der Energiezufuhrtreiberschaltung 24 von jeder der Substratpotentialerzeugungsschaltungen 52b–54b verbunden. Die Detektionsschaltung 26 sendet ein Detektionssignal SG zu jeder der Energiezufuhrtreiberschaltungen 24 der Substratpotentialerzeugungsschaltungen 52b–54b. Das Detektionssignal SG basiert auf einem vorbestimmten Potential, das entsprechend der Kombination der Schmelzelemente f01, f02 (4) erzeugt wird, die dem Trimmen unterliegen (5), und einem Substratpotential.
In der System-LSI 51 verwenden die Pull-down-Schaltungen 52a–54a der jeweiligen Speichereinheiten 52–54 dieselbe Trimmschaltung 21 und die Referenzspannungserzeugungsschaltung 22, und die Substratpotentialerzeugungsschaltungen 52b–54b der jeweiligen Speichereinheiten 52–54 verwenden dieselbe Trimmschaltung 25 und dieselbe Detektionsschaltung 26. Die Trimmschaltungen 21, 25, die Referenzspannungserzeugungsschaltung 22 und die Detektionsschaltung 26 hängen nicht von der Speicherkapazität der Speichereinheiten 52–54 ab. So sind diese Schaltungen 21, 25, 22, 26 getrennt von den Speichereinheiten 52–54 in dem Steuermakro 55 angeordnet. Da die Speicherkapazität der Speichereinheiten 52–54 von der Energietreiberschaltung 24 abhängt, ist jede der Speichereinheiten 52–54 mit einer Energiezufuhrtreiberschaltung 24 versehen, die einen Schaltungsumfang hat, der der Speicherkapazität entspricht.
Die Referenzspannungserzeugungsschaltung 22 ist mit einer Meßanschlußstelle P verbunden, die auf dem Chip der LSI 51 angeordnet ist, um die Referenzspannung V_r zu messen. Wenn die System-LSI 51 vor dem Versand aus der Fabrik getestet wird, wird die Referenzspannung V_r, die an der Meßanschlußstelle P ausgegeben wird, durch eine Meßvorrichtung (nicht gezeigt) gemessen, um zu bestimmen, ob die Referenzspannung V_r in einem vorbestimmten Bereich enthalten ist oder nicht. Falls die gemessene Referenzspannung V_r nicht innerhalb des vorbestimmten Bereiches liegt, wird an den Schmelzelementen f01, f02 ein Trimmen entsprechend der Betragsversetzung von dem vorbestimmten Bereich ausgeführt (4). Die Referenzspannungserzeugungsschaltung 22 erzeugt die Referenzspannung V_r gemäß dem Pegel auf der Basis der Kombination der Schmelzelemente f01, f02, die dem Trimmen unterliegen oder nicht unterliegen, oder gemäß dem vorbestimmten Spannungswert und führt der Energiezufuhrtreiberschaltung 24 von jeder Pull-down-Schaltung 52a–54a die Referenzspannung V_r zu. Deshalb erzeugen die Energiezufuhrtreiberschaltungen 24 eine interne Energiezufuhr V_in durch Herabziehen einer externen Energiezufuhr gemäß der Referenzspannung V_r.
Auf dieselbe Weise ist die Detektionsschaltung 26 mit einer zweiten Meßanschlußstelle P verbunden, die auf dem Chip der LSI 51 angeordnet ist, um das Substratpotential zu messen, das in dem Speicherzellenarray 10 ausgegeben wird. Wenn die System-LSI 51 getestet wird, wird das Substratpotential an der Meßanschlußstelle P durch eine Meßvorrichtung (nicht gezeigt) gemessen, um zu bestimmen, ob das Substratpotential in einem vorbestimmten Bereich enthalten ist oder nicht. Falls das gemessene Substratpotential nicht in dem vorbestimmten Bereich enthalten ist, wird ein Trimmen an den Schmelzelementen f01, f02 gemäß der Betragsversetzung von dem vorbestimmten Bereich ausgeführt. Die Detektionsschaltung 26 sendet ein Detektionssignal SG, das auf der Kombination der Schmelzelemente f01, f02 basiert, die dem Trimmen unterliegen oder nicht unterliegen, zu der Energiezufuhrtreiberschaltung 24 von jeder der Substratpotentialerzeugungsschaltungen 52b–54b. Deshalb erzeugen die Energiezufuhrtreiberschaltungen 24 ein Substratpotential mit dem vorbestimmten Spannungswert und führt einer Mulde W von jedem Speicherzellenarray 10 das Substratpotential zu.
Das Trimmen wird durch die Trimmschaltungen 21, 25 ausgeführt, die auf dem Steuermakro 55 angeordnet sind. Die Trimmschaltung 21 unterzieht sich dem Trimmen, um allen drei Speichereinheiten 52–54 die Referenzspannung V_r mit einem vorbestimmten Bereich zuzuführen. Die Trimmschaltung 25 unterzieht sich dem Trimmen, so daß das Substratpotential in allen drei Speichereinheiten 52–54 in einem vorbestimmten Bereich liegt. Demzufolge wird die System-LSI 51 mit ihren Operationscharakteristiken hergestellt, die in einem vorbestimmten Bereich liegen.
Die Layoutdaten der System-LSI 51 werden durch eine Layoutkonstruktionsvorrichtung (nicht gezeigt) wie etwa eine CAD-Vorrichtung erzeugt. Die in 6 gezeigte Bibliothek Lb ist in einer Speichervorrichtung der CAD-Vorrichtung gespeichert. Die Bibliothek Lb hat eine Sektion zum Speichern der Bibliotheksdaten von Speichereinheiten, die verschiedene Speicherkapazitäten haben und die 2-MB- und 8-MB-Speichereinheiten umfassen, und eine Sektion zum Speichern der Bibliotheksdaten von verschiedenen Steuermakros, die das Steuermakro 55 enthalten. Die Bibliothek Lb ist auf einem Aufzeichnungsmedium (das eine Speichervorrichtung enthält) aufgezeichnet, das durch eine CAD-Vorrichtung gelesen werden kann, die aus einem Computersystem gebildet ist.
Die CAD-Vorrichtung liest die Bibliotheksdaten der Speichereinheiten 52–54 und des Steuermakros 55, das den Speichereinheiten von 2 MB, 8MB 52–54 gemäß den Spezifikationsdaten der System-LSI 51 entspricht. Die CAD-Vorrichtung ordnet die Speichereinheiten 52–54, das Steuermakro 55 und andere Vorrichtungen an vorbestimmten Positionen auf dem Chip an und erzeugt Verdrahtungsdaten auf der Basis der Spezifikationsdaten (Netzliste). Auf diese Weise werden die Bibliotheksdaten, die in der Bibliothek Lb gespeichert sind, verwendet, um die Layoutdaten der System-LSI 51 zu erzeugen.
Die CAD-Vorrichtung, die die Layoutdaten erzeugt, ist ein Computersystem. Um die Layoutdaten mit dem Computersystem zu erzeugen, werden die obigen Prozesse ausgeführt, die zum Beispiel auf einem Aufzeichnungsmedium aufgezeichnet sind, das einen Programmcode hat, der durch das Computersystem gelesen werden kann. Ein ROM oder ein Back-up-RAM kann als Aufzeichnungsmedium verwendet werden. Der ROM oder der Back-up-RAM ist in einem Computersystem inkorporiert. Ferner kann als Aufzeichnungsmedium auch eine Diskette, eine magneto-optische Platte, eine CD-ROM oder eine Festplatte verwendet werden, die einen Programmcode haben, der durch einen Computer gelesen werden kann. In diesem Fall wird jeder der Prozesse ausgeführt, indem das Computersystem mit dem Programmcode geladen wird, so wie es erforderlich ist.
Die erste Ausführungsform hat die unten beschriebenen Vorteile.

(1) In der System-LSI 51 verwenden die Pull-down-Schaltungen 52a–54a der Speichereinheiten 52–54 dieselbe Trimmschaltung 21, die nicht von den Speicherkapazitäten der Speichereinheiten 52, 54 abhängig ist, und die Referenzspannungserzeugungsschaltung 22. Auf dieselbe Weise verwenden die Substratpotentialerzeugungsschaltungen 52b–54b dieselbe Trimmschaltung 25 und die Detektionsschaltung 26. Jede der Schaltungen 21, 22, 25, 26 ist in dem Steuermakro getrennt von den Speichereinheiten 52–54 angeordnet. Wenn die System-LSI 51 getestet wird, braucht daher das Messen und Trimmen der Referenzspannung V_r, die durch die Referenzspannungserzeugungsschaltung 22 ausgegeben wird, und das Messen und Trimmen des Pegels des Detektionssignals SG, das von der Detektionsschaltung 26 ausgegeben wird, nur an dem einzelnen Steuermakro 55 ausgeführt zu werden. Mit anderen Worten, da nicht jede Speichereinheit getestet zu werden braucht, wird die Zeit verkürzt, die zum Testen der System-LSI 51 erforderlich ist.
(2) Die Trimmschaltungen 21, 25, die Referenzspannungserzeugungsschaltung 22 und die Detektionsschaltung 26 werden als gemeinsame Vorrichtungen verwendet. Dadurch wird die Anzahl von Schaltungen verringert, die auf dem Chip gebildet werden müssen. Ferner wird die Anzahl der Anschlußstellen P zum Messen der Referenzspannung V_r und des Pegels des Detektionssignals SG verringert. Daher kann die Integration der LSI 51 erhöht werden.

Unter Bezugnahme auf 8 wird nun eine System-LSI 61 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung beschrieben. Die Beschreibung konzentriert sich auf jene Teile, die sich von der ersten Ausführungsform unterscheiden.
In der ersten Ausführungsform sind die Energiezufuhrtreiberschaltungen 24 und die Steuerschaltung 23 in jeder der Speichereinheiten 52–54 inkorporiert. In der System-LSI 61 der zweiten Ausführungsform sind die Energiezufuhrtreiberschaltung 24 und die Steuerschaltungen 23 nicht in den Speichereinheiten 62–64 inkorporiert, wie in 8 gezeigt. Statt dessen enthält in der System-LSI 61 ein Steuermakro 65 drei Energiezufuhrtreiberschaltungen 24, die eine Speicherkapazität von 2 MB, 2 MB bzw. 8 MB unterstützen können, und eine Steuerschaltung 23. Die Steuerschaltung 23 wird durch die drei Energiezufuhrtreiberschaltungen 24 verwendet. In diesem Fall verbindet eine Energiezufuhrleitung L1, die eine Größe hat, die der internen Energiezufuhr V_in entspricht, die durch die Energiezufuhrtreiberschaltungen 24 erzeugt wird, das Steuermakro 65 (die Energiezufuhrtreiberschaltungen 24) mit den Speichereinheiten 62–64.
Eine LSI 71 gemäß einer nicht zur vorliegenden Erfindung gehörenden Ausführungsform wird nun unter Bezugnahme auf 9 beschrieben. Die Beschreibung konzentriert sich auf jene Teile, die sich von der zweiten Ausführungsform unterscheiden.
Ein Steuermakro 65a hat, wie in 9 gezeigt, eine Energiezufuhrtreiberschaltung 24a anstelle der drei Energiezufuhrtreiberschaltungen 24 der zweiten Ausführungsform. Die Energiezufuhrtreiberschaltung 24a hat eine hohe Zufuhrkapazität und führt die interne Energiezufuhr V_in allen drei Speichereinheiten 62–64 zu. Wie bei der zweiten Ausführungsform verbindet bei der Ausführungsform nach 9 eine Energiezufuhrleitung L2, die eine Größe hat, die der internen Energiezufuhr entspricht, die durch die Energiezufuhrtreiberschaltung 24a erzeugt wird, das Steuermakro 65a (die Energiezufuhrtreiberschaltung 24a) mit den Speichereinheiten 62–64. Eine Schleife, die die Speichereinheiten 62–64 verbindet, kann aus der Energiezufuhrleitung L2 gebildet sein.
In der Ausführungsform nach 9 braucht die Energiezufuhrtreiberschaltung 24a die Energiezufuhr nicht für alle Speichereinheiten vorzusehen. Das heißt, das Steuermakro 65a kann eine Vielzahl von Energiezufuhrtreiberschaltungen in Entsprechung zu der Anzahl von Speichereinheitskombinationen enthalten. Zum Beispiel kann eine Energiezufuhrtreiberschaltung für die zwei Speichereinheiten 62, 63 vorgesehen sein, und eine weitere Speichereinheit 64 kann für die Speichereinheit 64 vorgesehen sein.
Die ersten und zweiten Ausführungsformen der vorliegenden Erfindung können wie folgt abgewandelt werden.
In der ersten Ausführungsform sind die Trimmschaltungen 21, 25, die Referenzspannungserzeugungsschaltung 22 und die Detektionsschaltung 26 in dem Steuermakro 55 inkorporiert. Diese Schaltungen 21, 22, 25, 26 brauchen jedoch nicht in dem Steuermakro 55 angeordnet zu sein, solange sie als gemeinsame Schaltungen verwendet werden können.
In den ersten und zweiten Ausführungsformen wird die vorliegende Erfindung auf die Pull-down-Schaltungen 52a–54a angewendet, die die interne Energiezufuhr V_in durch Herabziehen der externen Energiezufuhr gemäß der Referenzspannung V_r erzeugen. Die vorliegende Erfindung kann jedoch auch auf Pull-up-Schaltungen angewendet werden, die die interne Energiezufuhr durch Heraufziehen der externen Energiezufuhr gemäß der Referenzspannung V_r erzeugen.

Claims

Integrierte Halbleiterschaltung (51; 61; 71), enthaltend: eine Vielzahl von Speichereinheiten (52, 53, 54), bei der jede Speichereinheit eine Energiezufuhrtreiberschaltung (24) enthält, die eine Kapazität entsprechend der Speicherkapazität der zugeordneten Speichereinheit hat und von denen wenigstens zwei Speichereinheiten (52, 53, 54) unterschiedliche Speicherkapazitäten haben; und ein Steuermakro (55; 65; 65a), das mit jeder von der Vielzahl von Speichereinheiten verbunden ist, um das Referenzpotenzial (V_r) für jede der Speichereinheiten vorzusehen, wobei das Steuermakro eine Trimmschaltung (21, 25) zum Ausführen eines Trimmprozesses und zum Erzeugen eines vorbestimmten Potenzials enthält, um das Referenzpotenzial innerhalb eines vorbestimmten Bereiches zu erzeugen, wobei das Steuermakro (55; 65; 65a) für die Vielzahl von Speichereinheiten (52, 53, 54) dasselbe Referenzpotenzial (V_r) innerhalb des vorbestimmten Bereiches vorsieht, und wobei jede der Energiezufuhrtreiberschaltungen (24) der Vielzahl von Speichereinheiten (52, 53, 54) einen Schaltungsumfang hat, der der Speicherkapazität entspricht, und eine Spannung entsprechend der Speicherkapazität der zugehörigen Speichereinheit gemäß demselben Referenzpotenzial (V_r) erzeugt, das von dem Steuermakro (55; 65; 65a) bereitgestellt wird.
Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass das Steuermakro ferner eine Einstellschaltung (22, 26) enthält, die mit der Trimmschaltung verbunden ist, zum Erzeugen des Referenzpotenzials unter Verwendung des vorbestimmten Potenzials, das durch die Trimmschaltung erzeugt wird.
Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Einstellschaltung eine Referenzpotenzialerzeugungsschaltung zum Erzeugen des Referenzpotenzials enthält, und wobei die Trimmschaltung eine Schmelzelementtrimmschaltung (31, 32) enthält, die eine Vielzahl von mit der Referenzerzeugungsschaltung verbundenen Schmelzelementen (f01, f02) hat, welche Schmelzelementtrimmschaltung das vorbestimmte Potenzial gemäß einer Kombination der Schmelzelemente erzeugt, so wie es durch den Trimmprozess bestimmt wird.
Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Trimmschaltung eine Schmelzelementtrimmschaltung (31, 32) mit einer Vielzahl von Schmelzelementen (f01, f02) enthält, welche Schmelzelementtrimmschaltung das vorbestimmte Potenzial gemäß einer Kombination der Schmelzelemente erzeugt, so wie es durch den Trimmprozess bestimmt wird, und wobei die Einstellschaltung eine Detektionsschaltung (26) enthält, die mit der Schmelzelementtrimmschaltung verbunden ist, um ein Detektionssignal und das vorbestimmte Potenzial zu erzeugen.
Verfahren zum Konstruieren einer integrierten Halbleiterschaltung, wobei die integrierte Schaltung eine Vielzahl von Speichereinheiten, von denen wenigstens zwei Speichereinheiten (52, 53, 54) unterschiedliche Speicherkapazitäten haben, und eine Vielzahl von Logikeinheiten enthält, welches Verfahren enthält: Erzeugen von Layoutdaten eines Steuermakros, das verwendet wird, um ein Referenzpotenzial für jede der Vielzahl von Speichereinheiten vorzusehen; Vorbereiten von Layoutdaten von jeder der Speichereinheiten, wobei jede Speichereinheit eine Energiezufuhrtreiberschaltung enthält, die einen Schaltungsumfang hat, der der Speicherkapazität entspricht, und eine Kapazität entsprechend der Speicherkapazität der zugeordneten Speichereinheit hat, und eine Spannung entsprechend der Speicherkapazität der zugeordneten Speichereinheit gemäß dem Referenzpotenzial erzeugt; Anordnen jeder der Speichereinheiten und des Steuermakros auf einem Chip unter Verwendung der Layoutdaten von jeder der Speichereinheiten und von dem Steuermakro; und Verbinden jeder der Speichereinheiten mit dem Steuermakro, wobei die Layoutdaten des Steuermakros eine Trimmschaltung zum Ausführen eines Trimmprozesses und zum Erzeugen eines vorbestimmten Potenzials enthalten, wobei das vorbestimmte Potenzial verwendet wird, um das Referenzpotenzial innerhalb eines vorbestimmten Bereiches zu erzeugen, wobei das Verfahren dadurch gekennzeichnet ist: dass das Steuermakro konfiguriert ist, um für die Vielzahl von Speichereinheiten dasselbe Referenzpotenzial innerhalb des vorbestimmten Bereiches vorzusehen, und dass jede der Energiezufuhrtreiberschaltungen der Vielzahl von Speichereinheiten konfiguriert ist, um eine Spannung entsprechend der Speicherkapazität der zugehörigen Speichereinheit gemäß demselben Referenzpotenzial zu erzeugen, das von dem Steuermakro bereitgestellt wird.
Verfahren zum Konstruieren der integrierten Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet, dass das Steuermakro eine Einstellschaltung enthält, die mit der Trimmschaltung verbunden ist, wobei die Einstellschaltung zum Erzeugen des Referenzpotenzials das vorbestimmte Potenzial verwendet, das durch die Trimmschaltung erzeugt wird.
Verfahren zum Konstruieren der integrierten Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, dass das Steuermakro eine Referenzpotenzialerzeugungsschaltung zum Erzeugen des Referenzpotenzials und eine Schmelzelementtrimmschaltung zum Erzeugen des vorbestimmten Potenzials entsprechend der Kombination einer Vielzahl von Schmelzelementen enthält, wie es durch den Trimmprozess bestimmt wird.
Verfahren zum Konstruieren der integrierten Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, dass die Einstellschaltung eine Schmelzelementtrimmschaltung, die eine Vielzahl von Schmelzelementen hat, wobei die Schmelzelementtrimmschaltung das vorbestimmte Potenzial gemäß der Kombination der Schmelzelemente erzeugt, die durch den Trimmprozess bestimmt wird, und eine Detektionsschaltung enthält, zum Erzeugen eines Detektionssignals und des vorbestimmten Potenzials.
Computerlesbares Aufzeichnungsmedium, das einen Programmcode zum Erzeugen von Layoutdaten einer integrierten Halbleiterschaltung enthält, wobei die integrierte Schaltung eine Vielzahl von Speichereinheiten, von denen wenigstens zwei Speichereinheiten (52, 53, 54) unterschiedliche Speicherkapazitäten haben, und eine Vielzahl von Logikeinheiten enthält, wobei der Programmcode die folgenden Schritte ausführt: Erzeugen von Layoutdaten eines Steuermakros, das verwendet wird, um ein Referenzpotenzial für jede der Vielzahl von Speichereinheiten vorzusehen; Vorbereiten von Layoutdaten von jeder der Speichereinheiten, wobei jede Speichereinheit eine Energiezufuhrtreiberschaltung enthält, die einen Schaltungsumfang hat, der der Speicherkapazität entspricht, und eine Kapazität entsprechend der Speicherkapazität der zugeordneten Speichereinheit hat; Anordnen jeder der Speichereinheiten und des Steuermakros auf einem Chip unter Verwendung der Layoutdaten von jeder der Speichereinheiten und dem Steuermakro; und Verbinden jeder der Speichereinheiten mit dem Steuermakro, wobei die Layoutdaten des Steuermakros eine Trimmschaltung zum Ausführen eines Trimmprozesses und zum Erzeugen eines vorbestimmten Potenzials enthalten, wobei das vorbestimmte Potenzial verwendet wird, um das Referenzpotenzial innerhalb eines vorbestimmten Bereiches zu erzeugen, wobei: das Steuermakro konfiguriert ist, um für die Vielzahl von Speichereinheiten dasselbe Referenzpotenzial innerhalb des vorbestimmten Bereiches vorzusehen, und jede der Energiezufuhrtreiberschaltungen der Vielzahl von Speichereinheiten konfiguriert ist, um eine Spannung entsprechend der Speicherkapazität der zugehörigen Speichereinheit gemäß demselben Referenzpotenzial zu erzeugen, das von dem Steuermakro bereitgestellt wird.
Aufzeichnungsmedium nach Anspruch 9, dadurch gekennzeichnet, dass das Steuermakro eine Einstellschaltung enthält, die mit der Trimmschaltung verbunden ist, zum Erzeugen des Referenzpotenzials unter Verwendung des vorbestimmten Potenzials, das durch die Trimmschaltung erzeugt wird.
Aufzeichnungsmedium nach Anspruch 10, dadurch gekennzeichnet, dass eine Einstellschaltung eine Referenzpotenzialerzeugungsschaltung zum Erzeugen des Referenzpotenzials enthält, – und die Trimmschaltung Daten einer Schmelzelementtrimmschaltung enthalten, die eine Vielzahl von Schmelzelementen hat, wobei die Schmelzelementtrimmschaltung das vorbestimmte Potenzial gemäß einer Kombination der Schmelzelemente erzeugt, wie es durch den Trimmprozess bestimmt wird.
Aufzeichnungsmedium nach Anspruch 10, dadurch gekennzeichnet, dass die Einstellschaltung eine Schmelzelementtrimmschaltung, die eine Vielzahl von Schmelzelementen hat, wobei die Schmelzelementtrimmschaltung das vorbestimmte Potenzial gemäß einer Kombination der Schmelzelemente erzeugt, die durch den Trimmprozess bestimmt wird, und eine Detektionsschaltung enthält, zum Erzeugen eines Detektionssignals und des vorbestimmten Potenzials.
Integrierte Halbleiterschaltung mit: einer Vielzahl von Speichereinheiten, von denen wenigstens zwei Speichereinheiten (52, 53, 54) unterschiedliche Speicherkapazitäten haben, wobei jede Speichereinheit die jeweils eine Energiezufuhrtreiberschaltung enthält, die einen Schaltungsumfang hat, der der Speicherkapazität entspricht, und eine Kapazität entsprechend der Speicherkapazität der zugeordneten Speichereinheit hat und eine Spannung entsprechend der Speicherkapazität der zugeordneten Speichereinheit gemäß einem Referenzpotenzial erzeugt; und einem Steuermakro, das mit jeder der Vielzahl von Speichereinheiten verbunden ist, enthaltend eine Referenzspannungserzeugungsschaltung zum Erzeugen einer Referenzspannung, wobei das Steuermakro für die Vielzahl von Speichereinheiten dasselbe Referenzpotenzial vorsieht, und wobei jede der Energiezufuhrtreiberschaltungen der Vielzahl von Speichereinheiten eine Spannung entsprechend der Speicherkapazität der zugehörigen Speichereinheit gemäß demselben Referenzpotenzial erzeugt, das von dem Steuermakro bereitgestellt wird.
Integrierte Halbleiterschaltung nach Anspruch 13, bei der das Steuermakro eine Detektionsschaltung enthält, zum Erzeugen eines Detektionssignals auf der Basis eines Trimmresultates, um die Treiberschaltung anzutreiben.
Integrierte Halbleiterschaltung nach Anspruch 13, bei der das Steuermakro eine Trimmschaltung enthält, zum Ausführen eines Trimmprozesses und zum Erzeugen eines vorbestimmten Potenzials, um das Referenzpotenzial innerhalb eines vorbestimmten Bereiches zu erzeugen.