KR100668814B1 - 센스 앰프 제어 회로 - Google Patents

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Abstract

본 발명은 센스 앰프의 구동 방향을 워드 라인을 구동하는 방향과 동일하게 구동함으로써, 대기 시간을 줄인 반도체 메모리 장치의 센스 앰프 제어 회로에 관한 것이다. 이를 위해, 본 발명의 센스 앰프 제어 회로는 다수개로 각각 구성된 셀 매트부 및 비트라인 센스 앰프부와, 상기 셀 매트부의 일측에 위치하며, 글로벌 워드라인 신호를 발생하는 메인 로오 디코더부와, 상기 셀 매트부 양쪽에 각각 설치되며, 선택된 셀 매트부의 워드라인을 구동하기 위한 서브 워드라인 구동부를 포함하여 구성되며, 로오 어드레스의 최소 유효 비트에 의해 코딩된 워드라인 부스팅 신호에 의해 상기 서브 워드라인 구동부 및 상기 비트라인 센스 앰프부를 각각 동작시키는 것을 특징으로 한다.

Description

센스 앰프 제어 회로{SENSE AMPLIFIER CONTROL CIRCUIT}
도 1은 종래 기술에 의한 반도체 메모리 장치의 블록구성도
도 2는 종래 기술에서 센스 앰프의 동작을 제어하기 위한 구성을 개략적으로 도시한 개략도
도 3은 본 발명에 의한 반도체 메모리 장치의 블록구성도
도 4는 본 발명에 의한 센스 앰프 제어 회로의 구성도
도 5는 본 발명에 의한 센스 앰프 제어 회로의 다른 구성도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 메인 로오 디코더부 2 : 센스앰프 제어부
3 : 크로스 에리어(cross area)부 4 : 서브 워드라인 드라이버부
5 : 비트라인 센스앰프부 7 : 셀 매트부
11∼14 : 딜레이 회로 15∼17 : 비트라인 센스앰프
본 발명은 계층적 구조을 갖는 반도체 메모리 장치의 센스 앰프 제어 회로에 관한 것으로, 특히 센스 앰프의 구동 방향을 워드 라인을 구동하는 방향과 동일하 게 구동함으로써, 대기 시간을 줄인 센스 앰프 제어 회로에 관한 것이다.
도 1은 종래 기술에 따른 계층적 구조를 갖는 반도체 메모리 장치의 블록구성도이다.
상기 계층적(hierarchy) 구조를 갖는 반도체 메모리 장치에서 워드 라인(word line: WL)이 인에이블되는 시점을 살펴보면, 메인 로오 디코더(main row decoder)부(1)에서 발생한 글로벌 워드 라인(global word line: GWL) 신호와 최소 유효 비트(least significant bit: LSB) 어드레스와 만나는 서브 워드라인 드라이버(sub word line driver: SWD)부(4)에서 양쪽의 셀 매트(cell mat)부(7)를 구동하는 구조이다.
도 2는 종래 기술에서 센스 앰프의 동작을 제어하기 위한 구성을 개략적으로 도시한 개략도이다.
워드라인(WL)이 구동되는 시간과 센스 앰프가 동작하는 시간을 맞추기 위하여 센스앰프 인에이블 신호(SAEN)의 입력단에 제 1 내지 제 4 딜레이 회로(11∼14)를 구성하였다. 제 1 딜레이(11)에 의해 지연된 센스앰프 인에이블 신호(SAEN)에 의해 센스 앰프로 풀업 바이어스 전압을 인가하는 PMOS 트랜지스터(P1)와, 제 2 딜레이(12)에 의해 지연된 센스앰프 인에이블 신호(SAEN)에 의해 센스 앰프로 풀업 바이어스 전압을 인가하는 PMOS 트랜지스터(P2)와, 제 3 딜레이(13)에 의해 지연된 센스앰프 인에이블 신호(SAEN)에 의해 센스 앰프로 풀업 바이어스 전압을 인가하는 NMOS 트랜지스터(N1)와, 제 4 딜레이(14)에 의해 지연된 센스앰프 인에이블 신호(SAEN)에 의해 센스 앰프로 풀업 바이어스 전압을 인가하는 NMOS 트랜지스터(N2)로 구성된다.
구동된 워드 라인(WL)을 센싱하기 위한 신호는 센스 앰프 제어부(sense amplifier control: SACON)(2)에서 발생되는데, 이 신호는 글로벌 워드라인(GWL) 신호와 같은 방향으로 구동된다. 이렇게 구동될 때 글로벌 워드라인(GWL) 신호와 동일한 방향인 a 영역에서는 타이밍 문제가 되지 않지만, 글로벌 워드라인(GWL) 신호와 반대의 방향인 b 영역에서는 타이밍 문제가 발생할 소지가 있다. 따라서, 종래의 반도체 메모리 장치에서는 센스 앰프 인에이블 시간을 b 영역에 맞추어 구성한다. 그러나, 이렇게 할 경우 전체적으로 센싱하는 시간이 늦어지는 문제점이 있다.
즉, b 영역에서 워드라인(WL)은 늦게 구동되는데 반해 센스 앰프 인에이블 신호는 상대적으로 빨리 구동되기 때문에, 워드 라인(WL)이 구동되어 비트 라인으로 전하가 완전히 공유되기 전에 센스 앰프 인에이블 신호가 발생하게 되어 잘못된 데이터를 읽어 낼 수 있다. 따라서, 센스 앰프 인에이블 시점을 뒤로 미룰수 밖에 없기 때문에 전체적으로 센싱하는 시간이 늦어지게 된다. 특히 고전압(Vpp) 레벨이 낮거나 전원전압(Vcc) 레벨이 높은 상태에서는 그 영향을 더욱 크게 받게 되어 전체적으로 센스 앰프가 동작하는 시간은 더 늦어지게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 센스 앰프의 구동 방향을 워드 라인을 구동하는 방향과 동일하게 구동함으로써, 대기 시간을 줄인 센스 앰프 제어 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 센스 앰프 제어 회로는,
다수개로 각각 구성된 셀 매트부 및 비트라인 센스 앰프부와,
상기 셀 매트부의 일측에 위치하며, 글로벌 워드라인 신호를 발생하는 메인 로오 디코더부와,
상기 셀 매트부 양쪽에 각각 설치되며, 선택된 셀 매트부의 워드라인을 구동하기 위한 서브 워드라인 구동부를 포함하여 구성되며,
로오 어드레스의 최소 유효 비트에 의해 코딩된 워드라인 부스팅 신호에 의해 상기 서브 워드라인 구동부 및 상기 비트라인 센스 앰프부를 각각 동작시키는 것을 특징으로 한다.
본 발명의 센스 앰프 제어 회로에 있어서, 상기 워드라인 부스팅 신호에 의해 상기 서브 워드라인 구동부의 짝수번째와 홀수번째를 선택적으로 동작시키는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 반도체 메모리 장치의 블록구성도로서, 글로벌 워드라인(GWL) 신호를 발생하는 메인 로오 디코더부(1)와, 상기 메인 로오 디코더부(1)에서 발생한 글로벌 워드라인(GWL) 신호를 입력하여 워드라인 부스팅 신호(PXi)에 의해 해당 셀 매트부의 워드 라인을 구동하는 서브 워드라인 구동부(SWD)(4)와, 비 트라인 센스앰프 제어신호를 발생하는 센스앰프 제어부(2)와, 상기 센스앰프 제어 신호를 입력하여 상기 워드라인 부스팅 신호(PXi)에 의해 비트라인 센스앰프부(5)의 동작을 제어하는 크로스 에리어부(3)로 구성된다.
본 발명의 구성을 살펴보면, 종래의 방식과 같은 구조에서 센스앰프 인에이블 신호(SAEN)로 만들어 지는 SPC 신호를 글로벌 SPC 신호와 서브 SPC 신호로 나누어서 구동하는 방법이다.
구동하는 방법은 각각의 크로스 에리어(cross area)마다 로오 어드레스(row address) 중에서 최소 유효 비트(LSB) RADR0, RADR1에 의해 코딩(coding)된 워드라인 부스팅 신호(PX0, PX1, PX2, PX3)들이 서브 워드라인 드라이버를 구동하게 되는데, 이 워드라인 부스팅 신호(PXi)를 받아서 서브 SPC를 구동하게 하면 서브 워드라인(SWL)이 구동되는 방향과 같은 방향으로 서브 SPC를 구동시켜서 기존에 발생하는 문제를 해결할 수 있다.
워드라인 부스팅 신호(PX0, PX2)는 서브 워드라인(SWD(b))에서 양쪽 셀 매트부(5)로 구동하게 되고, 워드라인 부스팅 신호(PX1, PX3)는 서브 워드라인(SWD(a))에서 양쪽으로 구동하게 된다. 이와 같이, 워드라인 부스팅 신호(PX0) 또는 워드라인 부스팅 신호(PX2)를 받으면 크로스 에리어부(C/A(b))에서 서브 PSC가 양쪽의 비트라인 센스앰프부(BLSA)(5)를 구동하고, 워드라인 부스팅 신호(PX1) 또는 워드라인 부스팅 신호(PX3)를 받으면 크로스 에리어(C/A(a))에서 서브 SPC가 양쪽의 비트라인 센스앰프부(BLSA)(5)를 구동하게 한다.
도 4는 본 발명에 의한 센스 앰프 제어 회로의 구성도로서, 센스앰프 인에이 블 신호(SAEN)의 입력단에 접속된 제 1 내지 제 4 딜레이 회로단(11∼14)과, 상기 제 1 딜레이단(11)에 의해 지연된 센스앰프 인에이블 신호(SP1)에 의해 전원전압(VDD)을 글로벌 SPC 신호로 공급하는 PMOS 트랜지스터(P1)와, 상기 제 2 딜레이단(12)에 의해 지연된 센스앰프 인에이블 신호(SP2)에 의해 전원전압(VDD)을 상기 글로벌 SPC 신호로 공급하는 PMOS 트랜지스터(P2)와, 상기 제 3 딜레이단(13)에 의해 지연된 센스앰프 인에이블 신호(SN1)에 의해 접지전압(Vss)을 글로벌 SNC 신호로 인가하는 NMOS 트랜지스터(N1)와, 상기 제 4 딜레이단(14)에 의해 지연된 센스앰프 인에이블 신호(SN2)에 의해 접지전압(Vss)을 상기 글로벌 SNC 신호로 인가하는 NMOS 트랜지스터(N2)로 구성된다.
그리고, 워드라인 부스팅 신호(PX1, PX3)에 의해 상기 글로벌 SPC 신호를 서브 SPC 신호로 공급하는 NMOS 트랜지스터(N3)와, 워드라인 부스팅 신호(PX0, PX2)에 의해 상기 글로벌 SPC 신호를 서브 SPC 신호로 공급하는 NMOS 트랜지스터(N4)와, 워드라인 부스팅 신호(PX1, PX3)에 의해 상기 글로벌 SPC 신호를 서브 SPC 신호로 공급하는 NMOS 트랜지스터(N5)로 구성된다. 여기서, 상기 서브 SPC 신호는 센스 앰프의 풀업 바이어스 구동 신호이다.
또한, 상기 워드라인 부스팅 신호(PX1, PX3)에 의해 상기 글로벌 SNC 신호를 서브 SNC 신호로 공급하는 NMOS 트랜지스터(N6)와, 워드라인 부스팅 신호(PX0, PX2)에 의해 상기 글로벌 SNC 신호를 서브 SNC 신호로 공급하는 NMOS 트랜지스터(N7)와, 워드라인 부스팅 신호(PX1, PX3)에 의해 상기 글로벌 SNC 신호를 서브 SNC 공급하는 NMOS 트랜지스터(N8)로 구성된다. 여기서, 서브 SNC 신호는 센스 앰프의 풀다운 바이어스 구동 신호이다.
도 5는 본 발명에 의한 센스 앰프 제어 회로의 다른 구성도로서, 워드라인 부스팅 신호(PXi)에 의해 각각의 센스 앰프의 동작을 제어하기 위한 회로이다.
도시된 바와 같이, 워드라인 부스팅 신호(PX1, PX3)에 의해 글로벌 SPC 신호 및 글로벌 SNC 신호가 첫번째의 센스 앰프의 서브 SPC 신호 및 서브 SNC 신호로 공급됨으로써, 워드라인 부스팅 신호(PX1, PX3)가 액티브될 때 첫번째의 센스 앰프(15)가 동작된다.
마찬가지로, 워드라인 부스팅 신호(PX0, PX2)에 의해 글로벌 SPC 신호 및 글로벌 SNC 신호가 두번째의 센스 앰프의 서브 SPC 신호 및 서브 SNC 신호로 공급됨으로써, 워드라인 부스팅 신호(PX0, PX2)가 액티브될 때 두번째의 센스 앰프(16)가 동작된다.
끝으로, 워드라인 부스팅 신호(PX1, PX3)에 의해 글로벌 SPC 신호 및 글로벌 SNC 신호가 세번째의 센스 앰프의 서브 SPC 신호 및 서브 SNC 신호로 공급됨으로써, 워드라인 부스팅 신호(PX1, PX3)가 액티브될 때 세번째의 센스 앰프(17)가 동작된다.
이상에서 설명한 바와 같이, 본 발명의 센스앰프 제어회로에 의하면, 제일 늦게 구동되는 워드라인(WL)에서 제일 먼저 센싱 인에이블되던 종래 기술을, 계층적 워드라인 구조에 맞게 센스 앰프의 구동 방향을 워드 라인을 구동하는 방향과 동일하게 구동함으로써, 인위적인 딜레이 시간요소를 없앨 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 반도체 메모리 장치에 있어서,
    다수개로 각각 구성된 셀 매트부 및 비트라인 센스 앰프부와,
    상기 셀 매트부의 일측에 위치하며, 글로벌 워드라인 신호를 발생하는 메인 로오 디코더부와,
    상기 셀 매트부 양쪽에 각각 설치되며, 선택된 셀 매트부의 워드라인을 구동하기 위한 서브 워드라인 구동부를 포함하여 구성되며,
    로오 어드레스의 최소 유효 비트에 의해 코딩된 워드라인 부스팅 신호에 의해 상기 서브 워드라인 구동부 및 상기 비트라인 센스 앰프부를 각각 동작시키는 것을 특징으로 하는 센스 앰프 제어 회로.
  2. 제 1 항에 있어서,
    상기 워드라인 부스팅 신호에 의해 상기 서브 워드라인 구동부의 짝수번째와 홀수번째를 선택적으로 동작시키는 것을 특징으로 하는 센스 앰프 제어 회로.
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