JPH026767A - Ｉｃ試験用波形発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はＩＣ試験用波形発生装置に関する。

「従来の技術」 第４図に従来のＩＣ試験用波形発生装置を示す。

図中１はクロックＣＬＫ　Ａの入力端子、２はクロック
ＣＬＫ　Ｂの入力端子を示す。これら２つの入力端子か
ら入力されたクロックＣＬＫ　ＡとクロックＣＬＫ　Ｂ
は可変遅延回路３と４を通じてフリップフロップ５のセ
ント端子Ｓとリセット端子Ｒに与えられる。

可変遅延回路３及び４にはデータ保持装置６及び７が付
設され、これらデータ保持装置６と７に可変遅延回路３
と４の遅延データを格納し、クロックＣＬＫ　Ａとクロ
ックＣＬＫ　Ｂをこの遅延データに従っ゛ζ遅延させ、
この遅延量で決まる位相を持つ矩形波ＰＣをフリップフ
ロップ５の出力端子りに出力させるようにしている。

つまり第５図に示すようにクロックＣＬＫ　Ａの立上り
のタイミングｔ１から可変遅延回路３の遅延時間Ｄ１を
経過して出力パルスＰＣが立上り、クロックＣＬＫ　Ｂ
の立上りのタイミングｔ２から可変遅延回路３の遅延時
間Ｄ２を経過して出力パルスＰ　Ｃは立下る。クロック
ＣＬＫ　ＡとＣＬＫ　Ｂが入力される毎にこの動作が繰
返される。

この波形発生器は被試験ＩＣの端子の数だけ設けられ、
被試験ＩＣの各端子に与える信号の相互の位相が合致す
るように可変遅延回路３と４の遅延量が設定される。こ
のように被試験ＩＣの各端子に与える信号の位相を合致
させる調整をスキュー調整と呼んでいる。

「発明が解決しようとする課題」 スキュー調整は可変遅延回路３と４の遅延時間ＤＩとＤ
２を一旦設定すればＩＣの試験中にその遅延時間り、と
Ｄ２を変更する必要はない。

然るに例えばアドレス信号と書込読出指令信号との相対
的な位相を順次ずらし、相対的な位相ずれがどの程度ま
で許容されるかを試験したい場合がある。

このような試験を行なうにはデータ保持装置６と７のデ
ータを高速で書替えなくてはならないから従来の回路構
造では実施できない欠点がある。

つまり例えばクロックＣＬＫ　Ａ及びＣ［、Ｋ　Ｂの周
期でデータ保持装置６と７のデータを書替えなくてはな
らない。データ保持装置６と７のデータは一般にＩＣテ
ストシステム全般を制御するコンピュータから送られて
書替が行なわれるからクロックＣＬＫ　ＡとＣＬＫ　Ｂ
の周期で書替ることはできない。

この発明の目的はクロックＣＬＫ　ＡとＣＬＫ　Ｂの周
期で可変遅延回路の遅延時間をクロックの周期で変更す
ることができる波形発生装置を提供するにある。

「課題を解決するための手段」 この発明ではクロックの人力毎に可変遅延回路の遅延時
間を規定するデータを変化させる遅延量可変手段を設け
た構成としたものである。

「作　用」 この発明の構成によれはクロックの入力毎に可変遅延回
路の遅延時間を規定するデータが書替られるから、クロ
ックの周１υ１で可変遅延回路の遅延時間を順次ずらす
ことができる。

よって例えばアルレス信号と書込又は読出パルスの位相
を相対的に順次ずらし、アドレス信号と書込、続出パル
ス相互の許容される位相差等を求めることができる。

「実施例」 第１図にこの発明の一実施例を示す。

図中１及び２はクロックＣＬＫ　ＡとＣＬＫ　Ｂの入力
端子、３及び４は可変遅延回路、５はフリ・７ブフロソ
プ回路、６及び７はデータ保持装置を示す点は従来と同
じである。

この発明においてはデータ保持装置６及び７に対してク
ロックの周期でデータの書替を行なう遅延量可変手段１
１及び１２を設ける。この遅延量可変手段１１及びＩ２
はこの例ではそれぞれ２つのレジスタＩＩＡ、ＩＩＢ及
び１２Ａ、１２Ｂと、マルチプレクサＩＩＣ，１２Ｃと
、加減算器ＬＩＤ１２Ｄとによって構成した場合を示す
。

つまりレジスタＩＩＡと１２Ａには例えばスキュー調整
値を初期データとして格納する。またレジスタ１１Ｂと
１２Ｂにはクロック毎にシフトさせる遅延量の値を格納
する。

レジスタＩＩＡと１２Ａに格納したスキュー調整値はマ
ルチプレクサＬＩＣ及び１２Ｃの入力端子Ｂにそれぞれ
与える。マルチプレクサＩＩＣ及び１２Ｃの他方の入力
端子Ａにはデータ保持装置６及び７に格納した遅延設定
データを人力する。

マルチプレクサ１１Ｃ及び１２Ｃの出力は加減算器１１
Ｄ、１２Ｄの各一方の入力端子Ａに与え、他方の入力端
子ＢにはレジフタＩＩＢ、１２Ｂに格納した変化量を規
定するデータを与える。

１３は演算コントロール部を示す。この演算コントロー
ル部１３はマルチプレクサＩＩＣ及び１２Ｃを切替制御
するごとと、加減算器１１Ｄ。

１２Ｄを加算子−１と、減算モードに切替る制御を行な
う。

マルチプレクサＩＩＣ，１２Ｃは初期状態でレジスタＩ
ＩＡ、１２Ａを選択している。従って初期設定されたス
キュー調整値例えばＱ＋　、Ｑｚがマルチプレクサ１１
Ｃ，１２Ｃと加減算器ＬＩＤ１２Ｄを通ってデータ保持
装置６及び７に初期設定され、°この状態で可変遅延回
路３及び４の遅延時間はスキュー調整値Ｑ、とＱ２で規
定される遅延時間１゛Ｑ１　とＴＱ２に設定される。よ
って第２図へに示す第１発註のクロックＣＬＫＡ、は時
間ＴＱ、だけ遅延されてフリノブフ１ニドノブ、のセッ
ト端子Ｓに与えられ、またクロック叶ＫＢ、は時間ＴＯ
□だけ遅れてフリップフロップ５のリセット端子Ｒに与
えられ、矩形波Ｍ１を出力する。

ところでデータ保持装置６及び７に初期データＱ１及び
Ｑ２が格納された時点でマルチプレクサ１１Ｃ及び１２
Ｇは入力端子Ａに切替られる。マルチプレクサＩＩＣ及
び１２Ｃが入力端子へに切替られると加減算器１．１Ｄ
、１２Ｄはマルチプレクサ１１Ｃ，１２Ｃから与えられ
る初期設定値ＱＱ２にレジスタＩＩＢ、１２Ｂに格納し
た変化量を与えるデータＰ１及びＰ２を加算し、その加
算値Ｑｌ＋　Ｐ　＋　、　Ｑ２　＋Ｐ　ｚをデータ保持
装置６及び７に与えている。

従って第１発註のクロックＣＬＫＡ＋　とＣＬＫ　Ｂが
入力された時点でデータ保持装置６と７は加減算器１１
Ｄ、１２Ｄから与えられているデータＱ十Ｐ１とＱ２＋
Ｐ２を取込む。よって第２発註のクロックＣＬＫＡ２と
ＣＬＫＢ２は遅延データＱ、十Ｐ、及びＱ２＋Ｐ２によ
って規定された時間ＴＱ。

十ＴＰＩ及びＴＱ２＋ＴＰ２　　だけ遅延されてフリッ
プフロップ５のセット端子Ｓとリセット端子Ｒに与えら
れ、第２図Ｇに示すように矩形波Ｍ２を出力する。

ごのようにしてフリップフロップ５がら出力される矩形
波Ｍ、、Ｍ２．Ｍ、・・・ばクロックＣ１，Ｋ　ＡとＣ
ＬＫ　１３か供給される毎に設定値Ｐ１及びＰ２ずつ遅
延量が増加し位相がすらされる。

１４及び１５は最大遅延データ設定用レジスタを示す。

このレジスタ１４及び１５に設定した最大遅延データは
一致検出回路１６及び１７に与えられ、データ保持装置
６及び７に設定される遅延データか最大遅延値と一致す
るか否かを監視している。

一致検出回路１６及び１７は遅延データが最大遅延デー
タと−・致したごとを検出すると、演算コントロール部
１３に検出信号を送る。演算コントロール部１３は一致
検出回路１６及び１７から一致検出信号を受取ると、マ
ルチプレクサ１１Ｃ３１２Ｃを入力端子Ｂに取替える制
御を行なう。マルチプレクサ１１Ｃ，１２Ｃが入ノＪ端
子Ｂに切替えられるごとによってデータ保持装置６及び
７には初期データＱ、とＱ２が再設定され、先に説明し
た動作を繰返す。

尚上述では加減算器ＬＩＤ、１２Ｄを加算器として動作
させた場合を説明したが、加減算器１１Ｄ１２Ｄは演算
コン１〜ロール部１３の制御によって減算器に切替るこ
とができる。減算器として動作させる場合にはレジスタ
１４と１５は最小遅延データが設定される。

「変形実施例」 第３図はこの発明の変形実施例を示す。この例ではクロ
ックの供給毎に遅延量を変化させる遅延量可変手段１１
及び１２をレジスタ１１Ａとカウンタ１１Ｅ及びレジス
タ１２Ａとカウンタ１２Ｂによって構成した場合を示す
。

カウンタＩＩＢ及び１２Ｅはそれぞれ初期データをロー
ドすること、及びアップカウンタとダウンカウンタに切
替ることかできるカウンタを用い、レジスタＩＩＡ及び
１２Ａに設定した例えばスキュー調整値Ｑ、及びＱ２を
プリロードする。

演算コントロール部１３がカウンタ１１．Ｅと１２Ｂを
アンプカウンタとして動作させるように制御している場
合はカウンタ１１Ｅ及び１２ＢはクロックＣＬＫ　Ａ及
びＣＬＫ　Ｂが入力されるとその計数値を−１−１ずつ
増加させる。可変遅延回路３及び４はカウンタＩＩＥ、
１２Ｂから与えられる計数値に従って遅延時間か漸次増
加する方向に制御される。

従ってこの実施例によっても第２図Ｇに示すように位相
が順次遅くなる方向にシフトされる矩形波Ｍｌ、Ｍｚ　
１Ｍ３・・・を得るごとができる。

１−発明の効果」 以上説明したようにこの発明によればクロックＣＬＫ　
ＡとＣＬＫ　Ｂの周期毎に遅延量を漸次ずらすことがで
きる。

よって例えばアドレス信号に対する書込読出指定パルス
の位相を４に次ずらして許容する位相差を求める等の試
験を簡単に行なうことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の詳細な説明するだめの波形図、第３図はこ
の発明の変形実施例を説明するためのブロック図、第４
図は従来の技術を説明するためのブロック図、第５図は
従来の技術の動作を説明するための波形図である。 ３．４：可変遅延回路、５：フリソプフロ・ノブ、６．
７；データ保持装置、１１，１２：遅延量可変手段。

Claims (1)

【特許請求の範囲】
1. （１）２系列のクロック信号がそれぞれ可変遅延回路を
   通じて一つのフリップフロップのセット端子及びリセッ
   ト端子に与えられ、このフリップフロップ回路の出力に
   上記可変遅延回路の遅延量で決められる位相を持つパル
   スを出力するＩＣ試験用波形発生装置において、 上記クロックの入力毎に上記可変遅延回路の遅延量を決
   めるデータの値を変更させる遅延量可変手段を設けて成
   るＩＣ試験用波形発生装置。