JPH09130216A - 遅延時間判定回路 - Google Patents

Abstract

(57)【要約】 【課題】 遅延回路の遅延時間の判定を短時間で行うこ
とが可能な遅延時間判定回路を提供すること。 【解決手段】 半導体集積回路の出力を判定するための
ストローブ信号を発生するストローブ発生器２と、クロ
ック発生器１の出力を遅延する遅延回路３と、ストロー
ブ発生器２の出力を遅延する遅延回路４と、遅延回路４
の出力を遅延する複数の遅延回路５と、これら遅延回路
５の出力のタイミングにより遅延回路３の出力を保持・
出力する各遅延回路５ごとに設けられた保持手段６と、
クロック端子８から入力したクロックを計数し、この計
数値を遅延回路３および遅延回路４に出力してこれら遅
延回路３・４における遅延量を変化させるカウンタ９
と、カウンタ９より出力された計数値をアドレス信号と
して入力し、このアドレス信号に示された番地に対応し
て各保持手段６からの出力を記憶するメモリ７とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は遅延時間判定回路
についてのものであり、クロック発生器の出力を遅延す
る遅延回路の各ステップにおける遅延量を測定するとと
もに、その正常性を判定する遅延時間判定回路に関する
ものである。

【０００２】

【従来の技術】つぎに、従来技術の遅延時間判定回路を
図２を参照して説明する。図２は従来技術における遅延
時間判定回路の機能ブロック図を示したものである。

【０００３】図２で１はクロック発生器、２はストロー
ブ発生器、３は遅延回路、６はＤフリップフロップ（以
下、Ｄ−Ｆ／Ｆという。）である。遅延回路３は、図３
に示すように遅延線３−１とセレクタ３−２とレジスタ
３−３で構成されている。遅延回路３は、レジスタ３−
３の設定値により入力クロックの遅延量を可変出力する
ことができる可変遅延回路である。

【０００４】クロック発生器１の出力は遅延回路３に与
えられる。遅延回路３の出力はＤ−Ｆ／Ｆ２６のデータ
入力端子であるＤ端子に与えられる。また、ストローブ
発生器２の出力はＤ−Ｆ／Ｆ２６のクロック入力端子で
あるＣ端子に与えられる。Ｄ−Ｆ／Ｆ２６はＤ端子に入
力されたデータをＣ端子に入力されたクロックのタイミ
ングで保持し、この保持した値を出力端子１１に出力す
る。出力端子１１に出力した値はＣＰＵ等（図示せず）
で出力レベルを読むことにより確認される。

【０００５】遅延回路３は可変遅延回路であり、正しく
可変するかを試験する必要がある。遅延回路３は、たと
えば図７に示すように、設定値「０」「０」「０」では
遅延量０．０ｎｓ、設定値「０」「０」「１」では遅延
量０．１ｎｓ、．．．のように遅延量が変化していかな
ければならない。

【０００６】しかし、なんらかの製造上の不具合により
設定値に対しての遅延量が得られない場合も生じてく
る。たとえばＡ１が「１」にならない不具合の場合、設
定値「０」「１」「０」は０．２ｎｓではなく「０」
「０」「０」の設定値０．０ｎｓの遅延量しか得られな
い。このため、遅延回路３の動作試験を行い、正常に動
作しているか否かの確認を行う必要がある。

【０００７】次に、図４を参照して遅延回路３の動作試
験について説明する。図４は図２の遅延時間判定回路の
タイムチャートを示したものである。

【０００８】クロック発生器１からは１００．０ｎｓの
クロックを発生し、遅延回路３の設定値を「０」「０」
「０」にし、ストローブ発生器２からは９９．９５ｎｓ
のストローブを発生すると、この時の出力端子１１の値
は‘Ｌ’になる。

【０００９】次にストローブ発生器２から、１００．０
５ｎｓのストローブを発生すると、この時の出力端子１
１の値は‘Ｈ’になる。つまり、ストローブ発生器２か
ら９９．９５ｎｓのストローブを発生した時に‘Ｌ’、
１００．０５ｎｓのストローブを発生した時に‘Ｈ’に
なることにより遅延回路３の遅延量は０±０．０５ｎｓ
の間にあることが判定できる。

【００１０】以下、同様に遅延設定値を「０」「０」
「１」から「１」「１」「１」まで、順次設定しながら
遅延量を測定、判定していき遅延回路３が正しく可変す
るかを試験していく。

【００１１】

【発明が解決しようとする課題】しかし、このような従
来の遅延時間判定回路では、遅延回路の設定、ストロー
ブの設定、測定をそれぞれソフトウェアにより逐次設定
し実施していた。したがって、１つの遅延回路を測定す
るのに多大な時間を必要とし、多数のクロック発生器に
対応して設けられた遅延回路を測定するには、さらに多
くの時間が必要となるという問題があった。

【００１２】この発明は、遅延回路の遅延時間の判定を
短時間で行うことが可能な遅延時間判定回路を提供する
ことを目的とする。

【００１３】

【課題を解決するための手段】この目的を達成するた
め、この発明は、半導体集積回路にクロックを印加する
クロック発生器１より出力されたクロックの遅延を行う
遅延回路３の各ステップにおける遅延量を測定する遅延
時間判定回路は、半導体集積回路の出力を判定するため
のストローブ信号を発生するストローブ発生器２と、ク
ロック発生器１の出力を遅延する遅延回路３と、ストロ
ーブ発生器２の出力を遅延する遅延回路４と、遅延回路
４の出力を遅延する複数の遅延回路５と、これら遅延回
路５の出力のタイミングにより遅延回路３の出力を保持
・出力する各遅延回路５ごとに設けられた保持手段６
と、クロック端子８から入力したクロックを計数し、こ
の計数値を遅延回路３および遅延回路４に出力してこれ
ら遅延回路３・４における遅延量を変化させるカウンタ
９と、カウンタ９より出力された計数値をアドレス信号
として入力し、このアドレス信号に示された番地に対応
して各保持手段６からの出力を記憶するメモリ７とを有
する。

【００１４】

【発明の実施の形態】次にこの発明による遅延時間判定
回路の実施の形態を、図１を参照して詳細に説明する。
図１はこの発明による遅延時間判定回路の構成を示す機
能ブロック図である。図１で、遅延時間判定回路は、、
クロック発生器１、ストローブ発生器２、遅延回路３，
４，５−１，５−２，５−３、Ｄ−Ｆ／Ｆ６−１〜６−
３、メモリ７、カウンタ９および遅延線１０により構成
されている。なお、図１において図２と同じ構成要素に
は同一の符号を記している。

【００１５】クロック発生器１から発生したクロックは
遅延回路３に与えられる。ストローブ発生器２から発生
したストローブは遅延回路４に与えられる。遅延回路３
・４は図２・図３で説明した回路と同等のものである。
遅延回路３の出力はＤ−Ｆ／Ｆ６−１，６−２，６−３
のＤ入力端子に与えられる。遅延回路４の出力は遅延回
路５−１，５−２，５−３に与えられる。なお、遅延回
路５−１，５−２，５−３の遅延量はそれぞれ予め異な
る遅延量が設定されている。

【００１６】遅延回路５−１，５−２，５−３の出力は
それぞれＤ−Ｆ／Ｆ６−１，６−２，６−３のクロック
端子Ｃに与えられる。Ｄ−Ｆ／Ｆ６−１，６−２，６−
３の出力はメモリ７のＤ入力端子に与えられる。クロッ
ク入力８からのクロックはカウンタ９、遅延線１０に与
えられる。

【００１７】カウンタ９ではクロック入力８のクロック
をカウントしていく。カウンタ９でカウントされた出力
は遅延回路３，４とメモリ７のアドレス端子に与えられ
る。遅延線１０の出力はメモリ７のライトイネーブル端
子（ＷＥバー）に与えられ、これがローレベルのときに
Ｄ−Ｆ／Ｆ６−１，６−２，６−３より出力されたデー
タを書き込む。

【００１８】カウンタ９の出力は遅延回路３・４に共通
に与えられている。これら遅延回路３，４の遅延時間
は、カウンタ９の出力値により設定されるため、カウン
タ値の増加とともに遅延量が増加する。また、メモリ７
ではその時のカウンタ値で示されるアドレスに、その時
のＤ−Ｆ／Ｆ６−１，６−２，６−３の出力データを格
納する。格納されたメモリデータは、遅延回路３・４の
全ての設定値を設定，判定終了後読み出され、正しい遅
延が行われているか判定される。

【００１９】次に、図１の動作を図５を参照して説明す
る。図５は、図１に示した遅延時間判定回路のタイムチ
ャートである。なお、図１における符号３０，５０，５
２，５４，１００，１０２，１０４に現れる出力波形を
それぞれ、図５の出力３０，５０，５２，５４，１０
０，１０２，１０４に示している。

【００２０】図５で、クロック発生器１からはクロック
を発生する。またストローブ発生器２からはストローブ
を発生する。遅延回路３・４にはあらかじめ「０」
「０」「０」になるようカウンタ９を設定しておく。ま
た、遅延回路５−１，５−２，５−３には判定用時間幅
の０．００ｎｓ，０．０５ｎｓ，０．１０ｎｓを設定し
ておく。また、クロック発生器１から１００．００ｎｓ
のクロックを発生し、同時にストローブ発生器２から９
９．９５ｎｓのストローブを発生する。

【００２１】サイクルＡでは遅延回路３・４の設定値は
「０」「０」「０」なので遅延回路３の出力３０は１０
０．００ｎｓでＤ−Ｆ／Ｆ６−１，６−２，６−３に与
えられる。一方、ストローブ発生器２の出力を遅延した
遅延回路４の出力は９９．９５ｎｓである。

【００２２】したがって、遅延回路５−１の出力５０で
は９９．９５ｎｓ＋０．００ｎｓ＝９９．９５ｎｓでＤ
−Ｆ／Ｆ６−１に与えられる。遅延回路５−２の出力５
２は９９．９５ｎｓ＋０．０５ｎｓ＝１００．００ｎｓ
でＤ−Ｆ／Ｆ６−２に与えられる。遅延回路５−３の出
力は９９．９５ｎｓ＋０．１０ｎｓ＝１００．０５ｎｓ
でＤ−Ｆ／Ｆ６−３に与えられる。

【００２３】これによりサイクルＡでは、図５に示すよ
うに、Ｄ−Ｆ／Ｆ６−１の出力１００は‘Ｌ’でメモリ
７の入力端子Ｄ₀ に与えられ、Ｄ−Ｆ／Ｆ６−２の出力
１０２は‘不定’でメモリ７の入力端子Ｄ₁ に与えら
れ、Ｄ−Ｆ／Ｆ６−３の出力１０４は‘Ｈ’でメモリ７
の入力端子Ｄ₂ に与えられる。その結果、メモリ７では
アドレス０に‘Ｌ’‘不定’‘Ｈ’が格納される。

【００２４】次に、サイクルＢではカウンタ９から
「０」「０」「１」が出力され、遅延回路３，４は同時
に０．１ｎｓが設定される。遅延回路３の出力は１０
０．１０ｎｓでＤ−Ｆ／Ｆ６−１，６−２，６−３に与
えられる。一方、遅延回路５−１の出力は９９．９５ｎ
ｓ＋０．１ｎｓ＋０．００ｎｓ＝１００．０５ｎｓでＤ
−Ｆ／Ｆ６−１に与えられ、遅延回路５−２の出力は９
９．９５ｎｓ＋０．１ｎｓ＋０．０５ｎｓ＝１００．１
０ｎｓでＤ−Ｆ／Ｆ６−２に与えら、遅延回路５−３の
出力は９９．９５ｎｓ＋０．１ｎｓ＋０．１０ｎｓ＝１
００．１５ｎｓでＤ−Ｆ／Ｆ６−３に与えられる。

【００２５】したがって、Ｄ−Ｆ／Ｆ６−１の出力１０
０は‘Ｌ’、Ｄ−Ｆ／Ｆ６−２の出力１０２は‘不
定’、Ｄ−Ｆ／Ｆ６−３の出力１０４は‘Ｈ’でメモリ
７に与えられる。これにより、メモリ７ではアドレス１
に‘Ｌ’‘不定’‘Ｈ’が格納される。同様にサイクル
ＣとＤを行ない、図６に示したメモリ７のデータ格納例
のように、遅延回路３，４が「１」「１」「１」となる
までの８サイクル分メモリ７に格納される。

【００２６】次に、メモリ７の内容を読み出すことによ
り遅延量を測定・判定する。たとえば図５のサイクルＣ
では、カウンタ９から「０」「１」「０」が出力された
にもかかわらず、遅延回路３では１００．２ｎｓが出力
されずに１００．０ｎｓが出力されている。したがっ
て、メモリ７では‘Ｈ’‘Ｈ’‘Ｈ’が格納され、遅延
量が少なかった事が判定できる。すなわち、図６に示す
ように、メモリ７のアドレス２には、正常であれば
‘Ｌ’‘不定’‘Ｈ’が格納されるべきなのに、‘Ｈ’
‘Ｈ’‘Ｈ’が格納されることで不良であることの判定
を容易に行うことが可能となる。

【００２７】なお、遅延回路５・Ｄ−Ｆ／Ｆ６・メモリ
７のＤ入力端子を拡張することによってより詳細な判定
を行うことができる。

【００２９】

【発明の効果】この発明によれば、遅延設定値の組合せ
分のサイクル数を実行し、おのおのの判定結果をメモリ
７に格納するため、その内容を参照することにより短時
間で効率的に遅延回路の遅延時間の良否を判定すること
が可能である。

【図面の簡単な説明】

【図１】この発明による遅延時間判定回路の実施の形態
を示す機能ブロック図である。

【図２】従来技術における遅延時間判定回路の機能ブロ
ック図である。

【図３】図１および図２における遅延回路の詳細図であ
る。

【図４】図２に示した従来技術における遅延時間判定回
路のタイムチャートである。

【図５】図１に示した遅延時間判定回路におけるタイム
チャートである。

【図６】図１に示した遅延時間判定回路におけるメモリ
７のデータ格納例を示す説明図である。

【図７】従来技術における遅延回路の設定値と遅延量の
対応図である。

【符号の説明】

１ クロック発生器 ２ ストローブ発生器 ３・４・５−１・５−２・５−３ 遅延回路 ６−１・６−２・６−３ Ｄ−Ｆ／Ｆ ７ メモリ ９ カウンタ １０ 遅延線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路にクロックを印加するク
   ロック発生器(1) より出力されたクロックの遅延を行う
   遅延回路(3) の各ステップにおける遅延量を測定する遅
   延時間判定回路において、 前記半導体集積回路の出力を判定するためのストローブ
   信号を発生するストローブ発生器(2) と、 クロック発生器(1) の出力を遅延する遅延回路(3) と、 ストローブ発生器(2) の出力を遅延する遅延回路(4)
   と、 遅延回路(4) の出力を遅延する複数の遅延回路(5) と、 複数の遅延回路(5) の出力のタイミングにより遅延回路
   (3) の出力を保持・出力する各遅延回路(5) ごとに設け
   られた保持手段(6) と、 クロック端子(8) から入力したクロックを計数し、この
   計数値を遅延回路(3)および遅延回路(4) に出力して遅
   延回路(3)・(4) における遅延量を変化させるカウンタ
   (9) と、 カウンタ(9) より出力された計数値をアドレス信号とし
   て入力し、このアドレス信号に示された番地に対応して
   各保持手段(6) からの出力を記憶するメモリ(7) とを有
   することを特徴とする遅延時間判定回路。