JPS61292579A - 試験信号発生回路 - Google Patents
試験信号発生回路Info
- Publication number
- JPS61292579A JPS61292579A JP60134764A JP13476485A JPS61292579A JP S61292579 A JPS61292579 A JP S61292579A JP 60134764 A JP60134764 A JP 60134764A JP 13476485 A JP13476485 A JP 13476485A JP S61292579 A JPS61292579 A JP S61292579A
- Authority
- JP
- Japan
- Prior art keywords
- timing
- register
- test
- output
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路試験装置の試験信号発生回路に関し、
特にタイミングデータのタイミング発生回路への設定方
法に関するものである。
特にタイミングデータのタイミング発生回路への設定方
法に関するものである。
従来の集積回路試験装置においては、試験信号は基本的
に各サイクルクロックに対し１テストシーケンス中同−
タイミングであるか、あるいは数種の限られた異なるタ
イミングを発生する事しか出来ない。第２図は従来の試
験信号発生回路のブロック図である。本来、試験信号と
は基本的に１サイクル中において低電位よシ高電位への
遷移（以後、スタートエツジと記す）が１度、高電位か
ら低電位への遷移（以後、ストップエツジと記す）が１
度行われる。同図において、１はコントローラ、２はス
タートエツジのタイミングデータを保持するための１〜
数個のレジスタよシ成るレジスタ群、３はストップエツ
ジのタイミングデータを保持するための１〜数個のレジ
スタより成るレジスタ群、４，５は選択器、６，７はタ
イミング発生器、８はクロック発生器である。試験に先
だちコントローラ１によりスタートエツジ、ストップエ
ツジのタイミングデータがそれぞれレジスタ群２，３に
設定される。試験実行時において選択器（セレクタ）４
，５によりそれぞれスタートエツジ、ストップエツジの
タイミングデータが格納されている一つのレジスタが選
択される。スタートエツジのタイミング発生器６．スト
ップエツジのタイミング発生器７はそれぞれ選択器４，
５によシ選択されたタイミングデータに基すきそれぞれ
スタートエツジ、ストップエツジのタイミングを発生す
る。クロック発生器８はタイミング発生器６，７によシ
発生されたスタートエツジ、ストップエツジのタイミン
グによシクロツクを発生する。第４図は１サイクルを示
すサイクル信号１１Ｌ）、スタートエツジのタイミング
発生器６により発生されたスタートエツジタイミング（
ｂ）、ストップエツジのタイミング発生器７により発生
されたストップエツジタイミング（Ｃ）、クロック発生
器８により発生されたクロック（ト）のタイミングチャ
ートである。
に各サイクルクロックに対し１テストシーケンス中同−
タイミングであるか、あるいは数種の限られた異なるタ
イミングを発生する事しか出来ない。第２図は従来の試
験信号発生回路のブロック図である。本来、試験信号と
は基本的に１サイクル中において低電位よシ高電位への
遷移（以後、スタートエツジと記す）が１度、高電位か
ら低電位への遷移（以後、ストップエツジと記す）が１
度行われる。同図において、１はコントローラ、２はス
タートエツジのタイミングデータを保持するための１〜
数個のレジスタよシ成るレジスタ群、３はストップエツ
ジのタイミングデータを保持するための１〜数個のレジ
スタより成るレジスタ群、４，５は選択器、６，７はタ
イミング発生器、８はクロック発生器である。試験に先
だちコントローラ１によりスタートエツジ、ストップエ
ツジのタイミングデータがそれぞれレジスタ群２，３に
設定される。試験実行時において選択器（セレクタ）４
，５によりそれぞれスタートエツジ、ストップエツジの
タイミングデータが格納されている一つのレジスタが選
択される。スタートエツジのタイミング発生器６．スト
ップエツジのタイミング発生器７はそれぞれ選択器４，
５によシ選択されたタイミングデータに基すきそれぞれ
スタートエツジ、ストップエツジのタイミングを発生す
る。クロック発生器８はタイミング発生器６，７によシ
発生されたスタートエツジ、ストップエツジのタイミン
グによシクロツクを発生する。第４図は１サイクルを示
すサイクル信号１１Ｌ）、スタートエツジのタイミング
発生器６により発生されたスタートエツジタイミング（
ｂ）、ストップエツジのタイミング発生器７により発生
されたストップエツジタイミング（Ｃ）、クロック発生
器８により発生されたクロック（ト）のタイミングチャ
ートである。
以上の如くして１テストサイクルのクロックが発生され
、これを繰返すことによシ試験が実行される。試験実行
中に選択器４，５によシ選択されるレジスタ群２．３の
うちのレジスタを変更する事により試験中に異なったタ
イミングのクロックを発生する事ができる。
、これを繰返すことによシ試験が実行される。試験実行
中に選択器４，５によシ選択されるレジスタ群２．３の
うちのレジスタを変更する事により試験中に異なったタ
イミングのクロックを発生する事ができる。
以上説明した如く、従来の試験信号発生回路のタイミン
グ発生回路へのタイミングデータの設定は、コントロー
ラによシ値が設定される１〜数個のレジスタから成るレ
ジスタ群と、レジスタ群の内の１つのレジスタを選択す
る選択器から成っており、あらかじめ試験実行前にコン
トローラによシ値の設定されたレジスタ群の内の１つを
各サイクル毎に選択器により選択し、タイミング発生回
路にタイミングデータを設定している。よって従来の試
験信号発生回路では、１テスト内におけるあるクロック
の取シ得るタイミングの種類は、最大でもレジスタ群の
レジスタ数までしかありえない。
グ発生回路へのタイミングデータの設定は、コントロー
ラによシ値が設定される１〜数個のレジスタから成るレ
ジスタ群と、レジスタ群の内の１つのレジスタを選択す
る選択器から成っており、あらかじめ試験実行前にコン
トローラによシ値の設定されたレジスタ群の内の１つを
各サイクル毎に選択器により選択し、タイミング発生回
路にタイミングデータを設定している。よって従来の試
験信号発生回路では、１テスト内におけるあるクロック
の取シ得るタイミングの種類は、最大でもレジスタ群の
レジスタ数までしかありえない。
例えば、ある集積回路では、ある入力信号を本来の試験
サイクルとは無関係なタイミングで印加し、その本来の
試験によシ試験しようとする試験対象機能に対する、そ
の試験とは無関係々タイミングの入力信号（以稜、ディ
スターブ信号と記す）による影響を試験する場合がある
。このような場合には従来の集積回路試験装置が具備す
る機能によシ本来の試験を実行しつつ同時に、被測定集
積回路の、ある入力端子に本来の試験とはタイミング的
に無関係なりロックを発生、印加する機能が集積回路試
験装置に要求される。更にこのクロックのタイミングは
、試験の再現性を考慮すると、例えば本来の試験の１サ
イクルをＮｎｓとすると０〜Ｎｎｓの間を規則的に変化
するのが好ましい。しかしながら従来の試験信号発生回
路では、前述の如く１テスト内では数種類の異なるタイ
ミングしか発生出来ない為、このような試験を効率良く
実行することは出来ない。
サイクルとは無関係なタイミングで印加し、その本来の
試験によシ試験しようとする試験対象機能に対する、そ
の試験とは無関係々タイミングの入力信号（以稜、ディ
スターブ信号と記す）による影響を試験する場合がある
。このような場合には従来の集積回路試験装置が具備す
る機能によシ本来の試験を実行しつつ同時に、被測定集
積回路の、ある入力端子に本来の試験とはタイミング的
に無関係なりロックを発生、印加する機能が集積回路試
験装置に要求される。更にこのクロックのタイミングは
、試験の再現性を考慮すると、例えば本来の試験の１サ
イクルをＮｎｓとすると０〜Ｎｎｓの間を規則的に変化
するのが好ましい。しかしながら従来の試験信号発生回
路では、前述の如く１テスト内では数種類の異なるタイ
ミングしか発生出来ない為、このような試験を効率良く
実行することは出来ない。
このような不具合点を改善する為に、本発明による集積
回路試験装置の試験信号発生回路では、試験信号のタイ
ミング情報を保持するタイミングレジスタと、試験プロ
グラムによシ設定される定数値を保持する定数値レジス
タと、タイミングデータスタの出力と定数値レジスタの
出力とを加算する加算器と、加算器の出力によシタイミ
ング信号を発生するタイミング発生回路と、加算器の一
入力をタイミングレジスタの出力とするか加算器の出力
とするかを選択する選択器とを有している。
回路試験装置の試験信号発生回路では、試験信号のタイ
ミング情報を保持するタイミングレジスタと、試験プロ
グラムによシ設定される定数値を保持する定数値レジス
タと、タイミングデータスタの出力と定数値レジスタの
出力とを加算する加算器と、加算器の出力によシタイミ
ング信号を発生するタイミング発生回路と、加算器の一
入力をタイミングレジスタの出力とするか加算器の出力
とするかを選択する選択器とを有している。
次に本発明について図面を参照してスタートエツジのタ
イミング発生についてのみ説明する。第１図は本発明の
一実施例のブロック図である。タイミングレジスタ９は
コントローラ１０によシタイミング値がテストに先たち
設定される。選択器１１はタイミングレジスタ９と加算
器１２の出力１３の内一つを選択し、その選択されたデ
ータは加算器１２の一方の入力に接続されており、加算
器１２の他方の入力には定数レジスタ１４の出力１５が
接続されている。定数レジスタ１４はコントローラＩＯ
Ｋよシその内容が設定される。加算器１２の出力１３は
タイミング発生回路１６に接続される。クロック発生器
１７はタイミング発生器１６の出力に基づきクロックの
スタートエッジを発生する。
イミング発生についてのみ説明する。第１図は本発明の
一実施例のブロック図である。タイミングレジスタ９は
コントローラ１０によシタイミング値がテストに先たち
設定される。選択器１１はタイミングレジスタ９と加算
器１２の出力１３の内一つを選択し、その選択されたデ
ータは加算器１２の一方の入力に接続されており、加算
器１２の他方の入力には定数レジスタ１４の出力１５が
接続されている。定数レジスタ１４はコントローラＩＯ
Ｋよシその内容が設定される。加算器１２の出力１３は
タイミング発生回路１６に接続される。クロック発生器
１７はタイミング発生器１６の出力に基づきクロックの
スタートエッジを発生する。
例えば、試験に先立ち、コントローラ１０によりタイミ
ングレジスタ９ＫＮ（ｎｓ）、定数レジスタ１４にａ
（ｎｓ）を設定しておき、第１サイクル目において選択
器１１によりタイミングレジスタ９の出力Ｎ（ｎｓ）を
選択し、加算器１２によシ定数レジスタ１４の値ａ（ｎ
ｓ）とを加算し、タイミング発生回路１６においてタイ
ミング信号を発生し、クロック発生器１７によシクロツ
クのスタートエツジを発生する。
ングレジスタ９ＫＮ（ｎｓ）、定数レジスタ１４にａ
（ｎｓ）を設定しておき、第１サイクル目において選択
器１１によりタイミングレジスタ９の出力Ｎ（ｎｓ）を
選択し、加算器１２によシ定数レジスタ１４の値ａ（ｎ
ｓ）とを加算し、タイミング発生回路１６においてタイ
ミング信号を発生し、クロック発生器１７によシクロツ
クのスタートエツジを発生する。
第３図（ａ）は第一サイクルのタイミングチャートであ
る。（ａｌ）は１サイクルを示すタイミングであ！Ｄ、
（ａ２）は発生されたタイミング信号であシ、（ａｓ）
は発生されたクロックのスタートエツジである。第２サ
イクルにおいては１選択器１１によシ前サイクルにおけ
る加算器の出力１３ （Ｎ＋ａ（ａｓ））を選択し、加
算器１２によシ定数レジスタ１４の値ａ （ｎｓ）とを
加算し、タイミング発生器１６において第２サイクルの
タイミング信号を発生し、クロック発生器１７によりク
ロックのスタートエツジを発生する。第３図（ｂｌけ第
２サイクルのタイミングチャートである。（ｂｌ）は１
サイクルを示すタイミングであり、（ｂ２）は発生され
たタイミング信号であり、（ｂ３）は発生されたクロッ
クのスタートエツジである。以下これを繰シ返すことに
よシクロツクは、定数レジスタに設定された定数値を１
サイクルにおけるシフト量として、サイクル毎にシフト
して行く。更に定数レジスタ９を複数のレジスタから成
るレジスタ群とし、選択器によυ任意の１′）のレジス
タを選択しつつ試験を実行すれば、よシ変化に富んだク
ロック信号を発生する事ができる。しかも定数レジスタ
の値を、負にすれば逆にシフトする事も可能である。
る。（ａｌ）は１サイクルを示すタイミングであ！Ｄ、
（ａ２）は発生されたタイミング信号であシ、（ａｓ）
は発生されたクロックのスタートエツジである。第２サ
イクルにおいては１選択器１１によシ前サイクルにおけ
る加算器の出力１３ （Ｎ＋ａ（ａｓ））を選択し、加
算器１２によシ定数レジスタ１４の値ａ （ｎｓ）とを
加算し、タイミング発生器１６において第２サイクルの
タイミング信号を発生し、クロック発生器１７によりク
ロックのスタートエツジを発生する。第３図（ｂｌけ第
２サイクルのタイミングチャートである。（ｂｌ）は１
サイクルを示すタイミングであり、（ｂ２）は発生され
たタイミング信号であり、（ｂ３）は発生されたクロッ
クのスタートエツジである。以下これを繰シ返すことに
よシクロツクは、定数レジスタに設定された定数値を１
サイクルにおけるシフト量として、サイクル毎にシフト
して行く。更に定数レジスタ９を複数のレジスタから成
るレジスタ群とし、選択器によυ任意の１′）のレジス
タを選択しつつ試験を実行すれば、よシ変化に富んだク
ロック信号を発生する事ができる。しかも定数レジスタ
の値を、負にすれば逆にシフトする事も可能である。
更にテスト中に定数レジスタの値を、コントローラによ
シ設定し直せば、シフトの量、方向を自由に変更するこ
とができる。以上の説明はスタートエツジについてのみ
行ったが当然ストップエツジに関しても同様である。
シ設定し直せば、シフトの量、方向を自由に変更するこ
とができる。以上の説明はスタートエツジについてのみ
行ったが当然ストップエツジに関しても同様である。
第５図は本発明の他の実施例である。コントローラ１８
により、タイミングレジスタ１９に設定されたタイミン
グデータは、第１の加算器２０によシ、シフト量レジス
タ２１の値と加算される。
により、タイミングレジスタ１９に設定されたタイミン
グデータは、第１の加算器２０によシ、シフト量レジス
タ２１の値と加算される。
シフト量レジスタ２１の値は、第２の加算器２２によシ
サイクル毎に定数レジスタ２３の値が加算されるため、
タイミング発生器２４によシ発生されるタイミング信号
は、サイクル毎にシフトし、第１の実施例と同様な結果
を実現する事が出来る。
サイクル毎に定数レジスタ２３の値が加算されるため、
タイミング発生器２４によシ発生されるタイミング信号
は、サイクル毎にシフトし、第１の実施例と同様な結果
を実現する事が出来る。
以上説明したように、本発明による試験信号発生回路で
は、各サイクル毎にサイクル信号に対し、一定時間ずつ
連続的、あるいは断続的にシフトするクロック信号を自
由に発生する事が出来る。よって、°ある入力信号を、
本来の試験サイクルとは無関係なタイミングで印加し、
その本来の試験によシ試験しようとする試験対象機能に
対するディスターブ信号による影響を試験する場合１本
来の試験の試験サイクルをＮ（ｎｓ）とすると、０〜Ｎ
（ｎｓ）のすべてのタイミングに対して、試験信号発生
回路の最小分解能で、ディスターブ゛信号を効率良く、
再現性良く９発生する事が出来る。
は、各サイクル毎にサイクル信号に対し、一定時間ずつ
連続的、あるいは断続的にシフトするクロック信号を自
由に発生する事が出来る。よって、°ある入力信号を、
本来の試験サイクルとは無関係なタイミングで印加し、
その本来の試験によシ試験しようとする試験対象機能に
対するディスターブ信号による影響を試験する場合１本
来の試験の試験サイクルをＮ（ｎｓ）とすると、０〜Ｎ
（ｎｓ）のすべてのタイミングに対して、試験信号発生
回路の最小分解能で、ディスターブ゛信号を効率良く、
再現性良く９発生する事が出来る。
第１図は本発明の一実施例のブロック図、第２図は従来
のブロック図、第３図（ａ） 、 （ｂ）は夫々第１図
のタイミングチャート、第４図（ａ）乃至傅）は第２図
の各タイミングチャート、第５図は本発明の他の実施例
のブロック図である。 １．１０．１８・・・・・・コントローラ、２．３・・
・・・・レジスタ群、４，５，１１・・・・・・セレク
タ、６，７，１６゜２４・−・・・・タイミング発生器
、８，１７．２５・・・・・・クロック発生器、１４，
２３・−・・−・定数レジスタ、１２゜２０ 、２２・
・・・・・加算器、２１・・・・・・シフト量レジスタ
。 代理人 弁理士 内 原 晋、 ・）、゛・−
一一 第１図 （必） 必１ 第３図 （（１，） （ｃＬ） 第４図 第５区
のブロック図、第３図（ａ） 、 （ｂ）は夫々第１図
のタイミングチャート、第４図（ａ）乃至傅）は第２図
の各タイミングチャート、第５図は本発明の他の実施例
のブロック図である。 １．１０．１８・・・・・・コントローラ、２．３・・
・・・・レジスタ群、４，５，１１・・・・・・セレク
タ、６，７，１６゜２４・−・・・・タイミング発生器
、８，１７．２５・・・・・・クロック発生器、１４，
２３・−・・−・定数レジスタ、１２゜２０ 、２２・
・・・・・加算器、２１・・・・・・シフト量レジスタ
。 代理人 弁理士 内 原 晋、 ・）、゛・−
一一 第１図 （必） 必１ 第３図 （（１，） （ｃＬ） 第４図 第５区
Claims (1)
- 試験信号のタイミング情報を保持するタイミングレジス
タと、定数値を保持する定数レジスタと、前記タイミン
グレジスタの出力と前記定数レジスタの出力とを加算す
る加算器と、前記加算器の一入力をタイミングレジスタ
の出力とするか加算器の出力とするかを選択する選択器
とを有する事を特徴とする試験信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134764A JPS61292579A (ja) | 1985-06-20 | 1985-06-20 | 試験信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134764A JPS61292579A (ja) | 1985-06-20 | 1985-06-20 | 試験信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292579A true JPS61292579A (ja) | 1986-12-23 |
Family
ID=15136010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134764A Pending JPS61292579A (ja) | 1985-06-20 | 1985-06-20 | 試験信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292579A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177078A (ja) * | 1987-01-19 | 1988-07-21 | Hitachi Electronics Eng Co Ltd | タイミング発生装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60125573A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | タイミングパルス発生器 |
-
1985
- 1985-06-20 JP JP60134764A patent/JPS61292579A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60125573A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | タイミングパルス発生器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177078A (ja) * | 1987-01-19 | 1988-07-21 | Hitachi Electronics Eng Co Ltd | タイミング発生装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4553090A (en) | Method and apparatus for testing a logic circuit using parallel to serial and serial to parallel conversion | |
| US20040135606A1 (en) | Circuit and method for inducing jitter to a signal | |
| US7194668B2 (en) | Event based test method for debugging timing related failures in integrated circuits | |
| US5629946A (en) | High speed test pattern generator | |
| JPH0481675A (ja) | 半導体デバイステスト装置 | |
| JPS61292579A (ja) | 試験信号発生回路 | |
| TW508446B (en) | Calibration method and apparatus for correcting pulse width timing errors in integrated circuit testing | |
| JP2685666B2 (ja) | デジタル論理回路の動的な検査方法 | |
| JP3329081B2 (ja) | Ｄｕｔの良否判定回路 | |
| JPS5944648B2 (ja) | 論理波形発生装置 | |
| SU1691841A1 (ru) | Устройство дл контрол цифровых объектов | |
| SU1509901A1 (ru) | Устройство дл контрол цифровых устройств | |
| JP4526176B2 (ja) | Ｉｃ試験装置 | |
| JPH04215079A (ja) | タイミング発生器 | |
| JP2536135B2 (ja) | シリアル／パラレル変換回路 | |
| JP2004347537A (ja) | 半導体集積回路 | |
| JP2812008B2 (ja) | 検査系列生成装置 | |
| JPH0434703B2 (ja) | ||
| JPH04244979A (ja) | 遅延テストパターン及びその作成方法 | |
| JPH04271437A (ja) | テストパタン生成方式 | |
| JP3012546B2 (ja) | シミュレーション装置及びその方法 | |
| JPS63241443A (ja) | 波形発生装置 | |
| JPS609286B2 (ja) | タイミング信号発生回路 | |
| JPH0514954U (ja) | Ｉｃ試験装置用タイミング発生装置 | |
| JPS6273171A (ja) | 論理波形生成回路 |