JPH05172901A - Ｉｃテスタ - Google Patents
ＩｃテスタInfo
- Publication number
- JPH05172901A JPH05172901A JP3356194A JP35619491A JPH05172901A JP H05172901 A JPH05172901 A JP H05172901A JP 3356194 A JP3356194 A JP 3356194A JP 35619491 A JP35619491 A JP 35619491A JP H05172901 A JPH05172901 A JP H05172901A
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- JP
- Japan
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- timing
- tester
- data
- section
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 短時間にＩＣテスタのタイミングスキューデ
ータを採取し、補正すること。 【構成】 テスタピンまで印加されるタイミング信号の
補正するＩＣテスタにおいて、複数のタイミング発生部
４１〜４ｎ間のタイミング補正データとテスタピンの間
のタイミング補正データを格納しもしくは送出する補正
部２と、この補正部２より送出されるタイミング補正デ
ータによりタイミング発生部４１〜４ｎ相互間のタイミ
ングを補正するタイミング発生デスキュー部５１〜５ｎ
と、テスタピン間のタイミングを補正するデスキュー部
８１〜８ｎとを備えたこと。 【効果】 全てのＴＧとスキューデータの採取時間とデ
スキュー部へのスキューデータ設定時間の短縮化がはか
れる。
ータを採取し、補正すること。 【構成】 テスタピンまで印加されるタイミング信号の
補正するＩＣテスタにおいて、複数のタイミング発生部
４１〜４ｎ間のタイミング補正データとテスタピンの間
のタイミング補正データを格納しもしくは送出する補正
部２と、この補正部２より送出されるタイミング補正デ
ータによりタイミング発生部４１〜４ｎ相互間のタイミ
ングを補正するタイミング発生デスキュー部５１〜５ｎ
と、テスタピン間のタイミングを補正するデスキュー部
８１〜８ｎとを備えたこと。 【効果】 全てのＴＧとスキューデータの採取時間とデ
スキュー部へのスキューデータ設定時間の短縮化がはか
れる。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣテスタに関し、特
にタイミング補正をなし得るＩＣテスタに関する。
にタイミング補正をなし得るＩＣテスタに関する。
【０００２】
【従来の技術】従来のＩＣテスタは、被試験ＩＣに電源
電圧や信号を印加し、被試験ＩＣからの出力信号を期待
値と比較することにより、被試験ＩＣの電気的特性を試
験するものである。図５は、被試験ＩＣへの印加信号の
発生系の概略を示した図であり、この図は、タイミング
発生部をｎ個を有したテスタピンｍ個構成のＩＣテスタ
の例である。図中の符号１０は制御部、符号３０は基本
タイミング発生部、符号４０１〜４０ｎはタイミング発
生部、符号６０１〜６０ｎは切換部、符号７０１〜７０
ｎはフォーマット部、８０１〜８０ｎはデスキュー部、
符号９０はバスである。図示しないテスタピンは、これ
等フォーマット部７０１〜７０ｎ、デスキュー部８０１
〜８０ｎと一対に対応している。図中の切換部６０１〜
６０ｎの機能は、１つのタイミング発生部入力に対し、
任意のフォーマット部７０１〜７０ｎに出力するもので
あり、バス９０は、これ等タイミング発生部とフォーマ
ット部７０１〜７０ｎ間の信号系を指している。
電圧や信号を印加し、被試験ＩＣからの出力信号を期待
値と比較することにより、被試験ＩＣの電気的特性を試
験するものである。図５は、被試験ＩＣへの印加信号の
発生系の概略を示した図であり、この図は、タイミング
発生部をｎ個を有したテスタピンｍ個構成のＩＣテスタ
の例である。図中の符号１０は制御部、符号３０は基本
タイミング発生部、符号４０１〜４０ｎはタイミング発
生部、符号６０１〜６０ｎは切換部、符号７０１〜７０
ｎはフォーマット部、８０１〜８０ｎはデスキュー部、
符号９０はバスである。図示しないテスタピンは、これ
等フォーマット部７０１〜７０ｎ、デスキュー部８０１
〜８０ｎと一対に対応している。図中の切換部６０１〜
６０ｎの機能は、１つのタイミング発生部入力に対し、
任意のフォーマット部７０１〜７０ｎに出力するもので
あり、バス９０は、これ等タイミング発生部とフォーマ
ット部７０１〜７０ｎ間の信号系を指している。
【０００３】基本タイミング発生部３０は、各タイミン
グ発生部４０１〜４０ｎに対しタイミングの基本となる
クロック信号を送出する。制御部１０は、各タイミング
発生部４０１〜４０ｎに対しテスト情報に従って、各タ
イミング発生部４０１〜４０ｎで発生すべきクロックタ
イミングデータを送出し、また、切換部６０１〜６０ｎ
に対し、各タイミング発生部４０１〜４０ｎと各フォー
マット部７０１〜７０ｎとの接続制御信号を送出する。
タイミング発生部４０１〜４０ｎは、切換部６０１〜６
０ｎを介してフォーマット部７０１〜７０ｎへ所定のク
ロックを送出する。フォーマット部７０１〜７０ｎはタ
イミング発生部４０１〜４０ｎのクロックタイミングを
基本にし、被試験ＩＣへ印加する信号波形を発生する。
グ発生部４０１〜４０ｎに対しタイミングの基本となる
クロック信号を送出する。制御部１０は、各タイミング
発生部４０１〜４０ｎに対しテスト情報に従って、各タ
イミング発生部４０１〜４０ｎで発生すべきクロックタ
イミングデータを送出し、また、切換部６０１〜６０ｎ
に対し、各タイミング発生部４０１〜４０ｎと各フォー
マット部７０１〜７０ｎとの接続制御信号を送出する。
タイミング発生部４０１〜４０ｎは、切換部６０１〜６
０ｎを介してフォーマット部７０１〜７０ｎへ所定のク
ロックを送出する。フォーマット部７０１〜７０ｎはタ
イミング発生部４０１〜４０ｎのクロックタイミングを
基本にし、被試験ＩＣへ印加する信号波形を発生する。
【０００４】図７にこれ等信号のタイミング概要を示
す。図中のＴＧクロックの立ち上がりエッジＡと同等の
タイミングで、フォーマット部信号が立ち上がり、ま
た、時間ｔだけ遅延して、被試験ＩＣへの信号は発生し
ている。この遅延時間は、デスキュー部８０１〜８０ｎ
のデータによりつくられる。これ等デスキュー部８０１
〜８０ｎは、各テスタピンへの信号タイミングは、各タ
イミング発生部４０１〜４０ｎ、切換部６０１〜６０ｎ
及びフォーマット７０１〜７０ｎの電気特性バラツキに
より、同等とはでない。このため、各デスキュー部８０
１〜８０ｎは、各デスキュー部８０１〜８０ｎ内の回路
定数を変化させることにより、被試験ＩＣの各端子端で
の信号のタイミングを各テスタピン毎に同一に合わせ込
むのに用いられる。このような各テスタピンのタイミン
グを合わせることをタイミング補正という。図７は、各
タイミング発生部４０１〜４０ｎと各テスタピンとの組
み合わせによるタイミング補正前の被試験ＩＣへの信号
を示している。
す。図中のＴＧクロックの立ち上がりエッジＡと同等の
タイミングで、フォーマット部信号が立ち上がり、ま
た、時間ｔだけ遅延して、被試験ＩＣへの信号は発生し
ている。この遅延時間は、デスキュー部８０１〜８０ｎ
のデータによりつくられる。これ等デスキュー部８０１
〜８０ｎは、各テスタピンへの信号タイミングは、各タ
イミング発生部４０１〜４０ｎ、切換部６０１〜６０ｎ
及びフォーマット７０１〜７０ｎの電気特性バラツキに
より、同等とはでない。このため、各デスキュー部８０
１〜８０ｎは、各デスキュー部８０１〜８０ｎ内の回路
定数を変化させることにより、被試験ＩＣの各端子端で
の信号のタイミングを各テスタピン毎に同一に合わせ込
むのに用いられる。このような各テスタピンのタイミン
グを合わせることをタイミング補正という。図７は、各
タイミング発生部４０１〜４０ｎと各テスタピンとの組
み合わせによるタイミング補正前の被試験ＩＣへの信号
を示している。
【０００５】これ等タイミングのバラツキを補正するた
めには、被試験ＩＣをテストする前に、図７の各タイミ
ング発生部４０１〜４０ｎと各テスタピンとの全組み合
わせによるタイミングデータを採取し、これデータを基
本に図８のよなスキューデータを制御部１０内のメモリ
に格納しておく。図９にテスタ毎に各テスタピンとタイ
ミング発生部の組み合わせが異なる場合のテストフロー
の例を示す。また、図１０〜図１２は図９の各スキュー
条件を示し、斜線部分がそれ等テストで選択したタイミ
ング発生部４０１〜４０ｎとテスタピンとの組み合わせ
である。この例では、各テスト毎に合致したスキュー条
件を設定しながらテストを実施している例である。
めには、被試験ＩＣをテストする前に、図７の各タイミ
ング発生部４０１〜４０ｎと各テスタピンとの全組み合
わせによるタイミングデータを採取し、これデータを基
本に図８のよなスキューデータを制御部１０内のメモリ
に格納しておく。図９にテスタ毎に各テスタピンとタイ
ミング発生部の組み合わせが異なる場合のテストフロー
の例を示す。また、図１０〜図１２は図９の各スキュー
条件を示し、斜線部分がそれ等テストで選択したタイミ
ング発生部４０１〜４０ｎとテスタピンとの組み合わせ
である。この例では、各テスト毎に合致したスキュー条
件を設定しながらテストを実施している例である。
【０００６】
【発明が解決しようとする課題】上述した従来のＩＣテ
スタでは、ＴＧとテスタピンの全組み合わせによるタイ
ミングデータを採取し、これ等データを基本に全組み合
わせのスキューデータを作成に長大な時間を要し、ま
た、随時テスト毎に必要なスキューデータを制御部より
読出し、デスキュー部に設定するためにテスト時間の長
大化を招いていた。例えば、ＴＧとテスタピンの全組み
合わせのスキューデータを作成する時間は、ＴＧの相数
が２０で、１相当たり２クロックとし、テスタピン数が
５１２ピン、１×１ピン・クロック当たり１００ミリ秒
の場合、約３４分（＝１００ミリ秒×２０相数×２クロ
ック×５１２ピン）である。また、テスト毎に必要なス
キューデータを各デスキュー部に設定する時間は、テス
タピン数とテスト数に比例し、多ピンテスタほどスキュ
ーデータ設定時間は長大になるという欠点があった。
スタでは、ＴＧとテスタピンの全組み合わせによるタイ
ミングデータを採取し、これ等データを基本に全組み合
わせのスキューデータを作成に長大な時間を要し、ま
た、随時テスト毎に必要なスキューデータを制御部より
読出し、デスキュー部に設定するためにテスト時間の長
大化を招いていた。例えば、ＴＧとテスタピンの全組み
合わせのスキューデータを作成する時間は、ＴＧの相数
が２０で、１相当たり２クロックとし、テスタピン数が
５１２ピン、１×１ピン・クロック当たり１００ミリ秒
の場合、約３４分（＝１００ミリ秒×２０相数×２クロ
ック×５１２ピン）である。また、テスト毎に必要なス
キューデータを各デスキュー部に設定する時間は、テス
タピン数とテスト数に比例し、多ピンテスタほどスキュ
ーデータ設定時間は長大になるという欠点があった。
【０００７】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに短時間にＩＣテスタのタイミングスキ
ューデータを採取し、補正することを、その目的とす
る。
を改善し、とくに短時間にＩＣテスタのタイミングスキ
ューデータを採取し、補正することを、その目的とす
る。
【０００８】
【課題を解決するための手段】本発明では、ＩＣテスタ
のタイミング補正において、テスタピンまで印加される
タイミング信号の補正するＩＣテスタにおいて、複数の
タイミング発生部間のタイミング補正データとテスタピ
ンの間のタイミング補正データを格納しもしくは送出す
る補正部と、この補正部より送出されるタイミング補正
データによりタイミング発生部相互間のタイミングを補
正するタイミング発生デスキュー部と、テスタピン間の
タイミングを補正するデスキュー部とを有する、という
構成を採っている。これによって前述した目的を達成し
ようとするものである。
のタイミング補正において、テスタピンまで印加される
タイミング信号の補正するＩＣテスタにおいて、複数の
タイミング発生部間のタイミング補正データとテスタピ
ンの間のタイミング補正データを格納しもしくは送出す
る補正部と、この補正部より送出されるタイミング補正
データによりタイミング発生部相互間のタイミングを補
正するタイミング発生デスキュー部と、テスタピン間の
タイミングを補正するデスキュー部とを有する、という
構成を採っている。これによって前述した目的を達成し
ようとするものである。
【０００９】
【発明の実施例】以下、本発明の一実施例を図１ないし
図３に基づいて説明する。この図１ないし図３に示す実
施例は、複数のタイミング発生部４１〜４ｎ間のタイミ
ング補正データとテスタピンの間のタイミング補正デー
タを格納しもしくは送出する補正部２と、この補正部２
より送出されるタイミング補正データによりタイミング
発生部４１〜４ｎ相互間のタイミングを補正するタイミ
ング発生デスキュー部５１〜５ｎと、テスタピン間のタ
イミングを補正するデスキュー部８１〜８ｎとを有して
いる。
図３に基づいて説明する。この図１ないし図３に示す実
施例は、複数のタイミング発生部４１〜４ｎ間のタイミ
ング補正データとテスタピンの間のタイミング補正デー
タを格納しもしくは送出する補正部２と、この補正部２
より送出されるタイミング補正データによりタイミング
発生部４１〜４ｎ相互間のタイミングを補正するタイミ
ング発生デスキュー部５１〜５ｎと、テスタピン間のタ
イミングを補正するデスキュー部８１〜８ｎとを有して
いる。
【００１０】これを更に詳述すると、図１において、符
号１は制御部、符号２は補正部、符号３は基本タイミン
グ発生部、符号４１〜４ｎはタイミング発生部、符号５
１〜５ｎはＴＧデスキュー部、符号６１〜６ｎは切換
部、符号７１〜７ｎはフォーマット部、符号８１〜８ｎ
はデスキュー部、符号９はバスである。図２ないし図３
は、本発明によるタイミングスキューのデータを示す。
図２は、ＴＧ４１における各テスタピン間のスキューデ
ータを示し、図３は、テスタピン１ピンにおける各ＴＧ
間のスキューデータを示す。図４は、補正部２に格納さ
れた図２ないし図３のスキューデータを示すものであ
る。テスト実行以前に、図２のようにＴＧ４１における
各テスタピンのバラツキデータをもとに、テスタピン間
スキューをテスタピン数分だけ作成し、次に任意のテス
タピン（図では１ピン）における各ＴＧ間のバラツキデ
ータをもとに、ＴＧ間スキューをＴＧ数だけ作成し、補
正部２に格納しておく。補正部２は、テスト実行直後
に、制御部１のもとで各ＴＧ間スキューデータを各ＴＧ
デスキュー部５１〜５ｎへ送出し、また、テスタピン間
スキューデータ部へ送出設定する。従って、本第実施例
によれば事前のスキューデータ採取作成時間は約（ＴＧ
数）分の１に軽減し、且つテスト毎のデスキュー部への
スキューデータ設定が不要になる。更に、各フォーマッ
ト部内に各ＴＧスキューデータを格納し、フォーマット
部は、テスト毎に割り当てられたＴＧに対応するスキュ
ーデータにて信号のタイミングを補正し、デスキュー部
に送出する手段もとることが可能となる。その他の構成
及び作用は前述した従来例と同一となっている。
号１は制御部、符号２は補正部、符号３は基本タイミン
グ発生部、符号４１〜４ｎはタイミング発生部、符号５
１〜５ｎはＴＧデスキュー部、符号６１〜６ｎは切換
部、符号７１〜７ｎはフォーマット部、符号８１〜８ｎ
はデスキュー部、符号９はバスである。図２ないし図３
は、本発明によるタイミングスキューのデータを示す。
図２は、ＴＧ４１における各テスタピン間のスキューデ
ータを示し、図３は、テスタピン１ピンにおける各ＴＧ
間のスキューデータを示す。図４は、補正部２に格納さ
れた図２ないし図３のスキューデータを示すものであ
る。テスト実行以前に、図２のようにＴＧ４１における
各テスタピンのバラツキデータをもとに、テスタピン間
スキューをテスタピン数分だけ作成し、次に任意のテス
タピン（図では１ピン）における各ＴＧ間のバラツキデ
ータをもとに、ＴＧ間スキューをＴＧ数だけ作成し、補
正部２に格納しておく。補正部２は、テスト実行直後
に、制御部１のもとで各ＴＧ間スキューデータを各ＴＧ
デスキュー部５１〜５ｎへ送出し、また、テスタピン間
スキューデータ部へ送出設定する。従って、本第実施例
によれば事前のスキューデータ採取作成時間は約（ＴＧ
数）分の１に軽減し、且つテスト毎のデスキュー部への
スキューデータ設定が不要になる。更に、各フォーマッ
ト部内に各ＴＧスキューデータを格納し、フォーマット
部は、テスト毎に割り当てられたＴＧに対応するスキュ
ーデータにて信号のタイミングを補正し、デスキュー部
に送出する手段もとることが可能となる。その他の構成
及び作用は前述した従来例と同一となっている。
【００１１】このように、本実施例においては、前述し
た従来のＩＣテスタのＴＧテスタピンの全組み合わせに
よるタイミング補正に対し、タイミングのバラツキは、
フォーマット部からテスタピンまでに経路に起因するバ
ラツキと、選択したタイミング発生部によるバラツキに
分離できるという点に着目し、ある１ケの任意のＴＧに
おけるテスタピン間のタイミングデータと、ある任意の
１ケのテスタピンにおける各ＴＧ間のタイミングデータ
をもとに、全てのＴＧとテスタピンの組み合わせのタイ
ミングを行うことにより、スキューデータの採取時間と
デスキュー部へのスキューデータ設定時間の短縮化を図
り得るという利点がある。
た従来のＩＣテスタのＴＧテスタピンの全組み合わせに
よるタイミング補正に対し、タイミングのバラツキは、
フォーマット部からテスタピンまでに経路に起因するバ
ラツキと、選択したタイミング発生部によるバラツキに
分離できるという点に着目し、ある１ケの任意のＴＧに
おけるテスタピン間のタイミングデータと、ある任意の
１ケのテスタピンにおける各ＴＧ間のタイミングデータ
をもとに、全てのＴＧとテスタピンの組み合わせのタイ
ミングを行うことにより、スキューデータの採取時間と
デスキュー部へのスキューデータ設定時間の短縮化を図
り得るという利点がある。
【００１２】
【発明の効果】以上のように本発明によると、ＴＧ間の
スキューを補正するＴＧデスキュー部とこれ等ＴＧデス
キュー部と各テスタピンのデスキュー部にスキューデー
タを送出し、設定する補正部とを設け、ある１ケの任意
のＴＧにおけるテスタピン間のタイミングデータと、あ
る任意の１ケのテスタピンにおける各ＴＧ間のタイミン
グデータをもとに、全てのＴＧとテスタピンの組み合わ
せのタイミング補正を行うようにしたので、スキューデ
ータの採取時間とデスキュー部へのデスキューデータ設
定時間の短縮化がはかれるという従来にない優れたＩＣ
テスタを提供するとができる。
スキューを補正するＴＧデスキュー部とこれ等ＴＧデス
キュー部と各テスタピンのデスキュー部にスキューデー
タを送出し、設定する補正部とを設け、ある１ケの任意
のＴＧにおけるテスタピン間のタイミングデータと、あ
る任意の１ケのテスタピンにおける各ＴＧ間のタイミン
グデータをもとに、全てのＴＧとテスタピンの組み合わ
せのタイミング補正を行うようにしたので、スキューデ
ータの採取時間とデスキュー部へのデスキューデータ設
定時間の短縮化がはかれるという従来にない優れたＩＣ
テスタを提供するとができる。
【図１】本発明の一実施例を示すブロック図
【図２】図１に係るテスタピン間のタイミングを示す説
明図
明図
【図３】ＴＧ間のタイミングのバラツキを示す説明図
【図４】図２ないし図３のタイミングバラツキを補正す
るスキュデータを示す説明図
るスキュデータを示す説明図
【図５】従来のＩＣテスタのタイミング発生系の概要を
示すブロック図
示すブロック図
【図６】ＴＧから被試験ＩＣまでの信号波形タイミング
を示す説明図
を示す説明図
【図７】テスタピンとＴＧの組み合わせによるタイミン
グのバラツキを示す説明図
グのバラツキを示す説明図
【図８】図７のタイミングバラツキを補正するスキュー
データを示す説明図
データを示す説明図
【図９】テスト毎にスキューデータを設定するテストフ
ローを示す説明図
ローを示す説明図
【図１０ないし図１２】図９の各テスト毎のスキューデ
ータを示す説明図である。
ータを示す説明図である。
１ 制御部 ２ 補正部 ３ 基本タイミング発生部 ４１〜４ｎ タイミング発生部 ５１〜５ｎ ＴＧデスキュー部 ６１〜６ｎ 切換部 ７１〜７ｎ フォーマット部 ８１〜８ｎ デスキュー部 ９ バス
Claims (1)
- 【請求項１】 ＩＣテスタのタイミング補正において、
テスタピンまで印加されるタイミング信号の補正するＩ
Ｃテスタにおいて、複数のタイミング発生部間のタイミ
ング補正データとテスタピン間のタイミング補正データ
を格納しもしくは送出する補正部と、この補正部より送
出されるタイミング補正データによりタイミング発生部
相互間のタイミングを補正するタイミング発生デスキュ
ー部と、テスタピン間のタイミングを補正するデスキュ
ー部とを有することを特徴としたＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356194A JP2900674B2 (ja) | 1991-12-24 | 1991-12-24 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356194A JP2900674B2 (ja) | 1991-12-24 | 1991-12-24 | Ｉｃテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05172901A true JPH05172901A (ja) | 1993-07-13 |
| JP2900674B2 JP2900674B2 (ja) | 1999-06-02 |
Family
ID=18447808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3356194A Expired - Lifetime JP2900674B2 (ja) | 1991-12-24 | 1991-12-24 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900674B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH026769A (ja) * | 1988-06-23 | 1990-01-10 | Hitachi Electron Eng Co Ltd | テスターのタイミング信号発生回路 |
| JPH03206980A (ja) * | 1990-01-09 | 1991-09-10 | Mitsubishi Electric Corp | 半導体試験装置 |
-
1991
- 1991-12-24 JP JP3356194A patent/JP2900674B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH026769A (ja) * | 1988-06-23 | 1990-01-10 | Hitachi Electron Eng Co Ltd | テスターのタイミング信号発生回路 |
| JPH03206980A (ja) * | 1990-01-09 | 1991-09-10 | Mitsubishi Electric Corp | 半導体試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2900674B2 (ja) | 1999-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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