JPS6198469A - マイクロプロセツサ間通信方式 - Google Patents
マイクロプロセツサ間通信方式Info
- Publication number
- JPS6198469A JPS6198469A JP59218640A JP21864084A JPS6198469A JP S6198469 A JPS6198469 A JP S6198469A JP 59218640 A JP59218640 A JP 59218640A JP 21864084 A JP21864084 A JP 21864084A JP S6198469 A JPS6198469 A JP S6198469A
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- JP
- Japan
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- data
- transferred
- microprocessor
- processor
- inter
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は複数個のマイクロプロセッサ間で相互にデー
タを転送することができる一フィクロプロセンサ間通信
方式に関するものである。
タを転送することができる一フィクロプロセンサ間通信
方式に関するものである。
一般に、マイクロプロセッサを使用したシステムの処理
能力を向上させるために、複数個のプロセッサを使用し
、処理を分散させる方法が知られている。
能力を向上させるために、複数個のプロセッサを使用し
、処理を分散させる方法が知られている。
第２図は従来のマイクロプロセッサ間通信方式を示すブ
ロック図であり、一方のマイクロプロセッサ／ステムか
ら他方のマイクロプロセッサシステムへ情報を転送する
場合を示す。同図において、１および２はマイクロプロ
セッサシステム（以下単にプロセッサと記す）、３はプ
ロセッサ１のデータの送信動作とプロセッサ２の受信動
作が同期していないために生ずる待時間を回避するため
に設けられたファーストインファーストアウトメモリ（
以桿にＦＩＦＯと記す）、４および５は各プロセッサ１
および２のプログラムやデータを格納するメモリである
。
ロック図であり、一方のマイクロプロセッサ／ステムか
ら他方のマイクロプロセッサシステムへ情報を転送する
場合を示す。同図において、１および２はマイクロプロ
セッサシステム（以下単にプロセッサと記す）、３はプ
ロセッサ１のデータの送信動作とプロセッサ２の受信動
作が同期していないために生ずる待時間を回避するため
に設けられたファーストインファーストアウトメモリ（
以桿にＦＩＦＯと記す）、４および５は各プロセッサ１
および２のプログラムやデータを格納するメモリである
。
次に上記構成によるマイクロプロセッサ間通信効長をＦ
ＩＦＯ３に書込む。一方、プロセッサ２はＦＩＦＯ３に
書き込まれた順序で、このデータおよびこのデータの有
効長を読み出してメモリ５に記憶するものである。
ＩＦＯ３に書込む。一方、プロセッサ２はＦＩＦＯ３に
書き込まれた順序で、このデータおよびこのデータの有
効長を読み出してメモリ５に記憶するものである。
上述のような従来のマイクロプロセッサ間通信方式では
転送すべきデータが多量の場合、データ転送のために、
プロセッサの負担が増加し、複数個のプロセッサを使用
して処理能力を向上させるという本来の目的が失なわれ
る欠点があった。
転送すべきデータが多量の場合、データ転送のために、
プロセッサの負担が増加し、複数個のプロセッサを使用
して処理能力を向上させるという本来の目的が失なわれ
る欠点があった。
この発明に係るマイクロプロセッサ間通信方式では、Ｆ
ＩＦＯにこの転送すべきデータおよびその有効長の先頭
アドレスが記憶゛されているので、各プロセッサはとの
ＦＬＦＯから先頭アドレス情報を読み出して通信するよ
うに構成したものでちる。
ＩＦＯにこの転送すべきデータおよびその有効長の先頭
アドレスが記憶゛されているので、各プロセッサはとの
ＦＬＦＯから先頭アドレス情報を読み出して通信するよ
うに構成したものでちる。
この発明においては転送するデータ量を削減す１
ることかできるため、プロセッサの
負担が減少し、１ プ・センサ
を使用した処理能力の向上を実現することができる。
ることかできるため、プロセッサの
負担が減少し、１ プ・センサ
を使用した処理能力の向上を実現することができる。
第１図はこの発明に係るマイクロプロセッサ間通信方式
の一実施例を示すブロック図でちる。同図において、６
は転送すべきデータおよびその有効長が記憶され、その
転送すべきデータおよびその有効長を各マイクロプロセ
ッサで読出しおよび書込みができる共通メモリである。
の一実施例を示すブロック図でちる。同図において、６
は転送すべきデータおよびその有効長が記憶され、その
転送すべきデータおよびその有効長を各マイクロプロセ
ッサで読出しおよび書込みができる共通メモリである。
次に上記構成によるマイクロプロセッサ間通信方式の動
作について説明する。まず、プロセンサ１は転送すべき
データとその有効長を共通メモリ６に生成し、その先頭
アドレスをＦＩＦＯ３に書込む。一方、プロセッサ２は
ＦＩＦＯ３の先頭アドレスを読み出すことにより、デー
タとその有効長が記憶された共通メモリ６の格納アドレ
スを知るととができる。したがって、プロセッサ２は共
通メモリ６の格納アドレスをアクセスすることによって
、そのデータを受は取ることができる。同様にして、プ
ロセッサ２からプロセッサ１ヘデータを転送することが
できる。 １
なお、以上は２台のマイクロプロセッサ間の通信につい
て説明したが、３台以上接続されたマイクロプロセッサ
間の通信についても同様にできることはもちろんである
。
作について説明する。まず、プロセンサ１は転送すべき
データとその有効長を共通メモリ６に生成し、その先頭
アドレスをＦＩＦＯ３に書込む。一方、プロセッサ２は
ＦＩＦＯ３の先頭アドレスを読み出すことにより、デー
タとその有効長が記憶された共通メモリ６の格納アドレ
スを知るととができる。したがって、プロセッサ２は共
通メモリ６の格納アドレスをアクセスすることによって
、そのデータを受は取ることができる。同様にして、プ
ロセッサ２からプロセッサ１ヘデータを転送することが
できる。 １
なお、以上は２台のマイクロプロセッサ間の通信につい
て説明したが、３台以上接続されたマイクロプロセッサ
間の通信についても同様にできることはもちろんである
。
以上詳細に説明したように、この発明に係石マイクロプ
ロセッサ間通信方式によればマイクロプロセッサ間で通
信するデータ量が多い場合に１、データおよびそのデー
タ長が記憶されている共通メモリの先頭アドレス情報だ
けを転送すればよいので、データ転送の負荷を軽減する
ことができるｂ来がある。
ロセッサ間通信方式によればマイクロプロセッサ間で通
信するデータ量が多い場合に１、データおよびそのデー
タ長が記憶されている共通メモリの先頭アドレス情報だ
けを転送すればよいので、データ転送の負荷を軽減する
ことができるｂ来がある。
第１図はこの発明に係るマイクロプロセッサ間通信方式
の一実施例を示すブロック図、第２図は従来のマイクロ
プロセッサ間通信方式を示すブロック図でちる。 １および２−・６参マイクロプロセッサシステム、３・
−・囃ファーストインファーストアウトメモリ（ＦＩＦ
Ｏ）、４および５略・・・メモリ、６−・・・共ｊメそ
り。
の一実施例を示すブロック図、第２図は従来のマイクロ
プロセッサ間通信方式を示すブロック図でちる。 １および２−・６参マイクロプロセッサシステム、３・
−・囃ファーストインファーストアウトメモリ（ＦＩＦ
Ｏ）、４および５略・・・メモリ、６−・・・共ｊメそ
り。
Claims (1)
- 複数個のマイクロプロセッサ間でデータの転送を行なう
マイクロプロセッサ間通信方式において、転送すべきデ
ータおよびその有効長が記憶され、その転送すべきデー
タおよびその有効長を各マイクロプロセッサで読出しお
よび書込みができる共通メモリと、この転送すべきデー
タおよびその有効長の先頭アドレス情報が記憶されたフ
ァーストインファーストアウトメモリとを備え、ファー
ストインファーストメモリに記憶された先頭アドレス情
報を用いて通信することを特徴とするマイクロプロセッ
サ間通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218640A JPS6198469A (ja) | 1984-10-19 | 1984-10-19 | マイクロプロセツサ間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218640A JPS6198469A (ja) | 1984-10-19 | 1984-10-19 | マイクロプロセツサ間通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6198469A true JPS6198469A (ja) | 1986-05-16 |
Family
ID=16723113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218640A Pending JPS6198469A (ja) | 1984-10-19 | 1984-10-19 | マイクロプロセツサ間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6198469A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878197A (en) * | 1987-08-17 | 1989-10-31 | Control Data Corporation | Data communication apparatus |
| KR100469237B1 (ko) * | 2000-03-09 | 2005-01-31 | 엘지전자 주식회사 | 상호 프로세서 통신 장치 |
| JP2009116561A (ja) * | 2007-11-06 | 2009-05-28 | Mitsubishi Electric Corp | データ転送システム |
-
1984
- 1984-10-19 JP JP59218640A patent/JPS6198469A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878197A (en) * | 1987-08-17 | 1989-10-31 | Control Data Corporation | Data communication apparatus |
| KR100469237B1 (ko) * | 2000-03-09 | 2005-01-31 | 엘지전자 주식회사 | 상호 프로세서 통신 장치 |
| JP2009116561A (ja) * | 2007-11-06 | 2009-05-28 | Mitsubishi Electric Corp | データ転送システム |
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