JPH02202660A - 多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム - Google Patents

多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム

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JPH02202660A
JPH02202660A JP2084789A JP2084789A JPH02202660A JP H02202660 A JPH02202660 A JP H02202660A JP 2084789 A JP2084789 A JP 2084789A JP 2084789 A JP2084789 A JP 2084789A JP H02202660 A JPH02202660 A JP H02202660A
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清 須藤
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阿保 憲一
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亘 菊池
Tatsuya Yamaguchi
達也 山口
Kimishige Ogura
仁成 小椋
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (概要) 小規模システムから大規模システムまで柔軟にシステム
の拡張が可能なハードウェア構成を有する多目的プロセ
ッサおよび多目的プロセッサを備えたデータ処理システ
ムに関し、 共通のハードウェアを小規模システムでは単数のみ、大
規模システムでは複数を、接続することにより、ハード
ウェアの拡張が柔軟かつ容易にでき、システム性能を向
上させることを目的とし、命令実行制御専用プロセッサ
と、システムとチャネルの制御および前記命令実行制御
専用プロセッサが実行できない命令の処理を実行するプ
ロセッサと、を備えたデータ処理システムに付加するこ
とができ、前記プロセッサと全く同一のハードウェア構
成を有し、通常の処理はチャネルの制御および入出力命
令の処理のみを実行する多目的プロセッサと、その多目
的プロセッサを備えたデータ処理システムとしたもので
ある。
〔産業上の利用分野 〕
本発明は、小規模システムから大規模システムまで柔軟
にシステムの拡張が可能なハードウェア構成を有する多
目的プロセッサおよび多目的プロセッサを備えたデータ
処理システムに関する。
〔従来の技術 〕
従来のデータ処理システムでは、それが小規模システム
の場合、第4図にしめすように、プロセッサ1を命令処
理用に用いるとともに、チャネル制御用にも用い、記憶
装置3に格納された資源を共通バス4を介してプロセッ
サ1が読出すことができるようにし、その読出した資源
に従ってプロセッサ1が複数接続した各チャネル101
゜102.103のそれぞれに接続されている外部記憶
装置、入出力装置、あるいは表示装置等を制御し、動作
させる。
また、大規模システムの場合、第5図にしめすように、
共通バス4を介して命令処理用プロセッサ2、チャネル
101制御専用のプロセッサ5、チャネル102制御専
用のプロセッサ6、チャネル103制御専用のプロセッ
サ7、および記憶装置3を接続し、命令処理用プロセッ
サ2の指令を受けたプロセッサ5,6.または7がその
管理下にあるチャネル101,102.または103を
制御する。
(発明が解決しようとする課題 ) 上記従来のデータ処理システムでは、小規模システムの
場合、単一のプロセッサlで複数のチャネルを管理して
いるため、各チャネル101゜102.103をシーケ
ンシャルに動作させることになり、データ転送処理時間
が増大し、システム性能が低下する。さらに、小規模シ
ステムでは、処理業務の増大に伴ない入出力装置を増設
し、システムの規模を大きくすると、チャネル制御の負
荷を減らすために、新たなチャネル制御専用のプロセッ
サを付加しなければならず、しかもそのプロセッサ専用
の新たなファームウェアを作成しなければならない。
また、大規模システムの場合、プロセッサ5゜6、また
は7がその管理下にあるチャネル101.102.また
は103の制御に最適なプロセッサを選定して接続する
ため、各々別のプロセッサを使用することになり、コス
トの増大を招く、そしてこれら複数のチャネル5,6.
7は、たとえその中心部に同一のマイクロプロセッサを
使用しても周辺部がチャネルによって異なるため、共通
ハードウェアのチャネルにならず、ファームウェアの共
通化もできないという問題点があった。
本発明は、上記問題点に鑑みて成されたものであり、そ
の解決を目的として設定される技術的課題は、共通のハ
ードウェアを小規模システムでは単数のみ、大規模シス
テムでは複数を、接続することにより、ハードウェアの
拡張が柔軟かつ容易にでき、システム性能を向上させる
ことができるようにした、多目的プロセッサおよび多目
的プロセッサを備えたデータ処理システムを提供するこ
とにある。
〔課題を解決するための手段 〕
本発明は、上記課題を解決するための具体的な手段とし
て、第1図に示すように、多目的プロセッサを構成する
にあたり、命令実行制御専用プロセッサ11と、システ
ムとチャネルの制御および前記命令実行制御専用プロセ
ッサ11が実行できない命令の処理を実行するプロセッ
サ12と、を備えた処理システム10に付加することが
でき、前記プロセッサ12と全く同一のハードウェア構
成を有し、通常の処理はチャネルの制御および入出力命
令の処理のみを実行するプロセッサ13としたものであ
る。
また、データ処理システムを構成するにあたっては、命
令実行制御専用プロセッサ11と、システムとチャネル
の制御および前記命令実行制御専用プロセッサ11では
実行できない命令を処理するプロセッサ12と、前記プ
ロセッサ12と同一ハードウェア構成で通常の処理はチ
ャネル制御と入出力命令の処理のみを行うプロセッサ1
3とを、少なくとも一つ以上装備したものである。
そして、前記データ処理システムの前記プロセッサ12
と前記プロセッサ13は、電源投入直後の初期状態で自
プロセッサが前記プロセッサ12であるか否かを識別す
る手段を持つものとする。
〔作用〕
本発明は上記構成により、データ処理システム10が、
システムとチャネルの制御、および命令実行制御専用プ
ロセッサ11では実行できない命令を処理するプロセッ
サ12と、通常の処理はチャネル制御と入出力命令のみ
を行うプロセッサ13とを、処理内容を替えた同一ハー
ドウェア構成の多目的プロセッサにより増設容品に構成
することができ、ファームウェアの共通化が容易となり
、システムの柔軟性が増し、多目的プロセッサをプロセ
ッサ13として増設することにより小規模のシステムか
ら大規模のシステムまで容易かつ安価に統一的なシステ
ムを編成することができるようになる。
(実施例 ) 以下、本発明の実施例として、システムの制御、チャネ
ルの制御、および命令実行制御専用プロセッサ11では
実行できない命令を処理するプロセッサ12を一つ備え
た場合について図示説明する。
小規模あるいは中規模のシステム10aとしては、第2
図に示すように、大規模システムの基本構成システムを
構成させるための、多機能ではあるが高速処理の命令実
行制御専用プロセッサ(以下IPUと略す)11と、シ
ステムに唯一つの資源の制御、チャネルの制御、および
命令実行制御専用プロセッサ11では実行できない命令
を処理するための、処理は低速ではあるが多機能のプロ
セッサ(以下5PUaと略す)12とを各1台ずつ備え
る。
IPUIIと、5PUa 12と、記憶装置14を、共
通バス15を介して接続する。
5PUa 12には、MPU に’イクロプロセッサユ
ニット)21と、ACNV (アドレス変換手段)22
と、DMAC(ダイレクトメモリアクセスコントローラ
)23とを備える。MPU21およびACNV22とD
MAC23とは、工0−バス200を介して接続させる
さらにIO−バス200には、フロッピィディスク等の
イニシャルシステムファイルを接続するFPC(フロッ
ピィチャネル)201と、ワークステーションを接続す
るWSC(ワークステーションチャネル)202と、C
MC(回線チャネル)あるいはLANC(ローカルエリ
アネットワークチャネル)等の通信用インタフェースを
接続する通信チャネル203と、FC(ファイルチャネ
ル)204を接続する。
そしてDMAC23には、バス200aを介して、必要
台数のフロッピィディスクあるいはハードディスク等を
接続したFC(ファイルチャネル)205,206を接
続する。
このシステム10aでは、5PUa12が各チャネル2
01,202,203,204゜205、および206
の制御を行い、また、電源投入直後の初期状態に自プロ
セッサ内の初期診断および初期設定を行う。さらにまた
5PUa 12は、システム動作中に、時刻を設定した
り読み込んだりする命令、エラーが起きたときの後処理
、あるいは入出力命令等の、IPUIIが実行できない
命令をIPUIIからの通知を受けて処理する。
電源投入時に5PUa12では、MPU21により電源
投入直後の初期状態において、自プロセッサ内の初期診
断および初期設定を行い、また、記憶装置14および各
チャネル201゜202.203,204,205.お
よび206の初期診断および初期設定を行う。その後、
Fe2O2側から初期プログラムを記憶装置14へ格納
し、MPU21により記憶装置14に格納されたプログ
ラムが読み込まれて実行され、以降の制御が行われる。
次に、大規模システム10bとしては、第3図に示すよ
うに、IPUIIがIPUlla、IPUllb、IP
Ullc、およびIPUIIdの4つからなり、5PU
a12が1つで、この5PUaと同一のハードウェア構
成のプロセッサとし、通常の処理はチャネル制御と入出
力命令の処理のみを行うプロセッサ(SPUb)13が
、5PUb13aと5PUb13bの2つからなるシス
テムとする。そしてこれらのIPUII、5PUa 1
2.5PUb13、および記憶装置14は共通バス15
を介して接続する。
5PUa 12には、IO−バス200を介してFPC
201とWSC202を接続する。小規模システム10
aでは5PUa 12に接続した通信チャネル203、
FC−I204、およびFe2O2,206を、大規模
システムの5PUa 12には特に必要が生じないかぎ
り接続せずにおき、5PUb13aにIO−バス207
を介して通信チャネル203、およびFC−I204を
接続し、DMAC23aにバス208を介してFe2O
2,206を接続する。
5PUb13bには、必要に応じてIO−バス210を
介してFC−I 212を接続し、バス213を介して
FC214,215を接続する。
この構成に、さらに増設が必要になった場合には、各チ
ャネルを接続してサブシステムとしてまとめた5PUa
 12、あるいは5PUb 13を、−括して共通バス
15に接続させることにより増設する。
各5PUa12.5PUb13の処理範囲は以下のよう
にする。
5PUa 12は、チャネル制御としては接続したFP
C201とWSC202のみ制御を行い、初期診断およ
び初期設定としては電源直後の初期状態において自プロ
セッサ内の初期診断および初期設定を、また、IPUI
Iおよび記憶装置14の初期診断および初期設定を行い
、さらにその他の処理として、システム動作中にはIP
Ullが実行できない命令をIPUIIからの通知によ
り処理する。
5PUb 13のうち5PUb 13aの方では、IO
−バス207で接続した通信チャネル203とFC−I
204、およびDMAC23aにバス208を介して接
続したFe2O2゜206を制御し、それらに対する入
出力命令を処理する。また、電源投入直後の初期状態に
おいて、自プロセッサ内の初期診断および初期設定を行
う。
5PUb13のうち5PUb13bの方では、IO−バ
ス211’i!?接続したFC−I212、およびDM
AC23bにバス213を介して接続したFC214,
215を制御し、それらに対する入出力命令を処理する
。また、電源投入直後の初期状態において、自プロセッ
サ内の初期診断および初期設定を行う。
このように構成した大規模システム10bでは、電源投
入時に、5PUa12のMPU21が起動して、5PU
a 12の内蔵プログラムにより電源投入直後の初期状
態において、自プロセッサ内の初期診断および初期設定
を行い、また、IPUII、記憶装置14およびFPC
201とWSC202の初期診断および初期設定を行う
その後、DMAC23を起動してFPC201側より初
期マイクロプログラムを記憶装置14に格納し、その格
納されたプログラムはMPU21に読み込まれ、MPU
21により実行され、それ以降の制御を行う。
一方、電源投入直後に、5PUb13aおよび5PUb
13bが起動し、MPU21a、MPU21bがそれぞ
れの各内蔵プログラムにより自プロセッサ内の初期診断
および初期設定、および接続している各チャネルの初期
診断および初期設定を行う。
その後に5PUb13aまたは5PUb13bが、IP
UII、記憶装置14の初期診断及び初期設定を行なう
か否かについては、MPU21a、MPU21bが読み
込んだID情報から判断する。
本実施例ではID情報は、5PUa 12゜5PUb1
3a、5PUb13bが各々1枚のプリント板とした時
、それらを装置のバックパネルに挿入した場合の物理的
位置により入力される信号のハイレベル/ローレベルに
より定められるとする。ID情報が「0」の場合には、
初期マイクロプログラムを読み込むべきプロセッサであ
ると判断し、「0」以外の場合には、自プロセッサ内の
初期診断および初期設定を行った後の動作を、ID情報
が「0」のプロセッサからの指示が有るまで待機させる
。そして、5PUa 12による初期マイクロプログラ
ムの記憶装置14への格納が終った後、5PUa 12
からの指示を受けて、5PUb13aまたは5PUb1
3bが記憶装置14に格納されたプログラムを読み込み
、以降の処理を行う。
このように実施例では、小規模あるいは中規模のシステ
ムにおいては、チャネル制御の処理を単一の安価なプロ
セッサ(SPUa 12)により、低コストで行うこと
ができる。また、大規模システムの場合においては、5
PUa12と同一のハードウェア構成のプロセッサであ
る安価な5PUb13に必要なチャネルを付加して接続
することで、チャネル処理の負荷を分散することが容易
にできる。このため、システムの大小に応じて、柔軟か
つ低コストに対応できるデータ処理システムを実現でき
る。
5PUa 12によって初期マイクロプログラムの管理
を受は持たせ、IPUIIの初期診断および初期設定を
行うことができるようにしたことにより、増設する5P
Ub 13を、専ら自プロセッサ関連の処理に割当てる
ことができ、増設するハードウェアに対するファームウ
ェアを容易に共通化でき、増設システムを統一的に扱う
ことができる。
(発明の効果 ) 以上のように本発明では、システムとチャネルの制御、
および命令実行制御専用プロセッサ11が実行できない
命令の、処理を実行するプロセッサ12と、同一ハード
ウェア構成の安価な多目的プロセッサを、チャネルの制
御および入出力命令のみを実行するプロセッサ13とし
て、データ処理システム10を統一的に増設することが
出来るようにしたことにより、小規模システムにおいて
はチャネル制御の処理を単一のプロセッサ13を用いて
低コストで行うことができ、大規模システムにおいては
同一ハードウェアのプロセッサ13と必要なチャネルを
付加することでチャネル処理の負荷を分散することがで
きる。これにより、ファームウェアが共通化でき、必要
とするシステムの規模に応じて、統一的に拡張可能な、
低コストで対応できるデータ処理ステムを実現すること
ができる。
【図面の簡単な説明】
第1図は、本発明による多目的プロセッサを備えたデー
タ処理システムを示す構成図 第2図は、実施例による小中規模のデータ処理システム
を示す構成図、 第3図は、実施例による大規模のデータ処理システムを
示す構成図、 第4図は、従来の小規模データ処理システムを示す構成
図、 第5図は、従来の大規模データ処理システムを示す構成
図、 10・・・データ処理システム 11・・・命令実行制御専用プロセッサ(IPU)12
・・・システムとチャネルの制御および命令実行制御専
用プロセッサ11が実行できない命令の処理を実行する
プロセッサ (SPUa) 3・・・チャネルの制御および入出力命令のみを実行す
るプロセッサ(SPUb) 4・・・記憶装置 5・・・共通バス 釘凭搾11Cよる・ト・ヂ1り員のデータ6デシステム
壇「、1構成IWX 2 図

Claims (3)

    【特許請求の範囲】
  1. (1)命令実行制御専用プロセッサ(11)と、システ
    ムとチャネルの制御および前記命令実行制御専用プロセ
    ッサ(11)が実行できない命令の処理を実行するプロ
    セッサ(12)と、を備えたデータ処理システム(10
    )に付加することができ、前記プロセッサ(12)と全
    く同一のハードウェア構成を有し、通常の処理はチャネ
    ルの制御および入出力命令の処理のみを実行するプロセ
    ッサ(13)としたことを特徴とする多目的プロセッサ
  2. (2)命令実行制御専用プロセッサ(11)と、システ
    ムとチャネルの制御および前記命令実行制御専用プロセ
    ッサ(11)では実行できない命令を処理するプロセッ
    サ(12)と、前記プロセッサ(12)と同一のハード
    ウェア構成で通常の処理はチャネル制御と入出力命令の
    処理のみを行うプロセッサ(13)とを、少なくとも一
    つ以上装備したことを特徴とするデータ処理システム。
  3. (3)請求項2記載のデータ処理システムにおいて、前
    記プロセッサ(12)と前記プロセッサ(13)は、電
    源投入直後の初期状態で自プロセッサが前記プロセッサ
    (12)であるか否かを識別する手段を持つことを特徴
    とするデータ処理システム。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59225428A (ja) * 1983-06-07 1984-12-18 Fujitsu Ltd 入出力処理装置
JPS61118860A (ja) * 1984-11-15 1986-06-06 Mitsubishi Electric Corp デイジタル制御装置
JPS6292058A (ja) * 1985-10-18 1987-04-27 Fujitsu Ltd マルチプロセツサシステム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59225428A (ja) * 1983-06-07 1984-12-18 Fujitsu Ltd 入出力処理装置
JPS61118860A (ja) * 1984-11-15 1986-06-06 Mitsubishi Electric Corp デイジタル制御装置
JPS6292058A (ja) * 1985-10-18 1987-04-27 Fujitsu Ltd マルチプロセツサシステム

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