JPS59225428A - 入出力処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 複数のチャネル装置を制御する入出力処理装置の構成法
に関す。

（ｂ）　　技術の背景 最近のデータ処理システムの一般的な構成法を見ると、
中央制御装置と、複数のチャネル装置を制御する入出力
処理装置と、主記憶装置と、メモリ制御ユニットとから
なっており、メモリ制御ユニットはメモリアクセス制御
及び各装置間のインタフェースパスを制御する機能を持
っている。

又、一つの入出力装置を複数のチャネル装置と接続し、
どちらのチャネル装置からもアクセスできるようなシス
テム構成を一般に組んでいる。

更に、最近の技術動向としては、どのチャネル装置を用
いて入出力装置に起動をかけるがというような、チャネ
ルバス選択の管理を入出力処理装置レベルで実現する傾
向にある。

一方、最近のシステムの増大化に伴って、上記入出力処
理装置をこれ迄の１台から２台に増やす動向が見られる
。

こうした、２台の入出力処理装置を持つシステムの構成
を考える場合、それぞれの入出力処理装置と、それに接
続されている複数のチャネル装置とを１群として、互い
に独立した系（チャネルサブシステムと呼ぶ）となる形
で構成すると、例えば１Ｂチャネル装置、１０２４人出
力装置を制御する入出力処理装置が、物理的に２台、上
記メモリ制御ユニットに接続されているだけであり、シ
ステム全体として見た時、融通性のあるシステムと言え
ない問題があり、効果的な入出力処理装置の構成法が望
まれていた。

（Ｃン　従来技術と問題点 従来技術によって、２台の入出力処理装置を有するデー
タ処理システムを構成すると、第１図に示すシステム構
成となる。

ｔこで１は中央制御装置（ＣＰＵ　）　、　２は主記憶
装置（ＭＳ）　、　３は本発明に関連する入出力処理装
置（ＪＯＰ　）　、　４がメモリ制御ユニット（ＭＣＵ
　）で主記憶装置（ＭＳ）　２．に対するメモリアクセ
スの他、各装置間、のインタフェースパス制御を行う。

そして５がチャネル装置（ＣＨＥ　）である。又、メモ
リ制御ユニッ）　（ＭＣＵ　）、　４と入出力処理装置
（ＩＯＰ）３とを接続するインタフェース線の内、■は
対中央制御装置インタフェース線であり、入出力処理に
関連する制御情報の授受が行われる。■は対主記憶装置
インタフェース線であり、主記憶装置（ＭＳ）との間で
、データの授受が行われる。

このシステム構成においては、物理的にも、論理的にも
、Ｎ台のチャネル装置（ＣＨＥ　）　５を持つ入出力処
理装置（ＩＯＰ　）　３が２台あることになり、全体と
して見るとチャネル装置の数は２Ｎ台に増えているが、
互いに独立した構成であるので、チャネルバス選択はそ
れぞれのサブシステム内のチャネル装置に限られてしま
う。

従って、一方の入出力処理装置（ＩＯＰ　）　３に障害
が発生すると、その入出力処理装置に接続されているチ
ャネル装置５及び入出力装置に対しては全くアクセス出
来ない問題を持っている。

（ｄｌ　　発明の目的 本発明は上記従来の欠点に鑑み、物理的によ２台の入出
力処理装置で構成されているが、論理的には２Ｎ台のチ
ャネル装置を持つ、１台の入出力処理装置に見える入出
力処理装置を構成する方法を提供することを目的とする
ものである。

（ｅｌ　　発明の構成 そしてこの目的は、本発明によれば中央制御装置と、複
数のチャネル装置を制御する入出力処理装置と、主記憶
装置と、メモリアクセス制御及び上記中央制御装置と入
出力処理装置間のインタフェースパスを制御するメモリ
制御ユニットとがら成るデータ処理システムにおいて、
上記入出力処理装置を２台設け、２台の入出力処理装置
の一方をマスター、他方をスレーブに設定する手段と、
上記スレーブ側の入出力処理装置の対中央制御装置イン
タフェースを閉塞する手段と、上記２台の入出力処理装
置間の通信手段とを設けて、２台の入出力処理装置が論
理的に１台の入出力処理装置として動作するように制御
する方法を提供することによって達成され、２台の入出
力処理装置を、２Ｎ台のチャネル装置を持つ１台の入出
力処理装置として動作させることができ、融通性のある
システムを得ることができる利点がある。

（ｆｌ　　発明の実施例 以下本発明の実施例を図面によって詳述する。

第２図が本発明の一実施例の概念をブロフク図で示した
図であって、（イ）はその物理的構成を示し、（ロ）は
論理イメージを示す図である。

ここで、４，３は第１図で説明したものと同じものであ
り、４．３以外の装置については、本発明の詳細な説明
する為には、直接関係しないので省略しである。

先ず、物理的構成を示す（イ）は、本発明を実施した場
合の、２台の入出力処理装置とメモリ制御ユニット間の
接続を示しており、■■は第１図で説明したものと同じ
である。

２台の入出力処理装置を有するデータ処理システムに本
発明を実施した場合、必ず一方の入出力処理装置をマス
ター、他方の入出力処理装置をスレーブに設定し、スレ
ーブ側の対中央制御装置インタフェース線■を閉塞して
、メモリ制御ユニット（ＭＣＩＪ　）　４に接続されて
いる２台の入出力処理装置３を１台の入出力処理装置と
して動作できるように構成する。

然し、■のデータ線に関しては、それぞれの入出力処理
装置３が持っているデータ転送能力を確保する必要があ
る為、物理的インクフェース線をその侭残しておく必要
がある。

上記本発明の概念を論理的イメージで表現したものが（
ロ）の図である。本来、マスター、スレーブの２台の入
出力処理装置３がメモリ制御ユニッ）　（ＭＣｊｌ　）
　４から見ると、１台の入出力処理装置となっており、
中央制御装置に対する制御情報に関するインタフェース
線■は１本に集約されている。

然して、（イ）の構成の侭では、１つのメモリ制御ユニ
ット（ＭＣＵ　）　４からマスター側の入出力処理装置
（ＩＯＰ　）　３を経由して、スレーブ側の入出力処理
袋ｒａ　（ＩＯＰ　）　ｓに接続されているチャネル装
置を制御することが出来ないので、本発明においては、
マスター、スレーブの２台の入出力処理装置（ＩＯＰ　
）　３の間に通信手段を設けることが必要となる。

その通信手段の一実施例を、第３図で示しである。この
図面において１〜４は第１図で説明したものと同じもの
であり、第２図で説明したように、２台の入出力処理装
置（ＩＯＰ　）　３の内、一方がマスターであると、他
方がスレーブとなるように構成されている。

この２台の入出力処理装置（ＩＯＰ　）　３の間の通信
手段として必要な条件を考えると、先ずメモリ制御ユニ
ッ）　（ＭＣＵ　）　４を通して、中央制御装置（ＣＰ
Ｕ　）　１から入出力起動命令を受けて、サブチャネル
番号（入出力装置対応）を知り、主記憶装置（ＭＳ）　
２に設けられている入出力装置対応のサブチャネルから
、該入出力装置のステータスを見て、中央制御装置（Ｃ
ＰＵ　）１にコンディションコード（ＣＧ）を返送する
場合、中央制御装置（ＣＰＩＩ）１との情報授受は、あ
くまでもマスター側の入出力処理装置（ＩＯＰ　）　３
であるので、該サブチャネルもマスター側の入出力処理
装置（ＩＯＰ　）　３で読み取り、当該入出力装置のス
テータスによって決まるコンディションコード（ＣＣ）
を、中央制御装置（ＣＰＩＪ　）　１に返送して、その
中央制御装置（ｃｐｕ　＞　ｉを開放する。

若し、中央制御装置（ＣＰＵ　’）　１を開放後、入出
力オペレーションを実行する場合、マス、ター側の入出
力処理袋Ｗ　、（ＩＯＰ　）　３がコンディションコー
ド（ＣＣ）を返送後、主記憶装置（ＭＳ）　２よりチャ
ネルコマンド語（サブチャネル内に存在する）を読み取
って、入出力オペレーションを行うが、入出力オペレー
ションを実行すべきチャネル装置番号が、スレーブ側の
入出力処理装置（ＩＯＰ　）　３に関連する場合、上記
通信手段によってチャネル装置番号、入出力装置番号を
スレーブ側の入出力処理装置（ＩＯＰ　）　３に送出し
て、入出力オペレーションの制御を移す必要がある。

この時の、スレーブ側の入出力処理装置（ＩＯＰ）３に
対する起動信号がＲＱ線を通じて送出され、スレーブ側
の入出力処理装置（ＩＯＰ　）　３がこのＲＱ倍信号受
信すると、直ちにに応答信号Ｒ５を返送し、その後マス
ター側の入出力処理装置（ＩＯＰ　）　３がＤＡＴＡ線
を通じて前記チャネル装置番号、入出力装置番号をスレ
ーブ側の入出力処理装置（ＩＯＰ　）　３に送出し、以
後はスレーブ側の入出力処理装置（１０Ｐ　）　３の対
主記憶装置インタフェース線■を通して・該入出力オペ
レーションに関するチャネルコマンド語を読み取り、そ
のコマンドに従っタテータ転送を行う。

該データ転送が終了すると、中央制御装置（ＣＰＵ）１
に該入出力オペレーションに関する終結処理を行わせる
為、スレーブ側の入出力処理装置（１０Ｐ　）　３より
マスター側の入出力処理装置（ＩＯＰ）３に対して、上
記と同じ手順で必要な情報（各種ステータス）を送出し
、該情報を受信したマスター側の入出力処理装置（ＩＯ
Ｐ　）　３がメモリ制御ユニット＜ＭｃＩＪ　）４の対
中央制御装置インタフェース線■によって、中央制御装
置（ＣＰＵ　）　１に割り込みを掛け、終結処理要求を
出す。

以上を要約すると、２つの入出力処理装置（１０Ｐ）３
間の通信の１例として： １）マスター人出力処理装置からスレーブ入出力処理装
置への通信例。

イ）スレーブ側入出力処理装置に対する起動。

口）入出力オペレーションの移管。

チャネル装置番号、サブチャネル番号の送出。

２）スレーブ入出力処理装置からマスター人出力処理装
置への通信例。

イ）マスター側入出力処理装置からの起動に対する応答
。

口）入出力オペレーション終了後の終結処理に必要な各
種ステータス情報の送出。

等を挙げることができる。

第４図は２台の入出力処理装置（ＩＯＰ　）　３とそれ
に接続される複数のチャネル装置（ＣＨＥ　）　５及び
そのチャネル装置（ＣＨＥ　）　５に接続される入出力
装置との接続関係を示したものであり、（イ）は従来例
の場合を示し、（ロ）は本発明による場合を示している
。

（イ）の従来例においては、それぞれの入出力処理装置
（ＩＯＰ　）　３に接続されるチャネル装置（Ｃ１（Ｅ
　）　５は互いに独立であるので、一つの入出力処理装
置（ＩＯＰ　）　３が障害になると、その入出力処理装
置（ＩＯＰ　）　３に接続されているチャネル装置（Ｃ
ＨＩ！　）　５及び入出力装置は制御できなくなる。

然して、（ロ）の本発明による入出力処理装置（ＩＯＰ
　）　３に対する接続例においては、２台の入出力処理
装置（ＩＯＰ　）が論理的には２Ｎ台のチャネル装置（
ＣＨＩ！　）　５を持つ、１台の入出力処理装置（ＩＯ
Ｐ　）　３として動作するように制御され、図示されて
いるように、それぞれの入出力装置を共用しているので
、２台の入出力処理装置（ＩＯＰ　）の内、いずれか一
方が障害になっても、他方の入出力処理装置（ＩＯＰ　
”）で総ての入出力装置を制御することができる。

（幻　発明の効果 以上詳細に説明したように、本発明によれば２台の入出
力処理装置を有するデータ処理システムにおいて、該２
台の入出力処理装置をマスター／スレーブのいづれかに
設定し、スレーブ側の入出力処理装置の対中央制御装置
インタフェースを閉塞し、且つ２台の入出力処理装置間
に通信手段が設けられて、２台の入出力処理装置が、論
理的には２Ｎ台のチャネル装置を持つ１台の入出力処理
装置として動作するように制御されるので、それぞれの
入出力処理装置が持っているチャネル装置をシステムが
共用できる他、第４図のように２台の入出力処理装置の
内、いずれか一方が障害になっても、他方の入出力処理
装置で総ての入出力装置を制御できるので、単に２台の
入出力処理装置を互いに独立に設ける従来の方式に比べ
て、柔軟性があり、且つ信頼度の高いデータ処理システ
ムを構成出来る効果がある。

【図面の簡単な説明】

第１図は２台の入出力処理装置を有するデータ処理シス
テムを従来方式で構成した場合をブロック図で示した図
、第２図は本発明の一実施例を概念的に示した図、第３
図は本発明を実施する場合に必要な入出力処理装置間通
信の１例をブロック図で示した図、第４図は入出力処理
装置とチャネル装置と入出力装置との接続関係を示した
図である。 図面において、ｌは中央制御装置（ＣＰＵ）、２は主記
憶装置（、ＭＳ）　、　３は入出力処理袋ｆｉ　（ＩＯ
Ｐ）、４はメモリ制御ユニット（ＭＣＩ　）　、　５は
チャネル装置（ＣＵＥ　）　、■は対中央制御装置イン
タフェース線、■は対主記憶装置インタフェース線。 ＲＱ、　Ｒ３，ＤＡＴＡは入出力処理装置間の通信線を
それぞれ示す。 柔　１　口 Ｎ台　　　　　　　　　　Ｎ台 茅　　２　　Ｑ Ｆ 事　３　口 峯　４　旧

Claims (1)

【特許請求の範囲】
1. 中央制御装置と、複数のチャネル装置を制御する入出力
   処理装置と、主記憶装置と、メモリアクセス制御及び上
   記中央制御篩装置と入出力処理装置間のインタフェース
   パスを制御するメモリ制御ユニットとから成るデータ処
   理システムにおいて、上記入出力処理装置を２台設け、
   ２台の入出力処理袋装置の一方を□マスター、他方をス
   レーブに設定する手段と、上記スレーブ側の入出力処理
   装置の対中央制御装置インタフェースを閉塞する手段と
   、上記２台の入出力処理装置間の通信・手段とを設けて
   、２台の入出力処理装置が論理的に１台の入出力処理装
   置とし、て動作するように制御することを特徴とする入
   出力処理装置。