JPS6292058A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS6292058A JPS6292058A JP23242085A JP23242085A JPS6292058A JP S6292058 A JPS6292058 A JP S6292058A JP 23242085 A JP23242085 A JP 23242085A JP 23242085 A JP23242085 A JP 23242085A JP S6292058 A JPS6292058 A JP S6292058A
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- output
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- instruction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
マルチプロセッサシステムにおいて、ブｏ ４Ｈ□７す
を１個の主たるブロモ・、ノ叶（ＳＰＵ）と複数の命令
制ｎ■専用プロセ・、す（ｌＰｔＪ）に分け、名ｊＰ［
Ｊは人出力制御や一部ソス子ム制御に関する命令を除き
命令全般が実行可能であり、Ｓ Ｐ ｔＪは各Ｉ ｉ）
Ｕ及びチャネルの制御を行う。これにより、マルチプ
ロセッサシステムの構成及び制御を簡単化することが出
来る。
を１個の主たるブロモ・、ノ叶（ＳＰＵ）と複数の命令
制ｎ■専用プロセ・、す（ｌＰｔＪ）に分け、名ｊＰ［
Ｊは人出力制御や一部ソス子ム制御に関する命令を除き
命令全般が実行可能であり、Ｓ Ｐ ｔＪは各Ｉ ｉ）
Ｕ及びチャネルの制御を行う。これにより、マルチプ
ロセッサシステムの構成及び制御を簡単化することが出
来る。
（産業上の利用分野〕
本発明はマルチプロセッサシステム、特に、１個の主た
るプロセッサと複数の命令制御専用プロセッサを備え、
主たるプロセッサが複数の命令制御専用プロセッサとチ
ャネルの制御を行うマルチプロセッサシステムに関する
。
るプロセッサと複数の命令制御専用プロセッサを備え、
主たるプロセッサが複数の命令制御専用プロセッサとチ
ャネルの制御を行うマルチプロセッサシステムに関する
。
マルチプロセッサシステムは、１システム内に複数のｃ
ｐｕを持ち、主記憶装置や入出力装置等、すべてのシス
テム資源及びデータを複数のＣＰＵが共有するシステム
である。
ｐｕを持ち、主記憶装置や入出力装置等、すべてのシス
テム資源及びデータを複数のＣＰＵが共有するシステム
である。
第３図は、従来のマルチプロセッサシステムの構成をブ
ロック図で示したもので、同じ構成のＡ側装置及びＢ側
装置が左右対称に配置されている。
ロック図で示したもので、同じ構成のＡ側装置及びＢ側
装置が左右対称に配置されている。
第３図において、２１０．及び２１Ｏ６は主犯ｊｑ袋ｉ
？？ （Ｍ Ｅ Ｍ、 、 Ｍ Ｆ、 Ｍｂ ） ’
７：アリ、２２０１及び２２０．は中央処理装置（ＣＰ
Ｕ、、ＣＰＵｂ）である。２３０１及び２３０．はチャ
ネル（ＣＨ，、ＣＨ，）で、入出力装置（Ｉｌｏ）とＭ
巳Ｍ２１０．及びＭＥＭ２１Ｏｂ間のデータの転送を制
御する。２４０．及び２４０．は主記憶制御装置（ＭＣ
Ｕ、、ＭＣＵｂ ）で、ＣＰＵ２２０及びＣＨ２３０と
ＭＥＭ２１０間の接続を制御する。
？？ （Ｍ Ｅ Ｍ、 、 Ｍ Ｆ、 Ｍｂ ） ’
７：アリ、２２０１及び２２０．は中央処理装置（ＣＰ
Ｕ、、ＣＰＵｂ）である。２３０１及び２３０．はチャ
ネル（ＣＨ，、ＣＨ，）で、入出力装置（Ｉｌｏ）とＭ
巳Ｍ２１０．及びＭＥＭ２１Ｏｂ間のデータの転送を制
御する。２４０．及び２４０．は主記憶制御装置（ＭＣ
Ｕ、、ＭＣＵｂ ）で、ＣＰＵ２２０及びＣＨ２３０と
ＭＥＭ２１０間の接続を制御する。
この構成において、Ａ側装置のＣＰＵ、２２０、及びＣ
Ｈ，２３０，は、ＭＣＵ、２４０．に制御されてＭＥＭ
２１０．にアクセス出来ると共に、Ｂ側装置のＣＰＵ２
２０ｂと通信を行い、ＭＣＵ−２４０ｂを経由してＢ側
装置のＭＥＭ、２１０、をアクセスすることが出来る。
Ｈ，２３０，は、ＭＣＵ、２４０．に制御されてＭＥＭ
２１０．にアクセス出来ると共に、Ｂ側装置のＣＰＵ２
２０ｂと通信を行い、ＭＣＵ−２４０ｂを経由してＢ側
装置のＭＥＭ、２１０、をアクセスすることが出来る。
同様に、Ｂ側装置のｃｐｕｂ２２Ｑｂ及びＣＨｂ ２３
０．は、ＭＣＵｂに制御されてＭＥＭ２１０ｂにアクセ
ス出来ると共に、Ａ側装置のＣＰＵ２２０．と通信を行
い、ＭＣＵ、２４０．を経由してＡ側装置のＭＥＭ、２
１０．をアクセスすることが出来る。
０．は、ＭＣＵｂに制御されてＭＥＭ２１０ｂにアクセ
ス出来ると共に、Ａ側装置のＣＰＵ２２０．と通信を行
い、ＭＣＵ、２４０．を経由してＡ側装置のＭＥＭ、２
１０．をアクセスすることが出来る。
、発明が解決しようとする問題点〕
従来のマルチプロセッサシステムは、前述の様に、各装
置側は互いに同じ様に構成されており１８．、：Ｉ７．
により、各装置側にあるＣＰＵ２２０がそれぞ幻同じレ
ベルで１つのＭＥＭ２１０を共有して、＜； 、ｎ、全
アクセスすることが出来る様になっている。
置側は互いに同じ様に構成されており１８．、：Ｉ７．
により、各装置側にあるＣＰＵ２２０がそれぞ幻同じレ
ベルで１つのＭＥＭ２１０を共有して、＜； 、ｎ、全
アクセスすることが出来る様になっている。
然しなから、各装置側は同じ構成になっている為、同し
機能をもった構成部分、例えばＣＨ２３０やＭＣ［Ｊ２
４０が重複して設けられることがら全体のシステムの構
成が複雑になり、コストが高くなるという問題があり、
又制御も複雑であるという問題があった。
機能をもった構成部分、例えばＣＨ２３０やＭＣ［Ｊ２
４０が重複して設けられることがら全体のシステムの構
成が複雑になり、コストが高くなるという問題があり、
又制御も複雑であるという問題があった。
本発明は、簡単な構成及び制御により各プロセッサが主
起ｊＱ装置や入出力装置等の資源を共有することが出来
るマルチプロセッサシステムを提供することを目的とす
る。
起ｊＱ装置や入出力装置等の資源を共有することが出来
るマルチプロセッサシステムを提供することを目的とす
る。
従来のマルチプロセッサシステムにおける前述の問題点
を解決する為に講した手段を、第１図及び第２図を参照
して説明する。
を解決する為に講した手段を、第１図及び第２図を参照
して説明する。
第１図は、本発明の構成をフロック図で示したものであ
る。
る。
第１において、１１００〜１１０．は複数の命令制御専
用プロセッサ（ＩＰ［、Ｊ０〜ＩＰＵ、）で、各ＩＰＵ
は命令全般を実行するが、入出力制御及び−・部システ
ム制御に関する命令は実行することが出来ない。この一
部システム制御に関する命令には、例えばシステム全体
に共通する特権命令があり、これらの命令の実行は主た
るプロセッサ（ＳＰＵ）によって行われる。
用プロセッサ（ＩＰ［、Ｊ０〜ＩＰＵ、）で、各ＩＰＵ
は命令全般を実行するが、入出力制御及び−・部システ
ム制御に関する命令は実行することが出来ない。この一
部システム制御に関する命令には、例えばシステム全体
に共通する特権命令があり、これらの命令の実行は主た
るプロセッサ（ＳＰＵ）によって行われる。
入出力制御の場合は、各ＩＰＵはＳＰ［Ｊに対して人出
力制御の処理通知のみを行い、その後は、ｓｐｕより入
出力割込み指示があった場合に、入出力υ１込みを行う
。
力制御の処理通知のみを行い、その後は、ｓｐｕより入
出力割込み指示があった場合に、入出力υ１込みを行う
。
１２０はチャネルで、それに接続される複数の入出力装
置（Ｉ １０）に対する入出力制御を行う。
置（Ｉ １０）に対する入出力制御を行う。
１３０は主たるプロセッサ（Ｓ Ｐ Ｕ）で、各ＩＰ（
Ｊの制御及びチャネル１２０の制御を行う。
Ｊの制御及びチャネル１２０の制御を行う。
人出力制御の場合は、ｒｐｕから入出力制御の処理通知
を受けるとチャネルを起動し、その後発生する入出力割
込みは、選択された入出力割込み可能なＩＰＵに入出力
割込みを指示して行わせる。
を受けるとチャネルを起動し、その後発生する入出力割
込みは、選択された入出力割込み可能なＩＰＵに入出力
割込みを指示して行わせる。
１４０は共通バス、１５０は主記憶装置（ＭＥＭ）であ
る。
る。
５ＰＵ１３０及び各ＩＰＵがＭＥＭ１５０をアクセスし
てデータの転送を行う動作は、従来のマルチプロセッサ
システムと同様にして行われる。
てデータの転送を行う動作は、従来のマルチプロセッサ
システムと同様にして行われる。
人出力制御動作の場合は、各ＩＰＵは５ＰＵＩ３０に対
し入出力制御の処理通知を行う。５ＰＵ１３０は、この
処理通知を受けるとチャネル１２０を起動して入出力制
御をチャネル１２０に渡す。
し入出力制御の処理通知を行う。５ＰＵ１３０は、この
処理通知を受けるとチャネル１２０を起動して入出力制
御をチャネル１２０に渡す。
ＩＰＵは、前記処理通知を行うと解放されて次の命令の
実行が可能となるので、ＩＰＵの処理効率が向上する。
実行が可能となるので、ＩＰＵの処理効率が向上する。
チャネル１２０は、１つの入出力命令の処理が終了する
と入出力割込みを５ＰＵ１３０に要求する。
と入出力割込みを５ＰＵ１３０に要求する。
この要求を受けると、５ＰＵ１３０は、選択された人出
刃側込み可能なＩＰＵに対して入出力、ｌ；＋１込みを
指示する。この指示を受けたＩＰＵが、入出力割込みを
行う様にする。
刃側込み可能なＩＰＵに対して入出力、ｌ；＋１込みを
指示する。この指示を受けたＩＰＵが、入出力割込みを
行う様にする。
以上の様にして、簡単な構成及び制御により、各ＩＰＵ
及びＳＰＵ １３０は、Ｍ Ｅ Ｍ １５０及びＩｌｏ
の各資源を共有することが出来る。
及びＳＰＵ １３０は、Ｍ Ｅ Ｍ １５０及びＩｌｏ
の各資源を共有することが出来る。
本発明の一実施例を、第１図及び第２図を参照して説明
する。
する。
第２図は、本発明の一実施例の動作をフローチャートで
示したものである。第１図については、既に説明した通
りである。
示したものである。第１図については、既に説明した通
りである。
各ＩＰＵ＋１１０＋ 〜ＩＰＵ、ｌ １１０．は、ＭＥ
Ｍ１４０をアクセスしてデータの転送を行う等命令全般
を実行出来るが、入出力制御や一部システム制御に関す
る命令を行うことが出来ない。これらは、ＳＰＵ ｌ
３０によって行われる。
Ｍ１４０をアクセスしてデータの転送を行う等命令全般
を実行出来るが、入出力制御や一部システム制御に関す
る命令を行うことが出来ない。これらは、ＳＰＵ ｌ
３０によって行われる。
一部システム制御に関する命令は、システム全体の制御
に関する命令で、各■ＰＵが任意にその内容を変更出来
ないものであり、特権命令の一部として５ＰＵ１３０だ
けが行うごとが出来るものである。その命令の実行処理
は、従来の特権命令と同様にして行われる。
に関する命令で、各■ＰＵが任意にその内容を変更出来
ないものであり、特権命令の一部として５ＰＵ１３０だ
けが行うごとが出来るものである。その命令の実行処理
は、従来の特権命令と同様にして行われる。
Ｓ Ｐ ＩＪ １３０及び各［ＰＵがＭＥＭ ｌ ５０
をアクセスしてデータ転送を行う動作は、従来のマルチ
プロセッサシステムと同様にして行われる。
をアクセスしてデータ転送を行う動作は、従来のマルチ
プロセッサシステムと同様にして行われる。
以下、本発明によって行われる人出力制御動作を、第２
図のフローチャートを参照し、その処理ステップに従っ
て説明する。
図のフローチャートを参照し、その処理ステップに従っ
て説明する。
（１） ステップＳｔ、Ｓｚ
いま、ＩＰＬＩＯＩｌｏｏが実行している命令中に入出
力の命令（ＳＩＯ命）が検出されると、■ＰＵｏｌｌＯ
０は、５ＰＵ１３０に対してにり込みにより状態通知を
行い、ＳＩＯ命令の処理通知を行う。
力の命令（ＳＩＯ命）が検出されると、■ＰＵｏｌｌＯ
０は、５ＰＵ１３０に対してにり込みにより状態通知を
行い、ＳＩＯ命令の処理通知を行う。
ＩＰＩＪＯＩｌｏｏは、ｓＩｏ命令の処理ニラいては、
５ＰＬ１１３０に対して処理通知を行いｓｉＯ命令のコ
マンドを渡すのみで、この通知を行うと、次の命令の処
理を行う。
５ＰＬ１１３０に対して処理通知を行いｓｉＯ命令のコ
マンドを渡すのみで、この通知を行うと、次の命令の処
理を行う。
ＳＰ［Ｊ１３０はどの１ＰｔＪからの割込みによるもの
かを識別する手段（図示せず）を備えており、ＩＰＵ、
１１００からの割込みを検出すると、１ｐｕｏｌｌＯｏ
より受は取ったＳＩｏ命令のコ゛７ンドをチャネル１２
０に通知する。以下、チャネル１２０は、従来方式と同
様に所定機番のＩｌｏを起動して入出力動作を制御する
。
かを識別する手段（図示せず）を備えており、ＩＰＵ、
１１００からの割込みを検出すると、１ｐｕｏｌｌＯｏ
より受は取ったＳＩｏ命令のコ゛７ンドをチャネル１２
０に通知する。以下、チャネル１２０は、従来方式と同
様に所定機番のＩｌｏを起動して入出力動作を制御する
。
この様に、ＩＰＵｏｌｌＯｏとチャネル１２０の処理は
平行して行われる。
平行して行われる。
チャネル１２０は、前記■／○における入出力処理が終
了すると、５ＰＵ１３０に対してＳＩ○命令集結の通知
を行い（ステップｓ１）、入出力割込みをＳ Ｐ Ｕ
１３０に要求する（ステップＳＺ）。
了すると、５ＰＵ１３０に対してＳＩ○命令集結の通知
を行い（ステップｓ１）、入出力割込みをＳ Ｐ Ｕ
１３０に要求する（ステップＳＺ）。
５ＰＵ１３０は、チャネル１２０からこの要求を受ける
と、チャネル１２０に指示して入出力処理の終了したＩ
ｌｏの機番を通知させ、Ｉ Ｐ Ｕの１つに入出力Ｓす
込みを行わせるが、この場合、とのＩＰＵに対して入出
力割込みを行わせるがが問題となる。ｍ純にＳＩＯ命令
を出した元のＩ Ｐ ［Ｊに対して別込みを行わせるこ
とは、ＳＩＯ命令時６；’： ｌ ｌ） ［Ｊの識別番
号を記憶させる必要があり、更ｊ、″そのＩ Ｐ ＬＪ
にべ出力別込み要求をした時にそのＩＰｔＪが入出力＆
ｌＩ込ｈ ｔｉＪ能な状態、）１［なっているとこ、Ｌ
限らない為ムニ、入出力割込み妨哩の高速化が妨げ・っ
れる１ヒい＝）問題が士１７ら、２ソ、優先順位を決め
、優先順位の１（”ｈいｉ Ｉ”ｊｌから順Ｃ４−人出
力割込みゃ行わせる方式・；１４： ４先１順位の高
い特定のＩ Ｐ ＩＪ↓二υ１込み要求処理がｒ中する
とい−゛濁不都自があろ４、ト発明は、ご・７）問題を
解決４゛ろ、へに次のステ、。
と、チャネル１２０に指示して入出力処理の終了したＩ
ｌｏの機番を通知させ、Ｉ Ｐ Ｕの１つに入出力Ｓす
込みを行わせるが、この場合、とのＩＰＵに対して入出
力割込みを行わせるがが問題となる。ｍ純にＳＩＯ命令
を出した元のＩ Ｐ ［Ｊに対して別込みを行わせるこ
とは、ＳＩＯ命令時６；’： ｌ ｌ） ［Ｊの識別番
号を記憶させる必要があり、更ｊ、″そのＩ Ｐ ＬＪ
にべ出力別込み要求をした時にそのＩＰｔＪが入出力＆
ｌＩ込ｈ ｔｉＪ能な状態、）１［なっているとこ、Ｌ
限らない為ムニ、入出力割込み妨哩の高速化が妨げ・っ
れる１ヒい＝）問題が士１７ら、２ソ、優先順位を決め
、優先順位の１（”ｈいｉ Ｉ”ｊｌから順Ｃ４−人出
力割込みゃ行わせる方式・；１４： ４先１順位の高
い特定のＩ Ｐ ＩＪ↓二υ１込み要求処理がｒ中する
とい−゛濁不都自があろ４、ト発明は、ご・７）問題を
解決４゛ろ、へに次のステ、。
プＳ３以下の処理で説明する様に、Ｓ Ｐ Ｌｌ １３
０は、予め各ＴＰＵ４．：優先順位を−）ｊ、すると共
に最優先順位のＩ Ｐ ＬＪを選択して、最優先順位の
Ｉ Ｐ （Ｊに人出ツノ割込みを行わせる様にしたもの
がある。
０は、予め各ＴＰＵ４．：優先順位を−）ｊ、すると共
に最優先順位のＩ Ｐ ＬＪを選択して、最優先順位の
Ｉ Ｐ （Ｊに人出ツノ割込みを行わせる様にしたもの
がある。
、１の最優先順位は固定的なものでなく、最優先順位の
Ｉ Ｐ Ｕが入出力割込みを行うと、前記優先順イｑに
従って次の優先順位のｌ Ｐ ｔＪに最優先順位を渡す
。最優先順位のＩ Ｉ） Ｕが入出力割込み不可の状態
にあるときは前記優先順位乙に従って、高順位で且つ入
出力割込み可能なＩＰ［Ｊが入出力割込みを行う様にす
る。
Ｉ Ｐ Ｕが入出力割込みを行うと、前記優先順イｑに
従って次の優先順位のｌ Ｐ ｔＪに最優先順位を渡す
。最優先順位のＩ Ｉ） Ｕが入出力割込み不可の状態
にあるときは前記優先順位乙に従って、高順位で且つ入
出力割込み可能なＩＰ［Ｊが入出力割込みを行う様にす
る。
５ＰＵ１３０は各ＴＰＵに対して優先ソシン（設け、最
優先順位のＩＰＵの優先フラグを１−才、・・□にセッ
トする様にする。
優先順位のＩＰＵの優先フラグを１−才、・・□にセッ
トする様にする。
：、”） ＾ｙ ノブＳ３
いま、各ＩＰＵはＳ Ｐ Ｕ ｌ ３０ ！こより７
ｐ ＩＪ 。
ｐ ＩＪ 。
１！０１． ［ＰＵｌ １１０１ 、 ［ＰＵｚ
１１． ＋１２、・・・、ｌＰＵ、、１１０Ｉ、の順
に優仏４川１位が−２，（められ、ＩＰ（Ｊｏ ｌ
１０ｏの優先順位が最も高い、Ｌ ｌ−る。
１１． ＋１２、・・・、ｌＰＵ、、１１０Ｉ、の順
に優仏４川１位が−２，（められ、ＩＰ（Ｊｏ ｌ
１０ｏの優先順位が最も高い、Ｌ ｌ−る。
５ＰＵ１３０は、ＩＰＵ、１１００にＨＬ入入出側割み
を要求する。この要求を受ける、と、１１゛ＬＪ０１１
０ｏは、割込みによってＳ Ｐ Ｕ １３０ ｔ（Ｚ状
態通知を行う。
を要求する。この要求を受ける、と、１１゛ＬＪ０１１
０ｏは、割込みによってＳ Ｐ Ｕ １３０ ｔ（Ｚ状
態通知を行う。
Ｓ Ｐ ＩＪ １３０は、この状態通知により別込みの
原因を検出し、ＩＰＵｏｌｌＯｏが入出力割込みを行っ
たことを検出すると、５ＰＵ１３０内のメモリ領域にセ
ットされている各Ｉ Ｐ ｔＪの優先フ：−グ（図示せ
ず）かスＩ ｒ”ＴＪｏ １１ ｔａｎの優先フラグ
の状態を読み取る（ステップＳ、）。
原因を検出し、ＩＰＵｏｌｌＯｏが入出力割込みを行っ
たことを検出すると、５ＰＵ１３０内のメモリ領域にセ
ットされている各Ｉ Ｐ ｔＪの優先フ：−グ（図示せ
ず）かスＩ ｒ”ＴＪｏ １１ ｔａｎの優先フラグ
の状態を読み取る（ステップＳ、）。
優先フラグは前述の様にそのＩ Ｐ ｔ、Ｉが最優先順
荀であるか否かを示すフラグで 「オン」のときはデー
のｉＰＵが最優先順位である、ことを示し、［：４゛、
７４のときは最優先順位ではないことを示す。
荀であるか否かを示すフラグで 「オン」のときはデー
のｉＰＵが最優先順位である、ことを示し、［：４゛、
７４のときは最優先順位ではないことを示す。
Ｉ−（） ステップＳ。
５ＰＵ１３０は、優先フラグのオン、オフにより、ＩＰ
Ｕ、）１１．０ｏが最優先順位であるか否かを判別し、
優先フうグが「オン」即ち＋ｐｕｏｔ１０、が最優先１
１１ａ位である２−きはステップＳ５に移行し、「オフ
ｊ即ちＩＰｔＪｃｌｉＯｏが最優先順位でないときシよ
ステア・ブＳ６４こ移行する。
Ｕ、）１１．０ｏが最優先順位であるか否かを判別し、
優先フうグが「オン」即ち＋ｐｕｏｔ１０、が最優先１
１１ａ位である２−きはステップＳ５に移行し、「オフ
ｊ即ちＩＰｔＪｃｌｉＯｏが最優先順位でないときシよ
ステア・ブＳ６４こ移行する。
（４） ステップＳＳ
［ＰＩＪｏｌｌＯｏがＲ（ｆ先順位（優先フラグが１オ
ン」）であると、５ＰＵ１３０は、ＩＰ［Ｊ。
ン」）であると、５ＰＵ１３０は、ＩＰ［Ｊ。
１１００が入出力割込み可能か否かを判別する。
入出力割込み可能のときはステップＳｖ＋に移行し５、
ＩＰｔＪ、１１００が例えば別個の処理を実行中でマス
ク状態にあ−て割込み禁１１−状（ｊ景にあるときは１
、ステップＳ□に移行する。
ＩＰｔＪ、１１００が例えば別個の処理を実行中でマス
ク状態にあ−て割込み禁１１−状（ｊ景にあるときは１
、ステップＳ□に移行する。
（５） ステ７１８月
Ｉ Ｐ［、Ｊｏ ｌ １０ｏが入出力割込み可能Ｃあ
る１］：゛きは、ＩＰＵｏｌｌＯｏに対し入出力割込め
を指、ｉ、： ず゛ る。
る１］：゛きは、ＩＰＵｏｌｌＯｏに対し入出力割込め
を指、ｉ、： ず゛ る。
この詣示を受けると、ＩＰ［Ｊ、１１００は、５ＰＵ１
３０に対し、前記機番のＩ 、／ ０ に対する１、。
３０に対し、前記機番のＩ 、／ ０ に対する１、。
出力命令の処理通知を行う。ごの処理通知を受ＪるとＳ
Ｐ ［Ｊ １３０は、前述の各ステ、ブの処理を再び
繰返すと共に、次のステップ３７２の処理を行うつ Ｌ５１ スナップ５ｔｚ Ｓ Ｐ Ｕ １３０は＋ｐｕ、１１０ｏの優先フラクを
［オフ１にし、次の優先順位の［ＰｔＪ、 １１０、
の優先フラグを「オン」にしてＩＰ［Ｊ、＋１０１を最
優先順位とする。
Ｐ ［Ｊ １３０は、前述の各ステ、ブの処理を再び
繰返すと共に、次のステップ３７２の処理を行うつ Ｌ５１ スナップ５ｔｚ Ｓ Ｐ Ｕ １３０は＋ｐｕ、１１０ｏの優先フラクを
［オフ１にし、次の優先順位の［ＰｔＪ、 １１０、
の優先フラグを「オン」にしてＩＰ［Ｊ、＋１０１を最
優先順位とする。
（７） ステップＳ Ｂ Ｉ ””’ Ｓ Ｂ ｎス
テップＳ、においてＩＰＵｏｌｌＯｏが割込み禁＋Ｌ状
態にあるときは、５ｐｕｌａｏは次の優先順位のＩＰ［
Ｊ、１１０１が入出力割込みｉｉＪ能か否かを判別する
。
テップＳ、においてＩＰＵｏｌｌＯｏが割込み禁＋Ｌ状
態にあるときは、５ｐｕｌａｏは次の優先順位のＩＰ［
Ｊ、１１０１が入出力割込みｉｉＪ能か否かを判別する
。
ｌＰ［Ｊ、１１０＋が入出力割込み可能であるときは、
ＩＩ）Ｕ、１１０．に入出力割込みを指示して前述の入
出力割込み処理を行わせる。
ＩＩ）Ｕ、１１０．に入出力割込みを指示して前述の入
出力割込み処理を行わせる。
もし、ＩＰＵｌ １１０＋が入出力割込み不可の状態で
あるときは、更に次の優先順位のＩＰＵｚ１１０□が入
出力割込み可能であるか否かを判別し、前述のＩＰＵ、
１１０．の場合と同じ処理を行う。
あるときは、更に次の優先順位のＩＰＵｚ１１０□が入
出力割込み可能であるか否かを判別し、前述のＩＰＵ、
１１０．の場合と同じ処理を行う。
ＩＰＵ２１．１０□が入出力割込み不可の状態であると
きは、以下同様にして［ＰＵ、１１０．に達するまで順
次入出力割込みが可能か否かの判別を行う。
きは、以下同様にして［ＰＵ、１１０．に達するまで順
次入出力割込みが可能か否かの判別を行う。
ＩＰＵ、１１００〜［ＰＵ、、１１０．、が全て入出力
割込み不可の状態にあるときは、ステップＳ３に戻って
前述の各処理を繰り返す。
割込み不可の状態にあるときは、ステップＳ３に戻って
前述の各処理を繰り返す。
なお、ステップＳ ８１ ””’ Ｓ ８１１において
ＴＰＵ＋１１０、〜ＩＰＵ、、１１０．のいずれかが入
出力割込み処理を行ったときは、ｒｐｕ、の優先フラグ
は、そのままに保持される。
ＴＰＵ＋１１０、〜ＩＰＵ、、１１０．のいずれかが入
出力割込み処理を行ったときは、ｒｐｕ、の優先フラグ
は、そのままに保持される。
（８） ステップＳ６
ステノブＳ４において、ｉ Ｉ） Ｕ、の優先フラグが
「オフ」である場合は、次の優先順位であるＩＰＵ、１
１０１ の優先フラグの状態を判別する。
「オフ」である場合は、次の優先順位であるＩＰＵ、１
１０１ の優先フラグの状態を判別する。
その優先フラグが「オンの場合は、次のステ７プＳ、に
移行する。
移行する。
もし、ＩＰｔＪ＋１１０＋ の優先フラグが「オフ」の
場合は、更に次の優先順位の１ｐｕ２１１００の優先フ
ラグの状態を判別するく図示せず）。
場合は、更に次の優先順位の１ｐｕ２１１００の優先フ
ラグの状態を判別するく図示せず）。
ＩＰＵＺ１１０２の優先フラグが「オフ」の場合は、同
様にして順次次の優先順位のＩ Ｐ ［Ｊの優先フラグ
の状態を判別し、優先フラグが１オン」であるｒｐｕを
検出する。
様にして順次次の優先順位のＩ Ｐ ［Ｊの優先フラグ
の状態を判別し、優先フラグが１オン」であるｒｐｕを
検出する。
（９） ステップ５９
ＩＰＵ、１１０１ の優先フラグガ「オン」で最優先順
位である場合は、ｌ ））ＬＪ、 Ｉ １０．が入出
力割込み可能であるか否かを′ｐＨ別する。
位である場合は、ｌ ））ＬＪ、 Ｉ １０．が入出
力割込み可能であるか否かを′ｐＨ別する。
入出力割込み可能であるときは次のステップＳ、０に移
行し、入出力割込み不可の状態であるときはステップＳ
５に移行し、前述のステップＳ、以下の処理を行う。
行し、入出力割込み不可の状態であるときはステップＳ
５に移行し、前述のステップＳ、以下の処理を行う。
ｆｌｌｌｌｌ ステップ５ＩＯ
８ＰＩＪ１３０は、ＩＰＵ、１１０．が入出力割込み可
能である場合は、ＩＰ［Ｊ、１１０．に入出ツノ割込み
を指示する。
能である場合は、ＩＰ［Ｊ、１１０．に入出ツノ割込み
を指示する。
この指示を受けると、ＩＰＵ＋１１０＋ は、ステア・
ブＳ７１におけるＴＰＵ（１１１００と同様の入出力割
込み処理に関する処理を行う。
ブＳ７１におけるＴＰＵ（１１１００と同様の入出力割
込み処理に関する処理を行う。
０υ ステップけＳｌ＋
５ＰＵ１３０は、ＩＰＵ、１１０．の優先フラグを「オ
フ」にし、次の優先順位のｒｐｕｚｔｉ０２の優先フラ
グを「オン」にしてＩＰＵ２］、１０２を最優先順位に
する。
フ」にし、次の優先順位のｒｐｕｚｔｉ０２の優先フラ
グを「オン」にしてＩＰＵ２］、１０２を最優先順位に
する。
ステップＳ、におイテ、Ｉ ＰＵ、 ｌ １０１ ノ
４Ｎ先フラグが「オフ」であり、例えばＩＰｔＪ、１１
０、の（Ｚ先フラグが「オン」であることが検出される
と、ＩＰＵｉ １１０ｉについてステップけＳｑ
＋ Ｓ＋ｏ、Ｓｚの各処理が行われ、ステップＳ＋＋に
おいてはｒ Ｐ［Ｊｉ、＋ Ｉ Ｉ Ｌ、＋ の優先
フラグが「オン」にセットされる。
４Ｎ先フラグが「オフ」であり、例えばＩＰｔＪ、１１
０、の（Ｚ先フラグが「オン」であることが検出される
と、ＩＰＵｉ １１０ｉについてステップけＳｑ
＋ Ｓ＋ｏ、Ｓｚの各処理が行われ、ステップＳ＋＋に
おいてはｒ Ｐ［Ｊｉ、＋ Ｉ Ｉ Ｌ、＋ の優先
フラグが「オン」にセットされる。
以上説明した様に、Ｓ Ｐ Ｕ １３０がチャネル１２
０を起動した後に発生する→ヤ不ル１２（）側からの入
出力割込み各ＩＰ（Ｊ１１０＋〜１１０．、のいずれか
に行わせる場合、５ＰＵ１３０は予め入出力割込みを行
わせる優先順位を決めて置くと共に、「オン」に七）ｌ
□された（？先）→グにＪ゛り最優先順位のＩＰＵを選
定する。最優先順荀の１［ｔＪが入出力割込み処理を行
った後は次の優先順位のＩＰＵの優先フラグを「オン」
にしてそのＩ ＰｔＪに最優先順位を渡し、最優先順位
のＩＰＵが入出力割込み不可の状態のときは、前記優先
順位に従って入出力割込み可能なＩ Ｐ Ｕを検出して
入出力割込み処理を行わせる。
０を起動した後に発生する→ヤ不ル１２（）側からの入
出力割込み各ＩＰ（Ｊ１１０＋〜１１０．、のいずれか
に行わせる場合、５ＰＵ１３０は予め入出力割込みを行
わせる優先順位を決めて置くと共に、「オン」に七）ｌ
□された（？先）→グにＪ゛り最優先順位のＩＰＵを選
定する。最優先順荀の１［ｔＪが入出力割込み処理を行
った後は次の優先順位のＩＰＵの優先フラグを「オン」
にしてそのＩ ＰｔＪに最優先順位を渡し、最優先順位
のＩＰＵが入出力割込み不可の状態のときは、前記優先
順位に従って入出力割込み可能なＩ Ｐ Ｕを検出して
入出力割込み処理を行わせる。
これにより、入出力割込み可能なＩ Ｐ （Ｊがあれば
速やかに入出力割込み処理が行われるので、入出力割込
み処理が効率的に行われると八に、特定のＩＰＵに入出
力割込み処理が集中するのを防止することが出来る。
速やかに入出力割込み処理が行われるので、入出力割込
み処理が効率的に行われると八に、特定のＩＰＵに入出
力割込み処理が集中するのを防止することが出来る。
以り説明した様に、本発明によれば、次の諸効果が得ら
れる。
れる。
（イ）プロセッサの１つを主たるプロセッサＳ Ｐ Ｕ
１３０とし、他のプロセッサを命令制御専用のプロセッ
サＩＰＵとし、ＳＰＵ １３０が各ＩＰ（Ｊ及びチャネ
ルの制御を行う様にしたので、全体のマルチプロセッサ
システムの構成を簡単化することが出来る。
１３０とし、他のプロセッサを命令制御専用のプロセッ
サＩＰＵとし、ＳＰＵ １３０が各ＩＰ（Ｊ及びチャネ
ルの制御を行う様にしたので、全体のマルチプロセッサ
システムの構成を簡単化することが出来る。
（ロ）ＳＰＵｌ、３０及び各ＩＰＵは、簡単な制御によ
り効率良＜ＭＥＭ１５０及び各１１０を共有することが
出来る。
り効率良＜ＭＥＭ１５０及び各１１０を共有することが
出来る。
第１図・・・・・・本発明の詳細な説明図、第２図・・
・・・・本発明の一実施例の動作を示すフローチャート
、 第３図・・・・・・従来のマルチプロセッサシステムの
構成の説明図。 第１図において、１１０６〜１】Ｏｏ・・・命令側′４
１１１専用ブロセ、す（ＩＰＵ）、１２０・・・チャネ
ル、１３０・・・主たるプロセッサ（ＳＰＵ） 、１４
０・・・共通ハス、１５０・・・主記憶装置（ＭＥＭ）
、Ｉ ／’０・・・入出力装置。 特許用ＩＯＪ’ｉ人 冨 十 通 株式会社代 理
人 井 桁 貞 −不７発明の精
へ゛ 第１図 Ａイリ・Ｉ Ｂ（貝−
１ＣＰＵ＃上悼 ＜ａ ｔ ツマ１ジチア゛口てヅプシズ弘のｉＭ”第３
図
・・・・本発明の一実施例の動作を示すフローチャート
、 第３図・・・・・・従来のマルチプロセッサシステムの
構成の説明図。 第１図において、１１０６〜１】Ｏｏ・・・命令側′４
１１１専用ブロセ、す（ＩＰＵ）、１２０・・・チャネ
ル、１３０・・・主たるプロセッサ（ＳＰＵ） 、１４
０・・・共通ハス、１５０・・・主記憶装置（ＭＥＭ）
、Ｉ ／’０・・・入出力装置。 特許用ＩＯＪ’ｉ人 冨 十 通 株式会社代 理
人 井 桁 貞 −不７発明の精
へ゛ 第１図 Ａイリ・Ｉ Ｂ（貝−
１ＣＰＵ＃上悼 ＜ａ ｔ ツマ１ジチア゛口てヅプシズ弘のｉＭ”第３
図
Claims (2)
- （１）マルチプロセッサシステムにおいて、（ａ）入出
力制御及び一部システム制御に関する命令を除き命令全
般を実行することが出来、入出力制御の場合は、主たる
プロセッサ（１３０）に対して入出力制御の処理通知の
みを行い、その後は主たるプロセッサ（１３０）より入
出力割込み指示があった場合に入出力割込みを行う命令
制御専用プロセッサ（１１０＿０〜１１０＿ｎ）と、 （ｂ）複数の命令制御専用プロセッサ（１１０＿０〜１
１０＿ｎ）の制御及び入出力制御を行うチャネル（１２
０）の制御を行い、入出力制御の場合は、命令制御専用
プロセッサから入出力制御の処理通知を受けるとチャネ
ル（１２０）を起動し、その後発生する入出力割込みは
、選択された入出力割込み可能な命令制御専用プロセッ
サに入出力割込みを指示して行わせる主たるプロセッサ
（１３０）、 を備えたことを特徴とするマルチプロセッサシステム。 - （２）主たるプロセッサ（１３０）は、チャネル起動後
の入出力割込みを行わせる命令制御専用プロセッサの優
先順位を予め決定し、選択された命令制御専用プロセッ
サが入出力割込みを行った場合はその優先順位を下げる
様にしたことを特徴とする特許請求の範囲第１項記載の
マルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242085A JPS6292058A (ja) | 1985-10-18 | 1985-10-18 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242085A JPS6292058A (ja) | 1985-10-18 | 1985-10-18 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6292058A true JPS6292058A (ja) | 1987-04-27 |
Family
ID=16938975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23242085A Pending JPS6292058A (ja) | 1985-10-18 | 1985-10-18 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292058A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202660A (ja) * | 1989-02-01 | 1990-08-10 | Fujitsu Ltd | 多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム |
| JP2012221399A (ja) * | 2011-04-13 | 2012-11-12 | Nec Corp | アクセス装置及びアクセス方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149931A (en) * | 1976-06-09 | 1977-12-13 | Fujitsu Ltd | Channel interuption control |
| JPS55154653A (en) * | 1979-05-22 | 1980-12-02 | Nec Corp | Interruption distributing system to multiprocessor |
| JPS5945526A (ja) * | 1982-09-07 | 1984-03-14 | Fujitsu Ltd | 割込処理方式 |
| JPS603775A (ja) * | 1983-06-22 | 1985-01-10 | Hitachi Ltd | 多重処理システムの割込み選択方式 |
-
1985
- 1985-10-18 JP JP23242085A patent/JPS6292058A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149931A (en) * | 1976-06-09 | 1977-12-13 | Fujitsu Ltd | Channel interuption control |
| JPS55154653A (en) * | 1979-05-22 | 1980-12-02 | Nec Corp | Interruption distributing system to multiprocessor |
| JPS5945526A (ja) * | 1982-09-07 | 1984-03-14 | Fujitsu Ltd | 割込処理方式 |
| JPS603775A (ja) * | 1983-06-22 | 1985-01-10 | Hitachi Ltd | 多重処理システムの割込み選択方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202660A (ja) * | 1989-02-01 | 1990-08-10 | Fujitsu Ltd | 多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム |
| JP2012221399A (ja) * | 2011-04-13 | 2012-11-12 | Nec Corp | アクセス装置及びアクセス方法 |
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