JPS6330659B2 - - Google Patents

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Publication number
JPS6330659B2
JPS6330659B2 JP57042261A JP4226182A JPS6330659B2 JP S6330659 B2 JPS6330659 B2 JP S6330659B2 JP 57042261 A JP57042261 A JP 57042261A JP 4226182 A JP4226182 A JP 4226182A JP S6330659 B2 JPS6330659 B2 JP S6330659B2
Authority
JP
Japan
Prior art keywords
processor
processing
requests
interrupt
request
Prior art date
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Expired
Application number
JP57042261A
Other languages
English (en)
Other versions
JPS58159172A (ja
Inventor
Yasuo Hirota
Takahito Noda
Toshihiro Sakai
Hideyuki Saso
Nobuyuki Baba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP4226182A priority Critical patent/JPS58159172A/ja
Publication of JPS58159172A publication Critical patent/JPS58159172A/ja
Publication of JPS6330659B2 publication Critical patent/JPS6330659B2/ja
Granted legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は多重プロセツサに係り、特にあるプロ
セツサから他のプロセツサに優先順位の高い処理
の要求をする場合速やかに受付けることができる
多重プロセツサに関する。
(2) 従来技術と問題点 従来、マルチプロセツサ間の通信については、
１つのプロセツサＡは、通常監視モードにあり、
他のプロセツサＢの動作状態を監視することによ
りシステム全体の制御をしている。この際該プロ
セツサＢはプロセツサＡの指示により動作してい
る。そして該プロセツサＢからプロセツサＡに制
御を移す場合には、該プロセツサＢは自ら
HALT信号６をONにしてHALTしている。一
方プロセツサＡは監視モードで、プロセツサＢの
HALTを検出してプロセツサＢに対する制御を
行なつていた。該従来方式だと、プロセツサＡが
監視モードでない場合には、プロセツサＢからの
要求は受け付けられず、監視モードになるまで待
たされるという欠点があつた。
(3) 発明の目的 本発明は前記欠点を解消して、特にプロセツサ
Ｂからの要求のうち、プライオリテイが高い場合
には、待つことなく迅速にプロセツサＡに受け付
けられる多重プロセツサを提供することを目的と
する。
(4) 発明の構成 該目的は複数のプロセツサからなるシステムに
おいて、発信元プロセツサからの割込要求に優先
度を設け、該優先度に従つて、受信元プロセツサ
の割込受付対応が変化する通信手段を設けたこと
を特徴とする多重プロセツサにより達成される。
(5) 発明の実施例 以下図面を用いて本発明を詳細に説明する。
第１図は従来の多重プロセツサのブロツク図で
ある。
図において、１はプロセツサＡ、２はプロセツ
サＢ、３はADRバス（アドレスバス）、４は
DATAバス、５は制御信号、６はHALT信号で
ある。
第２図は本発明の一実施例を示すブロツク図で
ある。
図において、７は割込信号である。
第３図は本発明の一実施例を示す処理フローを
示す図である。
図において、３１はプロセツサＢの起動部、３
２は処理部Ａ、３３は割込受付部Ａ、３４は処理
部Ｂ、３６はシステム制御部Ａ、３７は監視モー
ド、３８は割込受付部Ｂ、３９は処理部AB、３
１０は割込信号発生部、３１１は要求発生部であ
る。
さて、プロセツサＢ２からの要求で優先度（プ
ライオリテイ）の低い要求は従来の方式で行う、
一方プライオリテイの高い要求の待ち時間を無く
すために、プロセツサＡ１とプロセツサＢ２の通
信手段に割込を用いる。更に、詳細に説明する
と、プロセツサＢ２は、プロセツサＡ１から、プ
ロセツサＢの起動部３１により起動されることに
よつて、プロセツサＡ１から要求のあつた処理を
処理部AB３９で実行する。プロセツサＢ２にお
いてプロセツサＡ１に対してプライオリテイの高
い要求がある場合には、割込信号発生部Ａ３１０
で割込信号をONにしてHALT（中断）する。プ
ロセツサＡ１は処理部Ａ３２によりシステム制御
(2)を実行中であるが、プロセツサＢ２からの割込
を割込受付部Ａ３３で割け付けて、該システム制
御(2)の実行を中断し、プロセツサＢ２から要求の
あつた処理を処理部Ｂ３４で実行して、プロセツ
サＢの起動部３１により再びプロセツサＢ２を起
動するとともに、中断していたシステムの制御(2)
を処理部Ａ３２により再開し実行する。一方プロ
セツサＢ２において、プロセツサＡ１に対してプ
ライオリテイの低い要求がある場合は、プロセツ
サＢ２は要求発生部３１１により自らHALTし
要求を出すが、プロセツサＢ２の要求は、プロセ
ツサＡ１がシステムの制御(3)の実行中であるた
め、受け付けられない。そしてプロセツサＡ１が
システム制御(4)の実行終了後に、監視モード３７
により、プロセツサＢ２の要求が受け付けられる
状態になると、割込受付部３８により受け付けら
れる。次にプロセツサＡ１はプロセツサＢ２から
要求のあつた処理を実行する。
(6) 発明の効果 以上説明したように本発明によれば、要求にプ
ライオリテイを持たせることにより割込に要する
時間を調整できるので、割込処理に柔軟性を持た
せるという効果がある。
【図面の簡単な説明】
第１図は従来の多重プロセツサのブロツク図で
ある。第２図は本発明の一実施例を示すブロツク
図である。第３図は本発明の一実施例を示す処理
フローを示す図である。 １はプロセツサＡ、２はプロセツサＢ、３は
ADRバス（アドレスバス）、４はDATAバス、
５は制御信号、６はHALT信号、７は割込信号。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のシステム制御を順次行うプロセツサが
    複数在る多重プロセツサシステムであつて、 一方のプロセツサ１には他方のプロセツサから
    の割込信号により処理要求が通知されると自プロ
    セツサでの制御を中断して該プロセツサからの割
    込を受け付けて処理を実行する割込受付処理部３
    ３と、自プロセツサでのシステム制御とシステム
    制御との間で他方のプロセツサの要求を監視する
    監視モードを備え、該監視モード時に該他プロセ
    ツサの要求を検出して該要求に対応した処理を実
    行するホルト受付処理部３８とを設け、 他方のプロセツサはプライオリテイの高い処理
    要求については上記処理要求を実行するプロセツ
    サに対して割込受付処理部へ処理要求し３１０、
    プライオリテイの低い処理要求については自らを
    ホルトして上記処理要求を実行するプロセツサの
    ホルト受付処理部へ処理要求する３１１ようにし
    たことを特徴とする多重プロセツサシステム制御
    方式。
JP4226182A 1982-03-17 1982-03-17 多重プロセツサ Granted JPS58159172A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4226182A JPS58159172A (ja) 1982-03-17 1982-03-17 多重プロセツサ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4226182A JPS58159172A (ja) 1982-03-17 1982-03-17 多重プロセツサ

Publications (2)

Publication Number Publication Date
JPS58159172A JPS58159172A (ja) 1983-09-21
JPS6330659B2 true JPS6330659B2 (ja) 1988-06-20

Family

ID=12631086

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4226182A Granted JPS58159172A (ja) 1982-03-17 1982-03-17 多重プロセツサ

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2644780B2 (ja) * 1987-11-18 1997-08-25 株式会社日立製作所 処理依頼機能を持つ並列計算機

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5323534A (en) * 1976-08-18 1978-03-04 Fujitsu Ltd Communication system between sub-systems
JPS5423537A (en) * 1977-07-23 1979-02-22 Ricoh Co Ltd Control method by multimicrocomputer system of copying machines
JPS5741727A (en) * 1980-08-25 1982-03-09 Hitachi Ltd Interruption controlling sysyem

Patent Citations (3)

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JPS58159172A (ja) 1983-09-21

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