JPH03244040A - 並列走行型デバグ方式 - Google Patents
並列走行型デバグ方式Info
- Publication number
- JPH03244040A JPH03244040A JP2041898A JP4189890A JPH03244040A JP H03244040 A JPH03244040 A JP H03244040A JP 2041898 A JP2041898 A JP 2041898A JP 4189890 A JP4189890 A JP 4189890A JP H03244040 A JPH03244040 A JP H03244040A
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- Japan
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000015654 memory Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列走行型デバグ方式に関し、特に複数ＣＰＵ
共用メモリの環境でタイミングをとる必要のあるデバグ
対象プロクラムの同期をとる位置でプログラムを中断さ
せ、別プログラムの同期をとる位置が走行した時て中断
していたプロクラムを再開さぜることがてきる並列走行
型デバグ方式〔従来の技術〕 従来、この種の並列走行型デバグ方式は、ＣＰＵのパネ
ル等から並列走行する各プロクラムの同期を取る位置の
アドレスを設定し」−述のプログラムが走行する各ＣＰ
Ｕが全てストップ状態となってから再度これら全てのＣ
Ｉ） Ｕをスタートさせる方式を採用し、その操作Ｌ１
人手により行っていた。
共用メモリの環境でタイミングをとる必要のあるデバグ
対象プロクラムの同期をとる位置でプログラムを中断さ
せ、別プログラムの同期をとる位置が走行した時て中断
していたプロクラムを再開さぜることがてきる並列走行
型デバグ方式〔従来の技術〕 従来、この種の並列走行型デバグ方式は、ＣＰＵのパネ
ル等から並列走行する各プロクラムの同期を取る位置の
アドレスを設定し」−述のプログラムが走行する各ＣＰ
Ｕが全てストップ状態となってから再度これら全てのＣ
Ｉ） Ｕをスタートさせる方式を採用し、その操作Ｌ１
人手により行っていた。
上述した従来の複数ＣＰＵ共有メモリの環境てのタイミ
ング関係を規定ｊ７た並列走行型のデバグ方式は、デハ
ク対象ブロクラムの並列走行の確認のために、ある位置
て処理を中断したり走行を再開したりすることができる
機能かないため、ＣＰＵのパネル等でハードウェアのア
ドレスストップ機構を制御してタイミングを取っていた
が、それぞれのプログラムがどのＣＰＵで走行し、どち
らのプログラムが先に確認したい位置を走行するかが分
からないときには、何回か試行しなければならないとい
う欠点があった。
ング関係を規定ｊ７た並列走行型のデバグ方式は、デハ
ク対象ブロクラムの並列走行の確認のために、ある位置
て処理を中断したり走行を再開したりすることができる
機能かないため、ＣＰＵのパネル等でハードウェアのア
ドレスストップ機構を制御してタイミングを取っていた
が、それぞれのプログラムがどのＣＰＵで走行し、どち
らのプログラムが先に確認したい位置を走行するかが分
からないときには、何回か試行しなければならないとい
う欠点があった。
本発明の並列走行型デバグ方式は、複数のＣＰＵで走行
し共用メモリを介在する環境で複数のデバグ対象プログ
ラムのタイミングをとる時に各プログラムの並列走行開
始位置をアドレス・ストップ設定検出機構へ登録する並
列走行開始位置認識機構と、前記並列走行開始位置を検
出した時の割込みを受付は次のデバグ対象プログラムの
並列走行開始位置の割込みを受付けるまで待合せ同期を
とりそれぞれのデバグ対象プログラムの指定された並列
走行開始位置から同時に走行させる同期待開始解除機構
とを備えて構成される。
し共用メモリを介在する環境で複数のデバグ対象プログ
ラムのタイミングをとる時に各プログラムの並列走行開
始位置をアドレス・ストップ設定検出機構へ登録する並
列走行開始位置認識機構と、前記並列走行開始位置を検
出した時の割込みを受付は次のデバグ対象プログラムの
並列走行開始位置の割込みを受付けるまで待合せ同期を
とりそれぞれのデバグ対象プログラムの指定された並列
走行開始位置から同時に走行させる同期待開始解除機構
とを備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本実施例の動作を示す流れ図である。
２図は本実施例の動作を示す流れ図である。
デバグプログラム２Ａの並列走行開始位置２１Ａおよび
デパグプロクラム２Ｂの並列走行開始位置２１Ｂを、デ
バグ前に並列走行デバグ・ユーティリティ１の並列走行
開始位置認識機構１１へ、登録しておく（ステップ３１
）。並列走行開始位置認識機構１１ては、各デハクプロ
グラムの並列走行を行う位置を記録した後、ハードウェ
アで構成されるアドレス・ストップ設定検出機構４へ全
て登録する（ステップ３２）。
デパグプロクラム２Ｂの並列走行開始位置２１Ｂを、デ
バグ前に並列走行デバグ・ユーティリティ１の並列走行
開始位置認識機構１１へ、登録しておく（ステップ３１
）。並列走行開始位置認識機構１１ては、各デハクプロ
グラムの並列走行を行う位置を記録した後、ハードウェ
アで構成されるアドレス・ストップ設定検出機構４へ全
て登録する（ステップ３２）。
デバグ対象となるデバグプログラム２Ａ・２Ｂを走行さ
せると（ステップ３３）、各デバグプロクラムて登録し
ている並列走行開始位置２ ］、 Ａ２１、８での同期
を実行した時点て、ハードウェアで構成されるアドレス
・ストップ設定検出機構４て認識しくステップ３４）、
同期待開始解除待機槽１２へ割込みとして通知される（
ステップ３５）。割込み通知を受付けた同期待開始解除
待機槽１２では、ステップ３６の処理を行う。すなわち
、登録しである並列走行開始位置の最終の割込みかどう
か判断しくステップ３６Ａ）、最終の割込みでなければ
割り込みの情報を記録した後、割込みを受けたＣＰＵに
対してＣＰＵストップ依頼をＣＵＰストップ・スタート
実行機構５へ行う（ステップ３６Ｂ）。最終の割込みで
あれば（ステップ３６Ａ）−記録していた割込み情報を
基にストップ状態のＣＰＵのスタート依頼をＣＰＵスト
ップ・スタート実行機構５へ行う（ステップ３６Ｃ）。
せると（ステップ３３）、各デバグプロクラムて登録し
ている並列走行開始位置２ ］、 Ａ２１、８での同期
を実行した時点て、ハードウェアで構成されるアドレス
・ストップ設定検出機構４て認識しくステップ３４）、
同期待開始解除待機槽１２へ割込みとして通知される（
ステップ３５）。割込み通知を受付けた同期待開始解除
待機槽１２では、ステップ３６の処理を行う。すなわち
、登録しである並列走行開始位置の最終の割込みかどう
か判断しくステップ３６Ａ）、最終の割込みでなければ
割り込みの情報を記録した後、割込みを受けたＣＰＵに
対してＣＰＵストップ依頼をＣＵＰストップ・スタート
実行機構５へ行う（ステップ３６Ｂ）。最終の割込みで
あれば（ステップ３６Ａ）−記録していた割込み情報を
基にストップ状態のＣＰＵのスタート依頼をＣＰＵスト
ップ・スタート実行機構５へ行う（ステップ３６Ｃ）。
例えば、デバグプログラム２Ａの並列走行開始位置２１
Ａをアドレス・ストップ設定検出機構４で最初に検出し
、同期待開始解除機構１２へ割込みで通知されると、同
期待開始解除機構１２ではＣＰＵストップ・スタート実
行機構５へＣＰＵストップ依頼を行い、デバグプログラ
ム２を並列走行開始位置２１Ａで待合せ状態にする。そ
の後、デバグプログラム２Ｂの並列走行開始位置２１Ｂ
をア１ヘレス・ストップ設定検出機構６で検出し、同期
待開始解除機構１２へ割込みて通知されると、その延長
でＣＰＵストップ状態のＣＰＵストップスター１・実行
機構５へＣＰＵスタート依頼を行う。デハクプログラム
２Ｂが走行しているＣＰＵ対応のＣＰＵストップ スタ
ート実行機構５へは何も依頼しない。
Ａをアドレス・ストップ設定検出機構４で最初に検出し
、同期待開始解除機構１２へ割込みで通知されると、同
期待開始解除機構１２ではＣＰＵストップ・スタート実
行機構５へＣＰＵストップ依頼を行い、デバグプログラ
ム２を並列走行開始位置２１Ａで待合せ状態にする。そ
の後、デバグプログラム２Ｂの並列走行開始位置２１Ｂ
をア１ヘレス・ストップ設定検出機構６で検出し、同期
待開始解除機構１２へ割込みて通知されると、その延長
でＣＰＵストップ状態のＣＰＵストップスター１・実行
機構５へＣＰＵスタート依頼を行う。デハクプログラム
２Ｂが走行しているＣＰＵ対応のＣＰＵストップ スタ
ート実行機構５へは何も依頼しない。
この様にしてデバグプログラム２Ａとデバグプログラム
２Ｂのそれぞれ指定された並列走行開始位置から２１
Ａ、 、 ２１ Ｂから同期をとって走行させることが
可能となる。
２Ｂのそれぞれ指定された並列走行開始位置から２１
Ａ、 、 ２１ Ｂから同期をとって走行させることが
可能となる。
以上説明したように本発明は、複数ＣＰＵ共用メモリの
環境て複数のデバグ対象プログラムの特定のポイントで
同期をとることにより、デバグ対象プログラムのある処
理が実行される時に、別のＣＰＵで別のプログラムのあ
る処理が実行されるデバグ環境条件が成立するまで中断
させ、デバグ環境条件が成立した時に同時走行させると
いったプログラム間のタイミングをとりなからデバグを
行うことかできるという効果がある。
環境て複数のデバグ対象プログラムの特定のポイントで
同期をとることにより、デバグ対象プログラムのある処
理が実行される時に、別のＣＰＵで別のプログラムのあ
る処理が実行されるデバグ環境条件が成立するまで中断
させ、デバグ環境条件が成立した時に同時走行させると
いったプログラム間のタイミングをとりなからデバグを
行うことかできるという効果がある。
第１図は本発明の一実施例の構成を示すフロック図、第
２図は本実施例の作動を示す流れ図。 １・・・並列走行デバグユーティリティ、２Ａ〜２Ｎ・
・・デバグプログラム、４・・・アドレス・ストップ設
定検出機構、５・・・ＣＰＵストップ・スタート実行機
構。
２図は本実施例の作動を示す流れ図。 １・・・並列走行デバグユーティリティ、２Ａ〜２Ｎ・
・・デバグプログラム、４・・・アドレス・ストップ設
定検出機構、５・・・ＣＰＵストップ・スタート実行機
構。
Claims (1)
- 複数のＣＰＵで走行し共用メモリを介在する環境で複数
のデバグ対象プログラムのタイミングをとる時に各プロ
グラムの並列走行開始位置をアドレス・ストップ設定検
出機構へ登録する並列走行開始位置認識機構と、前記並
列走行開始位置を検出した時の割込みを受付け次のデバ
グ対象プログラムの並列走行開始位置の割込みを受付け
るまで待合せ同期をとりそれぞれのデバグ対象プログラ
ムの指定された並列走行開始位置から同時に走行させる
同期待開始解除機構とを備えて成ることを特徴とする並
列走行型デバグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2041898A JPH03244040A (ja) | 1990-02-21 | 1990-02-21 | 並列走行型デバグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2041898A JPH03244040A (ja) | 1990-02-21 | 1990-02-21 | 並列走行型デバグ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03244040A true JPH03244040A (ja) | 1991-10-30 |
Family
ID=12621108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2041898A Pending JPH03244040A (ja) | 1990-02-21 | 1990-02-21 | 並列走行型デバグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03244040A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001134466A (ja) * | 1999-11-08 | 2001-05-18 | Fujitsu Ltd | デバッグ装置及び方法並びにプログラム記録媒体 |
| JP2003162426A (ja) * | 2001-11-28 | 2003-06-06 | Hitachi Ltd | 複数ｃｐｕの協調デバッグ回路を備えるコンピュータシステム及びデバッグ方法 |
| JP2011070256A (ja) * | 2009-09-24 | 2011-04-07 | Toshiba Corp | デバッガおよびプログラム |
-
1990
- 1990-02-21 JP JP2041898A patent/JPH03244040A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001134466A (ja) * | 1999-11-08 | 2001-05-18 | Fujitsu Ltd | デバッグ装置及び方法並びにプログラム記録媒体 |
| JP2003162426A (ja) * | 2001-11-28 | 2003-06-06 | Hitachi Ltd | 複数ｃｐｕの協調デバッグ回路を備えるコンピュータシステム及びデバッグ方法 |
| JP2011070256A (ja) * | 2009-09-24 | 2011-04-07 | Toshiba Corp | デバッガおよびプログラム |
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