JPS58159172A - 多重プロセツサ - Google Patents

多重プロセツサ

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Publication number
JPS58159172A
JPS58159172A JP4226182A JP4226182A JPS58159172A JP S58159172 A JPS58159172 A JP S58159172A JP 4226182 A JP4226182 A JP 4226182A JP 4226182 A JP4226182 A JP 4226182A JP S58159172 A JPS58159172 A JP S58159172A
Authority
JP
Japan
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processor
interruption
interrupt
request
processing
Prior art date
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Granted
Application number
JP4226182A
Other languages
English (en)
Other versions
JPS6330659B2 (ja
Inventor
Yasuo Hirota
広田　泰生
Takahito Noda
野田　敬人
Toshihiro Sakai
酒井　利弘
Hideyuki Saso
秀幸 佐相
Nobuyuki Baba
信行 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP4226182A priority Critical patent/JPS58159172A/ja
Publication of JPS58159172A publication Critical patent/JPS58159172A/ja
Publication of JPS6330659B2 publication Critical patent/JPS6330659B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は多重プロセッサに係り１時にあるプロセッサか
ら他のプロセッサに優先順位の＾い処理の要求ｔする場
合連中かに受付けることができる多重プロセッサに関す
る。
（２）従来技術と閲鴫点 従来、マルチブロモ、す関の通信については、１つのプ
ロセラサムは、通常監視モードＶＣめ９゜他のブロモ、
すＢｑ）＠作状繍【監視することにより７ステム全体の
制＃會している。この際該プロセッサＢはプロセラサム
の指示に１９ｍ作している。そして該プロセッサＢから
プロセラサムに制＃′に移す４ｓ曾には、該プロセッサ
Ｂは自らＨムＬＴｇＩ号６ｉ０夏にしてＨムＬＴしてい
る。一方ブロセッナムは監視モードで、プロセッサＢの
ＨＡＬＴｔ″横出してプロセッサＢに対する制御を行な
９ていた。該従来万代にと、プロセラサムが監視モード
でない場合には、プロセッサＢからの４ｊ！累は受は付
けられず、監視モードになるまで待友されるという欠点
がめり九〇 （３）発明の目的 本発明は前記欠Ａ’に解消して、時にプロセッサＢから
の要求のうち、プライオリティが＾−場合には、傳つこ
となく迅速にプロセラサムに受は付けられる多重プロセ
ッサｔ−提供することを目的とする。
←）発明の構成 該目的は４１ｉ１１のプロセッサからなるシステムにお
いて、発信元プロセッサからの割込要求に優先ＦＩｊＬ
ｔ設け、瞑優先度に従りて、受信元プロセッサの割込受
付対応が変化する通信手ｒｔ設けたこと全特徴とする多
重プロセッサにより達成される。
（６）発明の実施例 以下回向を用いて本発明の詳細な説明する。
第１図は従来の多重プロセッサのブロック図である。
図において、１はプロセラサム、２はプロセッサＢ、３
はＡＤＨバス（アドレスバス）、４はＤＡＴＡバス、５
は制御信号、６はメムＬＴ信号である。
第２図は本発明の一実施例を示すブロック図である。
図において、ツは割込備考である。
第３図は本発明の一実施例含水す処理フａ−ｆ示す図で
ある。
図において、３１はプロセッサＢの起＃部、３２は処理
部ム、３３は割込受付部ム、３４は処理部Ｂ、３６はシ
ステム制御部ム、３７は監視モード。
３８は割込受付４Ｂ、３９は処理部ムＢ、３１０は割込
信号発生部ム、３１１は要求発生部である。
さて、プロセッサＢ２からの要求で責先度（プライオリ
ティ）の低い要求は従来の方式で行う。
−万ブライオリティの高い要求のｆ＃ち時１ｉ５を無く
ｆ７’ｔめに、プロセラサム１とプロセッサＢ２の通信
手段に割込を用いる。更に、！４に細に説明すると、プ
ロセッサＢ２は、プロセラサム１から、ブロセ、すＢの
起ｌｌＩｂ部３１により起動されることによって、プロ
セラサム１から要求のあった処４【処理部ムＢ３９で実
行する。プロセッサＢ２においてグロ屯ツサＡ１に対し
てプライオリティの高い要求かめる場合には、割込信号
発生部ム３１０で割込信号ｔ　ＯＭ　ＶＣして１（ＡＬ
Ｔ（中断）する。プロセラサムｌは処ｊｌｊ１部ム３２
によりシステム１１ｔｌｌ＃（Ｓり（２）の実行を中断
し、プロセッサＢ２から要求のあった処ｍｔ−処ｔｉｔ
ｆ６Ｂ３４で実行して、プロセッサＢの起一部３１によ
り再びプロセッサＢ２を起動するとともに、中断してい
たシステムの制御（呻を処理−ム３２により再開し実行
する。−万プロセッサＢ２において、プロセラサム１に
対してプライオリティの低い要求がある場合は、ブロセ
、すＢ２は要求発生部３１１により自らｋｔＡＬＴｌ、
要）Ｆ、ｆｔ出すが、プロセッサＢ２の要求は、ブロセ
。
サム１がシステムの制御（３）の実行中でめる九め、父
は付けられない。そしてプロセラサムｌが７ステム市１
（４）の実行終了後に、監視モード３１により、プロセ
ッサＢ２の要求が受は付けられる状−になると１割込受
付部３日により受は付けられる。
次にプロセラサム１にプロセッサＢ２から要求のおっ皮
処理を実行する。
（６）発明の詳細 な説明し皮ように本発明に工れば、要求にプライオリテ
ィを持次せることにより割込に要する時間ｔ−調整でき
るので、割込処理に未軟性を持たせるという効果かめる
。
【図面の簡単な説明】
ｉｓ１図は従来の多重プロセッサのブロック図でおる。 第２図は本発明の一実施例を示すブロック図でるる。 第３図は本発明の一実施例を示す処理フローを示す図で
ある。 １はプロセッサＡ、２はプロセッサＢ、３はＡＤＨバス
（アドレスバス）、４はＤＡＴＡバス。 ５μ１ＷＩＪ御便号、６はＨＡ　Ｌ　’Ｉ’　１５号、
７は割込信号。 第１　図 躬２　図 躬３

Claims (1)

  1. 【特許請求の範囲】 複数のプロセッサからなるシステムにおいて。 発信元プロセッサからの割込要求に優先度を設け、該優
    先度に従うて、受信元ブロモ、すの割込受付対応が変化
    する通信手Ｒｔ−設けたことｔ−４＃愼とする多重ブロ
    モ、す。
JP4226182A 1982-03-17 1982-03-17 多重プロセツサ Granted JPS58159172A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4226182A JPS58159172A (ja) 1982-03-17 1982-03-17 多重プロセツサ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4226182A JPS58159172A (ja) 1982-03-17 1982-03-17 多重プロセツサ

Publications (2)

Publication Number Publication Date
JPS58159172A true JPS58159172A (ja) 1983-09-21
JPS6330659B2 JPS6330659B2 (ja) 1988-06-20

Family

ID=12631086

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4226182A Granted JPS58159172A (ja) 1982-03-17 1982-03-17 多重プロセツサ

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JP (1) JPS58159172A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01131949A (ja) * 1987-11-18 1989-05-24 Hitachi Ltd 処理依頼機能を持つ並列計算機

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5323534A (en) * 1976-08-18 1978-03-04 Fujitsu Ltd Communication system between sub-systems
JPS5423537A (en) * 1977-07-23 1979-02-22 Ricoh Co Ltd Control method by multimicrocomputer system of copying machines
JPS5741727A (en) * 1980-08-25 1982-03-09 Hitachi Ltd Interruption controlling sysyem

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JPH01131949A (ja) * 1987-11-18 1989-05-24 Hitachi Ltd 処理依頼機能を持つ並列計算機

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JPS6330659B2 (ja) 1988-06-20

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