JPS59212963A - 割込制御方式 - Google Patents
割込制御方式Info
- Publication number
- JPS59212963A JPS59212963A JP8731983A JP8731983A JPS59212963A JP S59212963 A JPS59212963 A JP S59212963A JP 8731983 A JP8731983 A JP 8731983A JP 8731983 A JP8731983 A JP 8731983A JP S59212963 A JPS59212963 A JP S59212963A
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- JP
- Japan
- Prior art keywords
- level
- cpu
- processing unit
- ioc12
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野Ｊ
本発明はデータ処理装置におりる割込制御方式に関する
ものである。
ものである。
中央処理装Ｎ（以後ＣＰＵと称する。）と、ＣＰＵの指
示により特定の動作をＣＰＵの動作と並行して行なう付
加処理装置（以後１００と称する）が存在するデータ処
理装置において、ＣＰＵとＩＯＣとの同期をとる手段と
して割込みと呼ばれる方式が従来から使用されている。
示により特定の動作をＣＰＵの動作と並行して行なう付
加処理装置（以後１００と称する）が存在するデータ処
理装置において、ＣＰＵとＩＯＣとの同期をとる手段と
して割込みと呼ばれる方式が従来から使用されている。
この方式では、ＣＰＵおよびＩＯＣはレベルと呼ばれる
各装置が実行する処理の優先順位を示す値を持つ。ＣＰ
ＵはＩＯＣに動作を実行させる時、その処理の優先順位
を示すレベル値（割込レベルと称する）をＩＯＣに送っ
た後処理を実行させ、自身の実行する処理の優先順位を
示すレベル値（走行レベルと称する）を下げて別の処理
を実行する。ＩＯＣは処理が終了した時、ＣＰＵに対し
割込レベルを送って終了の通知を行なう。ＣＰＵは割込
要求があった時、実行中の処理を中断し優先順位の高い
処理の実行を行なう。
各装置が実行する処理の優先順位を示す値を持つ。ＣＰ
ＵはＩＯＣに動作を実行させる時、その処理の優先順位
を示すレベル値（割込レベルと称する）をＩＯＣに送っ
た後処理を実行させ、自身の実行する処理の優先順位を
示すレベル値（走行レベルと称する）を下げて別の処理
を実行する。ＩＯＣは処理が終了した時、ＣＰＵに対し
割込レベルを送って終了の通知を行なう。ＣＰＵは割込
要求があった時、実行中の処理を中断し優先順位の高い
処理の実行を行なう。
ＣＰＵの走行レベルは、ソフトウェアプログラムの指定
によっても、また複数のＩＯＣが存在する場合は、他の
ＩＯＣからの割込みによっても変化するため、ＣＰＵは
ＩＯＣからの割込要求を無栄件に受は付けるのではなく
、走行レベルと割込レベルを比較し、優先度の高い割込
みのみ受は付け、優先度の低い割込みに対しては受は付
けられないことをＩＯＣに通知する必要がある。。
によっても、また複数のＩＯＣが存在する場合は、他の
ＩＯＣからの割込みによっても変化するため、ＣＰＵは
ＩＯＣからの割込要求を無栄件に受は付けるのではなく
、走行レベルと割込レベルを比較し、優先度の高い割込
みのみ受は付け、優先度の低い割込みに対しては受は付
けられないことをＩＯＣに通知する必要がある。。
ＣＰＵとＩＯＣ間の通知は、通常これらを接続するバス
を使用するため、無駄なバスサイクルによυバスの使用
効率が下がるという欠点があった。
を使用するため、無駄なバスサイクルによυバスの使用
効率が下がるという欠点があった。
本発明の目的は、工ＯＣ内にＣＩ）［Ｊの走行レベルを
保持するレジスタを設け、ＩＯＣでの処理が終了した時
、ＩＯＣ内でＣＰＵの走行レベルと自身の割込レベルを
比較し、自身の割込レベルの優先順位が高い場合のみＣ
ＰＵに対し割込みを要求し、優先順位が低い場合は、Ｃ
ＰＵの走行レベルが低くなるまで割込みを要求しないよ
うにすることによシ、上記欠点を解決し、バス転送効率
のよいデータ処理装置を提供することにある。
保持するレジスタを設け、ＩＯＣでの処理が終了した時
、ＩＯＣ内でＣＰＵの走行レベルと自身の割込レベルを
比較し、自身の割込レベルの優先順位が高い場合のみＣ
ＰＵに対し割込みを要求し、優先順位が低い場合は、Ｃ
ＰＵの走行レベルが低くなるまで割込みを要求しないよ
うにすることによシ、上記欠点を解決し、バス転送効率
のよいデータ処理装置を提供することにある。
〔発明の構成〕
本発明によると中火処理装置と中央処理装置の指示によ
り特定の処理を実行し処理終了時に中央処理装置に対し
割込み要求を発生する少々くとも１つの付加処理装置を
持つデータ処理装置において、前記付加処理装置は中央
処理装置の走行レベルを保持する手段と、処理が終了し
た時自身に割り当てられた割込レベルと前記中央処理装
置の走行レベルを比較する手段と、自身の割込レベルの
優先度が高い場合のみ中央処理装置に対し割込みを発生
する手段を有することを特徴とする割込制御方式が得ら
れる。
り特定の処理を実行し処理終了時に中央処理装置に対し
割込み要求を発生する少々くとも１つの付加処理装置を
持つデータ処理装置において、前記付加処理装置は中央
処理装置の走行レベルを保持する手段と、処理が終了し
た時自身に割り当てられた割込レベルと前記中央処理装
置の走行レベルを比較する手段と、自身の割込レベルの
優先度が高い場合のみ中央処理装置に対し割込みを発生
する手段を有することを特徴とする割込制御方式が得ら
れる。
次に本発明について図面を参照して詳乳１に説明する。
第１図は本発明の適用されるデータ処理装置の原理的構
成図であり、】１はＣＰＵ、１２はコンソール装置など
の入出力装置を制御する１０Ｃ，１０１はＣＰＵＩＩお
よび１０ＣＩ ２を接続する共通バスである。共通バス
１０１には他に主記憶装置や他のＩＯＣが接続され、各
装置間のデータ送受はすべてとの共通バスを使用して行
なわれＺ。
成図であり、】１はＣＰＵ、１２はコンソール装置など
の入出力装置を制御する１０Ｃ，１０１はＣＰＵＩＩお
よび１０ＣＩ ２を接続する共通バスである。共通バス
１０１には他に主記憶装置や他のＩＯＣが接続され、各
装置間のデータ送受はすべてとの共通バスを使用して行
なわれＺ。
ＣＰＵ１１は主記憶装置からソフトウェアプログラムを
読み出し、それを解読し実行する。
読み出し、それを解読し実行する。
ＣＰＵの走行レベル、ＩＯＣの割込レベルおよびＩＯＣ
の実行すべき動作は読み出されたソフトウェアプログラ
ムによシ指定される。
の実行すべき動作は読み出されたソフトウェアプログラ
ムによシ指定される。
第２図は本発明を適用したＩＯＣの一実施例の内部構成
図である。２１は共通バス１０１を介してＩ［Ｃ１２に
込られるＣＰＵの走行レベルを保持するレジスタ、２２
は共通バス１０１を介してＩＱＣＩ２に込られるＩＯＣ
の割込レベルを保持するレジスタ、２３はレジスタ２１
およびレジスタ２２の内容を比較する比較器、２４は比
較器２３の比較結果からファームウェアの次アドレスを
生成する回路である。同第２は１においてＩＯＣの実行
する特定の動作に必要な回路は省略されている。
図である。２１は共通バス１０１を介してＩ［Ｃ１２に
込られるＣＰＵの走行レベルを保持するレジスタ、２２
は共通バス１０１を介してＩＱＣＩ２に込られるＩＯＣ
の割込レベルを保持するレジスタ、２３はレジスタ２１
およびレジスタ２２の内容を比較する比較器、２４は比
較器２３の比較結果からファームウェアの次アドレスを
生成する回路である。同第２は１においてＩＯＣの実行
する特定の動作に必要な回路は省略されている。
次に本実施例の動作°を説明する。電源が投入された時
、ＣＰＵ１１の走行レベルは最高位の優先度を持つレベ
ルに初期化され、この値が共通バス１０１を介してｌ０
Ｃ１２に送られレジスタ２１に設定される。一方、ｌ０
Ｃ１２は最低位の優先度を持つレベルをレジスタ２２に
設定する。
、ＣＰＵ１１の走行レベルは最高位の優先度を持つレベ
ルに初期化され、この値が共通バス１０１を介してｌ０
Ｃ１２に送られレジスタ２１に設定される。一方、ｌ０
Ｃ１２は最低位の優先度を持つレベルをレジスタ２２に
設定する。
その後ＣＰＵＩＩは主記憶装置からソフトウェアプログ
ラムを読み出し、逐次実行する。読み出した命令が走行
Ｌノベルを変更する命令であれば、自身の走行レベルを
変更しまたｌ０ＣＩ２に新しい走行レベルを送る。読み
出した命令がｌ０Ｃ１２の割込レベルを変更する命令で
あれば、ｌ０ＣＩ２に新しい割込レベルを送る。読み出
した命令がｌ０Ｃ１２に対し特定な動作、例えば主記憶
装置内にある文字列データを読みｌ（口７、コンソール
装置に印字させる等を実行させる命令であれば、その命
令をｌ０Ｃ１２に送る。ｌ０Ｃ１２は指定された動作を
実行した後、レジスタ２１内のＣＰＵの走行レベルとレ
ジスタ２２内の割込レベルを比較器２３によシ比較する
。比較の結果はファームウェアの次アドレス生成回路２
４に入力され、この比較の結果によ、９ＩＯＣ１２の動
作を制御するためのファームウェアの分岐が実行される
。ＩＯＣの割込レベルの優先度が高い場合、ＣＰＵ１１
に対し割込の要求が実行される。ＣＰＵＩＩはｌ０Ｃ１
２から割込要求があれば、自身の走行レベルを指定され
たレベルに変更し、新しいレベルをｌ０Ｃ１２に送る。
ラムを読み出し、逐次実行する。読み出した命令が走行
Ｌノベルを変更する命令であれば、自身の走行レベルを
変更しまたｌ０ＣＩ２に新しい走行レベルを送る。読み
出した命令がｌ０Ｃ１２の割込レベルを変更する命令で
あれば、ｌ０ＣＩ２に新しい割込レベルを送る。読み出
した命令がｌ０Ｃ１２に対し特定な動作、例えば主記憶
装置内にある文字列データを読みｌ（口７、コンソール
装置に印字させる等を実行させる命令であれば、その命
令をｌ０Ｃ１２に送る。ｌ０Ｃ１２は指定された動作を
実行した後、レジスタ２１内のＣＰＵの走行レベルとレ
ジスタ２２内の割込レベルを比較器２３によシ比較する
。比較の結果はファームウェアの次アドレス生成回路２
４に入力され、この比較の結果によ、９ＩＯＣ１２の動
作を制御するためのファームウェアの分岐が実行される
。ＩＯＣの割込レベルの優先度が高い場合、ＣＰＵ１１
に対し割込の要求が実行される。ＣＰＵＩＩはｌ０Ｃ１
２から割込要求があれば、自身の走行レベルを指定され
たレベルに変更し、新しいレベルをｌ０Ｃ１２に送る。
ｌ０Ｃ１２の動作が終了した時、ｌ０Ｃ１２の割込レベ
ルの優先度がＣＰＵの走行レベルと等しいか低い場合、
１０Ｃ１２は割込要求を保留する。
ルの優先度がＣＰＵの走行レベルと等しいか低い場合、
１０Ｃ１２は割込要求を保留する。
ＣＰＵの走行レベルが変化し、新しい走行レベルがｌ０
Ｃ１２に送られてきた時、保留されていた割込のレベル
と新しい走行レベルとの比較が行なわれる。
Ｃ１２に送られてきた時、保留されていた割込のレベル
と新しい走行レベルとの比較が行なわれる。
以上説明したように、本発明は不要な共通バスの使用が
なくカシ、効率的に共通バスが使用できるという効果が
ある。
なくカシ、効率的に共通バスが使用できるという効果が
ある。
例の内部構成図である。
図において、１１・・・・・・ＣＰＵ、１２・・・・・
・ＩＯＣ。 １０１・・・・・・共通バス、２１・・・・・・ＣＰＵ
の走行レベルを持つレジスタ、２２・・・・・・ＩＯＣ
の割込レベルを持つレジスタ、２３・・・・・・比較器
、２４・・・・・・ファームウェア次アドレス生成回路
。
・ＩＯＣ。 １０１・・・・・・共通バス、２１・・・・・・ＣＰＵ
の走行レベルを持つレジスタ、２２・・・・・・ＩＯＣ
の割込レベルを持つレジスタ、２３・・・・・・比較器
、２４・・・・・・ファームウェア次アドレス生成回路
。
Claims (1)
- 中央処理装置と、中央処理装置の指示により特定の処理
を実行し処理終了時に中央処理装置に対し割込み要求を
発生する少なくとも１つの付加処理装置を持つデータ処
理装置において、前記付加処理装置は中央処理装置の走
行レベルを保持する手段と、処理が終了した時自身に割
り尚てられた割込レベルと前記中央処理装置の走行レベ
ル＼を比較する手段と、自身の割込レベルの優先度が高
い場合のみ中央処理装置に対し割込みを発生する手段を
有することを特徴とする割込制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8731983A JPS59212963A (ja) | 1983-05-18 | 1983-05-18 | 割込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8731983A JPS59212963A (ja) | 1983-05-18 | 1983-05-18 | 割込制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59212963A true JPS59212963A (ja) | 1984-12-01 |
Family
ID=13911521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8731983A Pending JPS59212963A (ja) | 1983-05-18 | 1983-05-18 | 割込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59212963A (ja) |
-
1983
- 1983-05-18 JP JP8731983A patent/JPS59212963A/ja active Pending
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