JPS58168170A - 多重プロセツサ - Google Patents

多重プロセツサ

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Publication number
JPS58168170A
JPS58168170A JP5071482A JP5071482A JPS58168170A JP S58168170 A JPS58168170 A JP S58168170A JP 5071482 A JP5071482 A JP 5071482A JP 5071482 A JP5071482 A JP 5071482A JP S58168170 A JPS58168170 A JP S58168170A
Authority
JP
Japan
Prior art keywords
processing
processor
interruption
signal
intermitting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5071482A
Other languages
English (en)
Inventor
Yasuo Hirota
広田　泰生
Takahito Noda
野田　敬人
Toshihiro Sakai
酒井　利弘
Hideyuki Saso
秀幸 佐相
Nobuyuki Baba
信行 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP5071482A priority Critical patent/JPS58168170A/ja
Publication of JPS58168170A publication Critical patent/JPS58168170A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発明の技術分野 本発明は多重プロセッサに係り、４１に多重プロセッサ
関における随時割〉込みを可能にする多重プロセッサに
関する。
（２）従来技術と問題点 従来、マルチプロセッサ間の通信については、１つのプ
ロセッサＡは、通常監視モードＫＴｏシ、他のプロセッ
サＢの動作状態、を監視することＫよシシステム全体の
制御をしている。この際該グ醐セッサＢはプロセラすム
の指示によ多動作している。そして該プロセッサＢから
プロセッサＡに制御を移す場合には、咳プロセッサＢは
自らＨＡＬＴ信号６をＯＮにしてＨＡＬＴしている。一
方プロセッサＡは監視モードで、プロセッサＢのＨＡＬ
Ｔを検出してプロセッサＢに対する制御を行なってい友
。
該従来方式だと、プロセッサ１が監視モードでない場合
には、プロセッサ２からの要求は受は付けられず、監視
モードになるまで待九されるという欠点が６つ九。
（３）発明の目的 本発明は前記欠点を解消して、随時プロセッサ間で割り
込みが可能な多重プロセッサを提供することを目的とす
る。
（４）発明の構成 該目的は複数のプロセッサが互に通信するシステムにお
いて、通信元プロセッサの処理を中断（ＨＡＬＴ）する
とともに割込制御情報を発信する手段と、受偏元プロセ
ッサに該発信された割込制御情報を受けつける受信手段
を設けたことを特徴とする多重プロセッサにより達成さ
れる。
（５）発明の実施例 以下図面を用いて本発明の詳細な説明する。
第１図は従来の多重プロセッサのプ胃ツク図である。
図において、１はプロセッサＡ、　　２はプロセッサＢ
、３はＡＤＨパス（アドレスバス）、４はＤＡＴＡパス
、５は制御信号、６はＨＡＬＴ信号である。
第２図は本発明の一実施例を示すブロック図である。
図において、７は割込信号である。
第３図は本発明の一実施例を示す処理フローを示す図で
ある。
図において、３１はプロセッサＢの起動部、３２はプロ
セｙ？Ｂの割込受付部、３３は処理実行部Ｂ、３５はシ
ステム制御２の処理部、３６は処理実行部Ａ、３７はＨ
ＡＬＴ１制御部である。
さて、プロセッサＢ２はプ謂セッナムｌのプロセラサル
δ起動部３１からの起動情報にょ９起勘され、プロセッ
サＡ１から要求のありた処理を、処理実行１１Ａ３６で
実行する。次にプロセッサＡＩＫよって起動された該プ
ロセラｔＢ２において、プロセッサＡＩに対して処理を
要求する時に、ＨＡＬＴ劃一部３７で割込信号ｔ−０Ｎ
ＫＬ、プロセッサＡＩＫＩ４１込信号７を発信する。一
方、当該プロセッサム１はシステム制御２の処ｍ部３５
によプシステムの制御（２）を実行中であるが、該プロ
セッサＨ２からの割込信号７を受は付けるとともに当該
シスえ テムの制御φの実行を中断する。そしてグロセックプロ
セッナＢ２を起動する。また該プロセッサＡＩＦｉ、プ
ロセッサＢ２を起動した後、中断してえ いたシステムの制御（２）の処理を再開する。この様に
プロセッサＡ１が監視モードにない伏線でも、プロセッ
サＢ２からの要求を受は付けることが−Ｉ＃Ｐ、になり
、待ち時間が無くなる。更に第３図ではプロセッサＡＩ
の、ＨＡＬＴ信号による通信手或は省略しであるが、実
際には割込信号による通信手段とＨＡＬＴ信号による通
信手段が混在している。
（６）発明の詳細 な説明したように本発明によれば各プロセッサが互いに
随時速やかな割込みが可能となるという効果がある。
【図面の簡単な説明】
第１図は従来の多重プロセッサのブロック図である。 第２図は本発明の一実施例を示すブロック図である。 第３図は本発明の一実施例を示す処理フロ＝を示す図で
ある。 記号の説明、１はプロセラサム、２はプロセッサＢ、　
　３はＡＤｊＲパス（アドレスバス）、４はＤＡＴＡバ
ス、５は制御信号、６はＨＡＬＴ信号、７は割込信号。 ！！″　／ＩＪ 茅２図

Claims (1)

    【特許請求の範囲】
  1. 複数のプロセッサが互に通信するシステムにおいて、通
    信元゛プロセッサの処ｍを中断（ＨＡＬＴ）するととも
    に割込制御情報を発信する手段と、受信元プはセッサに
    皺発信され九割込制御情報を受けつける受信手段を設は
    九ことを特徴とする多重プーセＶす。
JP5071482A 1982-03-29 1982-03-29 多重プロセツサ Pending JPS58168170A (ja)

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JP5071482A JPS58168170A (ja) 1982-03-29 1982-03-29 多重プロセツサ

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JP5071482A JPS58168170A (ja) 1982-03-29 1982-03-29 多重プロセツサ

Publications (1)

Publication Number Publication Date
JPS58168170A true JPS58168170A (ja) 1983-10-04

Family

ID=12866552

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5071482A Pending JPS58168170A (ja) 1982-03-29 1982-03-29 多重プロセツサ

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60146358A (ja) * 1983-12-30 1985-08-02 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション デ−タ処理システム

Citations (2)

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JPS5475969A (en) * 1977-11-29 1979-06-18 Matsushita Electric Ind Co Ltd Digital system
JPS5688551A (en) * 1979-12-21 1981-07-18 Fujitsu Ltd Control system for multiprocessor system

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