JPS60136850A - マルチプロセッサ・システム - Google Patents
マルチプロセッサ・システムInfo
- Publication number
- JPS60136850A JPS60136850A JP58247391A JP24739183A JPS60136850A JP S60136850 A JPS60136850 A JP S60136850A JP 58247391 A JP58247391 A JP 58247391A JP 24739183 A JP24739183 A JP 24739183A JP S60136850 A JPS60136850 A JP S60136850A
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- Japan
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1657—Access to multiple memories
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、主記憶装置へのアクセスを制御する記憶部制
御装置に係り、特に複数存在して相互にデータ伝送する
記憶部制御装置に関する。
御装置に係り、特に複数存在して相互にデータ伝送する
記憶部制御装置に関する。
従来技術と問題点
第１図に示すように記憶部制御装置ＭＣＵが複数本例で
はＭＣＵＯとＭＣＵｌの２個存在し、該記憶部制御装置
にそれぞれ複数のアクセス発生装置（中央地理装置）Ｃ
ＰＵＯとＣＰＵＩ及びＣＰＵ２とＣＰＵ３、主記憶装置
ＭＳＵＯとＭＳＵＩ。
はＭＣＵＯとＭＣＵｌの２個存在し、該記憶部制御装置
にそれぞれ複数のアクセス発生装置（中央地理装置）Ｃ
ＰＵＯとＣＰＵＩ及びＣＰＵ２とＣＰＵ３、主記憶装置
ＭＳＵＯとＭＳＵＩ。
ＭＳＵ２とＭＳＵ３が接続され、ＭＣＵＯとＭＣＵｌは
相互に接続されてデータ伝送可能な複合システムが考え
られているが、が＼るシステムでＣＰＵが自系のＭＳＵ
をアクセスする例えばＣＰＵ０がＭＳＵｌをアクセスす
る場合は通粛通り（単一系の場合と同し）であるが、ｃ
ＰＵが他系のＭＳＵをアクセスする例えばＣＰＵ０がＭ
ＳＵ２をアクセスし゛てデータ読出しを行なう場合は以
下のように制御されねばならない。
相互に接続されてデータ伝送可能な複合システムが考え
られているが、が＼るシステムでＣＰＵが自系のＭＳＵ
をアクセスする例えばＣＰＵ０がＭＳＵｌをアクセスす
る場合は通粛通り（単一系の場合と同し）であるが、ｃ
ＰＵが他系のＭＳＵをアクセスする例えばＣＰＵ０がＭ
ＳＵ２をアクセスし゛てデータ読出しを行なう場合は以
下のように制御されねばならない。
■ＣＰＵ０からＭＣＵＯへのアクセス送出■ＭＣＵＯか
らＭＣＵｌへのアクセス送出■ＭＣＵ１からＭＳＵ２へ
のアクセス送出■ＭＳＵ２からＭＣＵＩへのデータ送出
■ＭＣＵＩからＭＣＵＯへのデータ送出■ＭＣＵＯから
ＣＰＵ０へのデータ送出この制御をパイプライン制御の
記憶部制御装置ＭＣＵについて述べれば次のようになる
。第２図はカ弓る制御を行なえるＭＣＵの構成例を示し
、Ｐはボート、Ｓはセレクタ、ＰＬはパイプライン、Ｄ
Ｃは制御部である。添字１，２．・・・・・・は、相互
を区別するものであり、ボートは実質的にはレジスタで
ある。この第２図を用いて上記制御を説明するに、 ■ＭＣＵＯはＣＰＵ０からのアクセスをインタフェース
レジスタＰｌに受付ける。
らＭＣＵｌへのアクセス送出■ＭＣＵ１からＭＳＵ２へ
のアクセス送出■ＭＳＵ２からＭＣＵＩへのデータ送出
■ＭＣＵＩからＭＣＵＯへのデータ送出■ＭＣＵＯから
ＣＰＵ０へのデータ送出この制御をパイプライン制御の
記憶部制御装置ＭＣＵについて述べれば次のようになる
。第２図はカ弓る制御を行なえるＭＣＵの構成例を示し
、Ｐはボート、Ｓはセレクタ、ＰＬはパイプライン、Ｄ
Ｃは制御部である。添字１，２．・・・・・・は、相互
を区別するものであり、ボートは実質的にはレジスタで
ある。この第２図を用いて上記制御を説明するに、 ■ＭＣＵＯはＣＰＵ０からのアクセスをインタフェース
レジスタＰｌに受付ける。
■受付けたアクセスを、ＭＣＵＩへ送出するアクセスを
選ぶためのアクセス選択回路（リモートＭＣＵプライオ
リティ回路）Ｓ２で選び、ボートＰ６を経てＭＣＵＩへ
送出する。ＭＣＵＩはインタフェースレジスタＰ１３に
そのアクセスを受付ける。
選ぶためのアクセス選択回路（リモートＭＣＵプライオ
リティ回路）Ｓ２で選び、ボートＰ６を経てＭＣＵＩへ
送出する。ＭＣＵＩはインタフェースレジスタＰ１３に
そのアクセスを受付ける。
■ＭＣＵＩは受付けたアクセスを、主記憶へ送出するア
クセスを選ぶためのアクセス選択回路（ＭＳＵプライオ
リティ回路）Ｓ１１で選び、ボートＰＬ４を経てそれを
ＭＳＵ２へ送ると共に、パイプラインＰＬＩＩへ入力す
る。ＭＳＵ２はこれを受けると起動して読出し動作に入
り、読出したデータをセレクタＳ１３へ入力する。
クセスを選ぶためのアクセス選択回路（ＭＳＵプライオ
リティ回路）Ｓ１１で選び、ボートＰＬ４を経てそれを
ＭＳＵ２へ送ると共に、パイプラインＰＬＩＩへ入力す
る。ＭＳＵ２はこれを受けると起動して読出し動作に入
り、読出したデータをセレクタＳ１３へ入力する。
■ＭＣＵ１は上記のようにボートＰ１４を通してＭＳＵ
２へ起動をかけると共に、これを該ボートＰ１４、ポー
）Ｐ４の経路でＭＣＵＯへ送り、ＭＳＵ２をアクセスし
た旨をＭＣＵＯへ知らせる。
２へ起動をかけると共に、これを該ボートＰ１４、ポー
）Ｐ４の経路でＭＣＵＯへ送り、ＭＳＵ２をアクセスし
た旨をＭＣＵＯへ知らせる。
セレクタＳ１は、ボートＰ４のアクセスは最優先で受付
け、パイプラインＰＬＩへ投入する。これはＭＳＵ２か
ら送られてくるデータに備えるものである。ＭＳＵ２は
データを読出すとそれをセレクタ１３へ上げてくるが、
そのタイミングはパイプラインＰＬＩＩへ格納された上
記アクセスが捉え、制御部ＤＣ２を介してセレクタｓ
ｉ ３１Ｍ５Ｕ２側のデータを選択させる。これはボー
トＰ ｉ８、Ｐ８の経路でＭＣＵＯへ送られる。
け、パイプラインＰＬＩへ投入する。これはＭＳＵ２か
ら送られてくるデータに備えるものである。ＭＳＵ２は
データを読出すとそれをセレクタ１３へ上げてくるが、
そのタイミングはパイプラインＰＬＩＩへ格納された上
記アクセスが捉え、制御部ＤＣ２を介してセレクタｓ
ｉ ３１Ｍ５Ｕ２側のデータを選択させる。これはボー
トＰ ｉ８、Ｐ８の経路でＭＣＵＯへ送られる。
■パイプライン制御１へ投入された上記アクセスもこの
タイミングを捉えるもので、制御部ＤＣ１を介してセレ
クタＳ４にボートＰ８のデータを選択させる。
タイミングを捉えるもので、制御部ＤＣ１を介してセレ
クタＳ４にボートＰ８のデータを選択させる。
■ＭＣＵＯはこのＭＣＵＩからのデータをボートＰ９を
経てＣＰＵ０へ送る。ＭＣＵＩからＭＣＵｏへのアクセ
スの返送、およびＭＣＵＩからＭＣＵＯへの読出しデー
タの送出には所定時間がか＼るが、これは共に同じなの
で相殺し合い、パイプラインＰＬＩによるタイミング制
御に支障はない。
経てＣＰＵ０へ送る。ＭＣＵＩからＭＣＵｏへのアクセ
スの返送、およびＭＣＵＩからＭＣＵＯへの読出しデー
タの送出には所定時間がか＼るが、これは共に同じなの
で相殺し合い、パイプラインＰＬＩによるタイミング制
御に支障はない。
ところでこの制御でＭＣＵＯは、ＭＣＵ １からのデー
タをＣＰＵ０へ送出するために、またＭＣＵｌはＭＳＵ
２からのデータをＭＣＵＯへ送るためにパイプラインを
使用する。これは自系、他系で差別すれば、他系のため
に自系のパイプラインを使用してしまうことになる。自
系アクセスは前記したように通常通りであるが、略述す
ると、例えばＣＰＵ０がＭＳＵＩをアクセスする場合は
、該アクセスをＰｌに渡し、Ｓｌで選択されるとＰ５を
通してＭＳＵＩに起動が掛かり、該アクセスはＰＬＩに
投入され、ＭＳＵＩが読出したデータを８３に入力する
頃ＤＣＩはＳ３を制御してそれを取込ませ、Ｐ７，３４
．Ｐ９経由でＣＰＵ０へ渡ず、という手順である。パイ
プラインＰＬＩは自系アクセスで使用されるから、他系
アクセスでも使用されるとなると、この他系アクセスの
場合は当該アクセスは既に選択され、メモリアクセスは
開始されているので最優先処理されねばならず、このた
め競合する場合はセレクタＳ１またばＳ１１で自系アク
セスは待たされてしまう。ブロックフェッチリクエスト
などの場合は例えばＣＰＵば６４バイトのデータを要求
し、これは１回のアクセスでは処理し切れないので８回
に分けて行なう（アクセスを８回出す）等のことになり
、競合したリクエストはこの処理の間待たされてしまう
ことになる。こうしてか−る複合システムでは、本来独
立に動作可能であるべき自系アクセスが他系アクセスの
影響を受けてしまう。
タをＣＰＵ０へ送出するために、またＭＣＵｌはＭＳＵ
２からのデータをＭＣＵＯへ送るためにパイプラインを
使用する。これは自系、他系で差別すれば、他系のため
に自系のパイプラインを使用してしまうことになる。自
系アクセスは前記したように通常通りであるが、略述す
ると、例えばＣＰＵ０がＭＳＵＩをアクセスする場合は
、該アクセスをＰｌに渡し、Ｓｌで選択されるとＰ５を
通してＭＳＵＩに起動が掛かり、該アクセスはＰＬＩに
投入され、ＭＳＵＩが読出したデータを８３に入力する
頃ＤＣＩはＳ３を制御してそれを取込ませ、Ｐ７，３４
．Ｐ９経由でＣＰＵ０へ渡ず、という手順である。パイ
プラインＰＬＩは自系アクセスで使用されるから、他系
アクセスでも使用されるとなると、この他系アクセスの
場合は当該アクセスは既に選択され、メモリアクセスは
開始されているので最優先処理されねばならず、このた
め競合する場合はセレクタＳ１またばＳ１１で自系アク
セスは待たされてしまう。ブロックフェッチリクエスト
などの場合は例えばＣＰＵば６４バイトのデータを要求
し、これは１回のアクセスでは処理し切れないので８回
に分けて行なう（アクセスを８回出す）等のことになり
、競合したリクエストはこの処理の間待たされてしまう
ことになる。こうしてか−る複合システムでは、本来独
立に動作可能であるべき自系アクセスが他系アクセスの
影響を受けてしまう。
発明の目的
本発明はか＼る点を改善し、自系アクセスは他系アクセ
スの影響を受けないようにする、例えばＣＰＵ０．ＣＰ
ＵＩによるＭＳＵＯ，ＭＳＵＩのアクセスは、ＣＰＵ２
．ＣＰＵ３によるＭＳＵＯ。
スの影響を受けないようにする、例えばＣＰＵ０．ＣＰ
ＵＩによるＭＳＵＯ，ＭＳＵＩのアクセスは、ＣＰＵ２
．ＣＰＵ３によるＭＳＵＯ。
ＭＳＵＩへのアクセスの影響を受けないようにしようと
するものである。
するものである。
発明の構成
本発明は、各々複数のアクセス要求発生装置および主記
憶装置が接続されてアクセス制御を行ない、かつ相互に
接続されてアクセス要求及びデータの送受を行なう複数
の記憶部制御装置において、各記憶部制御装置に、自記
憶部制御装置に接続された主記憶装置に対するアクセス
を制御する口糸用パイプライン、及び他記憶部制御装置
で処理される当該他記憶部制御装置に接続された主記憶
装置に対するアクセスを入力されてそれを処理する他系
用パイプライン、を具備することを特徴とするが、次に
実施例を参照しながらこれを説明する。
憶装置が接続されてアクセス制御を行ない、かつ相互に
接続されてアクセス要求及びデータの送受を行なう複数
の記憶部制御装置において、各記憶部制御装置に、自記
憶部制御装置に接続された主記憶装置に対するアクセス
を制御する口糸用パイプライン、及び他記憶部制御装置
で処理される当該他記憶部制御装置に接続された主記憶
装置に対するアクセスを入力されてそれを処理する他系
用パイプライン、を具備することを特徴とするが、次に
実施例を参照しながらこれを説明する。
発明の実施例
第３図は本発明の実施例を示し、第２図と同じ部分には
同じ符号が付しである。第２図と対比すれば明らかなよ
うに本発明では他系アクセス処理用に別にパイプライン
を設ける。ＰＬ２．ＰＬ１２がそれである。またこれに
伴なってセレクタＳ４゜Ｓ１４．ボートＰ９．Ｐ１９を
各２１１ｉｉ１にする。またボートＰ４．Ｐ１４はセレ
クタＳｌ、３１１がら切り離して他系アクセス用パイプ
ラインＰＬ２゜ＰＬ１２直結とする。次に本回路の動作
をやはりＣＰＵ０がＭＳＵ２をアクセスして読出しを行
なう場合について説明するに、 ■ＭＣＵＯはＣＰＵ０がらのアクセスをインタフェース
レジスタＰｌに受付ける。
同じ符号が付しである。第２図と対比すれば明らかなよ
うに本発明では他系アクセス処理用に別にパイプライン
を設ける。ＰＬ２．ＰＬ１２がそれである。またこれに
伴なってセレクタＳ４゜Ｓ１４．ボートＰ９．Ｐ１９を
各２１１ｉｉ１にする。またボートＰ４．Ｐ１４はセレ
クタＳｌ、３１１がら切り離して他系アクセス用パイプ
ラインＰＬ２゜ＰＬ１２直結とする。次に本回路の動作
をやはりＣＰＵ０がＭＳＵ２をアクセスして読出しを行
なう場合について説明するに、 ■ＭＣＵＯはＣＰＵ０がらのアクセスをインタフェース
レジスタＰｌに受付ける。
■受付けたアクセスを、ＭＣＵＩへ送出するアクセスを
選ぶためのアクセス選択回路５２で選び、ボートＰ６を
経てＭＣＵ’ｌへ送出する。ＭＣＵＩはインタフェース
レジスタＰ１３にそのアクセスを受付ける。
選ぶためのアクセス選択回路５２で選び、ボートＰ６を
経てＭＣＵ’ｌへ送出する。ＭＣＵＩはインタフェース
レジスタＰ１３にそのアクセスを受付ける。
■ＭＣＵＩは受付けたアクセスを、主記憶ぺ送出するア
クセスを選ぶためのアクセス選択回路Ｓ１１で選び、そ
れをボートＰ１４経出で、主記憶ＭＳＵ２へ送出すると
共にパイプラインＰＬＩＩへ入力する。またボートＰ１
４．Ｐ４経由でそれをＭＣＵＯへ知らせる。
クセスを選ぶためのアクセス選択回路Ｓ１１で選び、そ
れをボートＰ１４経出で、主記憶ＭＳＵ２へ送出すると
共にパイプラインＰＬＩＩへ入力する。またボートＰ１
４．Ｐ４経由でそれをＭＣＵＯへ知らせる。
■ＭＣＵＯはボートＰ４のＭＣＵＩからの報告（アクセ
ス）をパイプラインＰＬ２に投入し、ＭＣＵＩから送ら
れてくるデータに備える。ＭＳＵ２は上記の如くアクセ
スを受けると起動して読出し動作に移り、その読出した
データをセレクタＳ１３へ入力する。このときパイプラ
インＰＬＩＩの前記投入されたアクセスが制御部ＤＣ２
を介してセレクタＳ１３を操作し、該続出しデータを取
込ませる。
ス）をパイプラインＰＬ２に投入し、ＭＣＵＩから送ら
れてくるデータに備える。ＭＳＵ２は上記の如くアクセ
スを受けると起動して読出し動作に移り、その読出した
データをセレクタＳ１３へ入力する。このときパイプラ
インＰＬＩＩの前記投入されたアクセスが制御部ＤＣ２
を介してセレクタＳ１３を操作し、該続出しデータを取
込ませる。
■ＭＣＵＩはボートＰ１８のデータをＭＣＵＯのボート
Ｐ８へ送る。
Ｐ８へ送る。
■ボー１−Ｐ８へＭＳＵ２からの読出しデータが送られ
てくる頃、パイプラインＰＬ２の前記格納アクセスは制
御部ＤＣＩを動作させ、セレクタＳ４ａにボートＰ８の
データをボートＰ９ａ経由でＣＰＵ０へ送出させる。
てくる頃、パイプラインＰＬ２の前記格納アクセスは制
御部ＤＣＩを動作させ、セレクタＳ４ａにボートＰ８の
データをボートＰ９ａ経由でＣＰＵ０へ送出させる。
こうして本回路では他系アクセスは、そのためのパイプ
ラインＰＬ２．ＰＬ１２で処理するので自系アクセスを
妨害することがない。このように自系アクセス、他系ア
クセスを完全に分離するためセレクタＳ４，３１４など
各ＣＰ Ｕ毎に分離している。なお上記の説明から明ら
かであろうが自系アクセスとはＭＣＵに接続されたＣＰ
Ｕ、ＭＳＵ間のアクセスを言い、他系アクセスとは他の
ＭＣＵを介してそれに接続されたＭＳＵをアクセスする
従ってＣＰ’Ｕ−ＭＣＵ−ＭＣＵ−ＭＳＵの経路をとる
ことになるものをいう。
ラインＰＬ２．ＰＬ１２で処理するので自系アクセスを
妨害することがない。このように自系アクセス、他系ア
クセスを完全に分離するためセレクタＳ４，３１４など
各ＣＰ Ｕ毎に分離している。なお上記の説明から明ら
かであろうが自系アクセスとはＭＣＵに接続されたＣＰ
Ｕ、ＭＳＵ間のアクセスを言い、他系アクセスとは他の
ＭＣＵを介してそれに接続されたＭＳＵをアクセスする
従ってＣＰ’Ｕ−ＭＣＵ−ＭＣＵ−ＭＳＵの経路をとる
ことになるものをいう。
また実施例ではＭＣＵが２個であるが、これは更に多数
（ｎ個）あって相互に接続されている大規模複合システ
ムにも本発明は適用できる。この場合、他系用パイプラ
インは自系を除いた（ｎ −１）個設けると各系専属と
なり、これは他系ＭＣＵの動作を監視する等に有効であ
る。即ち他系ＭＣＵでの当該系のＭＳＵへのアクセスは
この（ｎ−１）個設けた他系用パイプラインに入ってシ
するから、これを眺めることにより他系ＭＣＵの状態を
知ることができる。なお上述の説明からも明らかなよう
に自系用パイプライン例えばＬｌとは自系の主記憶本例
ではＭＳＵＯ，ＭＳＵＩに対する自系、他系を問わない
ＣＰＵからのアクセスを処理するものをい＼、他系用パ
イプラインとは自系ＣＰＵが発した、他系ＭＣＵに接続
されたＭＳＵに対するアクセスを処理するものをいう。
（ｎ個）あって相互に接続されている大規模複合システ
ムにも本発明は適用できる。この場合、他系用パイプラ
インは自系を除いた（ｎ −１）個設けると各系専属と
なり、これは他系ＭＣＵの動作を監視する等に有効であ
る。即ち他系ＭＣＵでの当該系のＭＳＵへのアクセスは
この（ｎ−１）個設けた他系用パイプラインに入ってシ
するから、これを眺めることにより他系ＭＣＵの状態を
知ることができる。なお上述の説明からも明らかなよう
に自系用パイプライン例えばＬｌとは自系の主記憶本例
ではＭＳＵＯ，ＭＳＵＩに対する自系、他系を問わない
ＣＰＵからのアクセスを処理するものをい＼、他系用パ
イプラインとは自系ＣＰＵが発した、他系ＭＣＵに接続
されたＭＳＵに対するアクセスを処理するものをいう。
発明の詳細
な説明したように本発明によればパイプラインを自系用
、他系用に分けたので自系の一方のＣＰＵが他系アクセ
スをしたために自系の他方のＣＰＵがアクセスを待たさ
れるような事がなくなり、複合システムの綜合的な処理
能力を向上させることができる。
、他系用に分けたので自系の一方のＣＰＵが他系アクセ
スをしたために自系の他方のＣＰＵがアクセスを待たさ
れるような事がなくなり、複合システムの綜合的な処理
能力を向上させることができる。
第１図は本発明が適用されるシステムを示すブロック図
、第２図は記憶部制御装置の一例を示すブロック図、第
３図は本発明の実施例を示すブロック図である。 図面で、ＭＣＵは記憶部制御装置、ＣＰＵはアクセス発
生装置、ＭＳＵは主記憶装置、Ｐ Ｌ １ 。 ＰＬＩＩは自系用パイプライン、ＰＬ２．ＰＬＩ２は他
系用パイプラインである。 ゛出願人 富士通株式会社 代理人弁理士 青 柳 稔 手続補正書（自発） 昭和５９年１２月２１日 特許庁長官 志 賀 学 殿 昭和５８年特許願第２４７３９１号 ２゜発明の名称 マルチプロセッサ・システム ３、補正をする咎 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地名称
（５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 〒１０１ （１）本願明細書の特許請求の範囲を次の様に補正する
。 るマルチプロセッサ・システム。 求の範囲第（１１項記載のマルチプロセッサ・システム
。 ム。」 （２）同発明の名称を次の様に補正する。 「マルチプロセッサ・システム」 （３）同第２頁２行〜４行の「主記憶装置〜伝送する」
を次のように補正する。 「マルチプロセッサ・システム、特に複数存在して相互
にデータ伝送する、主記憶装置へのアクセス制御用」 同第７頁９行〜１８行の「各々複数〜具備する」を次の
様に補正する。 中央処理装置と記憶装置とそれらの間に接続されて中央
処理装置からのメモリアクセス要求を６理する記憶制御
装置とを基本構成とし、該基本構成の複数組を記憶制御
装置間で接続したマレチプロセソザシステムであって、
各記憶制御装置は、自系の中央処理装置からのメモリア
クセス要求が自系の記憶装置に対するものか他系り記憶
装置に対するものかを判別し、他系の記憶装置に対する
ものである時は他系の記憶制御装置に該メモリアクセス
要求を転送し、自系の中央処理装置および他系の記憶制
御装置から転送される自系の記憶装置に対するメモリア
クセス要求を処理する」
、第２図は記憶部制御装置の一例を示すブロック図、第
３図は本発明の実施例を示すブロック図である。 図面で、ＭＣＵは記憶部制御装置、ＣＰＵはアクセス発
生装置、ＭＳＵは主記憶装置、Ｐ Ｌ １ 。 ＰＬＩＩは自系用パイプライン、ＰＬ２．ＰＬＩ２は他
系用パイプラインである。 ゛出願人 富士通株式会社 代理人弁理士 青 柳 稔 手続補正書（自発） 昭和５９年１２月２１日 特許庁長官 志 賀 学 殿 昭和５８年特許願第２４７３９１号 ２゜発明の名称 マルチプロセッサ・システム ３、補正をする咎 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地名称
（５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 〒１０１ （１）本願明細書の特許請求の範囲を次の様に補正する
。 るマルチプロセッサ・システム。 求の範囲第（１１項記載のマルチプロセッサ・システム
。 ム。」 （２）同発明の名称を次の様に補正する。 「マルチプロセッサ・システム」 （３）同第２頁２行〜４行の「主記憶装置〜伝送する」
を次のように補正する。 「マルチプロセッサ・システム、特に複数存在して相互
にデータ伝送する、主記憶装置へのアクセス制御用」 同第７頁９行〜１８行の「各々複数〜具備する」を次の
様に補正する。 中央処理装置と記憶装置とそれらの間に接続されて中央
処理装置からのメモリアクセス要求を６理する記憶制御
装置とを基本構成とし、該基本構成の複数組を記憶制御
装置間で接続したマレチプロセソザシステムであって、
各記憶制御装置は、自系の中央処理装置からのメモリア
クセス要求が自系の記憶装置に対するものか他系り記憶
装置に対するものかを判別し、他系の記憶装置に対する
ものである時は他系の記憶制御装置に該メモリアクセス
要求を転送し、自系の中央処理装置および他系の記憶制
御装置から転送される自系の記憶装置に対するメモリア
クセス要求を処理する」
Claims (1)
- 【特許請求の範囲】 （１１各々複数のアクセス要求発生装置および主記憶装
置が接続されてアクセス制御を行ない、かつ相互に接続
されてアクセス要求及びデータの送受を行なう複数の記
憶部制御装置において、各記憶部制御装置に、自記憶部
制御装置に接続された主記憶装置に対するアクセス要求
の処理を制御する自系用パイプライン、及び 他記憶部制御装置で処理される当該他記憶部制御装置に
接続された主記憶装置に対するアクセス要求を入力され
てそれを処理する他系用パイプライン、を具備すること
を特徴とする記憶部制御装置。 （２）他系用パイプラインは、他系記憶部制御装置の個
数だけ設けられることを特徴とする特許請求の範囲第１
項記載の記憶部制御装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247391A JPS60136850A (ja) | 1983-12-26 | 1983-12-26 | マルチプロセッサ・システム |
| CA000469910A CA1221464A (en) | 1983-12-26 | 1984-12-12 | Data processor system having improved data throughput of multiprocessor system |
| US06/682,316 US4718006A (en) | 1983-12-26 | 1984-12-17 | Data processor system having improved data throughput in a multiprocessor system |
| DE8484402614T DE3484235D1 (de) | 1983-12-26 | 1984-12-17 | Datenverarbeitungssystem mit mehreren multiprozessorsystemen. |
| EP84402614A EP0147295B1 (en) | 1983-12-26 | 1984-12-17 | Data processing system including a plurality of multiprocessor systems |
| AU36857/84A AU554059B2 (en) | 1983-12-26 | 1984-12-18 | A data processor system having improved data throughput of multiprocessor system |
| BR8406678A BR8406678A (pt) | 1983-12-26 | 1984-12-21 | Sistema processador de dados incluindo uma pluralidade de sistemas multiprocessadores e processo para processamento de dados em uma unidade de controle de memoria fornecida em um sistema multiprocessador |
| KR1019840008243A KR890004995B1 (ko) | 1983-12-26 | 1984-12-21 | 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템 및 방법 |
| ES539033A ES8602272A1 (es) | 1983-12-26 | 1984-12-24 | Una instalacion de tratamiento de datos que incluye una pluralidad de dispositivos multiprocesadores. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247391A JPS60136850A (ja) | 1983-12-26 | 1983-12-26 | マルチプロセッサ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136850A true JPS60136850A (ja) | 1985-07-20 |
| JPH039497B2 JPH039497B2 (ja) | 1991-02-08 |
Family
ID=17162727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247391A Granted JPS60136850A (ja) | 1983-12-26 | 1983-12-26 | マルチプロセッサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136850A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284660A (ja) * | 1987-05-16 | 1988-11-21 | Nec Corp | プロセッサ間通信方式 |
| GB2416130A (en) * | 2004-07-15 | 2006-01-18 | Elliott Tennis Courts Ltd | Construction Material |
| JP2006221433A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
-
1983
- 1983-12-26 JP JP58247391A patent/JPS60136850A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284660A (ja) * | 1987-05-16 | 1988-11-21 | Nec Corp | プロセッサ間通信方式 |
| JPH0564828B2 (ja) * | 1987-05-16 | 1993-09-16 | Nippon Electric Co | |
| GB2416130A (en) * | 2004-07-15 | 2006-01-18 | Elliott Tennis Courts Ltd | Construction Material |
| GB2416130B (en) * | 2004-07-15 | 2008-12-17 | Elliott Tennis Courts Ltd | Construction material |
| JP2006221433A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH039497B2 (ja) | 1991-02-08 |
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