JPS60136850A - マルチプロセッサ・システム - Google Patents
マルチプロセッサ・システムInfo
- Publication number
- JPS60136850A JPS60136850A JP58247391A JP24739183A JPS60136850A JP S60136850 A JPS60136850 A JP S60136850A JP 58247391 A JP58247391 A JP 58247391A JP 24739183 A JP24739183 A JP 24739183A JP S60136850 A JPS60136850 A JP S60136850A
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- JP
- Japan
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- access
- storage
- pipeline
- port
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1657—Access to multiple memories
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、主記憶装置へのアクセスを制御する記憶部制
御装置に係り、特に複数存在して相互にデータ伝送する
記憶部制御装置に関する。
御装置に係り、特に複数存在して相互にデータ伝送する
記憶部制御装置に関する。
従来技術と問題点
第1図に示すように記憶部制御装置MCUが複数本例で
はMCUOとMCUlの2個存在し、該記憶部制御装置
にそれぞれ複数のアクセス発生装置(中央地理装置)C
PUOとCPUI及びCPU2とCPU3、主記憶装置
MSUOとMSUI。
はMCUOとMCUlの2個存在し、該記憶部制御装置
にそれぞれ複数のアクセス発生装置(中央地理装置)C
PUOとCPUI及びCPU2とCPU3、主記憶装置
MSUOとMSUI。
MSU2とMSU3が接続され、MCUOとMCUlは
相互に接続されてデータ伝送可能な複合システムが考え
られているが、が\るシステムでCPUが自系のMSU
をアクセスする例えばCPU0がMSUlをアクセスす
る場合は通粛通り(単一系の場合と同し)であるが、c
PUが他系のMSUをアクセスする例えばCPU0がM
SU2をアクセスし゛てデータ読出しを行なう場合は以
下のように制御されねばならない。
相互に接続されてデータ伝送可能な複合システムが考え
られているが、が\るシステムでCPUが自系のMSU
をアクセスする例えばCPU0がMSUlをアクセスす
る場合は通粛通り(単一系の場合と同し)であるが、c
PUが他系のMSUをアクセスする例えばCPU0がM
SU2をアクセスし゛てデータ読出しを行なう場合は以
下のように制御されねばならない。
■CPU0からMCUOへのアクセス送出■MCUOか
らMCUlへのアクセス送出■MCU1からMSU2へ
のアクセス送出■MSU2からMCUIへのデータ送出
■MCUIからMCUOへのデータ送出■MCUOから
CPU0へのデータ送出この制御をパイプライン制御の
記憶部制御装置MCUについて述べれば次のようになる
。第2図はカ弓る制御を行なえるMCUの構成例を示し
、Pはボート、Sはセレクタ、PLはパイプライン、D
Cは制御部である。添字1,2.・・・・・・は、相互
を区別するものであり、ボートは実質的にはレジスタで
ある。この第2図を用いて上記制御を説明するに、 ■MCUOはCPU0からのアクセスをインタフェース
レジスタPlに受付ける。
らMCUlへのアクセス送出■MCU1からMSU2へ
のアクセス送出■MSU2からMCUIへのデータ送出
■MCUIからMCUOへのデータ送出■MCUOから
CPU0へのデータ送出この制御をパイプライン制御の
記憶部制御装置MCUについて述べれば次のようになる
。第2図はカ弓る制御を行なえるMCUの構成例を示し
、Pはボート、Sはセレクタ、PLはパイプライン、D
Cは制御部である。添字1,2.・・・・・・は、相互
を区別するものであり、ボートは実質的にはレジスタで
ある。この第2図を用いて上記制御を説明するに、 ■MCUOはCPU0からのアクセスをインタフェース
レジスタPlに受付ける。
■受付けたアクセスを、MCUIへ送出するアクセスを
選ぶためのアクセス選択回路(リモートMCUプライオ
リティ回路)S2で選び、ボートP6を経てMCUIへ
送出する。MCUIはインタフェースレジスタP13に
そのアクセスを受付ける。
選ぶためのアクセス選択回路(リモートMCUプライオ
リティ回路)S2で選び、ボートP6を経てMCUIへ
送出する。MCUIはインタフェースレジスタP13に
そのアクセスを受付ける。
■MCUIは受付けたアクセスを、主記憶へ送出するア
クセスを選ぶためのアクセス選択回路(MSUプライオ
リティ回路)S11で選び、ボートPL4を経てそれを
MSU2へ送ると共に、パイプラインPLIIへ入力す
る。MSU2はこれを受けると起動して読出し動作に入
り、読出したデータをセレクタS13へ入力する。
クセスを選ぶためのアクセス選択回路(MSUプライオ
リティ回路)S11で選び、ボートPL4を経てそれを
MSU2へ送ると共に、パイプラインPLIIへ入力す
る。MSU2はこれを受けると起動して読出し動作に入
り、読出したデータをセレクタS13へ入力する。
■MCU1は上記のようにボートP14を通してMSU
2へ起動をかけると共に、これを該ボートP14、ポー
)P4の経路でMCUOへ送り、MSU2をアクセスし
た旨をMCUOへ知らせる。
2へ起動をかけると共に、これを該ボートP14、ポー
)P4の経路でMCUOへ送り、MSU2をアクセスし
た旨をMCUOへ知らせる。
セレクタS1は、ボートP4のアクセスは最優先で受付
け、パイプラインPLIへ投入する。これはMSU2か
ら送られてくるデータに備えるものである。MSU2は
データを読出すとそれをセレクタ13へ上げてくるが、
そのタイミングはパイプラインPLIIへ格納された上
記アクセスが捉え、制御部DC2を介してセレクタs
i 31M5U2側のデータを選択させる。これはボー
トP i8、P8の経路でMCUOへ送られる。
け、パイプラインPLIへ投入する。これはMSU2か
ら送られてくるデータに備えるものである。MSU2は
データを読出すとそれをセレクタ13へ上げてくるが、
そのタイミングはパイプラインPLIIへ格納された上
記アクセスが捉え、制御部DC2を介してセレクタs
i 31M5U2側のデータを選択させる。これはボー
トP i8、P8の経路でMCUOへ送られる。
■パイプライン制御1へ投入された上記アクセスもこの
タイミングを捉えるもので、制御部DC1を介してセレ
クタS4にボートP8のデータを選択させる。
タイミングを捉えるもので、制御部DC1を介してセレ
クタS4にボートP8のデータを選択させる。
■MCUOはこのMCUIからのデータをボートP9を
経てCPU0へ送る。MCUIからMCUoへのアクセ
スの返送、およびMCUIからMCUOへの読出しデー
タの送出には所定時間がか\るが、これは共に同じなの
で相殺し合い、パイプラインPLIによるタイミング制
御に支障はない。
経てCPU0へ送る。MCUIからMCUoへのアクセ
スの返送、およびMCUIからMCUOへの読出しデー
タの送出には所定時間がか\るが、これは共に同じなの
で相殺し合い、パイプラインPLIによるタイミング制
御に支障はない。
ところでこの制御でMCUOは、MCU 1からのデー
タをCPU0へ送出するために、またMCUlはMSU
2からのデータをMCUOへ送るためにパイプラインを
使用する。これは自系、他系で差別すれば、他系のため
に自系のパイプラインを使用してしまうことになる。自
系アクセスは前記したように通常通りであるが、略述す
ると、例えばCPU0がMSUIをアクセスする場合は
、該アクセスをPlに渡し、Slで選択されるとP5を
通してMSUIに起動が掛かり、該アクセスはPLIに
投入され、MSUIが読出したデータを83に入力する
頃DCIはS3を制御してそれを取込ませ、P7,34
.P9経由でCPU0へ渡ず、という手順である。パイ
プラインPLIは自系アクセスで使用されるから、他系
アクセスでも使用されるとなると、この他系アクセスの
場合は当該アクセスは既に選択され、メモリアクセスは
開始されているので最優先処理されねばならず、このた
め競合する場合はセレクタS1またばS11で自系アク
セスは待たされてしまう。ブロックフェッチリクエスト
などの場合は例えばCPUば64バイトのデータを要求
し、これは1回のアクセスでは処理し切れないので8回
に分けて行なう(アクセスを8回出す)等のことになり
、競合したリクエストはこの処理の間待たされてしまう
ことになる。こうしてか−る複合システムでは、本来独
立に動作可能であるべき自系アクセスが他系アクセスの
影響を受けてしまう。
タをCPU0へ送出するために、またMCUlはMSU
2からのデータをMCUOへ送るためにパイプラインを
使用する。これは自系、他系で差別すれば、他系のため
に自系のパイプラインを使用してしまうことになる。自
系アクセスは前記したように通常通りであるが、略述す
ると、例えばCPU0がMSUIをアクセスする場合は
、該アクセスをPlに渡し、Slで選択されるとP5を
通してMSUIに起動が掛かり、該アクセスはPLIに
投入され、MSUIが読出したデータを83に入力する
頃DCIはS3を制御してそれを取込ませ、P7,34
.P9経由でCPU0へ渡ず、という手順である。パイ
プラインPLIは自系アクセスで使用されるから、他系
アクセスでも使用されるとなると、この他系アクセスの
場合は当該アクセスは既に選択され、メモリアクセスは
開始されているので最優先処理されねばならず、このた
め競合する場合はセレクタS1またばS11で自系アク
セスは待たされてしまう。ブロックフェッチリクエスト
などの場合は例えばCPUば64バイトのデータを要求
し、これは1回のアクセスでは処理し切れないので8回
に分けて行なう(アクセスを8回出す)等のことになり
、競合したリクエストはこの処理の間待たされてしまう
ことになる。こうしてか−る複合システムでは、本来独
立に動作可能であるべき自系アクセスが他系アクセスの
影響を受けてしまう。
発明の目的
本発明はか\る点を改善し、自系アクセスは他系アクセ
スの影響を受けないようにする、例えばCPU0.CP
UIによるMSUO,MSUIのアクセスは、CPU2
.CPU3によるMSUO。
スの影響を受けないようにする、例えばCPU0.CP
UIによるMSUO,MSUIのアクセスは、CPU2
.CPU3によるMSUO。
MSUIへのアクセスの影響を受けないようにしようと
するものである。
するものである。
発明の構成
本発明は、各々複数のアクセス要求発生装置および主記
憶装置が接続されてアクセス制御を行ない、かつ相互に
接続されてアクセス要求及びデータの送受を行なう複数
の記憶部制御装置において、各記憶部制御装置に、自記
憶部制御装置に接続された主記憶装置に対するアクセス
を制御する口糸用パイプライン、及び他記憶部制御装置
で処理される当該他記憶部制御装置に接続された主記憶
装置に対するアクセスを入力されてそれを処理する他系
用パイプライン、を具備することを特徴とするが、次に
実施例を参照しながらこれを説明する。
憶装置が接続されてアクセス制御を行ない、かつ相互に
接続されてアクセス要求及びデータの送受を行なう複数
の記憶部制御装置において、各記憶部制御装置に、自記
憶部制御装置に接続された主記憶装置に対するアクセス
を制御する口糸用パイプライン、及び他記憶部制御装置
で処理される当該他記憶部制御装置に接続された主記憶
装置に対するアクセスを入力されてそれを処理する他系
用パイプライン、を具備することを特徴とするが、次に
実施例を参照しながらこれを説明する。
発明の実施例
第3図は本発明の実施例を示し、第2図と同じ部分には
同じ符号が付しである。第2図と対比すれば明らかなよ
うに本発明では他系アクセス処理用に別にパイプライン
を設ける。PL2.PL12がそれである。またこれに
伴なってセレクタS4゜S14.ボートP9.P19を
各211ii1にする。またボートP4.P14はセレ
クタSl、311がら切り離して他系アクセス用パイプ
ラインPL2゜PL12直結とする。次に本回路の動作
をやはりCPU0がMSU2をアクセスして読出しを行
なう場合について説明するに、 ■MCUOはCPU0がらのアクセスをインタフェース
レジスタPlに受付ける。
同じ符号が付しである。第2図と対比すれば明らかなよ
うに本発明では他系アクセス処理用に別にパイプライン
を設ける。PL2.PL12がそれである。またこれに
伴なってセレクタS4゜S14.ボートP9.P19を
各211ii1にする。またボートP4.P14はセレ
クタSl、311がら切り離して他系アクセス用パイプ
ラインPL2゜PL12直結とする。次に本回路の動作
をやはりCPU0がMSU2をアクセスして読出しを行
なう場合について説明するに、 ■MCUOはCPU0がらのアクセスをインタフェース
レジスタPlに受付ける。
■受付けたアクセスを、MCUIへ送出するアクセスを
選ぶためのアクセス選択回路52で選び、ボートP6を
経てMCU’lへ送出する。MCUIはインタフェース
レジスタP13にそのアクセスを受付ける。
選ぶためのアクセス選択回路52で選び、ボートP6を
経てMCU’lへ送出する。MCUIはインタフェース
レジスタP13にそのアクセスを受付ける。
■MCUIは受付けたアクセスを、主記憶ぺ送出するア
クセスを選ぶためのアクセス選択回路S11で選び、そ
れをボートP14経出で、主記憶MSU2へ送出すると
共にパイプラインPLIIへ入力する。またボートP1
4.P4経由でそれをMCUOへ知らせる。
クセスを選ぶためのアクセス選択回路S11で選び、そ
れをボートP14経出で、主記憶MSU2へ送出すると
共にパイプラインPLIIへ入力する。またボートP1
4.P4経由でそれをMCUOへ知らせる。
■MCUOはボートP4のMCUIからの報告(アクセ
ス)をパイプラインPL2に投入し、MCUIから送ら
れてくるデータに備える。MSU2は上記の如くアクセ
スを受けると起動して読出し動作に移り、その読出した
データをセレクタS13へ入力する。このときパイプラ
インPLIIの前記投入されたアクセスが制御部DC2
を介してセレクタS13を操作し、該続出しデータを取
込ませる。
ス)をパイプラインPL2に投入し、MCUIから送ら
れてくるデータに備える。MSU2は上記の如くアクセ
スを受けると起動して読出し動作に移り、その読出した
データをセレクタS13へ入力する。このときパイプラ
インPLIIの前記投入されたアクセスが制御部DC2
を介してセレクタS13を操作し、該続出しデータを取
込ませる。
■MCUIはボートP18のデータをMCUOのボート
P8へ送る。
P8へ送る。
■ボー1−P8へMSU2からの読出しデータが送られ
てくる頃、パイプラインPL2の前記格納アクセスは制
御部DCIを動作させ、セレクタS4aにボートP8の
データをボートP9a経由でCPU0へ送出させる。
てくる頃、パイプラインPL2の前記格納アクセスは制
御部DCIを動作させ、セレクタS4aにボートP8の
データをボートP9a経由でCPU0へ送出させる。
こうして本回路では他系アクセスは、そのためのパイプ
ラインPL2.PL12で処理するので自系アクセスを
妨害することがない。このように自系アクセス、他系ア
クセスを完全に分離するためセレクタS4,314など
各CP U毎に分離している。なお上記の説明から明ら
かであろうが自系アクセスとはMCUに接続されたCP
U、MSU間のアクセスを言い、他系アクセスとは他の
MCUを介してそれに接続されたMSUをアクセスする
従ってCP’U−MCU−MCU−MSUの経路をとる
ことになるものをいう。
ラインPL2.PL12で処理するので自系アクセスを
妨害することがない。このように自系アクセス、他系ア
クセスを完全に分離するためセレクタS4,314など
各CP U毎に分離している。なお上記の説明から明ら
かであろうが自系アクセスとはMCUに接続されたCP
U、MSU間のアクセスを言い、他系アクセスとは他の
MCUを介してそれに接続されたMSUをアクセスする
従ってCP’U−MCU−MCU−MSUの経路をとる
ことになるものをいう。
また実施例ではMCUが2個であるが、これは更に多数
(n個)あって相互に接続されている大規模複合システ
ムにも本発明は適用できる。この場合、他系用パイプラ
インは自系を除いた(n −1)個設けると各系専属と
なり、これは他系MCUの動作を監視する等に有効であ
る。即ち他系MCUでの当該系のMSUへのアクセスは
この(n−1)個設けた他系用パイプラインに入ってシ
するから、これを眺めることにより他系MCUの状態を
知ることができる。なお上述の説明からも明らかなよう
に自系用パイプライン例えばLlとは自系の主記憶本例
ではMSUO,MSUIに対する自系、他系を問わない
CPUからのアクセスを処理するものをい\、他系用パ
イプラインとは自系CPUが発した、他系MCUに接続
されたMSUに対するアクセスを処理するものをいう。
(n個)あって相互に接続されている大規模複合システ
ムにも本発明は適用できる。この場合、他系用パイプラ
インは自系を除いた(n −1)個設けると各系専属と
なり、これは他系MCUの動作を監視する等に有効であ
る。即ち他系MCUでの当該系のMSUへのアクセスは
この(n−1)個設けた他系用パイプラインに入ってシ
するから、これを眺めることにより他系MCUの状態を
知ることができる。なお上述の説明からも明らかなよう
に自系用パイプライン例えばLlとは自系の主記憶本例
ではMSUO,MSUIに対する自系、他系を問わない
CPUからのアクセスを処理するものをい\、他系用パ
イプラインとは自系CPUが発した、他系MCUに接続
されたMSUに対するアクセスを処理するものをいう。
発明の詳細
な説明したように本発明によればパイプラインを自系用
、他系用に分けたので自系の一方のCPUが他系アクセ
スをしたために自系の他方のCPUがアクセスを待たさ
れるような事がなくなり、複合システムの綜合的な処理
能力を向上させることができる。
、他系用に分けたので自系の一方のCPUが他系アクセ
スをしたために自系の他方のCPUがアクセスを待たさ
れるような事がなくなり、複合システムの綜合的な処理
能力を向上させることができる。
第1図は本発明が適用されるシステムを示すブロック図
、第2図は記憶部制御装置の一例を示すブロック図、第
3図は本発明の実施例を示すブロック図である。 図面で、MCUは記憶部制御装置、CPUはアクセス発
生装置、MSUは主記憶装置、P L 1 。 PLIIは自系用パイプライン、PL2.PLI2は他
系用パイプラインである。 ゛出願人 富士通株式会社 代理人弁理士 青 柳 稔 手続補正書(自発) 昭和59年12月21日 特許庁長官 志 賀 学 殿 昭和58年特許願第247391号 2゜発明の名称 マルチプロセッサ・システム 3、補正をする咎 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中1015番地名称
(522)富士通株式会社 代表者 山 本 卓 眞 4、代理人 〒101 (1)本願明細書の特許請求の範囲を次の様に補正する
。 るマルチプロセッサ・システム。 求の範囲第(11項記載のマルチプロセッサ・システム
。 ム。」 (2)同発明の名称を次の様に補正する。 「マルチプロセッサ・システム」 (3)同第2頁2行〜4行の「主記憶装置〜伝送する」
を次のように補正する。 「マルチプロセッサ・システム、特に複数存在して相互
にデータ伝送する、主記憶装置へのアクセス制御用」 同第7頁9行〜18行の「各々複数〜具備する」を次の
様に補正する。 中央処理装置と記憶装置とそれらの間に接続されて中央
処理装置からのメモリアクセス要求を6理する記憶制御
装置とを基本構成とし、該基本構成の複数組を記憶制御
装置間で接続したマレチプロセソザシステムであって、
各記憶制御装置は、自系の中央処理装置からのメモリア
クセス要求が自系の記憶装置に対するものか他系り記憶
装置に対するものかを判別し、他系の記憶装置に対する
ものである時は他系の記憶制御装置に該メモリアクセス
要求を転送し、自系の中央処理装置および他系の記憶制
御装置から転送される自系の記憶装置に対するメモリア
クセス要求を処理する」
、第2図は記憶部制御装置の一例を示すブロック図、第
3図は本発明の実施例を示すブロック図である。 図面で、MCUは記憶部制御装置、CPUはアクセス発
生装置、MSUは主記憶装置、P L 1 。 PLIIは自系用パイプライン、PL2.PLI2は他
系用パイプラインである。 ゛出願人 富士通株式会社 代理人弁理士 青 柳 稔 手続補正書(自発) 昭和59年12月21日 特許庁長官 志 賀 学 殿 昭和58年特許願第247391号 2゜発明の名称 マルチプロセッサ・システム 3、補正をする咎 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中1015番地名称
(522)富士通株式会社 代表者 山 本 卓 眞 4、代理人 〒101 (1)本願明細書の特許請求の範囲を次の様に補正する
。 るマルチプロセッサ・システム。 求の範囲第(11項記載のマルチプロセッサ・システム
。 ム。」 (2)同発明の名称を次の様に補正する。 「マルチプロセッサ・システム」 (3)同第2頁2行〜4行の「主記憶装置〜伝送する」
を次のように補正する。 「マルチプロセッサ・システム、特に複数存在して相互
にデータ伝送する、主記憶装置へのアクセス制御用」 同第7頁9行〜18行の「各々複数〜具備する」を次の
様に補正する。 中央処理装置と記憶装置とそれらの間に接続されて中央
処理装置からのメモリアクセス要求を6理する記憶制御
装置とを基本構成とし、該基本構成の複数組を記憶制御
装置間で接続したマレチプロセソザシステムであって、
各記憶制御装置は、自系の中央処理装置からのメモリア
クセス要求が自系の記憶装置に対するものか他系り記憶
装置に対するものかを判別し、他系の記憶装置に対する
ものである時は他系の記憶制御装置に該メモリアクセス
要求を転送し、自系の中央処理装置および他系の記憶制
御装置から転送される自系の記憶装置に対するメモリア
クセス要求を処理する」
Claims (1)
- 【特許請求の範囲】 (11各々複数のアクセス要求発生装置および主記憶装
置が接続されてアクセス制御を行ない、かつ相互に接続
されてアクセス要求及びデータの送受を行なう複数の記
憶部制御装置において、各記憶部制御装置に、自記憶部
制御装置に接続された主記憶装置に対するアクセス要求
の処理を制御する自系用パイプライン、及び 他記憶部制御装置で処理される当該他記憶部制御装置に
接続された主記憶装置に対するアクセス要求を入力され
てそれを処理する他系用パイプライン、を具備すること
を特徴とする記憶部制御装置。 (2)他系用パイプラインは、他系記憶部制御装置の個
数だけ設けられることを特徴とする特許請求の範囲第1
項記載の記憶部制御装置。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58247391A JPS60136850A (ja) | 1983-12-26 | 1983-12-26 | マルチプロセッサ・システム |
CA000469910A CA1221464A (en) | 1983-12-26 | 1984-12-12 | Data processor system having improved data throughput of multiprocessor system |
US06/682,316 US4718006A (en) | 1983-12-26 | 1984-12-17 | Data processor system having improved data throughput in a multiprocessor system |
DE8484402614T DE3484235D1 (de) | 1983-12-26 | 1984-12-17 | Datenverarbeitungssystem mit mehreren multiprozessorsystemen. |
EP84402614A EP0147295B1 (en) | 1983-12-26 | 1984-12-17 | Data processing system including a plurality of multiprocessor systems |
AU36857/84A AU554059B2 (en) | 1983-12-26 | 1984-12-18 | A data processor system having improved data throughput of multiprocessor system |
BR8406678A BR8406678A (pt) | 1983-12-26 | 1984-12-21 | Sistema processador de dados incluindo uma pluralidade de sistemas multiprocessadores e processo para processamento de dados em uma unidade de controle de memoria fornecida em um sistema multiprocessador |
KR1019840008243A KR890004995B1 (ko) | 1983-12-26 | 1984-12-21 | 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템 및 방법 |
ES539033A ES8602272A1 (es) | 1983-12-26 | 1984-12-24 | Una instalacion de tratamiento de datos que incluye una pluralidad de dispositivos multiprocesadores. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58247391A JPS60136850A (ja) | 1983-12-26 | 1983-12-26 | マルチプロセッサ・システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60136850A true JPS60136850A (ja) | 1985-07-20 |
JPH039497B2 JPH039497B2 (ja) | 1991-02-08 |
Family
ID=17162727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58247391A Granted JPS60136850A (ja) | 1983-12-26 | 1983-12-26 | マルチプロセッサ・システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60136850A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63284660A (ja) * | 1987-05-16 | 1988-11-21 | Nec Corp | プロセッサ間通信方式 |
GB2416130A (en) * | 2004-07-15 | 2006-01-18 | Elliott Tennis Courts Ltd | Construction Material |
JP2006221433A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
-
1983
- 1983-12-26 JP JP58247391A patent/JPS60136850A/ja active Granted
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63284660A (ja) * | 1987-05-16 | 1988-11-21 | Nec Corp | プロセッサ間通信方式 |
JPH0564828B2 (ja) * | 1987-05-16 | 1993-09-16 | Nippon Electric Co | |
GB2416130A (en) * | 2004-07-15 | 2006-01-18 | Elliott Tennis Courts Ltd | Construction Material |
GB2416130B (en) * | 2004-07-15 | 2008-12-17 | Elliott Tennis Courts Ltd | Construction material |
JP2006221433A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
Also Published As
Publication number | Publication date |
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JPH039497B2 (ja) | 1991-02-08 |
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