JPH09138782A - マルチプロセッサシステムおよびそのためのネットワーク - Google Patents

Abstract

(57)【要約】 【課題】いずれかのプロセッサユニットが出力するメモ
リアクセスをインタコネクトネットワークを用いて他の
キャッシュが簡単に監視でき、さらに、メモリマップド
レジスタへのアクセス要求の送出先を決定する回路を簡
単化する。 【解決手段】各プロセッサユニットの送信部７−ｉ内に
以下のようにアクセス要求の送付先を決める回路を設け
る。主記憶データへのアクセス要求の場合、全てのプロ
セッサユニットとそのデータを保持している一つのメモ
リユニットのみに、そのアクセス要求をクロスバスイッ
チ１を介して部分放送する。入出力装置内のメモリマッ
プドレジスタに対するアクセス要求の場合には、全ての
入出力ユニットにこのアクセス要求を部分放送する。プ
ロセッサユニット、メモリユニットあるいは入出力ユニ
ットのいずかれに属するメモリマップドレジスタに対す
るアクセス要求の場合、全てのユニットにこのアクセス
要求をクロスバスイッチ１を介して放送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高性能を実現する
ために複数のプロセッサにより構成されたマルチプロセ
ッサシステムに関連する。

【０００２】

【従来の技術】高性能の電子計算機システムとして、複
数のプロセッサが主記憶を共有する密結合マルチプロセ
ッサシステムがある。このようなシステムでは、共有さ
れた主記憶へのアクセスの競合を低減するために、これ
らのプロセッサのそれぞれに対応して、プライベートな
キャッシュが使用される。これらのキャッシュの使用に
伴い、キャッシュ間の一致制御をどのように行うかが問
題となる。従来のいろいろのマルチプロセッサシステム
が特開平４−３２８６５３（以下、参考文献１と呼ぶ）
の従来の技術の欄において紹介されている。

【０００３】最も代表的な従来のマルチプロセッサシス
テムは、スヌーピキャッシュ方式といわれるもので、共
通のバス（アドレスバス、データバス、制御バスを含む
ものでスヌーピバスとも呼ばれる)に、複数のプロセッ
サに対するキャッシュと共有メモリとが接続され、各プ
ロセッサは、対応するキャッシュと、このバスを介して
共有主記憶をアクセスするようになっている。さらに各
キャッシュは、この共通のバス上の信号により他のキャ
ッシュによる共有主記憶へのアクセスを監視し、他のキ
ャッシュが共有主記憶に現にアクセスしたときに、自キ
ャッシュに対してキャッシュ間一致制御のための動作を
行うように構成されている。この従来技術では、複数の
キャッシュ間の一致制御が比較的簡単なハードウエアに
より実現されるという利点がある。その反面、いずれか
のキャッシュから共有主記憶へアクセスするとき、共通
のバスがデータとアドレスの転送に使用されるため，異
なるキャッシュから共有主記憶へのアクセスは逐次的に
行わざるを得ないし、さらに、バスネックによりせいぜ
い十数台規模のシステムしか実現できないという問題が
ある。

【０００４】この問題を解決するために、共有バスに代
えて、並列に複数のデータを転送するインタコネクトネ
ットワークを使用するマルチプロセッサシステムもいろ
い知られている。この種のシステムにおいては、上記ス
ヌーピ方式における問題がない反面、複数のキャッシュ
間の一致制御をいかに実現するかの問題がある。上記参
考文献１によれば、各キャッシュが、他のキャッシュに
よる全てのメモリアクセスを監視可能にすることが難し
いことが記載されている。このため、キャッシュ間の一
致制御をハードウエアで実現するのでなく、ソフトウエ
アで一致制御を実現する方法も紹介されている。

【０００５】さらに、スヌーピー用のバスと、インタコ
ネクトネットワークを併用することも知られているキャ
ッシュ間の一致制御を必要としないメモリアクセスに対
しては、インタコネクトネットワークを使用し、キャッ
シュ間の一致制御を必要とするメモリアクセスに対して
は、従来通りスヌーピバスを使用する。この方法では、
従来のスヌーピ方式そのものに比べて性能の向上はそれ
ほど大きくない。

【０００６】上記参考文献１では、この従来の方法より
高い性能を実現するために、アドレスバスと制御バスを
含み、データバスを含まない変形スヌーピーバスを、イ
ンタコネクトネットワークと併用する発明を開示してい
る。すなわち、各キャッシュは、従来と同様にキャッシ
ュ間の一致制御を変形スヌーピバス上のアドレスとコマ
ンドを使用してハードウエア的に行うが、この一致制御
のために実行されるキャッシュと主記憶間あるいは複数
のキャッシュの間のキャッシュブロックの移動は、イン
タコネクトネットワークを介して行う。この方法によれ
ば、各キャッシュは、一つのメモリアクセスに対して、
一致制御のための動作の内、データ移動以外の部分をア
ドレスとコマンドを使用して１サイクル程度で行うこと
が出来るので、各キャッシュは、複数のメモリアクセス
に対してキャッシュブロックの移動以外の一致制御動作
部分を次々と行うことが出来る。各メモリアクセスに対
する一致制御動作のためのキャッシュブロックの移動
は、複数サイクル必要であるが、インタコネクトネット
ワークを利用して、キャッシュと主記憶の異なる組の間
あるいはキャッシュの異なる組の間で異なるキャッシュ
ブロックを並列に移動できる。一般にアドレスの大きさ
に比べてキャッシュブロックの大きさは大きく、アドレ
ス転送は１サイクルで終了するがキャッシュブロックの
転送に複数サイクルが必要になる。例えば、キャッシュ
ブロックの転送に８サイクル必要と仮定すると、１サイ
クルのアドレス転送に対して８サイクルのキャッシュブ
ロック転送が必要である。そのため、上記のようにして
アドレスはバスで転送しつつ、キャッシュブロックの転
送をクロスバスイッチによって並列化することによっ
て、アドレス、キャッシュブロックの双方をバスで転送
する従来のスヌーピ方式のシステムに比べて大幅な性能
向上を可能にしている。なお、この発明では、インタコ
ネクトネットワークとして、クロスバスイッチその他の
いろいろのネットワークが使用できることもこの参考文
献１に記載されている。

【０００７】なお、この発明を使用したと思われる製品
が、ＣＯＭＰＣＯＮ ’９５会議録の第１０２頁ないし
第１０９頁（以下、参考文献２と呼ぶ）に記載されてい
る。ここには、複数のプロセッサと、メモリと、複数の
入出力ユニットと、それらを接続するアドレスバスおよ
びクロスバスイッチと、上記複数の入出力ユニットに接
続された複数の入出力装置を含むマルチプロセッサシス
テムが開示されている。

【０００８】さらに、従来技術として、いわゆるメモリ
マップドＩ／Ｏ方式が知られている。すなわち、システ
ム内のいろいろの制御レジスタあるいはデータレジスタ
等が、主記憶が属するのと同じアドレス空間にマップさ
れ、主記憶をアクセスするのに使用するメモリアクセス
命令と同じ形式の命令でもってアクセスされる。従来の
メモリ共有型のマルチプロセッサシステムでは、いわゆ
るメモリマップドＩ／Ｏ方式が広く採用されている。し
かし、上記参考文献１あるいは２は、それらに開示され
た、インタコネクトネットワークを使用したマルチプロ
セッサシステムに使用されるメモリマップドレジスタあ
るいはそのアクセス方法には触れていない。

【０００９】

【発明が解決しようとする課題】上記参考文献１に記載
された発明によれば、インタコネクトネットワークによ
るデータの並列転送を利用して、複数のメモリアクセス
を並列に近い形で処理できる。しかし、この方法によれ
ば、変形スヌーピバスを使用するので、バスネックによ
り、そのバスに接続できるプロセッサの総数は大きく限
定されるという問題は残る。

【００１０】さらに、いずれかのメモリマップドレジス
タに対するアクセス要求もインタコネクトネットワーク
を介してそのレジスタが含まれるユニットに転送するこ
とがシステムの構造を簡単にするために望ましい。しか
るに、アクセス要求が指定するアドレスに基づいて、そ
のアドレスを割り当てられたメモリマップドレジスタを
含むユニットを判別するには、各ユニットに含まれる全
てのメモリマップドレジスタに割り当てられたアドレス
の分布範囲を示すアドレス割り付け情報を各ユニットに
対応してシステム内に予め記憶し、上記アクセス要求が
発生したときに、そのアクセス要求が指定するアドレス
とこの記憶されたアドレス割り付け情報に基づいて、そ
の指定されたアドレスを割り当てられているメモリマッ
プドレジスタが属するユニットを判別する回路を使用す
る必要が生じる。

【００１１】しかし、システムに含まれるメモリマップ
ドレジスタの内、入出力ユニットに接続された入出力装
置内のメモリマップドレジスタは、システム内の入出力
装置の数あるいは配置が変更されることがあり、上記ア
ドレス割り付け情報をその都度変更する必要がある。し
たがって、上記アドレス割り付け情報を使用して、アク
セス要求が指定するメモリマップドレジスタが属するユ
ニットを判別する回路は、このようなアドレスの変更に
応答することが出来るように構成する必要があり、それ
だけ、この回路が複雑になる。

【００１２】本願発明の目的は、いずれかのキャッシュ
が出力するメモリアクセスをインタコネクトネットワー
クを用いて他のキャッシュが監視可能にするマルチプロ
セッサシステムを提供することである。

【００１３】本願発明のより具体的な目的は、そのよう
な監視を可能とし、それでいてキャッシュを含まない入
出力ユニット等へ悪影響を及ぼさないマルチプロセッサ
システムを提供することである。

【００１４】本願発明の他の目的は、アクセス要求が指
定するメモリマップドレジスタにアクセス要求の送出先
を決定する回路を簡単化出来るマルチプロセッサシステ
ムを提供することである。

【００１５】本願発明の他のより具体的な目的は、入出
力装置に含まれるメモリマップドレジスタへのアクセス
要求を、その入出力装置に転送するための回路を簡単化
出来るマルチプロセッサシステムを提供することであ
る。

【００１６】本願発明のさらに他のより具体的な目的
は、入出力装置の数あるいは組み合わせが変更された場
合でも、いずれかの入出力装置に含まれるメモリマップ
ドレジスタに対するアクセス要求を、その入出力装置に
転送するための簡単な回路を有するマルチプロセッサシ
ステムを提供することである。

【００１７】

【課題を解決するための手段】本願発明の上記目的を達
成するために、いずれかのプロセッサユニットにて、主
記憶内のデータに対するアクセスが発生し、そのユニッ
ト内のキャッシュがヒットしなかった時に、そのアクセ
ス要求を、そのアクセス要求が指定するアドレスが割り
当てられている一つのメモリユニットと、全てのプロセ
ッサユニットを、そのアクセス要求を送付すべき複数の
送付先として決定する送付先決定回路を設けた。

【００１８】本願発明の他の目的を達成するために、メ
モリマップドレジスタに対するアクセス要求の場合、そ
の入出力装置に転送するための簡単な回路として、いず
れかの入出力装置内のいずれかのメモリマップドレジス
タに対するアクセス要求の場合には、全ての入出力ユニ
ットにこのアクセス要求を部分放送する。

【００１９】

【発明の実施の形態】以下、本発明に係るマルチプロセ
ッサを図面に示したいくつかの実施の形態を参照してさ
らに詳細に説明する。なお、以下においては、同じ参照
番号は同じものもしくは類似のものを表わすものとす
る。

【００２０】＜発明の実施の形態１＞ （装置構成の概略）図１は、本発明に係るマルチプロセ
ッサシステムの第１の実施の形態を示す。図において、
２−０から２−３はプロセッサユニットであり、３−０
と３−１はメモリユニットであり、複数のプロセッサユ
ニット２−０から２−３により共有される主記憶の一部
を構成する複数の主記憶部分がこれらのメモリユニット
に分散して保持される。４−０ないし４−１は入出力ユ
ニットであり、それぞれ複数の入出力装置、たとえば、
ディスク装置１０−０−１ないし１０−０−２および１
０−１−１ないし１０−１−２に接続されている。これ
らの入出力ユニットには、他の入出力装置、たとえば、
回線接続装置（図示せず）等も接続されている。１は、
ブロセッサユニット２−０ないし２−３、メモリユニッ
ト３−０ないし３−１、入出力ユニット４−０ないし４
−１を相互に接続し、これらの間でのトランザクション
と呼ぶひとかたまりのデータを複数個並列に転送可能な
インタコネクトネットワークであり、本実施の形態では
その一例としてクロスバスイッチを使用する。

【００２１】各プロセッサユニット２−ｉ（ｉ＝０，
１，２または３）は、同一の構造を有し、それぞれ１台
以上のプロセッサ（Ｐｒｏｃ）９−ｉ−１および９−ｉ
−２（ｉ＝０，１，，，）を内蔵する。主記憶に対する
キャッシュメモリ６−ｉとキャッシュ制御５−ｉとを含
む。各プロセッサ内には、キャッシュメモリ５−０より
も高速で容量の小さいプロセッサキャッシュ（図示せ
ず）が内蔵されている。本実施の形態では、このプロセ
ッサキャッシュとキャッシュメモリ６−ｉはいずれもス
トアイン方式のキャッシュであると仮定する。また、こ
れらのキャッシュのキャッシュブロックの大きさは３２
バイトであると仮定する。各プロセッサユニット２−ｉ
には、さらに、ネットワーク１との間でデータを交換す
るための送信部７−ｉおよび受信部８−ｉがある。

【００２２】各メモリユニット３−０または３−１は同
一の構造を有し、メモリバンク１１−０または１１−
１、送信部７−４または７−５および受信部８−４また
は８−５がある。メモリバンク１１−０と１１−１が主
記憶を構成し、本実施の形態では、メモリアドレスは、
３２ビットであり、これらのメモリバンクからのデータ
の読み出しあるいは書き込み単位は、キャッシュブロッ
クサイズ３２ビットに等しく、さらに、これらのメモリ
バンクは、３２バイトを単位にしてインタリーブされて
いると仮定する。

【００２３】入出力ユニット４−０ないし４−１には、
それぞれ入出力アダプタ１３−０または１３−１、送信
部７−６または７−７および受信部８−６または８−７
がある。入出力アダプタ１３−０は、クロスバスイッチ
１から受信した信号をディスク装置１０−０−１ないし
１０−０−２等が受信可能な信号に変換し、あるいは逆
に、ディスク装置１０−０−１ないし１０−０−２等か
ら受信した信号を、クロスバスイッチ１が受信可能な信
号に変換する回路である。

【００２４】これらのメモリユニット３−０または３−
１内の送信部７−４と７−５あるいはこれらの入出力ユ
ニット４−０または４−１内の送信部７−６または７−
７の構造は、プロセッサユニット２−０内の送信部７−
０と同一である。同様に、これらの入出力ユニットとメ
モリユニット内の受信部８−４から８−７の構造も、プ
ロセッサユニット２ー０内の受信部６−０と同一であ
る。なお、図１では、簡単化のためメモリユニット３−
１、入出力ユニット４−１の内部構成は図示していな
い。

【００２５】プロセッサユニット２−０ないし２−３、
メモリユニット３−０ないし３−１、入出力ユニット４
−０ないし４−１、ディスク装置１０−０−１ないし１
０−１−２等の入出力装置には、従来技術によるマルチ
プロセッサシステムと同様に、これらを制御するための
メモリマップドレジスタ（図示せず）があり、これらの
レジスタは、主記憶が属するのと同じアドレス空間にマ
ップされている。いわゆるメモリマップドＩ／Ｏ方式が
本実施の形態でも採用されている。

【００２６】本実施の形態では、キャッシング可能な主
記憶データへのアクセス要求がいずれかのプロセッサユ
ニットで発生したとき、そのデータがそのプロセッサユ
ニット内のキャッシュに保持されていないときに、他の
全てのユニットの内、主記憶に対するキャッシュを含ん
でいるプロセッサユニットおよびそのデータを保持して
いる一つのメモリユニットのみに、アクセス要求をクロ
スバスイッチ１を介して部分放送し、他のメモリユニッ
トおよび全ての入出力ユニットには、このアクセス要求
を送付しないように、各プロセッサユニットの送信部７
−ｉ内に送信先決定回路を設けた。これにより、キャッ
シュ一致制御の動作を各プロセッサユニットで並行して
行うことを可能にし、しかも、それに関与しないユニッ
トにはこの要求を送らないことにより、これらの他のユ
ニットがこのアクセス要求の転送と並行して、クロスバ
スイッチ１により他の通信を行えるようにした。すなわ
ち、このアクセス要求の転送の間もクロスバスイッチ１
の並列転送能力を利用できるようにした。

【００２７】さらに、入出力装置内のメモリマップドレ
ジスタをアクセスするアクセス要求がいずれかのプロセ
ッサユニットで発生したとき、他の全てのユニットの
内、入出力ユニットの全てにアクセス要求をクロスバス
イッチ１を介して部分放送し、他のユニットには、この
アクセス要求を送付しないように、各プロセッサユニッ
トの送信部７−ｉ内に送信先決定回路がこのアクセス要
求の送付先を決定する回路を設け、各入出力ユニットに
接続された入出力装置内には、このアクセス要求が指定
するアドレスを割り当てられたレジスタを有するか否か
を判断する回路を設けた。これにより、入出力装置内の
メモリマップドレジスタへ実際に割り当てられたアドレ
スが変更されても、それに関係なく、アクセス要求で指
定されたアドレスを有するメモリマップドレジスタをア
クセスできる。しかも、入出力ユニットユニット以外の
ユニットにはこの要求を送らないことにより、これらの
他のユニットがこのアクセス要求の転送と並行して、ク
ロスバスイッチ１により他の通信を行えるようにした。
すなわち、このアクセス要求の転送の間もクロスバスイ
ッチ１の並列転送能力を利用できるようにした。

【００２８】さらに、プロセッサユニット、メモリユニ
ットあるいは入出力ユニットのいずかれに属するメモリ
マップドレジスタをアクセスするアクセス要求がいずれ
かのプロセッサユニットで発生したとき、全てのユニッ
トにこのアクセス要求をクロスバスイッチ１を介して放
送するようにした。これにより、このようなアクセス要
求の送付先を決める回路を簡単化した。このようなレジ
スタへのアクセスの回数は小さいので、このような放送
による弊害が少ないことを利用した。

【００２９】（アドレス空間の構造）図４は、本実施の
形態で採用するアドレス空間の例を示している。本実施
の形態では、このアドレス空間は３２ビットのアドレス
で構成されると仮定している。このアドレス空間は３つ
の領域に区分されている。

【００３０】００００００００番地からＤＦＦＦＦＦＦ
Ｆ番地までの最初の領域１００ａには、メモリユニット
３−０および３−１にあるメモリバンク１１−０および
１１−１によって構成される主記憶がマッピングされて
いる。メモリバンク１１−０および１１−１はキャッシ
ュブロックの大きさに相当する３２バイトを単位にイン
タリーブされている。例えば、０番地から３１番地まで
はメモリバンク１１−０に、３２番地から６３番地まで
はメモリバンク１１−１にマッピングされている。した
がって、この領域のアドレスは、３２バイト毎に、メモ
リユニット３−０と３−１に交互に割り当てられてい
る。なお、この領域には、キャッシュにデータが保持さ
れるキャッシング可能領域とそうでないキャッシング不
可能領域があり、これらの領域の設定はいずれかのプロ
セッサユニットで実行されるプログラムにより行なわれ
る。

【００３１】Ｅ０００００００番地からＥＦＦＦＦＦＦ
Ｆ番地までの第２の領域１００ｂには、プロセッサユニ
ット２−０ないし２−３、メモリユニット３−０ないし
３−１、入出力ユニット４−０ないし４−１内に設けら
れたメモリマップドレジスタがマッピングされている。
この領域はキャッシング不可能領域である。この領域内
のアドレスのレジスタへのマッピングは、メモリバンク
のようなインタリーブではない。すなわち、この第２の
領域１００ｂを、それぞれ連続するアドレスを有する複
数の部分領域に分け、それぞれの部分領域を同一のユニ
ット内のメモリマップドレジスタに割り当てる。但し、
同一のユニット内の複数のレジスタが、この領域内の複
数の連続する領域に分散してマッピングされてもよい。
なお、複数プロセッサへの割込み通知等のため、この領
域内の同一のアドレスを異なるユニットに属する複数の
メモリマップドレジスタに割り当てても構わない。

【００３２】各ユニットが占める部分領域の指定は、そ
れ自体公知のいろいろの方法を使用できる。たとえば、
各ユニットが使用する部分領域は、そのユニットに設け
られたＤＩＰスイッチやジャンパ線にて指定し、あるい
は、各ユニットが実装されるプリント板がバックプレー
ンから受ける固定信号にて指定する。あるいは、各ユニ
ットが使用する部分領域の上限アドレスと下限アドレス
とを示すレジスタを各ユニットに用意し、これにサービ
スプロセッサがこれらのアドレスをスキャンインによっ
て設定することもできる。

【００３３】アドレス空間のうち、Ｆ０００００００番
地からＦＦＦＦＦＦＦＦ番地までの第３の領域１００ｃ
は、入出力ユニット４−０ないし４−１内の入出力アダ
プタ１３−０ないし１３−１に接続されたディスク装置
１０−０−１ないし１０−１−２や回線接続装置（図示
せず）等の入出力装置内に設けられた複数のレジスタに
割り当てられる。この領域もキャッシング不可能領域で
ある。これらのレジスタへのアドレス設定についても、
上述のような従来から用いられている方法を使用でき
る。しかし、これらの入出力装置内に設けられたメモリ
マップドレジスタへのアドレスの割り当ては、接続する
入出力装置の種類や数に依存し、ユーザによるシステム
の使用開始時にあるいは使用開始後にそれらの入出力装
置の種類や数あるいはそれらが接続される入出力ユニッ
トが変更されるという構成変更があり得る。この場合、
構成変更毎に、各メモリマップドレジスタに割り当てら
れるアドレスを変更する必要がある。

【００３４】あるプロセッサユニット、たとえば、２−
０において、その中のプロセッサ、たとえば、９−０−
１内にて、主記憶あるいはメモリマップドレジスタへの
アクセス要求が発生した場合、このマルチプロセッサシ
ステムの動作は、そのアクセス要求が下記のデータのい
ずれへのアクセスを要するか否かにより変わる。

【００３５】（１）主記憶内のキャッシング可能なデー
タ、 （２）入出力装置内のメモリマップドレジスタに保持さ
れたデータ （３）プロセッサユニット、メモリユニット、入出力ユ
ニット内のメモリマップドレジスタに保持されたデータ （４）主記憶内のキャッシング不可能なデータ 以下、これらの場合に分けて、装置の動作を説明する。

【００３６】（装置動作１）ーキャッシング可能なデー
タに対するアクセス （プロセッサユニットの動作１）ーＣＲｅａｄトランザ
クションの送出 プロセッサ９−０−１内には、プロセッサキャッシュ
（図示せず）が含まれ、このアクセス要求が指定するデ
ータに対して、プロセッサ９−０−１内でこのキャッシ
ュに対してまずヒットチェックがなされ、このキャッシ
ュがヒットすれば、ヒットしたデータがそのプロセッサ
でアクセスされる。このキャッシュがヒットしなかった
時には、プロセッサ９−０−１は、そのアクセス要求が
読み出し要求か書き込み要求かによらないで、キャッシ
ュ制御５−０に読み出し要求を送る。この読み出し要求
は、アクセスすべきデータのアドレスと、そのアドレス
がキャッシング可能なデータに対するものであるかを示
す信号を含む。このキャッシュ制御５−０は、キャッシ
ュ６−０に対してヒットチェックを行う。このキャッシ
ュがヒットした場合には、キャッシュ制御５−０は、ヒ
ットしたブロックをプロセッサ９−０−１に送る。プロ
セッサユニットの以上の動作はそれ自体公知である。ヒ
ットしなかった場合には、キャッシュ制御５−０は、以
下のようにして、他のプロセッサユニット２−１から２
−４と、いずれかのメモリユニット３−０または３−１
にＣＲｅａｄ（キャッシュリード）トランザクションを
生成して、送信部７−０に送る。

【００３７】図２（ａ）は、上述のＣＲｅａｄトランザ
クションのごとくＲｅａｄタイプのトランザクションの
フォーマットを示す。このトランザクションは８バイト
の線の上を１サイクルで転送される。このトランザクシ
ョンの第１バイトにはＴＹＰＥフィールドがあり、この
トランザクションがＣＲｅａｄあるいは他のＲｅａｄで
あることを示す値が格納される。第２バイトは空きであ
るが、後にポート番号が組み込まれるフィールドであ
る。第３ないし第４バイトには、ＭＩＳＣフィールドが
あり、クロスバスイッチ１では用いないが、このトラン
ザクションを受理したユニットが使用する制御情報が格
納される。第５ないし第８バイトにはＡＤＤＲＥＳＳフ
ィールドがあり、このトランザクションでアクセスする
アドレスが格納されている。

【００３８】図６は、送信部７−ｉ（ｉ＝０、
１、、、）の内部の構成を示す。この回路は送信先決定
回路７０−ｉとトランザクション組立回路７２−ｉとを
有する。トランザクション組立回路７２−ｉは、クロス
バスイッチ１に供給すべき完成されたトランザクション
を生成する回路である。すなわち、２４は自ポート番号
発生回路であり、クロスバスイッチ１の複数の入力ポー
トの内、その送信部が接続されている入力ポートの番号
を生成する回路である。この回路は、ＤＩＰスイッチや
ジャンパ線にて自ポートの番号を発生するような回路で
あってもよいし、サービスプロセッサ（ＳＶＰ）（図示
せず）等によりシステム立ち上げ時にスキャンインされ
るレジスタのような回路であってもよい。マージ回路２
５は、線ｄ−ｉを介してキャッシュ制御５−０から供給
されるトランザクション内の第２バイトフィールドに回
路２４により供給される自ポート番号を埋め込むことに
より、完成されたトランザクションを生成し、線ｂーｉ
を介してクロスバスイッチ１に供給する。

【００３９】送信先決定回路７０−ｉは、この完成され
たトランザクションを送出すべき一つまたは複数の送出
先を決定する回路である。この決定は、トランザクショ
ンの種類とそこに含まれるアドレスの値に基づいて行わ
れる。今仮定しているキャッシュリードトランザクショ
ンＣＲｅａｄの場合には、送信先決定回路７０−ｉは、
全プロセッサユニットと、そのトランザクションに含ま
れるアドレスが割り当てられているいずれか一つのメモ
リユニットを複数の送出先として決定する。

【００４０】図５は、図２あるいは図３で示したトラン
ザクションのＡＤＤＲＥＳＳフィールドの詳細を示す図
である。３２ビットのアドレスフィールドのうち、ビッ
ト０ないし３の値を調べることによって、当該アドレス
が図４に示した「主記憶」、「クロスバスイッチに直結
するユニットのメモリマップドレジスタ」、あるいは、
「入出力ユニットを経由してクロスバスイッチに接続さ
れる入出力装置のメモリマップドレジスタ」のいずれか
であるかを判定することが可能である。また、ビット２
６が０であるか１であるかに応じて、「主記憶」へのア
クセスがメモリユニット３−０へのアクセスであるか、
メモリユニット３−１へのアクセスであるかを判定でき
る。

【００４１】図６において、２２は、このことを用い
て、トランザクションが指定するアドレスが、図４に示
すアドレス空間の領域１００ａから１００ｃのいずれの
領域に属するかを判定するためのデコーダであり、線ｄ
−ｉから入力されたトランザクションのＡＤＤＲＥＳＳ
フィールドのうちビット０ないしビット３の内容をデコ
ードする。同様に、２３はアドレスが領域１００ａに属
する場合において、そのアドレスがいずれのメモリユニ
ットに属するかを判別するためのデコーダであり、線ｄ
−ｉから入力されたトランザクションのＡＤＤＲＥＳＳ
フィールドのうちビット２６の内容をデコードする。２
１はトランザクションの種別を判別するためのデコーダ
であり、線ｄ−ｉから入力されたトランザクションのＴ
ＹＰＥフィールドをデコードする。

【００４２】３７−０ないし３７−５はパターン発生回
路であり、それぞれに対する入力が値１を有すると、そ
れぞれ１１１１１０００、１１１１０１００、００００
１０００、０００００１００、１１１１１１１１、００
００００１１なる８ビットのビットパターンを出力す
る。ここで、このビットパターンは、クロスバスイッチ
１の出力ポート０から７に対応する８ビットからなり、
各ビットの値が１の時には、そのビットに対応する出力
ポートにトランザクションを転送すべきことを指示す
る。パターン発生回路３７−０の出力パターンのごと
く、複数のビットの値が１で他の複数のビットが０であ
るパターンは、それらの値１のビットに対応する複数の
出力ポートにトランザクションを並列に転送すること、
すなわち、そのトランザクションを部分放送することを
指示する。パターン発生回路３７−４の出力パターンの
ごとく、全ビットの値が１であるパターンは、全ての出
力ポートにトランザクションを並列に転送すること、す
なわち、そのトランザクションを放送することを指示す
る。ＡＮＤ回路２８ないし、３３、ＯＲ回路３４ないし
３６は、デコーダ２１から２３の出力の値の組み合わせ
に応じて、パターン発生回路３７−０から３７−５を選
択的に起動する。２６はこれらのパターン発生回路３７
−０〜３７ー７から供給される複数のビットパターンを
マージする回路で、それらのビットパターンの対応する
ビットのＯＲからなる値を有する新たな８ビットのビッ
トパターンを生成し、転送要求信号ＲＥＱ［０−７］と
して線ａ−ｉを介してクロスバスイッチ１に供給する。
同時に、線ｂ−ｉ上のトランザクションと線ａ−ｉ上の
転送要求信号ＲＥＱ［０−７］の取り込みを指示するタ
イミング信号であるコマンドを線ｘ−ｉを介してクロス
バスイッチ１に供給する。この転送要求信号ＲＥＱ［０
−７］も８個の出力ポートにそれぞれ対応する８ビット
からなり、値１のビットに対応する出力ポートに対して
トランザクションを転送すべきことをクロスバスイッチ
に要求する。なお、デコーダ２７は、デコーダ２１でデ
コードされたトランザクションが、後述するように、他
のユニットから転送されたトランザクションに対する応
答であるＲｅｔｕｒｎトランザクションであるときに使
用される。その詳細は後に説明する。図７は、送信先決
定回路７０−ｉに対するいろいろの入力信号の値と、こ
の回路により発生される転送要求信号ＲＥＱ［０−７］
の各ビットの値との関係を説明する図である。図中、＊
はｄｏｎ’ｔ ｃａｒｅを表す。

【００４３】今仮定しているキャッシュリードトランザ
クションＣＲｅａｄの場合には、デコーダ２１のＣＲｅ
ａｄ出力が１となり、デコーダ２２の０〜Ｄ出力が１と
なる。デコーダ２３の０出力あるいは１出力の一方が１
となる。この結果、ＡＮＤ回路２８と２９のいずれか一
方の出力が１となり、パターン発生回路３７ー０と３７
ー１の一方がとが起動される。たとえば、パターン発生
回路３７ー０が起動された場合、全てのプロセッサユニ
ットと、メモリユニット３−０が送出先として決定され
る。なお、本実施の形態では、キャッシング可能なデー
タは主記憶領域内のみに存在するので、デコーダ２１に
よりＴＹＰＥがＣＲｅａｄであることをデコードすれ
ば、デコーダ２２によるアドレスビット０ないしビット
３の値をデコードする必要は必ずしもない。しかし、プ
ログラムエラーが起こることを考えて、ＣＲｅａｄトラ
ンザクションの場合もデコーダ２２によるデコード結果
も、送出先の決定に使用している。

【００４４】（クロスバスイッチの動作）クロスバスイ
ッチ１は、いろいろのユニットから送出されたトランザ
クションを、それらのトランザクションに対応してそれ
らのユニットから供給される転送要求信号が指定する一
つまたは複数の送出先に転送する。本実施の形態のクロ
スバスイッチは、任意の数の任意の送出先の組合わせに
対しても同じトランザクションを並列に転送できるよう
に構成されている。さらに、複数の送出先への送付は、
互いに独立に実行されるようになっている。すなわち、
いずれかの送出先への送出が出来ないときでも、他の送
出先が送出可能であるならば、それらの送出可能な送出
先にトランザクションを送出するようになっている。

【００４５】図９はクロスバスイッチ１の内部の構成を
示す。簡単のため、図９にはクロスバスイッチ１の構成
要素の一部のみを示してある。クロスバスイッチ１には
図示のとおり、入力ポート５１−０ないし５１−７と、
出力ポート５２−０ないし５２−７がある。図１では、
同じ番号の入力ポートと出力ポートの組をポート０ない
し７として示した。入力ポート５１−０ないし５１−７
には、それぞれリクエスト制御５３−０ないし５３−７
があり、それぞれ線ａ−０ないしａ−７を経由して転送
要求信号ＲＥＱ［０−７］を入力する。リクエスト制御
５３−０ないし５３−７はすべて同一の内部構成になっ
ている。また、入力ポート５１−０ないし５１−７に
は、それぞれトランザクションレジスタ５４−０ないし
５４−７があり、それぞれ線ｂ−０ないしｂ−７から入
力されるトランザクションを保持する。各入力ポートの
リクエスト制御、たとえば５３−０、とトランザクショ
ンレジスタ、たとえば、５４ー０、には、線ｘー０を介
してコマンド信号が入力され、ＲＥＱレジスタ６１とト
ランザクションレジスタ５４ー０は、このコマンドに応
答して、それぞれ転送要求信号ＲＥＱ［０−７］とトラ
ンザクションを取り込むように構成されている。出力ポ
ート５２−０ないし５２−７には、それぞれ調停回路５
５−０ないし５５−７と、選択回路５６−０ないし５６
−７がある。選択回路５６−０ないし５６−７の出力信
号は、それぞれ線ｃ−０ないしｃ−７に接続されてい
る。

【００４６】図１０はリクエスト制御５３−ｉ（ｉ＝０
〜７）の代表として、５３−０の内部構成を示してい
る。図中、６１は８ビット幅のＲＥＱレジスタであり、
ビット０ないし７が、それぞれ線ａ−０を経由して入力
されるＲＥＱ［０］ないしＲＥＱ［７］信号を、線ｘ−
０を介して供給されるコマンドに応答して格納する。各
ビットからは信号ｒ００、ｒ０１、ｒ０２、ｒ０３、ｒ
０４、ｒ０５、ｒ０６、ｒ０７が出力され、それぞれが
調停回路５５−０ないし５５−７に接続されている。６
２ないし６９はＡＮＤ−ＯＲ回路である。６０はＡＮＤ
回路である。また、調停回路５５−０ないし５５−７か
らは、それぞれ信号ｇ００、ｇ０１、ｇ０２、ｇ０３、
ｇ０４、ｇ０５、ｇ０６、ｇ０７が出力されており、Ａ
ＮＤ−ＯＲ回路６２ないし６９に入力されている。リク
エスト制御５３−１ないし５３−７の構成および調停回
路との接続関係も同様である。

【００４７】今仮定にしたがって、入力ボート０から線
ａ−０と線ｂ−０を経由してＲＥＱ［０−７］信号とト
ランザクョンが入力されると、これらはそれぞれＲＥＱ
レジスタ６１とトランザクションレジスタ５４−０に格
納される。するとＲＥＱレジスタ６１に格納されたＲＥ
Ｑ［０−７］の値は、それぞれ調停要求のための信号ｒ
００ないしｒ０７として調停回路５５−０ないし５５−
７に伝達される。また、トランザクションレジスタ５４
−０に格納されたトランザクションは線ｔ０を経由して
選択回路５６−０ないし５６−７に伝達される。調停回
路５５−０ないし５５−７のうち、信号ｒ００ないしｒ
０７として信号の値１を伝達された調停回路は、他の入
力ポート５１−１ないし５１−７から入力される信号ｒ
１１等との調停を行ない、入力ポート５１−０からの調
停要求が満たされると調停完了を表す信号ｇ００、ｇ０
１等を入力ポート５１−０に送る。また、同一の出力ポ
ートにある選択回路に指示をして線ｔ０から入力されて
いるトランザクョンを線ｃ−０ないしｃ−７に出力させ
る。また、リクエスト制御５３−０では、ＡＮＤ−ＯＲ
回路６２ないし６９とＡＮＤ回路６０によって、調停要
求のための信号として値１の信号を送ったすべての調停
回路から調停完了を表す信号ｇ００、ｇ０１等が送られ
てきたことを検出して信号ｒｅｓ０を生成する。この信
号はＲＥＱレジスタ６１およびトランザクョンレジスタ
５４−０に伝達される。この信号を受けたＲＥＱレジス
タ６１およびトランザクョンレジスタ５４−０は、レジ
スタの内容をクリアして、次のＲＥＱ［０−７］信号お
よびトランザクションを受信可能になる。このようにし
て、所望のユニットにトランザクョンの転送が完了す
る。今の仮定では、転送要求信号ＲＥＱ［０−７］は、
１１１１１００（あるいは１１１１０１００）であるた
めに、入力ポート０から入力されたＣＲｅａｄトランザ
クションは、出力ポート０から４（あるいは出力ポート
０ー３と５）に並列に転送される。

【００４８】以上の動作から分かるように、本実施の形
態では、トランザクションＣＲｅａｄの場合のごとく、
トランザクションを全てのユニットの放送するのではな
く、一部のユニット（全てのプロセッサユニットと一つ
のメモリユニット）に部分放送するので、クロスバスイ
ッチ１は、このトランザクションの部分放送と並行し
て、このトランザクションの送信元（今の仮定では、プ
ロセッサユニット２−０）以外のユニットから他のトラ
ンザクションをこのトランザクションを放送されない他
のユニットに転送することが出来る。とくにトランザク
ションＣＲｅａｄを部分放送する場合、ネットワーク
は、各入出力ユニット４−０あるいは４−１は、そこに
接続された入出力装置内のアクセスを要求するトランザ
クションをトランザクションＣＲｅａｄの部分放送と並
行して転送することが出来る。したがって、本実施の形
態では、ネットワークの並列転送能力を生かすことが出
来る。さらに、転送要求信号ＲＥＱ［０−７］は出力ポ
ート信号に対応したビットからなり、各ビットは、対応
する出力ポートの調停回路に供給されるため、本実施の
形態ではネットワークは、任意の数の任意の送出先の組
み合わせに対して同じトランザクションを並列に送出す
るか否かを簡単に制御することができる。さらに、各出
力ポート毎に、その出力ポートに対応する転送要求ビッ
トに基づいて調停を行い、各出力ポートでの調停結果に
依存し、しかし、他の出力ポートでの調停結果に依存し
ないで、各出力ポートへの同じトランザクションの転送
を制御するために、いずれかの出力ポートで調停により
上記トランザクションの調停が成功しない場合において
も、調停が成功したが他の出力ポートにそのトランザク
ションを転送できる。したがって、全体として、同じト
ランザクションを複数の出力ポートに転送するのを高速
化出来る。

【００４９】（プロセッサユニットの動作２）ーＣＲｅ
ａｄトランザクションへの応答 クロスバスイッチ１によりトランザクションが、各プロ
セッサユニットに送出されると、各プロセッサユニット
は、このトランザクションを受信し、このトランザクシ
ョンを、その種別とそこに含まれているアドレスの値に
応じて処理する。

【００５０】図８は受信部８−ｉ（ｉ＝０、１、、）の
内部の構成を示す。図中、トランザクション分解回路４
２は、クロスバスイッチ１から線ｃ−ｉを介して入力さ
れたトランザクション内のＰＯＲＴフィールドをＰＯＲ
Ｔレジスタ４１に格納する。また、線ｃ−ｉから入力さ
れたトランザクションのうち、ＰＯＲＴ番号フィールド
以外を線ｅ−ｉを介してキャッシュ制御５−２に送出す
る。なお、後述するように、受信したトランザクション
がＲｅｔｕｒｎトランザクョンの場合、そのＰＯＲＴフ
ィールドは未使用であり、これに相当する部分に任意の
値が格納されている可能性があるが、トランザクション
分解回路４２は、構わずこの値をＰＯＲＴ番号レジスタ
４１に格納する。また、なお、キャッシュ制御５−２
は、各トランザクションをトランザクション組立回路４
２から受信する毎に、線ｆ−ｉを介してＰＯＲＴレジス
タ４１の内容をクリアするようになっている。

【００５１】このトランザクションが今仮定しているＣ
Ｒｅａｄトランザクションの場合には、各プロセッサユ
ニットでは、キャッシュ制御５−０が、キャッシュ一致
制御のための動作を行うように構成されている。キャッ
シュ一致制御のためにはいろいろの方法を採用できる
が、本実施の形態では、比較的簡単な方法として以下の
方法を採る。すなわち、ＣＲｅａｄトランザクションに
含まれたアドレスのブロックに関するヒットチェックと
ヒットした場合には、そのブロックが主記憶から読み出
された後に、更新されたか否か（すなわち、そのブロッ
クがＤｉｒｔｙか否か）をそのプロセッサユニット、た
とえば２−１内のキャッシュ６−０に関して行う。この
ためにキャッシュ内の各ブロックに関する状態情報とし
てそのブロックがＤｉｒｔｙか否かの情報を有してい
る。各ヒットチェックの結果、ヒットが検出されなかっ
たときには、線ｆ−０を経由してリセット信号を受信部
８−１内のＰＯＲＴレジスタ４１に送り、ＰＯＲＴレジ
スタ４１をクリアする。その結果、受信部８−１は、次
のトランザクョンを受信できるようになる。その後は何
もしない。ヒットチェックの結果、もしヒットが検出さ
れると、そのブロックがＤｉｒｔｙか否かをそのブロッ
クに対応して記憶している状態情報（Ｄｉｒｔｙ）に基
づいて判定し、もしそのブロックが主記憶から読み出さ
れた後に更新されていない（Ｃｌｅａｎである）ときに
は、ヒットしなかった場合と同様の処理をする。しか
し、ヒットチェックの結果、ヒットし、かつ、そのヒッ
トしたブロックがＤｉｒｔｙであるときには、そのブロ
ックをＣＲｅａｄトランザクションの送信元プロセッサ
ユニット、今の仮定では、２−０に転送するために、図
２（ｃ）に示すフォーマットのリターン（Ｒｅｔｕｒ
ｎ）トランザクションを生成し、送信部７−１に複数の
サイクルの間にわたって送る。さらに、キャッシュ６−
０内のヒットブロックを無効にする。

【００５２】送信部７−１では、デコーダ２７には、受
信部８−１から線ｇ−ｉを介して、受信したＣＲｅａｄ
トランザクション内のポートの番号が供給されている。
今の仮定では、このポート番号は、ＣＲｅａｄトランザ
クションの送信元のプロセッサユニットが接続されてい
るクロスバスイッチ１内のポートの番号である。デコー
ダ２１がこのトランザクションを解読すると、デコーダ
２７が、線ｇ−ｉから値入力される、送出元のポート番
号の値が０ないし７であるのに応じて、それぞれ１００
０００００、０１００００００、００１０００００、０
００１００００、００００１０００、０００００１０
０、００００００１０、０００００００１なるビットパ
ターンをマージ回路２６に出力する。今の例では、送信
元のプロセッサユニットが２−０であり、それに割り当
てられたクロスバスイッチのポート番号は０であるの
で、デコーダ２７は１０００００００からなるビットパ
ターンを生成する。このビットパターンは、生成された
Ｒｅｔｕｒｎトランザクションをクロスバスイッチ１の
ポート番号０の出力すべきことを指示する。このトラン
ザクションは、クロスバスイッチ１により、ＣＲｅａｄ
トランザクションの送信元のプロセッサユニット２−０
に転送される。そこでは、キャッシュ制御５−０がこの
トランザクションに含まれたブロックをキャッシュ６−
０内に書き込み、さらに、先に読み出し要求を発行した
プロセッサ９−０−１または９−０−２に転送する。そ
のプロセッサは、そのプロセッサ内のキャッシュにその
ブロックを書き込むとともに、そのプロセッサが指定し
たデータ部分をこのブロックから切り出し、そのプロセ
ッサ内の処理回路に送る。

【００５３】（メモリユニットの動作）ＣＲｅａｄトラ
ンザクションを受信したメモリユニット、たとえば３−
０内のメモリバンク１１−０は、いずれかのプロセッサ
ユニットにおいて、先のキャッシュヒットが検出され、
されに、ヒットしたブロックがＤｉｒｔｙであることが
検出されたときには、受信したＣＲｅａｄトランザクシ
ョンに応答しないように構成されている。そうでないと
きには、受信したＣＲｅａｄトランザクションに応答し
て、Ｒｅｔｕｒｎトランザクションを生成するようにな
っている。そのトランザクションのプロセッサ２−０へ
の返送はプロセッサ２−１へ返送する場合と同様にして
行われる。このメモリユニットの動作も、キャッシュ一
致制御の他の動作の一部と考えることが出来る。

【００５４】以上のごとくにして、キャッシング可能な
データに対するアクセス要求を、全てのプロセッサユニ
ットと関係するメモリユニットのみにクロスバスイッチ
により部分放送することが出来る。さらに、そのデータ
を保持するキャッシュもしくはメモリユニットからその
データを要求元のプロセッサユニットに送出し、さら
に、複数のキャッシュ間の一致制御を実行できる、 （装置動作２）ー入出力装置内のメモリマップドレジス
タへのアクセス これらのレジスタには、図４の領域１００ｃが割り当て
られている。本実施の形態では、この領域が割り当てら
れたいずれのメモリマップドレジスタに保持されたデー
タもキャッシング不可能と仮定している。したがって、
これらのレジスタのいずれかに保持されたデータの読み
出しにはＣＲｅａｄトランザクションと異なる、ノンキ
ャッシュリード（ＮＲｅａｄ）トランザクションを用い
る。キャッシュ制御、たとえば５−０、が生成するＮＲ
ｅａｄトランザクションのフォーマットおよび送信部た
とえば７−０で完成された後のＮＲｅａｄトランザクシ
ョンのフォーマットは、ＣＲｅａｄトランザクションと
同じであり、これらはＴｙｐｅフィールドの値のみが異
なる。また、このようなメモリマップドレジスタへのデ
ータの書き込みには、ノンキャッシュライト（ＮＷｒｉ
ｔｅ）トランザクションを使用する。キャッシュ制御、
たとえば５−０、が生成するＮＷｒｉｔｅトランザクシ
ョンのフォーマットおよび送信部たとえば７−０で完成
された後のＮＷｒｉｔｅトランザクションのフォーマッ
トは、それぞれ図２（ｂ）および図３（ｂ）に示す通り
であり、書き込むべきデータが含まれている。

【００５５】さて、図４の領域１００ｃが割り当てられ
ているいずれのメモリマップドレジスタ内のデータもキ
ャッシング不可能であるので、これらのメモリマップド
レジスタのいずれかをアクセスするときには、そのレジ
スタが含まれる入出力装置１０−０−１などに接続され
た入出力ユニット４−０または４−１にＮＲｅａｄ（あ
るいはＮＷｒｉｔｅ）トランザクションを送付すればよ
い。しかし、本実施の形態では、これらのレジスタのア
クセスに当たっては、全ての入出力ユニット４−０およ
び４−１にＮＲｅａｄ（あるいはＮＷｒｉｔｅ）トラン
ザクションを送り、各ユニットに接続された入出力装置
内で、そのトランザクションが指定するアドレスのレジ
スタがその入出力装置に含まれているか否かを判定する
ようになっている。その理由は以下の通りである。

【００５６】すなわち、入出力ユニット４−０ないし４
−１を介して接続する入出力装置は、本実施例に係るマ
ルチプロセッサを出荷した後にも随時増設等の構成変更
がありうる。ここで、送信部７−０ないし７−７に、実
際にこのトランザクションを受理すべき入出力ユニット
を特定するための回路を設けたとする。すると、入出力
装置の構成変更のためこのアドレス領域へのメモリマッ
プドレジスタのマッピングが変更されるたびにこの回路
をＤＩＰスイッチ等により調整するか、オペレーティン
グシステムの起動時にこの回路をソフトウェア的に毎回
初期設定できるようにする必要がある。前者の方法はユ
ーザ自身による入出力装置の構成変更が困難になるとい
う問題点がある。後者の方法では、このような回路を初
期設定するためのプログラムをオペレーティングシステ
ムに追加しなければならないという問題点がある。この
ために、上述のように全ての入出力ユニットにトランザ
クションを転送することにより、上述の問題点がなくな
る。なお、このアドレス領域１００ｃに設けられるメモ
リマップドレジスタは、主に入出力装置１０−０−１等
の起動やステータス表示などに用いられ、通常のメモリ
アクセスに比べアクセス頻度が低いという性質がある。
そのため、このトランザクションを受理する可能性があ
るユニット、すなわち、全ての入出力ユニット４−０な
いし４−１に対してトランザクションを転送（部分放
送）してもシステムの性能はそれほど低下しない。さら
に、全ての入出力ユニット４−０ないし４−１に対して
これらのトランザクションを送出する方が、送出先を決
める回路がより簡単になるという利点もある。しかも、
他のプロセッサユニット等には送付しないので、クロス
バスイッチの並列転送能力を低下させることが少ない。

【００５７】さて、これらのトランザクションの送信先
の決定は、以下のようにされる。図６の送信部７−ｉ内
の送信先決定回路７０−ｉでは、デコーダ２１がＮＲｅ
ａｄあるいはＮｗｒｉｔｅトランザクションを解読し、
デコーダ２２が、このトランザクション内のアドレスが
領域１００ｃに属することを検出したときに、ＯＲ回路
３６とＡＮＤ回路３３がパターン生成回路３７−５を起
動する。この回路３７−５は、全ての入出力装置をトラ
ンザクションの送信先として指定するパターンを生成す
る。この結果、このトランザクションは、入出力ユニッ
ト４−０、４−１に送られる。

【００５８】入出力ユニット４−０およびディスク装置
１０−０−１の動作を説明する。入出力ユニット４−０
では、受信部８−６は、クロスバスイッチ１から線ｃ−
６を経由して送付されたＮＲｅａｄあるいはＮｗｒｉｔ
ｅトランザクョンを受信すると、入出力アダプタ１３−
０にこのトランザクションのＰＯＲＴ番号以外を線ｅー
６を介して送付する。

【００５９】図１６は入出力アダプタ１３−０とディス
ク装置１０−０−１の構成を示す。入出力アダプタ１３
−０では、線ｅ−６から入力されたトランザクションの
ＰＯＲＴフィールド以外の部分を入力レジスタ２０１に
格納する。格納された値のうち、トランザクションのＴ
ＹＰＥ、ＭＩＳＣおよびＡＤＤＲＥＳＳフィールドをデ
コーダ２０３に入力し、デコーダ２０３は、このトラン
ザクションの種類とアクセス先を判定する。

【００６０】入力されたトランザクションがバスｈに接
続するディスク装置１０−０−１等の入出力装置にある
メモリマップドレジスタのアドレスを含むＮＲｅａｄと
ＮＷｒｉｔｅである場合、または、これらの入出力装置
がトランザクション組立回路２６３にて生成し、選択回
路２５７、バスｈおよび選択回路２０７を経由してメモ
リユニット３−０または３−１に送付していたＮＲｅａ
ｄへのＲｅｔｕｒｎトランザクションである場合には、
デコーダ２０３は線Ｌ０４を介して出力レジスタに信号
を送り、入力レジスタ２０１に保持された値を出力レジ
スタ２０２に転送させ、これをバスｈに出力させる。

【００６１】２５１は入力レジスタ、２５３はデコーダ
である。２５４および２５５はディスク装置１０−０−
１に設けられたメモリマップドレジスタのＲｅｇＣおよ
びＲｅｇＤである。ＲｅｇＣ２５４は、ここに設定され
た値によってディスク装置１０−０−１の動作が制御さ
れるようなレジスタであり、図には１個のみ示されてい
るが複数あっても構わない。なお、ここに設定された値
によってディスク装置１０−０−１の動作が制御される
ための信号線としてＬ１８を例示してある。ＲｅｇＤ２
５５は、ディスク装置１０−０−１の内部状態を保持す
るレジスタであり、図には１個のみ示されているが複数
あっても構わない。内部状態をこのレジスタに入力する
ための信号線としてはＬ１７を例示してある。また、２
５６はＲｅｔｕｒｎトランザクション組立回路、２５７
は選択回路である。

【００６２】２６１はディスク制御回路、２６２はディ
スクドライブ、２６３はトランザクション組立回路であ
る。ディスク制御回路２６１は、ディスクドライブの制
御回路およびＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａ
ｃｃｅｓｓ）制御回路を含み、ディスク制御回路２６１
に入力された値をディスクドライブ２６２に書き込んだ
り、ディスクドライブ２６２から読み出した値をトラン
ザクション組立回路２６３によってトランザクションに
して出力する回路であり、公知技術にて構成される。

【００６３】出力レジスタ２０２に保持された値がバス
ｈに出力されるとディスク装置１０−０−１は、これを
入力レジスタ２５１に格納する。格納された値のうち、
トランザクションのＴＹＰＥ、ＭＩＳＣおよびＡＤＤＲ
ＥＳＳフィールドをデコーダ２５３に入力し、デコーダ
２５３はこのトランザクションの種類とアクセス先を判
定する。

【００６４】入力されたトランザクションが、ＲｅｇＤ
（２５５）のアドレスを指定したＮＲｅａｄであった場
合には、デコーダ２５３が線Ｌ１２を介してＲｅｇＤ
（２５５）に読みだし信号を送出する。するとＲｅｇＤ
（２５５）は線Ｌ１６を介して保持している値をＲｅｔ
ｕｒｎトランザクション組立回路２５６に出力する。一
方、デコーダ２５３は線Ｌ１３を介してＲｅｔｕｒｎト
ランザクション組立回路２５６および選択回路２５７に
信号を送り、ＲｅｇＤ（２５５）から読み出された値を
Ｒｅｔｕｒｎトランザクションに組立て、バスｈに出力
させる。このトランザクションはさらに選択回路２０７
を経由して線ｄ−６に出力される。

【００６５】入力されたトランザクションが、ＲｅｇＣ
（２５４）のアドレスを指定したＮＷｒｉｔｅであった
場合には、デコーダ２５３が線Ｌ１１を介してＲｅｇＣ
（２５４）に書き込み信号を送出する。するとＲｅｇＣ
（２５４）は入力レジスタ２５１に保持されている書き
込みデータを取り込んで保持する。

【００６６】入力されたトランザクションが、ディスク
制御回路２６１がトランザクション組立回路２６３にて
生成し、選択回路２５７、バスｈおよび選択回路２０７
を経由してメモリユニット３−０または３−１に送付し
ていたＮＲｅａｄへのＲｅｔｕｒｎトランザクションで
ある場合には、デコーダ２５３は線Ｌ１４を介して出力
レジスタに信号を送り、入力レジスタ２５１に保持され
た値をディスク制御回路２６１に読み込ませる。

【００６７】（装置動作３）ーその他のメモリマップド
レジスタへのアクセス これらのレジスタは、本実施の形態ではプロセッサユニ
ット２−０、２−１メモリユニット３−０、３−１、入
出力ユニット４−０、４−１に含まれている。

【００６８】これらのレジスタには、図４の領域１００
ｂが割り当てられている。本実施の形態では、この領域
が割り当てられたいずれのメモリマップドレジスタに保
持されたデータもキャッシング不可能と仮定している。
したがって、これらのレジスタのいずれかに保持された
データのアクセスにはＮＲｅａｄトランザクションある
いはＮＷｒｉｔｅトランザクションを使用する。図４の
領域１００ｂが割り当てられているいずれのメモリマッ
プドレジスタ内のデータもキャッシング不可能であるの
で、これらのメモリマップドレジスタのいずれかをアク
セスするときには、そのレジスタが現に含まれているユ
ニットにＮＲｅａｄ（あるいはＮＷｒｉｔｅ）トランザ
クションを送付すればよい。しかし、本実施の形態で
は、これらのレジスタのアクセスに当たっては、プロセ
ッサユニット２−０、２−１、メモリユニット３−０、
３−１、入出力ユニット４−０、４−１の全てにＮＲｅ
ａｄ（あるいはＮＷｒｉｔｅ）トランザクションを送る
ようになっている。その理由は以下の通りである。

【００６９】このアドレス領域１００ｂに設けられるメ
モリマップッドレジスタはこのマルチプロセッサの電源
投入直後に行なわれる初期化や、システム内部での障害
発生状況のログを保持するようなレジスタが大半であ
り、システムの通常動作時にはほとんどアクセスされな
いという性質がある。そのため、実際にこのトランザク
ションを受理すべきユニットを特定せず、受理する可能
性があるユニット、すなわち全てのユニットにこのトラ
ンザクションを転送してもシステム性能の低下を招く危
険性はない。このことを利用して、トランザクションを
送付すべき特定のユニットを決定する回路を使用しない
ことにし、ハードウェア量を低減した。とくに、この領
域１００ｂ内の同じアドレスは、異なるユニットに属す
る複数のレジスタに割り当てることが出来る。その場合
には、この送付先決定回路は、それだけ複雑になる。し
たがって、本実施の形態によれば、このような場合にハ
ードウエアの軽減量が大きくなる。

【００７０】さて、これらのトランザクションの送信先
の決定は、以下のようにされる。図６の送信部７−ｉ内
の送信先決定回路７０−ｉでは、デコーダ２１がＮＲｅ
ａｄあるいはＮｗｒｉｔｅトランザクションを解読し、
デコーダ２２が、このトランザクション内のアドレスが
領域１００ｂに属することを検出したときに、ＯＲ回路
３６とＡＮＤ回路３２がパターン生成回路３７−４を起
動する。この回路３７−４は、プロセッサユニット２−
０、２−１メモリユニット３−０、３−１、入出力ユニ
ット４−０、４−１の全てをトランザクションの送信先
として指定するパターンを生成する。この結果、このト
ランザクションは、これらの全てのユニットにクロスバ
スイッチ１により放送される。

【００７１】このトランザクションの放送を受けたとき
の各ユニットの動作の説明を、入出力ユニット４−０を
例にして図１６を参照して説明する。

【００７２】２０４および２０５は入出力アダプタ１３
−０に設けられたメモリマップドレジスタＲｅｇＡおよ
びＲｅｇＢである。ＲｅｇＡ（２０４）は、ここに設定
された値によって入出力アダプタ１３−０の動作が制御
されるようなレジスタであり、図には１個のみ示されて
いるが複数あっても構わない。なお、ここに設定された
値によって入出力アダプタ１３−０の動作が制御される
ための信号線や回路は簡単のため図示していない。Ｒｅ
ｇＢ（２０５）は、入出力アダプタ１３−０の内部状態
を検出するためのステータス検出回路２０８の出力を保
持するレジスタであり、図には１個のみ示されているが
複数あっても構わない。また、２０６はＲｅｔｕｒｎト
ランザクション組立回路、２０７は選択回路、２０９は
Ｒｅｔｕｒｎ判定回路、２１０はＯＲ回路である。

【００７３】入出力アダプタ１３−０では、線ｅ−６か
ら入力されたトランザクションのＰＯＲＴフィールド以
外の部分を入力レジスタ２０１に格納する。格納された
値のうち、トランザクションのＴＹＰＥ、ＭＩＳＣおよ
びＡＤＤＲＥＳＳフィールドをデコーダ２０３に入力
し、デコーダ２０３は、このトランザクションの種類と
アクセス先を判定する。

【００７４】入力されたトランザクションが、ＲｅｇＢ
（２０５）のアドレスを指定したＮＲｅａｄであった場
合には、デコーダ２０３が線Ｌ０２を介してＲｅｇＢ
（２０５）に読みだし信号を送出する。するとＲｅｇＢ
（２０５）は線Ｌ０６を介して保持している値をＲｅｔ
ｕｒｎトランザクション組立回路２０６に出力する。一
方、デコーダ２０３は線Ｌ０３を介してＲｅｔｕｒｎト
ランザクション組立回路２０６および選択回路２０７に
信号を送り、ＲｅｇＢ（２０５）から読み出された値を
Ｒｅｔｕｒｎトランザクションに組立て、線ｄ−６に出
力させる。

【００７５】入力されたトランザクションが、ＲｅｇＡ
（２０４）のアドレスを指定したＮＷｒｉｔｅであった
場合には、デコーダ２０３が線Ｌ０１を介してＲｅｇＡ
（２０４）に書き込み信号を送出する。するとＲｅｇＡ
（２０４）は入力レジスタ２０１に保持されている書き
込みデータを取り込んで保持する。

【００７６】以上の動作において、入力したトランザク
ョンがＮＲｅａｄでないため、これに起因するＲｅｔｕ
ｒｎトランザクションを発生する必要がないとデコーダ
２０３が判定した場合には、線Ｌ０５、ＯＲ回路２１０
および線ｆ−０を経由してリセット信号を送信部７−６
内のＰＯＲＴレジスタ４１に送り、ＰＯＲＴレジスタ４
１をクリアする。その結果、受信部８−６は次のトラン
ザクョンを受信できるようになる。Ｒｅｔｕｒｎトラン
ザクョンを発生する必要がある場合には、Ｒｅｔｕｒｎ
トランザクョンを送信部７−６に線ｄ−６を介してＲｅ
ｔｕｒｎトランザクションが送出するのをＲｅｔｕｒｎ
判定回路２０９にて判定し、ＯＲ回路２１０および線ｆ
−６を経由して、送信部７−６内のＰＯＲＴレジスタ４
１をクリアする。このように制御することで、Ｒｅｔｕ
ｒｎトランザクションを発生するときには、送信部７−
６内のＰＯＲＴレジスタ４１にはＲｅｔｕｒｎトランザ
クョンの正当な送信先が格納されていることが保証され
る。

【００７７】他のユニットに含まれるキャッシュ制御５
−０等およびメモリバンク３−０ないし３−１等に含ま
れるおけるメモリマップドレジスタおよびそれに関する
回路と動作は上記の動作と同様でありそれらの動作の説
明は省略する （装置動作４）ー主記憶内のキャッシング不可能なデー
タへのアクセス 本実施の形態では、このデータへのアクセスにもＮＲｅ
ａｄあるいはんＷｒｉｔｅトランザクションを用いる。
主記憶内のキャッシング不可能なデータは、いずれか一
つのメモリユニットのみに保持されているので、各プロ
セッサユニットの送信部７−ｉは、このトランザクショ
ン内のアドレスにより一つの送信先のポート番号を決め
る。具体的には、図６のデコーダ２１、２２、２３とＯ
Ｒ回路３５、ＡＮＤ回路３０、３１がパターン発生回路
３７−２、３７−３の一つを起動するようになってい
る。たとえば、パターン発生回路３７−２が起動された
ときには、メモリユニット３−０がＮＲｅａｄトランザ
クションの送出先になる。このメモリユニットは、この
トランザクションを受信すると、このトランザクション
が要求するデータを含むＲｅｔｕｒｎトランザクション
を要求元プロセッサユニットに返送する。また、主記憶
内へのキャッシング不可能なデータの書き込みには、Ｎ
Ｗｒｉｔｅトランザクションを使用する。

【００７８】（装置動作５）ーその他のトランザクショ
ン （４） いずれかのプロセッサユニット内のキャッシュ
からブロックを主記憶に書き戻す必要が生じたときに、
ライトバック（ＷｒｉｔｅＢａｃｋ）トランザクション
が使用される。このトランザクションのフォーマット
は、ＮＷｒｉｔｅトランザクションと同様であり、この
トランザクションの実行時の装置動作は、上記装置動作
（３）で記載した、キャッシング不可能な主記憶データ
の書き込みの場合と同じである。

【００７９】＜実施の形態１の変形例＞ （１）実施の形態１では、プロセッサユニット、メモリ
ユニットおよび入出力ユニットの数を、それぞれ４、
２、２としているが、本発明が他の構成であっても実施
可能であることは以上の説明から明らかである。

【００８０】（２）実施の形態１では、キャッシュ制御
５−０ないし５−３の制御方式としてストアインキャッ
シュを前提に説明したが、本発明を他の方式のキャッシ
ュに適用することも容易である。また、トランザクショ
ン種は前述の５種類であると仮定したが、より多くのト
ランザクション種がある場合であっても本発明を拡張し
て適用することは容易である。

【００８１】（３）実施の形態１では、送信部７−０な
いし７−７の構成は全て同一であるとした。しかし、メ
モリユニット３−０および３−１がＣＲｅａｄ、ＮＲｅ
ａｄ、ＮＷｒｉｔｅおよびＷｒｉｔｅＢａｃｋのトラン
ザクョンを発生することはないので、送信部７−４ない
し７−５から上記４種のトランザクョンに対応して動作
する部分を削除しても構わないことは明らかである。同
様に、入出力ユニット４−０および４−１がＣＲｅａｄ
およびＷｒｉｔｅＢａｃｋトランザクョンを発生するこ
とはないので、送信部７−６ないし７−７から上記２種
のトランザクョンに対応して動作する部分を削除しても
構わないことも明らかである。

【００８２】（４）実施の形態１では、プロセッサユニ
ット２−０ないし２−３は、それぞれ１枚のプリント板
に実装されていても構わないし、それぞれ１つのＬＳＩ
に実装されていても構わない。特に、プロセッサユニッ
トが１つのＬＳＩに実装されているならば、プロセッサ
ユニットＬＳＩをクロスバスイッチ１に直接接続するこ
とが可能なため、コンパクトなマルチプロセッサを提供
することができる。さらに、線ｂ−ｉと線ｃ−ｉを従来
技術にある双方向信号線を用いて時分割にインプリメン
トすることも容易であり、このようにすれば、プロセッ
サユニットからは線ａ−ｉと、線ｂ−ｉおよびｃ−ｉを
時分割で実現する線によってクロスバスイッチと接続で
きるようになるため、ピン数が少なく安価なＬＳＩでプ
ロセッサユニットを構成することができる。なお、上述
のＲＥＱ［０−７］信号のパターンに８ビット信号の全
ての組み合せがあらわれない性質を利用して、ＲＥＱ
［０−７］信号を適当にエンコードすることで信号線ａ
−ｉの本数を削減することも可能である。

【００８３】＜発明の実施の形態２＞第２の実施の形態
の目的は、第１の実施の形態のマルチプロセッサをベー
スにし、これを安価に実現するためにクロスバスイッチ
をビットスライスされた複数の、同じ構造の大規模集積
回路（ＬＳＩ）にて構成するものである。以下では、実
施の形態２が実施の形態１と異なる点を中心に説明す
る。

【００８４】第２の実施の形態に係るマルチプロセッサ
では、図１１に示すように、各ユニットの送信部にビッ
トスライス回路７１ー０、７１−１、、が設けられ、ク
ロスバスイッチ１０１が、図１３に示すように、同一構
造の複数のＬＳＩ８５−８８にて構成されている。

【００８５】送信部１０７−ｉ（ｉ＝０、１、、、）
は、図１２に示すように、送信先決定回路７０−ｉ、ト
ランザクション組立回路７２−ｉとビットスライス回路
７１−ｉとからなる。ビットスライス回路７１−ｉは、
選択回路８０−０ないし８０−３からなる。各選択回路
８０−０、、または８０−３には、送信先決定回路７０
−ｉが出力するＲＥＱ［０−７］信号が線ａ−ｉより入
力され、トランザクション組立回路７２−ｉが線ｂ−ｉ
に出力する８バイト幅のトランザクションがそれぞれ２
バイトずつに分割されて入力される。図３に示したＲＥ
ＡＤタイプのトランザクションを例にするならば、選択
回路８０−０にはＴＹＰＥとＰＯＲＴフィールドからな
る２バイトが、８０−１にはＭＩＳＣフィールドからな
る２バイトが、８０−２にはＡＤＤＲＥＳＳフィールド
の上位２バイトが、８０−３にはＡＤＤＲＥＳＳフィー
ルドの下位２バイトが入力される。トランザクション組
立回路７２−ｉは実施の形態１で使用されたものと同じ
であるが、送信先決定回路７０−ｉは、実施の形態１で
使用されたコマンドと異なるコマンドｘ’−ｉを出力す
るように変形されている点で実施の形態１で使用された
ものと異なる。

【００８６】図１４は、このビットスライス回路７１−
ｉの選択回路８０−０ないし８０−３により出力される
４つの信号を示す。送信先決定回路７０−ｉはまず第１
の値を有するコマンドを線ｘ’−ｉに送出し、選択回路
８０−０ないし８０−３は、このコマンドに応答して、
ＲＥＱ［０−７］を選択し、線ａｂ−ｉ−０から ｂ−
ｉ−３に出力する。なお、ＲＥＱ［０−７］信号は８ビ
ットであるのに対し、線ａｂ−ｉ−０から ｂ−ｉ−３
はそれぞれ２バイト幅であるため、ＲＥＱ［０−７］信
号を接続しない部分には０を出力する。次に、送信先決
定回路７０−ｉは第２の値を有するコマンドを線ｘ’−
ｉに送出し、選択回路８０−０ないし８０−３は、この
コマンドに応答して、トランザクションの内の２バイト
部分を選択する。以下、この動作をトランザクションの
全体が選択されるまで繰り返す。

【００８７】線ａｂ−ｉ−０から ｂ−ｉ−３に出力さ
れたＲＥＱ［０−７］信号とトランザクションは、クロ
スバスイッチ１０１に入力される。

【００８８】図１３はクロスバスイッチ１０１のＬＳＩ
分割を示す。クロスバスイッチ１０１は、８５ないし８
８の４個のＬＳＩから構成される。各ＬＳＩの各入力ポ
ートは、対応する一つのユニットに２バイトの信号線で
接続され、各ＬＳＩの各出力ポートも同様である。図１
３のようにＬＳＩ分割を行なうと、ＬＳＩ８５ないし８
８にて構成される第１スライスないし第４スライスに
は、図１４のような形式で線ａｂ−ｉ−０ないしａｂ−
ｉ−３を経由してトランザクションが入力されることに
なる。

【００８９】図１５はＬＳＩ８５の内部の構成を示す。
このＬＳＩには図示のとおり、クロスバスイッチ１０１
のポート０ないし７に対応して、入力ポート１５１−０
ないし１５１−７と、出力ポート１５２−０ないし１５
２−７がある。入力ポート１５１−０ないし１５１−７
の構成は、図９に示した第１の実施の形態におけるクロ
スバスイッチの入力ポート５１−０ないし５１−７とほ
ぼ同様であるが、各トランザクションレジスタ、たとえ
ば１５４−０の幅が２バイトになっている点、このレジ
スタおよび対応するリクエスト制御たとえば５３−０へ
の信号入力線が各ポート毎に設けられた共通の信号線、
たとえば、ａｂ−０−０からなっている点、および実施
の形態１で使用したコマンド異なるコマンドが線ｘ’−
０、、またはｘ’−７より入力される点で実施の形態１
と異なる。出力ポート１５２−０ないし１５２−７の構
成は、図９に示した第１の実施の形態におけるクロスバ
スイッチの出力ポート５２−０ないし５２−７とほぼ同
様であるが、選択回路１５６−０ないし１５６−７の幅
が２バイトになっている点が異なる。

【００９０】ここで、ポート０から線ａｂ−０−０を経
由してＲＥＱ［０−７］信号とスライスされた４つのト
ランザクョン部分の一つが時分割で入力されると、まず
リクエスト制御５３−０が、コマンドｘ’−０の第１の
値に応答してＲＥＱ［０−７］信号を、リクエスト制御
５３−０内にあるＲＥＱレジスタ６１にセットし、その
後、トランザクションレジスタ１５４−０が、コマンド
ｘ’−０の第２の値に応答して、スライスされた一つの
トランザクション部分を取り込む。その後の装置動作
は、図９のクロスバスイッチと全く同様にして、スライ
スされたトランザクション部分が、ＲＥＱレジスタに格
納された値に従って、線ｃ−０−０ないしｃ−７−０に
出力される。他のＬＳＩにも全く同じＲＥＱ［０−７］
信号が入力されているので、全く同じ動作をして、それ
ぞれがスライスされたトランザクションを出力する。そ
の結果、所望のユニットに線ｃ−０ないしｃ−７を経由
して、トランザクョンの転送が完了する。なお、他の入
力ポートにＲＥＱ［０−７］信号とトランザクションと
が入力された場合の動作も、上記の説明と同様である。

【００９１】以上のようにすれば、クロスバスイッチ１
０１を構成するＬＳＩ相互間で転送の制御に関する信号
をやりとりすることなくトランザクション転送を行なえ
る。また、ＲＥＱ［０−７］信号を各ＬＳＩへのデータ
パスに時分割多重によって転送しているため、クロスバ
スイッチ１０１を構成するためのＬＳＩのピンの大部分
を、クロスバスイッチ１０１に接続する各ユニットとの
接続に用いることができる。このことは、クロスバスイ
ッチを最小の数のＬＳＩで構成できることを意味する。

【００９２】また、クロスバスイッチを構成するための
ＬＳＩの信号ピンが、例えば２７２ピンというふうにあ
らかじめ決められている中で、１６入力１６出力のクロ
スバＬＳＩを構成する場合には、（２７２−１６）÷
（１６＋１６）＝８ビット、という計算に基づき８ビッ
トスライスのクロスバＬＳＩを設計すればよいことにな
る。もしもこのように計算されるＬＳＩのスライス幅
が、ＲＥＱ信号の幅を下回ったならば、ＲＥＱ信号を上
述のような形式そのものでなく適当にエンコードするこ
とで幅を狭めたり、ＲＥＱ信号自身を複数サイクルを利
用して転送するように設計すればよい。

【００９３】本実施の形態には、以上のような設計上の
自由度があるので、ピン数は少ないが安価なＬＳＩを用
いてクロスバスイッチ１０１を構成することができる。

【００９４】＜実施の形態２の変形例＞以上の説明で
は、クロスバスイッチを２バイト幅×４スライスに分割
していたが、異なる分割をしても本発明が適用できるこ
とは明らかである。また、クロスバスイッチ１０１のポ
ート数を８として説明したが、他のポート数にて本発明
を実施可能なことも明らかである。

【００９５】

【発明の効果】本願発明によれば、いずれかのプロセッ
サユニット内のキャッシュが出力するメモリアクセスを
インタコネクトネットワークを用いて他のキャッシュが
監視出来る。しかも、そのような監視を可能とし、それ
でいてキャッシュを含まない入出力ユニット等へ悪影響
を少なくできる。

【００９６】さらに、本願発明によれば、メモリマップ
ドレジスタに対するアクセス要求の送出先を決める回路
を簡単に出来る。とくに、入出力装置に含まれるメモリ
マップドレジスタへのアクセス要求を、その入出力装置
に転送するための回路を簡単化できる。とくに、入出力
装置の数あるいは組み合わせが変更された場合でも、ア
クセス要求で指定されたメモリマップドレジスタを含む
いずれかの入出力装置にそのアクセス要求を転送するた
めの回路を簡単化出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るマルチプロセ
ッサの全体構成図。

【図２】第１の実施の形態において使用される完成前の
トランザクションのフォーマットを示す図。

【図３】図２のフォーマットから完成されたトランザク
ションのフォーマットを示す図。

【図４】第１の実施の形態で使用するアドレス空間の構
成を示す図。

【図５】第１の実施の形態で使用するアドレスのフォー
マットを示す図。

【図６】第１の実施の形態における送信部の詳細構成を
示す図。

【図７】図６の送信部の動作説明を示す図。

【図８】第１の実施の形態における受信部の概略構成を
示す図。

【図９】第１の実施の形態に使用するクロスバスイッチ
の詳細構成を示す図。

【図１０】図９のクロスバスイッチに使用するリクエス
ト制御の詳細構成を示す図。

【図１１】本発明の第２の実施の形態に係るマルチプロ
セッサの全体構成を示す図。

【図１２】第２の実施の形態に使用する送信部の詳細構
成を示す図。

【図１３】第２の実施の形態に使用するクロスバスイッ
チのＬＳＩ分割方法を示す図。

【図１４】第２の実施の形態に使用するビットスライス
化されたトランザクションのフォーマットを示す図。

【図１５】第２の実施の形態に使用するクロスバスイッ
チを構成するＬＳＩの詳細構成を示す図。

【図１６】第１の実施の形態に使用す入出力ユニットと
入出力装置の概略構成を示す図。

【符号の説明】

４１…ＰＯＲＴレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 持田 哲也 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 柴田 正文 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 林 剛久 神奈川県川崎市幸区鹿島田890番地 株式 会社日立製作所情報・通信開発本部内

Claims (10)

【特許請求の範囲】
1. 【請求項１】複数のプロセッサユニットと、 複数のメモリユニット 複数の入出力ユニットと、 該複数のプロセッサユニット、該複数のメモリユニット
   および該複数の入出力ユニットを相互に接続し、それら
   の間で複数のデータを並列に転送するためのネットワー
   クと、 それぞれ該複数の入出力ユニットの一つに接続された複
   数の入出力装置と、 それぞれ該複数のプロセッサユニット、該複数のメモリ
   ユニットおよび該複数の入出力ユニットおよび該複数の
   入出力装置の内のいずれか一つに含まれた複数のメモリ
   マップドレジスタとを有し、 各メモリユニットは、それぞれ該複数のプロセッサユニ
   ットにより共有される主記憶の一部分を構成する複数の
   主記憶部分の一つを有し、該複数の主記憶部分には、そ
   れぞれ所定のアドレス空間の第１の領域内の互いに異な
   る複数の部分領域が割り当てられ、 該複数のレジスタは、該アドレス空間の該第１の領域と
   異なる他の領域を割り当てられ、 各プロセッサユニットは、 少なくとも一つのプロセッサと、 該複数の主記憶部分に対するキャッシュメモリと、 該キャッシュメモリに対するキャッシュ制御回路であっ
   て、該プロセッサから供給されたデータ読み出し要求が
   指定するアドレスのデータに関して該キャッシュメモリ
   のヒットチェックを行う手段を有するものと、 該ヒットチェックの結果、該キャッシュメモリがヒット
   しなかったときに、該複数のプロセッサユニットと、該
   第１の領域内の該複数の部分領域の内、該指定されたア
   ドレスが属する一つの部分領域が割り当てられている一
   つの部分主記憶を有する一つのメモリユニットとを、該
   データ読み出し要求の複数の送出先として決定し、それ
   らのユニットへの該データ読み出し要求の部分放送を該
   ネットワークに要求する送出先決定回路を有するマルチ
   プロセッサシステム。
2. 【請求項２】該アドレス空間の該第１の領域は、キャッ
   シング可能な複数のデータとキャッシング不可能な複数
   のデータに割り当てられ、 該アドレス空間の該第１の領域と異なる該他の領域は、
   キャッシング不可能な複数のデータに割り当てられ、 該送出先決定回路は、該データ読み出し要求がキャッシ
   ング可能なデータに対する読み出し要求であり、さら
   に、該データ読み出し要求により指定された該アドレス
   が該複数の部分領域の一つに属するときに、該複数のプ
   ロセッサユニットと、該複数のメモリユニットの内、該
   一つ部分領域が割り当てられている一つの部分主記憶を
   有する一つのメモリユニットを該データ読み出し要求の
   複数の送出先として決定する手段を有する請求項１記載
   のマルチプロセッサシステム。
3. 【請求項３】該ネットワークは、 それぞれ該複数のプロセッサユニット、該複数のメモリ
   ユニットおよび該複数の入出力ユニットのいずれか一つ
   に接続された複数の入力端子と、 それぞれ該複数のプロセッサユニット、該複数のメモリ
   ユニットおよび該複数の入出力ユニットのいずれか一つ
   に接続された複数の出力端子と、 それぞれ該複数の入力端子の一つに対応して設けられ、
   対応する入力端子に入力された、転送データを該複数の
   出力ポートの各々に転送すべきか否かを指定する転送要
   求を保持する複数のレジスタと、 該複数のレジスタに接続され、該複数の入力端子と該複
   数の出力端子の間で複数のデータ読み出し要求を並列に
   転送するためのスイッチ回路であって、該複数のレジス
   タのいずれかに保持された転送要求に応答して、そのレ
   ジスタが対応する入力端子に入力されたデータ読み出し
   要求を、該複数の出力端子の内、その転送要求が指定す
   る複数の出力端子に並列に転送する手段を有するものと
   を有し、各プロセッサユニット内の該送出先決定回路
   は、該複数の入力端子の内、そのプロセッサユニットに
   対応して設けられた一つの入力端子に該データ読み出し
   要求を該ネットワークにより転送すべきデータとして供
   給し、該ネットワーク内の該複数のレジスタの内、該一
   つの入力端子に対応する一つのレジスタに、該決定した
   複数の送出先に対応する複数の出力端子へ該データ読み
   出し要求を転送することを要求する転送要求を供給する
   手段を有する請求項１記載のマルチプロセッサシステ
   ム。
4. 【請求項４】該ネットワークは、それぞれ複数のデータ
   を並列に転送可能な、同じ構造を有する複数の大規模集
   積回路（ＬＳＩ）により構成され、 各ＬＳＩは、 それぞれ該複数のプロセッサユニット、該複数のメモリ
   ユニットおよび該複数の入出力ユニットのいずれか一つ
   に接続された複数の入力端子と、 それぞれ該複数のプロセッサユニット、該複数のメモリ
   ユニットおよび該複数の入出力ユニットのいずれか一つ
   に接続された複数の出力端子とを有し、 各プロセッサユニットは、 そのプロセッサユニット内の該送信先決定回路により供
   給されるデータ読み出し要求を該複数のＬＳＩと同数で
   ある複数の要求部分に分割するビットスライス回路と、 該送信先決定回路により供給される該転送要求を該複数
   のＬＳＩに並列に供給する手段であって、各ＬＳＩに含
   まれる該複数の入力端子の内、そのプロセッサユニット
   に対応する一つの入力端子に該転送要求を送出するもの
   と、 該複数の要求部分を該複数のＬＳＩに並列に供給する手
   段であって、該転送要求を該複数のＬＳＩに供給した後
   に、各要求部分を、該複数のＬＳＩの一つに含まれる該
   複数の入力端子の内、そのプロセッサユニットに対応す
   る一つに送出するものとを有し、 各ＬＳＩは、 それぞれそのＬＳＩに含まれる該複数の入力端子の一つ
   に対応して設けられ、それぞれ対応する一つの入力端子
   から入力されるデータ読み出し要求を保持するための複
   数の転送データ用レジスタと、 それぞれそのＬＳＩに含まれる該複数の入力端子の一つ
   に対応して設けられ、それぞれ対応する一つの入力端子
   から入力される転送要求を保持するための複数の転送要
   求用レジスタと、 該複数の入力端子の一つから転送要求が入力されたとき
   に、該複数の転送要求保持用のレジスタの内、その入力
   端子に対応して設けられた一つのレジスタにその転送要
   求をセットし、その入力端子からその後、データ読み出
   し要求が入力されたときに、該複数の転送データ用レジ
   スタの内、その入力端子に対応して設けられた一つのレ
   ジスタに、該データ読み出し要求をセットする手段と、 該複数の転送データ用レジスタと該複数の転送要求用レ
   ジスタに接続され、該複数の入力端子と該複数の出力端
   子の間で複数のデータ読み出し要求を並列に転送するた
   めのスイッチ回路であって、該複数の転送要求用レジス
   タのいずれかに保持された転送要求に応答して、該複数
   の転送データ用のレジスタの内、該一つの入力端子に対
   応する一つの転送データ用レジスタにセットされたデー
   タ読み出し要求を、該複数の出力端子の内、その転送要
   求が指定する複数の出力端子に並列に転送する手段を有
   するものとを有する請求項３記載のマルチプロセッサ。
5. 【請求項５】複数のプロセッサユニットと、 複数のメモリユニット 複数の入出力ユニットと、 該複数のプロセッサユニット、該複数のメモリユニット
   および該複数の入出力ユニットを相互に接続し、それら
   の間で複数のデータを並列に転送するためのネットワー
   クと、 それぞれ該複数の入出力ユニットの一つに接続された複
   数の入出力装置と、 それぞれ該複数のプロセッサユニット、該複数のメモリ
   ユニットおよび該複数の入出力ユニットおよび該複数の
   入出力装置の内のいずれか一つに含まれた複数のメモリ
   マップドレジスタとを有し、 各メモリユニットは、それぞれ該複数のプロセッサユニ
   ットにより共有される主記憶の一部分を構成する複数の
   主記憶部分の一つを有し、該複数の主記憶部分には、そ
   れぞれ所定のアドレス空間の第１の領域内の互いに異な
   る複数の部分領域が割り当てられ、 該複数のレジスタの内、該プロセッサユニット、該メモ
   リユニット、該入出力ユニットのいずれか一つにそれぞ
   れ含まれた複数のレジスタは、該アドレス空間内の、該
   第１の領域と異なる第２の領域を割り当てられ、 該複数のレジスタの内、該複数の入出力装置のいずれか
   一つにそれぞれ含まれた複数のレジスタは、該アドレス
   空間内の、該第１、第２の領域と異なる第３の領域を割
   り当てられ、 各プロセッサユニットは、 少なくとも一つのプロセッサと、 該複数の主記憶部分に対するキャッシュメモリと、 該キャッシュメモリに対するキャッシュ制御回路であっ
   て、該プロセッサから供給されたデータ読み出し要求が
   指定するアドレスのデータに関して該キャッシュメモリ
   のヒットチェックを行う手段を有するものと、 該ヒットチェックの結果、該キャッシュメモリがヒット
   しなかったときに、該データ読み出し要求を送出すべき
   一つまたは複数の送出先を決定し、該決定された一つま
   たは複数の送出先への該データ読み出し要求の送出を該
   ネットワークに要求する送出先決定回路であって、該デ
   ータ読み出し要求により指定された該アドレスが該第３
   の領域に属するか否かを判別し、該アドレスが該第３の
   領域に属するときに、該複数の入出力ユニットを、該デ
   ータ読み出し要求の複数の送出先として決定する手段を
   有し、 各入出力ユニットは、該ネットワークを介していずれか
   のプロセッサユニットから転送されたデータ読み出し要
   求を、その入出力ユニットに接続された一つまたは複数
   の入出力装置の各々に転送する手段を有し、 各入出力装置は、該複数の入出力ユニットの内、その入
   出力装置が接続された一つの入出力ユニットから転送さ
   れたデータ読み出し要求に応答し、そのデータ読み出し
   要求が指定するアドレスが割り当てられているレジスタ
   がその入出力装置に含まれているか否かを判別し、その
   レジスタがその入出力装置内に含まれているときには、
   そのレジスタに対してそのデータ読み出し要求を実行す
   る回路を有するマルチプロセッサシステム。
6. 【請求項６】各プロセッサユニットの該送出先決定回路
   は、該データ読み出し要求により指定された該アドレス
   が該第２の領域に属するか否かを判別し、該アドレスが
   該第２の領域に属するときに、該複数のプロセッサユニ
   ット、該複数のメモリユニットおよび該複数の入出力ユ
   ニットを、該データ読み出し要求の複数の送出先として
   決定する手段をさらに有し、 該複数のプロセッサユニット、該複数のメモリユニット
   および該複数の入出力ユニットの各々は、該ネットワー
   クを介していずれかのプロセッサユニットから転送され
   たデータ読み出し要求に応答し、そのデータ読み出し要
   求が指定するアドレスが割り当てられているレジスタが
   そのユニットに含まれているか否かを判別し、そのレジ
   スタがそのユニットに含まれているときには、そのレジ
   スタに対してそのデータ読み出し要求を実行する回路を
   有する請求項５記載のマルチプロセッサシステム。
7. 【請求項７】該ネットワークは、 それぞれ該複数のプロセッサユニット、該複数のメモリ
   ユニットおよび該複数の入出力ユニットのいずれか一つ
   に接続された複数の入力端子と、 それぞれ該複数のプロセッサユニット、該複数のメモリ
   ユニットおよび該複数の入出力ユニットのいずれか一つ
   に接続された複数の出力端子と、 それぞれ該複数の入力端子の一つに対応して設けられ、
   対応する入力端子に入力された、転送データを該複数の
   出力ポートの各々に転送すべきか否かを指定する転送要
   求を保持する複数のレジスタと、 該複数のレジスタに接続され、該複数の入力端子と該複
   数の出力端子の間で複数のデータ読み出し要求を並列に
   転送するためのスイッチ回路であって、該複数のレジス
   タのいずれかに保持された転送要求に応答して、そのレ
   ジスタが対応する入力端子に入力されたデータ読み出し
   要求を、該複数の出力端子の内、その転送要求が指定す
   る複数の出力端子に並列に転送する手段を有するものと
   を有し、 各プロセッサユニット内の該送出先決定回路は、該複数
   の入力端子の内、そのプロセッサユニットに対応して設
   けられた一つの入力端子に該データ読み出し要求を該ネ
   ットワークにより転送すべきデータとして供給し、該ネ
   ットワーク内の該複数のレジスタの内、該一つの入力端
   子に対応する一つのレジスタに、該複数の送出先の決定
   手段により決定されたされた複数の送出先に対応する複
   数の出力端子へ該データ読み出し要求を転送することを
   要求する転送要求を供給する手段を有する請求項５記載
   のマルチプロセッサシステム。
8. 【請求項８】該ネットワークは、それぞれ複数のデータ
   を並列に転送可能な、同じ構造を有する複数の大規模集
   積回路（ＬＳＩ）により構成され、 各ＬＳＩは、 それぞれ該複数のプロセッサユニット、該複数のメモリ
   ユニットおよび該複数の入出力ユニットのいずれか一つ
   に接続された複数の入力端子と、 それぞれ該複数のプロセッサユニット、該複数のメモリ
   ユニットおよび該複数の入出力ユニットのいずれか一つ
   に接続された複数の出力端子とを有し、 各プロセッサユニットは、 そのプロセッサユニット内の該送信先決定回路により供
   給されるデータ読み出し要求を該複数のＬＳＩと同数で
   ある複数の要求部分に分割するビットスライス回路と、 該送信先決定回路により供給される該転送要求を該複数
   のＬＳＩに並列に供給する手段であって、各ＬＳＩに含
   まれる該複数の入力端子の内、そのプロセッサユニット
   に対応する一つの入力端子に該転送要求を送出するもの
   と、 該複数の要求部分を該複数のＬＳＩに並列に供給する手
   段であって、該転送要求を該複数のＬＳＩに供給した後
   に、各要求部分を、該複数のＬＳＩの一つに含まれる該
   複数の入力端子の内、そのプロセッサユニットに対応す
   る一つに送出するものとを有し、 各ＬＳＩは、 それぞれそのＬＳＩに含まれる該複数の入力端子の一つ
   に対応して設けられ、それぞれ対応する一つの入力端子
   から入力されるデータ読み出し要求を保持するための複
   数の転送データ用レジスタと、 それぞれそのＬＳＩに含まれる該複数の入力端子の一つ
   に対応して設けられ、それぞれ対応する一つの入力端子
   から入力される転送要求を保持するための複数の転送要
   求用レジスタと、 該複数の入力端子の一つから転送要求が入力されたとき
   に、該複数の転送要求保持用のレジスタの内、その入力
   端子に対応して設けられた一つのレジスタにその転送要
   求をセットし、その入力端子からその後、データ読み出
   し要求が入力されたときに、該複数の転送データ用レジ
   スタの内、その入力端子に対応して設けられた一つのレ
   ジスタに、該データ読み出し要求をセットする手段と、 該複数の転送データ用レジスタと該複数の転送要求用レ
   ジスタに接続され、該複数の入力端子と該複数の出力端
   子の間で複数のデータ読み出し要求を並列に転送するた
   めのスイッチ回路であって、該複数の転送要求用レジス
   タのいずれかに保持された転送要求に応答して、該複数
   の転送データ用のレジスタの内、該一つの入力端子に対
   応する一つの転送データ用レジスタにセットされたデー
   タ読み出し要求を、該複数の出力端子の内、その転送要
   求が指定する複数の出力端子に並列に転送する手段を有
   するものとを有する請求項７記載のマルチプロセッサ。
9. 【請求項９】複数の入力端子と、 複数の出力端子と、 それぞれ該複数の入力端子の一つに対応して設けられ、
   対応する入力端子に入力された、転送データを該複数の
   出力ポートの各々に転送すべきか否かを指定する転送要
   求を保持する複数の転送要求用レジスタと、 該複数のレジスタに接続され、該複数の入力端子と該複
   数の出力端子の間で複数のデータを並列に転送するため
   のスイッチ回路であって、該複数のレジスタのいずれか
   に保持された転送要求に応答して、そのレジスタが対応
   する入力端子に入力されたデータを、該複数の出力端子
   の内、その転送要求が指定する複数の出力端子に並列に
   転送する手段を有するものとを有するネットワーク。
10. 【請求項１０】該複数の入力端子の一つに対応して設け
    られ、それぞれ対応する一つの入力端子から入力される
    転送すべきデータを保持するための複数の転送データ用
    レジスタと、 該複数の入力端子の一つから転送要求が入力されたとき
    に、該複数の転送要求保持用のレジスタの内、その入力
    端子に対応して設けられた一つのレジスタにその転送要
    求をセットし、その入力端子からその後、転送すべきデ
    ータが入力されたときに、該複数の転送データ用レジス
    タの内、その入力端子に対応して設けられた一つのレジ
    スタに、該データ読み出し要求をセットする手段とをさ
    らに有し、 該スイッチ回路内の該転送手段は、該複数の転送データ
    用レジスタと該複数の転送要求用レジスタに接続され、
    該複数の転送要求用レジスタのいずれかに保持された転
    送要求に応答して、該複数の転送データ用のレジスタの
    内、該一つの入力端子に対応する一つの転送データ用レ
    ジスタにセットされた転送すべきデータを、該複数の出
    力端子の内、その転送要求が指定する複数の出力端子に
    並列に転送する手段を有する請求項９記載のネットワー
    ク。