KR890004995B1 - 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템 및 방법 - Google Patents

Abstract

내용 없음.

Description

멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템 및 방법

제 1a도는 두개의 멀티프로세서 시스템들로 구성된 종래의 데이타 처리시스템의 개략 개통도.

제 1b도 및 제 1c도는 본 발명에 의한 데이타 처리시스템의 개략 개통도.

제 2 도는 본 발명을 설명하는 메모리 제어유니트의 기본 개통도.

제 3 도는 본 발명을 설명하는 메모리 제어유니트의 기본부분 개략 개통도.

제 4 도는 본 발명을 설명하는 어드레스 변환기의 기본도.

제 5 도는 본 발명의 일실시예에 의한 메모리 제어유니트의 개략 개통도.

제 6 도는 본 발명의 다른 실시예에 의한 메모리 제어유니트의 개략 개통도.

제 7 도는 본 발명의 또다른 실시예에 의한 메모리 제어유니트의 부분개략 개통도.

제 8 도는 제 7 도에 보인 어드레스 변환기를 설명하는 개략도.

본 발명은 데이타 처리시스템(data processing system)에 관한것으로 특히 데이타 처리시스템에 사용되는 멀티프로세서 시스템(multi processor system)에 관한 것이다.

공지된 바와같은 콤퓨터 시스템에서 사용되는 데이타 처리시스템은 다수의 멀티시스템의 의해 구성되며 각 멀티시스템은 다수의 중앙처리 유니트들, 채널유니트 및 메인 메모리유니트 그리고 메모리 제어유니트로 구성된다. 중앙처리 유니트들과 체널 제어유니트들은 인터페이스선(interface line)들에 의해 메모리 제어유니트를 통하여 메인 메모리에 연결되어 있다.

종래의 데이타 처리시스템에서는 데이타 처리능력을 개선하려고 할때는 단지 메모리 제어유니트에 연결되는 중앙처리 유니트들의 수만 증가시켜 멀티프로세서 시스템의 데이타량을 대량으로 처리할 수 있도록 하였다. 그러나, 메모리 제어유니트에 연결될 수 있는 중앙처리 유니트들의 수는 제한받는다. 왜냐하면 주문사의 대량 생산성 및 시스템 확장에 관한 이유 때문이다.

따라서, 본 발명의 목적은 다수의 멀티프로세서 시스템에 의해 구성된 데이타 처리시스템을 제공하는데 있다.

본 발명의 다른 목적은 콘넥터나 케이블과 같은 인터페이스 하드웨어(hardware)를 줄인 멀티프로세서 시스템을 제공하여 고밀도 구성을 가능하게 하는데 있다.

본 발명의 또다른 목적은 세스템의 데이타 처리량 능력을 개선 가능한 멀티프로세서 시스템을 제공하는데 있다.

본 발명의 또다른 목적은 상호 데이타 전송의 효과적이면서도 고속억세스제어를 가능하게 해주는 멀티프로세서 시스템을 제공하는데 있다.

본 발명에 의하면 다수의 멀티프로세서 시스템을 포함하는 데이타 처리시스템이 제공되는데 여기서 각 멀티프로세서 시스템은 각 멀티프로세서 시스템의 각 메모리 제어유니트를 통하여 연결된다. 그 멀티프로세서 시스템은 데이타 전송을 위한 인터페이스 라인들을 통하여 다른 멀티프로세서 시스템들에 연결되는 메모리 제어유니트로 구성되며 상기 메모리 제어유니트에는 적어도 하나의 중앙처리 유니트와 적어도 하나의 채널제어유니트와, 그리고 적어도 하나의 메인메모리 유니트가 연결되며 상기 중앙처리 유니트, 상기 채널제어유니트 및 상기 메인메모리 유니트는 데이타 전송을 위한 인터페이스 라인들을 사용하여 메모리 제어유니트를 통하여 상호 연결되어 있다. 멀티프로세서 시스템의 기본동작을 이하 설명한다.

중앙처리 유니트가 메인메모리 유니트내에 기억된 데이타를 판독하도록 제 1 멀티프로세서 시스템내의 메인메모리 유니트에 대해 억세스를 요청할때 첫째, 중앙처리 유니트에 의해 발생된 억세스 요청신호는 메모리 제어유니트로 전송되며 둘째, 메모리 제어유니트는 메인메모리 유니트를 억세스하며 셋째, 메인메모리 유니트는 데이타를 판독하여 메모리 제어유니트로 전송하며 넷째, 메모리 제어유니트는 데이타를 중앙처리 유니트로 전송한다.

제 1 멀프르로세서내의 동일한 중앙처리 유니트가 메인메모리 유니트내에 기억된 데이타를 판독하도록 제 2 멀티프로세서 시스템내의 메인메모리 시스템에 대해 억세스를 요청할때 첫째 중앙처리 유니트에 의해 발생된 억세스 요청신호는 제 1 멀티프로세서 시스템내의 메모리 제어유니트로 전송되며 둘째 제 1 멀티프로세서 시스템내의 메모리 제어유니트는 제 2 멀티프로세서 세스템내의 메모리 제어유니트를 억세하며, 셋째, 메모리 제어유니트는 제 2 멀티프로세서 시스템내의 메인메모리 유니트를 억세스 시키며 넷째, 메인메모리 유니트는 데이타를 판독하여 메모리 제어유니트로 전송하며 다섯째 메모리 제어유니트는 데이타를 제 1 멀티프로세서 시스템내의 메모리 제어유니트로 전송하며 여섯째, 메모리 제어유니트는 데이타를 제 1 멀티프로세서 시스템내의 중앙처리 유니트로 전송한다. 메모리 제어유니트는 제 1 파이프 라인에 속하는 메모리 제어유니트에 연결된 메인메모리 유니트의 억세스 요청신호들을 제어하기 위한 제 1 파이프 라인과, 다른 메모리 제어유니트에 속하는 다른 메인메모리 유니트의 엑세스 요청신호들을 제어하기 위한 제 2 파이프 라인과, 제 1 억세스 선택회로에 속하는 메인메모리 유니트를 억세스 할것인가 또는 다른 메모리 제어유니트에 속하는 다른 메인메모리 유니트를 억세스 할것인가에 대해 억세스 요청신호를 선택하기 위한 제 1 억세스 선택회로와, 그리고 다른 메모리 제어유니트에 속하는 다른 메인메모리 유니트에 대한 억세스 요청신호를 선택하기 위한 제 2 억세스 선택회로를 포함한다.

또한 멀티프로세서 시스템에 제공된 메모리 제어유니트의 데이타 처리방법에 있어서 억세스 요청신호들의 데이타 처리방법에 있어서 억세스 요청신호들이 중앙처리 유니트에 속하는 메인메모리 유니트용인지 아니면 다른 메모리 제어유니트에 속하는 메인메모리 유니트용인지에 대해 중앙처리 유니트에 의해 발생된 억세스 요청신호들을 선택하는 단계와, 다른 메모리 제어유니트에 속하는 다른 메인메모리 유니트를 억세스할때 선택된 억세스 요청신호들을 전송기키는 단계와, 그리고 요청 우선순위에 따라 중앙처리 유니트와 다른 메모리 제어유니트로부터 전송된 두 억세스 요청신호를 처리하는 단계를 포함하는 데이타 처리방법이 제공된다.

따라서 본 발명의 구성과 방법에 의하면 메모리 제어유니트 내의 억세스 제어경로(routes)을 개량하는 것이 가능하므로 데이타 처리시스템의 데이타 처리능력을 향상시킬 수 있다.

우선 양호한 실시예들을 설명하기 전에 제 1a도에 보인 종래의 데이타 처리시스템을 설명한다.

제 1a도에서 일반적으로 데이타 처리시스템이 다수의 멀티프로세서 시스템들에 의해 구성되지만 본 예에서는 설명의 편의상 두개의 멀티프로세서 시스템들 즉 제 1 멀티프로세서 시스템 1과 제 2 멀티프로세서 시스템 2 으로 구성된 데이타 처리시스템을 나타낸다.

제 1 멀티프로세서 시스템 1 은 중앙처리 유니트 CPU0, 채널제어유니트 CHP0, 두개의 메인메모리 유니트들 MSU0와 MSU1 그리고 메모리 제어유니트 MCU0로 구성된다. 제 2 멀티프로세서 시스템 2 도 제 1 의 멀티프로세서 시스템 1 과 동일한 구성이다. 도면에서 분명히 알 수 있는 바와같이 각각의 CPU는 MCU0와 MCU1에 연결되며 또한 각각의 CHP도 MCU0와 MCU1에 연결된다.

또한 각각의 MCU는 MSU들 즉 MSU0 내지 MSU3 모두에 연결된다. 멀티프로세서 시스템의 이러한 연결은 MSU들에 대해 범용 억세를 제공하는 장점을 갖고있다. 왜냐하면 가 CPU는 MSU 내지 MCU 어느것이라도 억세스 시킬수 있기 때문이다. 따라서 하나의 MCU가 고장일때 다른 MCU가 고장중인 MCU대신 사용될 수 있다.

그러나, 각 유니트마다 인터페이스 포트(P0RT)을 제공할 필요가 있다. 따라서 인터페이스 라인과 인터페이스 포트의 수가 증가되며 그에 따라 필연적으로 인터페이스 포트들에 대한 전체 하드웨어가 커져야 한다.

더우기 각 인터페이스 라인마다 콘넥터를 제공해야 한다. 따라서 직접회로에 공간율이 더욱 복잡해진다.

본 발명에 의한 데이타 처리시스템을 설명하면 다음과 같다.

제 1b도에서 제 1 멀티프로세서 시스템 1 은 중앙처리 유니트 CPU0, 채널제어유니트 CHP0, 두개의 메인메모리 유니트 MSU0와 MUS1, 그리고 메모리 제어유니트 MCU0로 구성된다. 제 1 a도와 제 1 b도에 보인 시스템간의 차는 제 2 멀티프로세서 시스템의 연결을 위해 사용되는 방법에 있다.

제 1c도에서 제 1 멀티프로세서 시스템은 두개의 중앙처리 유니트 CPU0 및 CPU1, 두개의 메인메모리 유니트 MSU0 및 MSU1, 그리고 메모리 제어유니트 MCU0로 구성된다. 도면들에서 명백히 알 수 있는 바와같이 제 2 멀티프로세서 시스템은 제 1 시스템과 동일한 구성으로 되어 있다.

양호한 실시예들을 설명하기전에 우선 제 1 b도와 제 1 c도를참조하여 제 2 도 내지 제 4 도에 보인 기본 메모리 제어유니트를 설명한다.

제 1 b도 내지 제 1 c도에서 기본 처리절차는 다음 단계들로 수행된다. CPU0가 MSU0("인출(fetch) 요청"이라 칭함)내에 기억된 데이타를 판독시키도록 제 1 시스템 내의 MSU0에 대한 억세스(access)를 요청할때 첫째, CPU0에 의해 발생된 억세스 요청신호는 MCU0에 전송되며, 둘째, MCU0는 MCU0를 억세스하고 셋째 MSU0는 데이타를 판독하여 MCU0로 전송하며, 넷째 MCU0는 그 데이타를 CPU0로 전송한다.

한편, 동일한 중앙처리 유니트 CPU0가 MSU2(역시 "인출요청"이라 칭함) 내에 기억된 데이타를 판독시키도록 제 2 시스템 내의 MSU2에 대해 억세스를 요청할때 첫째, CPU0에 의해 발생된 억세스 요청신호는 MCU0로 전송되며, 둘째 MCU0는 MCU1을 억세스하고 셋째, MCU1은 MSU2를 억세스하고 넷째, MSU2는 데이타를 판독하여 MCU1로 전송하고 다섯째, MCU1은 데이타를 MCU0로 전송하고 여섯째, MCU0는 데이타를 CPU0로 전송한다.

CPU0가 MSU0에 기억된 데이타를 판독하여 CHP0로 전송시키도록 MSU0에 대해 엑세스를 요청할때 CPU0에 의해 발생된 억세스 요청신호는 MCU0로 전송되며 MCU0는 MSU0를 억세스하고, MSU는 데이타를 판독하여 MCU0로 전송하고 MCU0는 제 1b도에 보인 바와같이 데이타를 CHP0로 전송한다.

도면들로부터 알 수 있는 바와같이 CPU와 MCU간에 MCU와 MSU간에 제 1 시스템의 MCU와 제 2 시스템의 MCU간에 그리고 제 1 b도와 제 1 c도에 보인 MCU와 CHP간에 연결된 인터페이스 라인들은 제 1 a도에 보인 인터페이스 라인들에 비해 줄어든다. 따라서, 제 1 b도와 제 1 c도에 보인 바와같은 시스템들간의 결선들이 본 발명에 의한 데이타 처리시스템에 사용된다.

제 2 도에서 P는 포트를 나타내며 S는 억세스 선택회로(선택기)를 나타내며 PL은 파이프라인 그리고 DC는 제어유니트를 나타낸다. 각 부품을 구분하기 위해 참조문자에 첨자번호 1, 2,…를 붙인다.

MCU0와 MCU1은 소위 파이프라인 제어에 의해 제어된다. MCU의 처리절차를 아래에 설명한다.

1. CPU0에 의해 발생된 억세스 요청신호는 MCU0내의 포트(인터페이스 레지스터(register)로서 작용함)에 전송된다.

2. 수신된 억세스 요청신호는 MCU1에 전송될 억세스 요청신호를 선택하는 선택기(원격 MCU 우선순위회로(priority circuit)에 의해 선택되며 선택된 억세스 요청신호는 포트 P6을 통하여 MCU1에 전송된다. MCU0와 MCU1은 다수의 인터페이스 라인들로서 연결된다. 따라서, 억세스신호는 MCU1 내의 포트 P13으로 전송된다.

3. 수신된 억세스 요청신호는 MSU2로 전송될 억세스 요청신호를 선택하는 선택기(MCU 우선 순위 회로) S11에 의해 선택되며 선택된 억세스 요청신호는 포트 P14와 PL11로 전송되며 포트 P14를 통하여 MSU2로 전송된다. 그 다음 MSU2는 억세스 요청신호를 근거하여 데이타를 판독하여 그 판독데이타를 선택기 S13으로 전송한다.

4. 동시에 억세스 요청신호는 포트 P14를 통하여 MCU0 내의 포트 P4로 전송되며, MCU0는 MSU2가 MCU1에 의해 억세스 됐음을 확인한다. 선택 S1은 첫번째 우선순위로 포트 P4의 억세스 요청신호를 수신하여 그 억세스 요청신호를 PL1으로 전송한다. 이 억세스 신호는 MSU2로부터 전송될 데이타를 대기하는 동안 PL1내에 기억된다. 비록 MSU2에 의해 판독된 데이타가 선택기 S13으로 전송될지라도 판독하는 타이밍은 PL11에 기억된 엑세스 요청신호를 근거로 확인된 다음 PL11은 DC2를 통하여 MSU2의 판독된 데이타를 선택하도록 선택기 S13을 명령한다. 선택된 판독데이타는 포트 P18을 통하여 MCU0 내의 포트 P8에 전송된다.

5. 한편, 판독하는 타이밍이 PL1에 기억된 억세스 요청신호를 근거하여 확인되었기 때문에 PL1은 DC1을 통하여 포트 P8의 데이타를 선택하도록 선택기 S4를 명령한다.

6. MSU2로부터 선택기 S4에 의해 선택된 판독데이타는 포트 P9를 통하여 전송된다.

상술한 바와같이, 처리절차에서 MCU0는 파이프 라인 PL1을 사용하며, 제 1 시스템 내의 데이타 뿐만아니라 MCU1으로부터 CPU0로 오는 데이타를 처리하며 MCU1은 파이프라인 PL11을 사용하며, 제 1 시스템 내의 데이타 뿐만아니라 MCU1으로부터 CPU0로 오는 데이타를 처리하며 MCU1은 파이프라인 PL11을 사용하여 제 1 시스템내의 데이타뿐만 아니라 MSU2로부터 MCU0로 오는 데이타를 처리한다.

이는 PL1과 PL11이 억세스 요청신호와 데이타를 타측의 멀티프로세서 시스템으로 전송시키기 위해 사용된다는 것을 뜻한다. PL1이 제 1 시스템 1과 제 2 시스템 2용으로 사용되기 때문에 만일 제 2 시스템 2로부터 전송된 제 1 우선순위 억세스 요청신호가 이미 PL1에서 수신되었을 경우, 예를들어 제 1 시스템 1에 속하는 MSU0에 대해 억세스 해야될 다른 억세스 요청신호는 선택기 S1에 의해 유지되어야만 한다.

따라서, 다른 시스템으로부터 전송될 다른 억세스 요청신호에 의해 영향을 받지 않고 독립적으로 억세스 되야할 억세스 요청신호는 그럼에도 불구하고 다른 시스템에 의해 영향받게되므로 결국, 선택기내의 억세스 요청신호는 일정시간동안 유지되어야만 하고 이때문에 데이타 처리시스템내의 데이타 처리능력이 줄어드는 결과가 된다.

다른 MCU들간에 추가 인터페이스를 갖는 MCU들만을 사용해야 되는 이 시스템의 또다른 단점을 제 3 도와 제 4 도를 참조하여 간단히 설명한다.

제 3 도에서, ADCNV는 실어 드레스(real address : RA)를 물리 어드레스(physical address : PA)로 변화시키는 어드레스 변환기를 나타낸다.

제 2 도에서 설명된 바와같이 CPU0가 제 2 시스템 2내의 MSU2에 대해 억세스를 요청할때 CPU0에 의해 발생된 억세스 요청신호는 포트 P1을 통하여 선택기 S0에 의해 선택된다.

실 어드레스(RA)를 나타내는 선택된 억세스 요청신호는 ADCNV0에 의해 물리 어드레스로 변환된다. 변환된 어드레스(물리 어드레스)는 MSU2 내의 자체 어드레스를 나타내기 때문에 반전된 어드레스는 선택기(원격 억세스 선택회로) RS0로 전송되며 또한 MCU1 내의 포트 P13으로 전송된다. 변환된 어드레스는 선택기 S13에 의해 선택되어 ADCNV1에 의해 변환된다(ADCNV0에 의해 이미 변환되어 ADCNV1에 의해 통과된다). 반전된 어드레스는 포트 P15를 통하여 MSU2로 전송된다. 만일 억세스 요청신호가 "인출요청" 즉, MSU2로부터 데이타의 판독을 나타내면 MSU2는 판독하여 그 판독 데이타를 MCU1과 MCU0를 통하여 CPU0로 전송한다. 이러한 처리절차에서 CPU0와 CPU2에 의해 발생된 두 억세스 요청신호들은 선태기 S0으로 전송되며 첫번째, 우선 순위를 근거로 선택기 SO에 의해 선택이 된 후 선택된 억세스 요청신호는 물리 어드레스(PA)로 변환된다. 선택된 억세스 신호가 제 1 시스템내의 MSU로 억세스 되었나 제 2 시스템내의 MSU로 억세스 되었는가는 이 단계에서 확인된다.

따라서, 만일 억세스 요청신호가 제 2 시스템내의 MSU를 억세스할 경우, 억세스 신호는 ADCNV0에 의한 변환이 행해지기 전에 선택기 S0에 의해 선택되므로 결국, 시스템내에는 비효율적인 억세스 요청신호 경로들이 있어야 하기때문에 데이타 처리시스템내의 데이타 처리능력이 줄어드는 결과를 초례한다.

제 4 도에서, 실 어드레스 RA는 선택기 Sa로 전송되며 선택기 Sa는 저항기들 R1로부터 RN까지 해당하는 물리 어드레스를 선택한다. 이 변환에서 밝혀진 문제점들을 제 8 도를 참조하여 상세히 설명한다.

본 발명에 의한 일 실시예에 의한 데이타 처리시스템에 사용된 멀티프로세서 시스템을 이하에 설명한다. 제 5 도로부터 알 수 있는 바와같이 본 발명의 제 1 실시예에서는 새로운 파이프라인 PL2가 제 1 멀티프로세서 시스템에 추가되며 새로운 PL12가 제 2 멀티프로세서 시스템에 추가된다. 이 파이프라인들 PL2와 PL12는 다른 멀티프로세서 시스템들의 억세스 제어를 위해 사용된다. 이 파이프 라인들 때문에 새로운 선택기들 S4와 S14, 새로운 포트 P9와 P19가 각 시스템에 추가된다. 참조번호 3과 8은 인터페이스 라인들을 나타낸다.

이 메모리 제어유니트들의 처리절차를 아래에 상세히 설명한다. CPU0가 제 2 시스템 내의 MSU2에 대해 억세스를 요청할때,

1. CPU0에 의해 발생된 억세스 요청신호는 MCU0 내의 포트(인터페이스 레지스터로서 작용함)로 전송된다.

2. 수신된 억세스 요청신호는 MCU1로 전송될 억세스 요청신호를 선택하는 선택기 S2에 의해 선택되어 포트 P6을 통해 MCU1로 선택된 요청신호를 전송한다. 선택된 억세스 요청신호는 MCU1내의 포트 P13에 의해 수신된다.

3. MCU1에 있어서, 수신된 억세스 요청신호는 MSU2로 전송될 억세스 요청신호를 선택하는 선택기 S11에 의해 선택되며, 그 선택된 억세스 요청신호는 PL11로 그리고 포트 P14를 통하여 MSU2로 전송된다. 더우기, 선택된 억세스 요청신호는 포트 P14와 포트 4를 통하여 MCU0 내의 PL2로 전송된다. 이 억세스 요청신호에 의해 MCU0는 MCU2가 MCU1에 의해 억세스 됐음을 인식한다.

4. PL2에 기억된 이 억세스 요청신호는 제 2 시스템 내의 MSU2로부터 전송된 데이타를 대기하는 동안 그대로 유지하고 있다. MSU2는 데이타를 판독하여 포트 P14로부터 전송된 선택된 억세스 요청신호를 근거하여 선택기 S13으로 판독된 데이타를 전송한다. 동시에 PL11에 기억된 엑세스 요청신호는 DC2를 통하여 MSU2의 판독데이타를 선택하도록 선택기 S13으로 전송된다.

5. 선택된 판독데이타는 포트 P18을 통하여 MCU0내의 포트 P8로 전송된다.

6. 한편, PL2에서 대기하는 억세스 요청신호는 포트 P8의 데이타를 선택하도록 DC1으로 전송된다. MSU2로부터 선택기 S4a에 의해 선택된 판독데이타는 포트 P9a를 통하여 CPU0로 전송된다.

상술한 바와같이, 처리절차에 있어서 MCU0는 다른 시스템으로부터 전송된 데이타를 처리하기 위한 파이프라인 PL2를 포함하고 있고, MCU1은 다른 시스템으로부터 전송된 데이타를 처리하기 위한 파이프라인 PL12를 포함하고 있기때문에 각각의 MCU는 다른 시스템으로부터 전송된 억세스 요청신호에 의한 방해를 더이상 받지 않으므로 예를들어 한 시스템내의 MSU에 대해 억세스 해야될 억세스 요청신호가 선택기 내에 유지될 필요가 없다.

따라서, 다른 시스템으로부터 전송된 다른 억세스 요청신호에 의해 영향받음이 없이 독립적으로 억세스 해야될 억세스 요청신호가 다른 시스템에 의해 더이상 영향을 받지않게 되므로 결국, 선택기에서 종전에 필요했던 억세스 요청신호의 유지시간이 제거될 수 있어 데이타 처리시스템내의 데이타 처리능력이 개선될 수 있다.

이 실시예에서는 설명의 편의상 두개의 메모리 제어유니트들만이 사용되는 것으로 설명하였으나 데이타 처리시스템에서 각가의 메모리 제어유니트를 통하여 다수의 멀티프로세서 시스템(n)을 연결시키는 것이 가능하다.

이 경우에 n개의 파이프라인들이 멀티프로 시스템내에 설비되는데 하나는 제 1 시스템용이고, 나머지 (n-1)개의 파이프라인들은 다른 시스템용이다.

제 6 도에서는 식별회로들이 멀티프로세서 시스템에 추가되어 있다. 이 실시예에서는 식별회로들 D1과 D2가 제 5 도의 제 1 멀티프로세서 시스템에 추가되며 D11과 D12가 제 5 도의 제 2 멀티프로세서 시스템에 추가된다.

MCU0에서 식별회로 D1과 D2는 억세스 요청신호가 MU0에 속하는지 또는 MCU1에 속하는지를 판정하도록 CPU0 또는 CHP0로부터 전송된 억세스 요청신호를 식별하기 위해 사용되며 또한 식별후 선택기 S1 또는 S2로 식별된 억세스 요청신호를 전송시키기 위해 사용된다. 더우기 D1과 D2는 모든 시스템에 대한 억세스 요청신호를 근거하여 동기 전송처리하며 또한 제 1 시스템에 대한 억세스 요청신호로서 CHP에 대한 억세스 요청신호를 근거하여 데이타 이전처리를 행하고 그리고 그 선택된 억세스 요청신호를 선택기 S1으로 전송시킨다.

제 5 도에서 설명된 바와같이 선택기(MSU 우선 순위회로)S1은 본질적으로 MCU 우선순위 회로로서 작용하며 CPU0, CHP0와 다른 시스템으로부터 제 1 시스템내의 CPU0, CHP0, MSU0 및 MSUL으로 전송된 엑세스 요청신호의 우선순위를 판정한다. 선택된 억세스 요청신호는 PL1과 포트 P5로 전송된다. 또한, 제 5 도에서 설명된 바와같이 선택기 S2는 원격 MCU 우선 순위회로로서 작용하며 CPU0와 CHP0로부터 제 2 시스템으로 전송된 억세스 요청신호들의 우선순위를 판정한다. 선택된 억세스 요청신호는 포트 P6를 통하여 MCU1으로 전송된다.

다음 절차들은 제 5 도에 설명된 것과 동일한 절차들이다.

한편, CPU0가 CHP0 및 CHP1으로 데이타를 동기적으로 전송할때,

1. CPU0에 의해 발생된 억세스 요청신호는 포트 P1으로 전송된다.

2. 수신된 억세스 요청신호는 MCU0로의 전송신호로서 식별회로 D1에 의해 판정되어 선택기 S1으로 전송된다. 첫번째 우선순위로서 S1에 의해 선택된 억세스 신호는 PL1으로 전송되며 또한 포트 P5와 P6를 통하여 MCU1 내의 PL12로도 전송된다.

3. CHP0로의 데이타 전송은 PL1의 제어에 근거하여 어드레스 파이프 라인내의 데이타를 위해 사용된다.

4. CHP1으로의 데이타 전송은 PL12의 제어에 근거하여 어드레스 파이프 라인내의 데이타를 위해 사용된다.

따라서, CHP1에 대한 억세스 요청에 근거한 데이타 전송을 원격 MCU 우선순위회로 S2와 그 자신의 MCU우선순위회로 S11에 무관하게 수행되므로 결국 억세스 요청시간이 MCU0와 MCU1 사이에서 감소될 수 있다.

제 7 도에서는 제 3 도에 설명된 바와같이, ADCNV가 실 어드레스를 물리 어드레스로 변환시키는 어드레스 변환기를 나타낸다. 이 실시예에서는 도면으로부터 알 수 있는 바와같이 ADCNV가 제 3 도에 보인 ADCNV것과는 달리 억세스 선택회로(선택기)의 앞단에 위치된다.

제 8 도에서는 ADCNV가 기본적으로 다수의 레지스터들 R1 내지 Rn과 선택기들 Sb와 Sc에 의해 구성된다. 제공된 레지스터들 R1 내지 Rn의 수는 메모리 칩의 수에 상응한다. 각 레지스터는 메모리 칩내의 물리 어드레스를 나타내주는 물리 어드레스와 그것이 유효 물리 어드레스인지 또는 무효 물리 어드레스인지를 나타내주는 유효비트 V로 구성된다.

실 어드레스를 갖는 억세스 요청신호들 RA0와 RA1은 선택기 Sb와 선택기 Sc로 전송된다. 상응하는 저항은 억세스 요청신호의 최상위 비트에 의해 선택되며 레지스터에 기억된 물리 어드레스 PA0와 PA1은 선택기 Sb와 Sc를 통하여 판독된다. 선택기의 수는 실 어드레스의 수에 상응하여 결정된다.

이 실시예의 처리절차를 제 7 도와 제 8 도를 참조하여 상세히 설명한다.

CPU0가 MSU2에 대해 억세스를 요청할때 CPU에 의해 발생된 억세스 요청신호는 포트P1'으로 전송되어 ADCNV 0에 의해 물리 어드레스로 반전되며 반전된 억세스 신호는 포트 P1으로 전송되어 원격 억세스 선택회로 RS0에 의해 선택되며 선택된 억세스 요청신호는 포트 P7'와 포트 P13을 통해 MCU1 내의 억세스 선택회로 S1으로 전송되며 선택된 억세스 요청신호는 포트 15를 통해 MSU2로 전송되며, 그 다음 MSU2는 데이타를 판독하여 MCU1과 MCU0를 통해 CPU0로 전송한다.

따라서, 만일 억세스 요청신호가 제 2 시스템 내의 MSU를 억세스할 경우, 억세스 요청신호는 ADCNV에 의해 사전에 선택되기 때문에 결국 시스템내에 효율적인 억세스 요청신호 경로가 제공되어 데이타 처리시스템내의 데이타 처리능력이 개선된다.

Claims (9)

1. 각 멀티프로세서 시스템의 각 메모리 제어유니트를 통하여 각각 연결되는 다수의 멀티프로세서 시스템들을 포함하는 데이타 처리시스템에 있어서, 상기 멀티프로세서 시스템(1, 2)은 데이타 전송을 위한 인터페이스 라인들을 통하여 다른 멀티프로세서 시스템에 연결되는 메모리 제어유니트(MCU)와, 상기 메모리 제어유니트(MCU)에 연결되는 적어도 하나의 중앙처리 유니트(CPU)와, 그리고 상기 메모리 제어유니트(MCU), 중앙처리 유니트(CPU), 채널 제어유니트(CHP)와 데이타 전송용 인터페이스 라인들을 이용하여 상기 메모리 제어유니트(MCU)를 통하여 상호 연결되는 메인메모리 유니트(MSU)에 연결되는 적어도 하나의 메인메모리 유니트(MSU)를 포함하는 것이 특징인 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템.
2. 제 1 항에 있어서, 상기 메모리 제어유니트(MUC)는 메모리 제어유니트(MCU)에 연결되는 메인메모리 유니트(MSU)에 대한 엑세스 요청신호들을 제어하기 위한 제 1 파이프 라인(PL1)과, 다른 메모리 제어유니트(MCU)에 연결되는 다른 메인메모리 유니트(MSU)에 대한 엑세스 요청신호들을 제어하기 위한 제 2 파이프라인(PL2)과, 제 1 억세스 선택회로(S1)에 속하는 메인메모리 유니트(MSU)를 억세스할 것인가 또는 다른 메모리 제어유니트(MCU)에 속하는 다른 메인메모리 유니트(MSU)에 속하는 다른 메인메모리 유니트(MSU)를 억세스할 것인가에 대한 억세스 요청신호를 선택하기 위한 상기 제 1 억세스 선택회로(S1)와, 그리고 다른 메모리 제어유니트(MCU)에 속하는 다른 메인메모리 유니트(MSU)에 대한 억세스 요청신호를 선택하기 위한 제 2 억세스 선택회로(S2)를 포함하는 것이 특징인 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템.
3. 제 2 항에 있어서 상기 제 2 파이프라인(PL2)은 메모리 제어유니트(MCU)들의 수와 동일한 수로 제공되는 것이 특징인 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템.
4. 제 2 항에 있어서, 상기 제 2 억세스 선택회로(S2)는 메모리 제어유니트(MCU)들의 수와 동일한 수로 제공되며 각 메모리 제어유니트(MCU)에 속하는 것이 특징인 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템.
5. 제 2 항에서, 상기 제 1 억세스 선택회로(S1)는 메모리 제어유니트(MCU)에 속하는 메인 메모리 유니트(MSU)들의 수와 동일한 수로 제공되며 각 메인메모리 유니트(MSU)에 속하는 것이 특징인 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템.
6. 제 2 항에서, 상기 메모리 제어유니트(MCU)는 상기 중앙처리 유니트(CPU)에 의해 발생된 실 어드레스(RA)를 물리 어드레스(PA)로 변환시키기 위한 어드레스 변환기(ADCNV)를 더 포함하며 또한 상기 제1 및 제 2 억세스 선택회로(S1 및 S2)들의 전단에 있는 상기 중앙처리 유니트(CPU)와 채널 제어유니트(CHP)에 연결되는 것이 특징인 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템.
7. 제 2 항에서, 상기 메모리 제어유니트(MCU)는 다른 멀티프로세서 시스템으로의 동기 데이타 전송을 위한 억세스 요청신호들을 식별하기 위한 식별회로(D)를 더 포함하는 것이 특징인 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템.
8. 멀티프로세서 시스템내에 제공된 메모리 제어유니트 내의 데이타를 처리하기 위한 방법에 있어서, 엑세스 요청신호들이 상기 중앙처리 유니트에 속하는 메인메모리 유니트를 위한것인지 또는 다른 메모리 제어유니트에 속하는 메인메모리 유니트를 위한것인지에 대해 중앙처리 유니트에 의해 발생되는 억세스 요청신호들을 선택하는 단계와, 선택된 억세스 요청신호가 다른 메모리 제어유니트에 속하는 다른 메인메모리 유니트를 억세스시키려고 할때 그 선택된 억세스 요청신호를 전송하는 단계와, 그리고 우선순위에 따라 상기 중앙처리유니트와 상기 다른 메모리 제어유니트로부터 전송되는 두 억세스 요청신호를 처리하는 단계를 포함하는 것이 특징인 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리방법.
9. 제 7 항에 있어서, 상기 메모리 제어유니트는 다른 메모리 제어유니트와 동기하여 동작하는 것이 특징인 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리방법.

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