JPH0731622B2 - メモリアクセス制御方法 - Google Patents
メモリアクセス制御方法Info
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- JPH0731622B2 JPH0731622B2 JP63110225A JP11022588A JPH0731622B2 JP H0731622 B2 JPH0731622 B2 JP H0731622B2 JP 63110225 A JP63110225 A JP 63110225A JP 11022588 A JP11022588 A JP 11022588A JP H0731622 B2 JPH0731622 B2 JP H0731622B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/06—Arrangements for sorting, selecting, merging, or comparing data on individual record carriers
- G06F7/10—Selecting, i.e. obtaining data of one kind from those record carriers which are identifiable by data of a second kind from a mass of ordered or randomly- distributed record carriers
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Memory System (AREA)
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 １乃至複数個のアクセス発生装置と１乃至複数個の主記
憶装置（MEN）が１台の記憶部制御装置にのみ接続され
る系を複数個含み、各系間は上記記憶部制御装置間での
み信号の授受を行い、各記憶部制御装置は同一アクセス
発生装置からの連続したアクセスを他系の上記記憶部制
御装置に送出する手段と、同一のアクセス発生装置から
の複数個のアクセス要求の内、該アクセス要求の順序制
御を行う必要があるアクセス要求を検出する手段と、他
系記憶部制御装置からの、複数個のアクセス発生装置か
らのアクセス要求を保持する複数個のレジスタ（RP0〜R
P3）と、該レジスタに設定されたアクセスを主記憶装置
（MEN）へ送出する為のアクセス選択回路とを具備した
システムにおけるメモリアクセス制御方式に関し、 あるアクセス発生装置からのアクセスが他系の記憶部制
御装置に接続されている主記憶装置（MEM）をアクセス
する際のアクセス速度を高速化することを目的とし、 あるアクセス発生装置からの連続するアクセス要求で、
後続のアクセス要求が先行のアクセス要求との間で順序
制御が必要なことが、同一のアクセス発生装置からの複
数個のアクセス要求の内、上記アクセスの順序制御を行
う必要があるアクセス要求を検出する手段で検出された
とき、該アクセスを上記他系記憶部制御装置へ送出する
際、上記検出手段からの順序制御信号（Ｗ）を同時に送
出し、受信側の記憶部制御装置では、上記送出されたア
クセス要求と同一のアクセス発生装置からの先行アクセ
ス要求が、上記複数個のレジスタ（RP0〜RP3）に存在す
る間は、上記後続のアクセス要求に付随している順序制
御信号（Ｗ）を保持し、上記順序制御信号（Ｗ）を持っ
た、上記後続のアクセス要求を、上記アクセス選択回路
へ入力することを抑止するように構成する。
憶装置（MEN）が１台の記憶部制御装置にのみ接続され
る系を複数個含み、各系間は上記記憶部制御装置間での
み信号の授受を行い、各記憶部制御装置は同一アクセス
発生装置からの連続したアクセスを他系の上記記憶部制
御装置に送出する手段と、同一のアクセス発生装置から
の複数個のアクセス要求の内、該アクセス要求の順序制
御を行う必要があるアクセス要求を検出する手段と、他
系記憶部制御装置からの、複数個のアクセス発生装置か
らのアクセス要求を保持する複数個のレジスタ（RP0〜R
P3）と、該レジスタに設定されたアクセスを主記憶装置
（MEN）へ送出する為のアクセス選択回路とを具備した
システムにおけるメモリアクセス制御方式に関し、 あるアクセス発生装置からのアクセスが他系の記憶部制
御装置に接続されている主記憶装置（MEM）をアクセス
する際のアクセス速度を高速化することを目的とし、 あるアクセス発生装置からの連続するアクセス要求で、
後続のアクセス要求が先行のアクセス要求との間で順序
制御が必要なことが、同一のアクセス発生装置からの複
数個のアクセス要求の内、上記アクセスの順序制御を行
う必要があるアクセス要求を検出する手段で検出された
とき、該アクセスを上記他系記憶部制御装置へ送出する
際、上記検出手段からの順序制御信号（Ｗ）を同時に送
出し、受信側の記憶部制御装置では、上記送出されたア
クセス要求と同一のアクセス発生装置からの先行アクセ
ス要求が、上記複数個のレジスタ（RP0〜RP3）に存在す
る間は、上記後続のアクセス要求に付随している順序制
御信号（Ｗ）を保持し、上記順序制御信号（Ｗ）を持っ
た、上記後続のアクセス要求を、上記アクセス選択回路
へ入力することを抑止するように構成する。
本発明は、１台の記憶部制御装置にのみ接続された処理
装置と主記憶装置（MEM）とからなる系を複数個有する
システムにおける系間のメモリアクセス制御方法に関す
る。
装置と主記憶装置（MEM）とからなる系を複数個有する
システムにおける系間のメモリアクセス制御方法に関す
る。
近年、計算機システムでの処理能力の向上が要求されて
いるが、１台の中央処理装置（CPU）での処理能力の向
上が鈍化している動向にある為、システム内の中央処理
装置（CPU）の数を増して、システムとしての処理能力
を向上させる方式が考えられている。
いるが、１台の中央処理装置（CPU）での処理能力の向
上が鈍化している動向にある為、システム内の中央処理
装置（CPU）の数を増して、システムとしての処理能力
を向上させる方式が考えられている。
然し、このようなシステムにおいては、各処理装置で共
通に使用される主記憶装置（MEN）へのアクセス速度が
問題になる。
通に使用される主記憶装置（MEN）へのアクセス速度が
問題になる。
１台の記憶部制御装置にのみ接続された処理装置と主記
憶装置（MEM）とからなる系を複数個有するシステムに
おいて、該記憶部制御装置間での信号の授受により処理
装置から主記憶装置（MEM）へのアクセスの伝達を行う
システムでは、他系から複数個のアクセスがあった場
合、該アクセスの処理装置単位での順序制御を行おうと
すると、該順序制御の為のハードウェアが増大する問題
があり、簡単なハードウェアで高速アクセスができる順
序制御方法が必要とされる。
憶装置（MEM）とからなる系を複数個有するシステムに
おいて、該記憶部制御装置間での信号の授受により処理
装置から主記憶装置（MEM）へのアクセスの伝達を行う
システムでは、他系から複数個のアクセスがあった場
合、該アクセスの処理装置単位での順序制御を行おうと
すると、該順序制御の為のハードウェアが増大する問題
があり、簡単なハードウェアで高速アクセスができる順
序制御方法が必要とされる。
第２図は従来のメモリアクセス制御方式を説明する図で
あって、（ａ）はシステム構成の例を示し、（ｂ）は記
憶部制御装置の概略ブロック図を示している。
あって、（ａ）はシステム構成の例を示し、（ｂ）は記
憶部制御装置の概略ブロック図を示している。
（ａ）に示した、１台の記憶部制御装置（MCU 0,又は
１）３にのみ接続された中央処理装置（以下、CPU0,1又
は2,3という）１と主記憶装置（以下、MEM0,1又は2,3と
いう）２とからなる系（破線で示す）を複数個有するシ
ステムにおいて、該記憶部制御装置（MCU 0,1）３間で
のアクセスの授受を必要とするアクセス、例えば、CPU
0からMEM2へのアクセスとか、CPU 3からMEM 1へのアク
セスの場合、従来方式においては、該CPU 0の記憶部制
御装置（以下、MCU 1という）３へのアクセスは、先
ず、ポート（P0P0）35に設定され、MCU 1用アクセス選
択回路31に入力される。
１）３にのみ接続された中央処理装置（以下、CPU0,1又
は2,3という）１と主記憶装置（以下、MEM0,1又は2,3と
いう）２とからなる系（破線で示す）を複数個有するシ
ステムにおいて、該記憶部制御装置（MCU 0,1）３間で
のアクセスの授受を必要とするアクセス、例えば、CPU
0からMEM2へのアクセスとか、CPU 3からMEM 1へのアク
セスの場合、従来方式においては、該CPU 0の記憶部制
御装置（以下、MCU 1という）３へのアクセスは、先
ず、ポート（P0P0）35に設定され、MCU 1用アクセス選
択回路31に入力される。
ポート（P0P0）35においては、このアクセスが他系のMC
U 1において処理されたことが確認されるまで、該アク
セスは保持される。
U 1において処理されたことが確認されるまで、該アク
セスは保持される。
ここで、CPU 0からMCU 1への後続アクセスが入力される
と、そのアクセスはポート（P0P0）35に設定され、MCU
1用アクセス選択回路31で選択されてMCU 1に送出され
る。
と、そのアクセスはポート（P0P0）35に設定され、MCU
1用アクセス選択回路31で選択されてMCU 1に送出され
る。
通常、該アクセスが自記憶部制御装置（MCU 0）内のMEM
0,1へのアクセスである場合には、順序制御検出回路
（Ａ）33におて、該ポート（P0P0,1）35に設定されてい
るアクセスがストアアクセスか／フェッチアクセスかに
よって、以下のような順序制御を行ない、MEM 0,1用ア
クセス選択回路32に入力される。
0,1へのアクセスである場合には、順序制御検出回路
（Ａ）33におて、該ポート（P0P0,1）35に設定されてい
るアクセスがストアアクセスか／フェッチアクセスかに
よって、以下のような順序制御を行ない、MEM 0,1用ア
クセス選択回路32に入力される。
即ち、ストアフェッチの場合はストア優先，フェ
ッチストアの場合はフェッチ優先，フェッチフェ
ッチの場合は優先なし，ストアストアの場合は、先
のストアを優先 このような順序制御が行われるのは、該ポート（P0P0,
1）35にはCPU 0からのアクセスであることが分かってい
る為である。ポート（P1P0,1）36についても同じであ
る。
ッチストアの場合はフェッチ優先，フェッチフェ
ッチの場合は優先なし，ストアストアの場合は、先
のストアを優先 このような順序制御が行われるのは、該ポート（P0P0,
1）35にはCPU 0からのアクセスであることが分かってい
る為である。ポート（P1P0,1）36についても同じであ
る。
然しながら、MCU 1に送出されるアクセスにおいては、
例えば、CPU 0,1からのアクセスが混在する為、CPU 0,
又は１を特定することが困難であることから、従来方式
においては、他系の記憶部制御装置３からのアクセスを
保持するレジスタ（以下、RP0〜RP3という）34への該ア
クセスの設定方式に制限を付けることで上記順序制御を
行っていた。
例えば、CPU 0,1からのアクセスが混在する為、CPU 0,
又は１を特定することが困難であることから、従来方式
においては、他系の記憶部制御装置３からのアクセスを
保持するレジスタ（以下、RP0〜RP3という）34への該ア
クセスの設定方式に制限を付けることで上記順序制御を
行っていた。
即ち、MCU 0内の他系の記憶部制御装置、例えば、MCU 1
からのアクセスを設定する為のレジスタ（RP0〜RP3）34
へのアクセスの設定は、先行する同一アクセス発生装置
からのアクセスが設定されているレジスタ34より若番に
は設定せず、自分のレジスタ番号より若番のレジスタに
同一アクセス発生装置からのアクセスが存在する場合に
は、該アクセスのMEM用アクセス選択回路32への入力を
しないように制御される。
からのアクセスを設定する為のレジスタ（RP0〜RP3）34
へのアクセスの設定は、先行する同一アクセス発生装置
からのアクセスが設定されているレジスタ34より若番に
は設定せず、自分のレジスタ番号より若番のレジスタに
同一アクセス発生装置からのアクセスが存在する場合に
は、該アクセスのMEM用アクセス選択回路32への入力を
しないように制御される。
つまり、先行アクセスレジスタ（RP2）34に設定されて
いる場合には、レジスタ（RP2）34以外には後続アクセ
スは設定されず、レジスタ（RP3）34が何らかのアクセ
スで使用されている場合は、例え、レジスタ（RP0,1）3
4が空き状態であっても設定されない。
いる場合には、レジスタ（RP2）34以外には後続アクセ
スは設定されず、レジスタ（RP3）34が何らかのアクセ
スで使用されている場合は、例え、レジスタ（RP0,1）3
4が空き状態であっても設定されない。
このようにして、MCU 1においては、後続アクセスをレ
ジスタ（RP0〜RP3）34の何れかに設定されるが、そのと
き、自分のレジスタ番号より若番のレジスタに同一装置
のアクセスがある場合には、該MCU 1に接続されているM
EM（2,3）２へのアクセス選択回路、即ち、MEM2,3用ア
クセス選択回路32への入力が抑止されるように機能す
る。
ジスタ（RP0〜RP3）34の何れかに設定されるが、そのと
き、自分のレジスタ番号より若番のレジスタに同一装置
のアクセスがある場合には、該MCU 1に接続されているM
EM（2,3）２へのアクセス選択回路、即ち、MEM2,3用ア
クセス選択回路32への入力が抑止されるように機能す
る。
これは同一装置からのアクセスで、順序制御が必要なア
クセス間では、その処理順序を守らなければならないか
らである。
クセス間では、その処理順序を守らなければならないか
らである。
然しながら、このような従来方式によるメモリアクセス
制御方式では、上記他系からアクセスを保持するレジス
タ（RP0〜RP3）34の有効利用が図れていない、即ち、前
述のように、レジスタ（RP0,RP1）34が空き状態でも使
われないケースが生じる問題と、該順序制御の対象が全
てのアクセスに対して行われる為、その必要のないアク
セス、例えば、メモリからのリードアクセス間でも該順
序制御が行われてしまうという問題があった。
制御方式では、上記他系からアクセスを保持するレジス
タ（RP0〜RP3）34の有効利用が図れていない、即ち、前
述のように、レジスタ（RP0,RP1）34が空き状態でも使
われないケースが生じる問題と、該順序制御の対象が全
てのアクセスに対して行われる為、その必要のないアク
セス、例えば、メモリからのリードアクセス間でも該順
序制御が行われてしまうという問題があった。
本発明は上記従来の欠点に鑑み、１乃至複数個のアクセ
ス発生装置と１乃至複数個の主記憶装置（MEM）が１台
の記憶部制御装置にのみ接続される系を複数個含み、各
系間は上記記憶部制御装置間でのみ信号の授受を行い、
各記憶部制御装置は同一アクセス発生装置からの連続し
たアクセスを他系の上記記憶部制御装置に送出する手段
と、同一のアクセス発生装置からの複数個のアクセス要
求の内、該アクセス要求の順序制御を行う必要があるア
クセス要求を検出する手段と、他系記憶部制御装置から
の、複数個のアクセス発生装置からのアクセス要求を保
持する複数個のレジスタ（RP0〜RP3）と、該レジスタに
設定されたアクセスを主記憶装置（MEM）へ送出する為
のアクセス選択回路とを具備したシステムにおいて、他
系からアクセスを設定するレジスタの有効利用を図ると
共に、順序制御の解除されたものから順次MEM用アクセ
ス選択回路に入力して、系間でのメモリアクセスを高速
に行うメモリアクセス制御方式を提供することを目的と
するものである。
ス発生装置と１乃至複数個の主記憶装置（MEM）が１台
の記憶部制御装置にのみ接続される系を複数個含み、各
系間は上記記憶部制御装置間でのみ信号の授受を行い、
各記憶部制御装置は同一アクセス発生装置からの連続し
たアクセスを他系の上記記憶部制御装置に送出する手段
と、同一のアクセス発生装置からの複数個のアクセス要
求の内、該アクセス要求の順序制御を行う必要があるア
クセス要求を検出する手段と、他系記憶部制御装置から
の、複数個のアクセス発生装置からのアクセス要求を保
持する複数個のレジスタ（RP0〜RP3）と、該レジスタに
設定されたアクセスを主記憶装置（MEM）へ送出する為
のアクセス選択回路とを具備したシステムにおいて、他
系からアクセスを設定するレジスタの有効利用を図ると
共に、順序制御の解除されたものから順次MEM用アクセ
ス選択回路に入力して、系間でのメモリアクセスを高速
に行うメモリアクセス制御方式を提供することを目的と
するものである。
上記の問題点は下記の如くに構成されたメモリアクセス
制御方式によって解決される。
制御方式によって解決される。
１乃至複数個のアクセス発生装置と１乃至複数個の主記
憶装置（MEM）が１台の記憶部制御装置にのみ接続され
る系を複数個含み、各系間は上記記憶部制御装置間での
み信号の授受を行い、各記憶部制御装置は同一アクセス
発生装置からの連続したアクセスを他系の上記記憶部制
御装置に送出する手段と、同一のアクセス発生装置から
の複数個のアクセス要求の内、該アクセス要求の順序制
御を行う必要があるアクセス要求を検出する手段と、他
系記憶部制御装置からの、複数個のアクセス発生装置か
らのアクセス要求を保持する複数個のレジスタ（RP0〜R
P3）と、該レジスタに設定されたアクセスを主記憶装置
（MEM）へ送出する為のアクセス選択回路とを具備した
システムにおいて、 あるアクセス発生装置からの連続するアクセス要求で、
後続のアクセス要求が先行のアクセス要求との間で順序
制御が必要なことが、同一のアクセス発生装置からの複
数個のアクセス要求の内、上記アクセスの順序制御を行
う必要があるアクセス要求を検出する手段で検出された
とき、該アクセスを上記他系記憶部制御装置へ送出する
際、上記検出手段からの順序制御信号（Ｗ）を同時に送
出し、 受信側の記憶部制御装置では、上記送出されたアクセス
要求と同一のアクセス発生装置からの先行アクセス要求
が、上記複数個のレジスタ（RP0〜RP3）に存在する間
は、上記後続のアクセス要求に付随している順序制御信
号（Ｗ）を保持し、上記順序制御信号（Ｗ）を持った、
上記後続のアクセス要求を、上記アクセス選択回路へ入
力することを抑止するように構成する。
憶装置（MEM）が１台の記憶部制御装置にのみ接続され
る系を複数個含み、各系間は上記記憶部制御装置間での
み信号の授受を行い、各記憶部制御装置は同一アクセス
発生装置からの連続したアクセスを他系の上記記憶部制
御装置に送出する手段と、同一のアクセス発生装置から
の複数個のアクセス要求の内、該アクセス要求の順序制
御を行う必要があるアクセス要求を検出する手段と、他
系記憶部制御装置からの、複数個のアクセス発生装置か
らのアクセス要求を保持する複数個のレジスタ（RP0〜R
P3）と、該レジスタに設定されたアクセスを主記憶装置
（MEM）へ送出する為のアクセス選択回路とを具備した
システムにおいて、 あるアクセス発生装置からの連続するアクセス要求で、
後続のアクセス要求が先行のアクセス要求との間で順序
制御が必要なことが、同一のアクセス発生装置からの複
数個のアクセス要求の内、上記アクセスの順序制御を行
う必要があるアクセス要求を検出する手段で検出された
とき、該アクセスを上記他系記憶部制御装置へ送出する
際、上記検出手段からの順序制御信号（Ｗ）を同時に送
出し、 受信側の記憶部制御装置では、上記送出されたアクセス
要求と同一のアクセス発生装置からの先行アクセス要求
が、上記複数個のレジスタ（RP0〜RP3）に存在する間
は、上記後続のアクセス要求に付随している順序制御信
号（Ｗ）を保持し、上記順序制御信号（Ｗ）を持った、
上記後続のアクセス要求を、上記アクセス選択回路へ入
力することを抑止するように構成する。
即ち、本発明によれば、１乃至複数個のアクセス発生装
置と１乃至複数個の主記憶装置（MEM）が１台の記憶部
制御装置にのみ接続される系を複数個含み、各系間には
上記記憶部制御装置間でのみ信号の授受を行い、各記憶
部制御装置は同一アクセス発生装置からの連続したアク
セスを他系の上記記憶部制御装置に送出する手段と、同
一のアクセス発生装置からの複数個のアクセス要求の
内、該アクセス要求の順序制御を行う必要があるアクセ
ス要求を検出する手段と、他系記憶部制御装置からの、
複数個のアクセス発生装置からのアクセス要求を保持す
る複数個のレジスタ（RP0〜RP3）と、該レジスタに設定
されたアクセスを主記憶装置（MEM）へ送出する為のア
クセス選択回路とを具備したシステムにおけるメモリア
クセス制御方法において、自系の記憶部制御装置で他系
からのアクセスを該複数個のレジスタに保持する際、該
他系の記憶部制御装置の順序制御検出回路で検出された
順序制御番号（Ｗ）を同時に該レジスタに設定し、該順
序制御に関連する同一装置からの先行アクセスが処理さ
れた時点で、即該順序制御番号（Ｗ）をリセットして、
当該記憶部制御装置内のMEM用アクセス選択回路への入
力を行うようにしたものであるので、他系からのアクセ
スは該レジスタが空いている限りセットされると共に、
同一装置からの先行アクセスがなくなると、即、上記ME
M用アクセス選択回路に入力されて、該当主記憶装置（M
EM）に対するアクセスの選択が行われると共に、フェッ
チアクセスに対しては順序制御が行われないので、系間
のメモリアクセスにおいても、他系からのアクセス要求
を保持するレジスタの有効利用と、効率の良いメモリア
クセス制御ができる効果がある。
置と１乃至複数個の主記憶装置（MEM）が１台の記憶部
制御装置にのみ接続される系を複数個含み、各系間には
上記記憶部制御装置間でのみ信号の授受を行い、各記憶
部制御装置は同一アクセス発生装置からの連続したアク
セスを他系の上記記憶部制御装置に送出する手段と、同
一のアクセス発生装置からの複数個のアクセス要求の
内、該アクセス要求の順序制御を行う必要があるアクセ
ス要求を検出する手段と、他系記憶部制御装置からの、
複数個のアクセス発生装置からのアクセス要求を保持す
る複数個のレジスタ（RP0〜RP3）と、該レジスタに設定
されたアクセスを主記憶装置（MEM）へ送出する為のア
クセス選択回路とを具備したシステムにおけるメモリア
クセス制御方法において、自系の記憶部制御装置で他系
からのアクセスを該複数個のレジスタに保持する際、該
他系の記憶部制御装置の順序制御検出回路で検出された
順序制御番号（Ｗ）を同時に該レジスタに設定し、該順
序制御に関連する同一装置からの先行アクセスが処理さ
れた時点で、即該順序制御番号（Ｗ）をリセットして、
当該記憶部制御装置内のMEM用アクセス選択回路への入
力を行うようにしたものであるので、他系からのアクセ
スは該レジスタが空いている限りセットされると共に、
同一装置からの先行アクセスがなくなると、即、上記ME
M用アクセス選択回路に入力されて、該当主記憶装置（M
EM）に対するアクセスの選択が行われると共に、フェッ
チアクセスに対しては順序制御が行われないので、系間
のメモリアクセスにおいても、他系からのアクセス要求
を保持するレジスタの有効利用と、効率の良いメモリア
クセス制御ができる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例を示した図であり、（ａ）は
他系からのアクセスを保持するレジスタの構成例を示
し、（ｂ）は該レジスタに設定されている順序制御信号
（Ｗ）をリセットする回路例を示したもので、他系の記
憶部制御装置（MCU 0,又は１）３での順序制御検出回路
（Ａ）33からの順序制御信号（Ｗ）をレジスタ（RP0〜R
P3）34に設定し、（ｂ）図に示した順序制御信号（Ｗ）
をリセットする回路37によって、該順序制御信号（Ｗ）
をリセットする手段が本発明を実施するのに必要な手段
である。尚、全図を通して同じ符号は同じ対象物を示し
ている。
他系からのアクセスを保持するレジスタの構成例を示
し、（ｂ）は該レジスタに設定されている順序制御信号
（Ｗ）をリセットする回路例を示したもので、他系の記
憶部制御装置（MCU 0,又は１）３での順序制御検出回路
（Ａ）33からの順序制御信号（Ｗ）をレジスタ（RP0〜R
P3）34に設定し、（ｂ）図に示した順序制御信号（Ｗ）
をリセットする回路37によって、該順序制御信号（Ｗ）
をリセットする手段が本発明を実施するのに必要な手段
である。尚、全図を通して同じ符号は同じ対象物を示し
ている。
本発明を実施しても、系内でのアクセス動作は特に変わ
ることはないので省略し、ここでは、処理装置、例え
ば、CPU 0からの他系のMEM 2,3へのアクセスを例にし
て、本発明のメモリアクセス制御方法を説明する。
ることはないので省略し、ここでは、処理装置、例え
ば、CPU 0からの他系のMEM 2,3へのアクセスを例にし
て、本発明のメモリアクセス制御方法を説明する。
先ず、CPU 0からのMCU 1へのアクセスは、ポートP0P0 3
5に設定され、MCU 1用アクセス選択回路31で選ばれてMC
U 1に送出される。
5に設定され、MCU 1用アクセス選択回路31で選ばれてMC
U 1に送出される。
MCU 1では、本発明の場合、他系からのアクセスを保持
するレジスタ（RP0〜RP3）34の何れかの空きレジスタに
任意に設定され、MEM 2,3用アクセス選択回路32に入力
される。
するレジスタ（RP0〜RP3）34の何れかの空きレジスタに
任意に設定され、MEM 2,3用アクセス選択回路32に入力
される。
上記ポートP0P0 35では、該MCU 1でこのアクセスが処理
されたことが確認されるまで、該アクセスが保持され
る。
されたことが確認されるまで、該アクセスが保持され
る。
CPU 1からMCU 1への後続アクセスが入力されると、この
アクセスはポートP0P1 35に設定され、MCU 1用アクセス
選択回路31で選択されてMCU 1へ送出される。
アクセスはポートP0P1 35に設定され、MCU 1用アクセス
選択回路31で選択されてMCU 1へ送出される。
このとき、ポートP0P0 35のデータと、ポートP0P1 35の
データとが順序制御検出回路（Ａ）33で比較され、順序
制御が必要であると順序制御信号（W:WAiT FLAG）が出
力され、上記アクセスと同時にMCU 1に送出され、該レ
ジスタ（RP0〜RP3）34の何れかが空き状態であると、そ
の何れかに、上記アクセスと共にセットされる。
データとが順序制御検出回路（Ａ）33で比較され、順序
制御が必要であると順序制御信号（W:WAiT FLAG）が出
力され、上記アクセスと同時にMCU 1に送出され、該レ
ジスタ（RP0〜RP3）34の何れかが空き状態であると、そ
の何れかに、上記アクセスと共にセットされる。
該MCU 1においては、該後続アクセスを受け取ると、他
のレジスタ（RP0〜RP3）34に同一装置からのアクセスが
存在していないか否かが、本発明の順序制御信号リセッ
ト回路｛第１図（ｂ）参照｝37で常にチェックされ、上
記順序制御検出回路（Ａ）33によって作成された信号
（Ｗ）は、同一装置の先行アクセス（装置識別子:RQTRI
Dで示す）が、他のレジスタにある間保持され、該先行
アクセスが処理された時点でリセットされるように機能
する。
のレジスタ（RP0〜RP3）34に同一装置からのアクセスが
存在していないか否かが、本発明の順序制御信号リセッ
ト回路｛第１図（ｂ）参照｝37で常にチェックされ、上
記順序制御検出回路（Ａ）33によって作成された信号
（Ｗ）は、同一装置の先行アクセス（装置識別子:RQTRI
Dで示す）が、他のレジスタにある間保持され、該先行
アクセスが処理された時点でリセットされるように機能
する。
MCU 1でのMEM 2,3用アクセス選択回路32では、上記レジ
スタ（RP0〜RP3）34において、上記順序制御信号（Ｗ）
が入力されていて、且つ該順序制御信号（Ｗ）が‘1'の
間は、該同一装置に対する後続アクセスの該MEM用アク
セス選択回路32での選択が抑止される。
スタ（RP0〜RP3）34において、上記順序制御信号（Ｗ）
が入力されていて、且つ該順序制御信号（Ｗ）が‘1'の
間は、該同一装置に対する後続アクセスの該MEM用アク
セス選択回路32での選択が抑止される。
該順序制御信号リセット回路37の具体例を第１図（ｂ）
に示す。
に示す。
本図から明らかなように、該レジスタ（RP0〜RP3）34内
に同一のアクセス装置からのアクセス要求信号「＋RP0
−RQTRID,＋RP1−RQTRID,……」がなくなると、対応す
る論理積回路371の出力が全て‘0'になることで、対応
する論理和回路370が付勢され、「＋RP0−Ｗ−RESET,＋
RP1−Ｗ−RESET,……」が出力されて、上記レジスタ（R
P0〜RP3）34にセット｛第１図（ａ）参照｝されている
順序制御信号（Ｗ）がリセットされることにより、該リ
セットされたレジスタ（RP0〜RP3）34がMEM 2,3用アク
セス選択回路32に入力されるように機能する。尚、上記
論理和回路370に入力されている「−RP0−V,−RP1−V,
……」なるバリッド信号は、他系からのアクセスによっ
て、当該レジスタ（RP0〜RP3）34に上記順序制御信号
（Ｗ）をセットしようとしたとき、上記順序制御信号リ
セット回路37からのリセット信号を抑止する為の論理信
号である。即ち、該レジスタ（RP0〜RP3）34に同一アク
セス装置からのアクセスがセットされていないと、上記
論理和回路は‘1'を出力し、本来の順序制御信号（Ｗ）
のセットを妨げるので、該レジスタ（RP0〜RP3）34に未
だ他系からのアクセスがセットされていなくて、該レジ
スタ（RP0〜RP3）34が有効でないという条件（−RP0−
Ｖ）で、該論理和回路370を抑止し、該レジスタ（RP0〜
RP3）34へのアクセスのセットを優先させるようる機能
させるものである。
に同一のアクセス装置からのアクセス要求信号「＋RP0
−RQTRID,＋RP1−RQTRID,……」がなくなると、対応す
る論理積回路371の出力が全て‘0'になることで、対応
する論理和回路370が付勢され、「＋RP0−Ｗ−RESET,＋
RP1−Ｗ−RESET,……」が出力されて、上記レジスタ（R
P0〜RP3）34にセット｛第１図（ａ）参照｝されている
順序制御信号（Ｗ）がリセットされることにより、該リ
セットされたレジスタ（RP0〜RP3）34がMEM 2,3用アク
セス選択回路32に入力されるように機能する。尚、上記
論理和回路370に入力されている「−RP0−V,−RP1−V,
……」なるバリッド信号は、他系からのアクセスによっ
て、当該レジスタ（RP0〜RP3）34に上記順序制御信号
（Ｗ）をセットしようとしたとき、上記順序制御信号リ
セット回路37からのリセット信号を抑止する為の論理信
号である。即ち、該レジスタ（RP0〜RP3）34に同一アク
セス装置からのアクセスがセットされていないと、上記
論理和回路は‘1'を出力し、本来の順序制御信号（Ｗ）
のセットを妨げるので、該レジスタ（RP0〜RP3）34に未
だ他系からのアクセスがセットされていなくて、該レジ
スタ（RP0〜RP3）34が有効でないという条件（−RP0−
Ｖ）で、該論理和回路370を抑止し、該レジスタ（RP0〜
RP3）34へのアクセスのセットを優先させるようる機能
させるものである。
このようにして、読み出しアクセス間においては、上記
順序制御信号（Ｗ）が作成されず、又、他系のアクセス
を保持するレジスタも自由に使用できるようる機能する
ので、効率の良い、他系へのメモリアクセスができるよ
うになる。
順序制御信号（Ｗ）が作成されず、又、他系のアクセス
を保持するレジスタも自由に使用できるようる機能する
ので、効率の良い、他系へのメモリアクセスができるよ
うになる。
このように、本発明は、１台の記憶部制御装置（MCU）
にのみ接続されている処理装置（アクセス発生装置）
と，主記憶装置（MEM）とからなる系を複数個有するシ
ステムにおいて、他系からの、複数個のアクセス発生装
置からのアクセス要求を保持する複数個のレジスタ（RP
0〜RP3）の内の空きレジスタに、該他系からのアクセス
を自由にセットし、MEM用アクセス選択回路で選択して
該当の主記憶装置（MEM）をアクセスする際、該他系の
記憶部制御装置（MCU）内の順序制御検出回路（Ａ）で
検出した順序制御信号（Ｗ）をも同時にセットしておい
て、該レジスタ（RP0〜RP3）間に同一装置からの先行ア
クセスの有無を常時チェックして、該先行の同一装置か
らのアクセスが存在する間は、後続のアクセスの上記ME
M用アクセス選択回路への入力を禁止し、該先行の同一
装置からのアクセスが処理されて無くなり次第、即該後
続のアクセスを上記MEMアクセス選択回路に入力すよう
にして、系間のメモリアクセスを高速に行えるようにし
た所に特徴がある。
にのみ接続されている処理装置（アクセス発生装置）
と，主記憶装置（MEM）とからなる系を複数個有するシ
ステムにおいて、他系からの、複数個のアクセス発生装
置からのアクセス要求を保持する複数個のレジスタ（RP
0〜RP3）の内の空きレジスタに、該他系からのアクセス
を自由にセットし、MEM用アクセス選択回路で選択して
該当の主記憶装置（MEM）をアクセスする際、該他系の
記憶部制御装置（MCU）内の順序制御検出回路（Ａ）で
検出した順序制御信号（Ｗ）をも同時にセットしておい
て、該レジスタ（RP0〜RP3）間に同一装置からの先行ア
クセスの有無を常時チェックして、該先行の同一装置か
らのアクセスが存在する間は、後続のアクセスの上記ME
M用アクセス選択回路への入力を禁止し、該先行の同一
装置からのアクセスが処理されて無くなり次第、即該後
続のアクセスを上記MEMアクセス選択回路に入力すよう
にして、系間のメモリアクセスを高速に行えるようにし
た所に特徴がある。
以上、詳細に説明したように、本発明のメモリアクセス
制御方法は、１乃至複数個のアクセス発生装置と１乃至
複数個の主記憶装置（MEM）が１台の記憶部制御装置に
のみ接続される系を複数個含み、各系間は上記記憶部制
御装置間でのみ信号の授受を行い、各記憶部制御装置は
同一アクセス発生装置からの連続したアクセスを他系の
上記記憶部制御装置に送出する手段と、同一のアクセス
発生装置からの複数個のアクセス要求の内、該アクセス
要求の順序制御を行う必要があるアクセス要求を検出す
る手段と、他系記憶部制御装置からの、複数個のアクセ
ス発生装置からのアクセス要求を保持する複数個のレジ
スタ（RP0〜RP3）と、該レジスタに設定されたアクセス
を主記憶装置（MEM）へ送出する為のアクセス選択回路
とを具備したシステムにおいて、あるアクセス発生装置
からの連続するアクセス要求で、後続のアクセス要求が
先行のアクセス要求との間で順序制御が必要なことが、
同一のアクセス発生装置からの複数個のアクセス要求の
内、上記アクセスの順序制御を行う必要があるアクセス
要求を検出する手段で検出されたとき、該アクセスを上
記他系記憶部制御装置へ送出する際、上記検出手段から
の順序制御信号（Ｗ）を同時に送出し、受信側の記憶部
制御装置では、上記送出されたアクセス要求と同一のア
クセス発生装置からの先行アクセス要求が、上記複数個
のレジスタ（RP0〜RP3）に存在する間は、上記後続のア
クセス要求に付随している順序制御信号（Ｗ）を保持
し、上記順序制御信号（Ｗ）を持った、上記後続のアク
セス要求を、上記アクセス選択回路へ入力することを抑
止するようにしたものであるので、他系からのアクセス
は該レジスタが空いている限りセットされると共に、同
一装置からの先行アクセスがなくなると、即アクセス選
択回路に入力されて、該当メモリに対するアクセスの選
択が行われると共に、フェッチアクセスに対しては順序
制御が行われないので、系間のメモリアクセスにおいて
も、他系からのアクセス要求を保持するレジスタの有効
利用と、効率の良いメモリアクセス制御ができる効果が
ある。
制御方法は、１乃至複数個のアクセス発生装置と１乃至
複数個の主記憶装置（MEM）が１台の記憶部制御装置に
のみ接続される系を複数個含み、各系間は上記記憶部制
御装置間でのみ信号の授受を行い、各記憶部制御装置は
同一アクセス発生装置からの連続したアクセスを他系の
上記記憶部制御装置に送出する手段と、同一のアクセス
発生装置からの複数個のアクセス要求の内、該アクセス
要求の順序制御を行う必要があるアクセス要求を検出す
る手段と、他系記憶部制御装置からの、複数個のアクセ
ス発生装置からのアクセス要求を保持する複数個のレジ
スタ（RP0〜RP3）と、該レジスタに設定されたアクセス
を主記憶装置（MEM）へ送出する為のアクセス選択回路
とを具備したシステムにおいて、あるアクセス発生装置
からの連続するアクセス要求で、後続のアクセス要求が
先行のアクセス要求との間で順序制御が必要なことが、
同一のアクセス発生装置からの複数個のアクセス要求の
内、上記アクセスの順序制御を行う必要があるアクセス
要求を検出する手段で検出されたとき、該アクセスを上
記他系記憶部制御装置へ送出する際、上記検出手段から
の順序制御信号（Ｗ）を同時に送出し、受信側の記憶部
制御装置では、上記送出されたアクセス要求と同一のア
クセス発生装置からの先行アクセス要求が、上記複数個
のレジスタ（RP0〜RP3）に存在する間は、上記後続のア
クセス要求に付随している順序制御信号（Ｗ）を保持
し、上記順序制御信号（Ｗ）を持った、上記後続のアク
セス要求を、上記アクセス選択回路へ入力することを抑
止するようにしたものであるので、他系からのアクセス
は該レジスタが空いている限りセットされると共に、同
一装置からの先行アクセスがなくなると、即アクセス選
択回路に入力されて、該当メモリに対するアクセスの選
択が行われると共に、フェッチアクセスに対しては順序
制御が行われないので、系間のメモリアクセスにおいて
も、他系からのアクセス要求を保持するレジスタの有効
利用と、効率の良いメモリアクセス制御ができる効果が
ある。
第１図は本発明の一実施例を示した図， 第２図は従来のメモリアクセス制御方式を説明する図， である。 図面において、 １はアクセス発生装置，又は処理装置，又は中央処理装
置（CPU 0〜３）,2は主記憶装置（MEM 0〜３））,3は記
憶部制御装置（MCU 0,1）,31はMCU 1用アクセス選択回
路，又はMCU 0用アクセス選択回路,32はMEM 0,1用アク
セス選択回路，又はMEM 2,3用アクセス選択回路，又は
単にMEM用アクセス選択回路,33は順序制御検出回路
（Ａ）,34は他系からのアクセスを保持するレジスタ，
又は単にレジスタ（RP0〜RP3）,35はポート（P0P0,P0P
1）,36はポート（P1P0,P1P1）,Wは順序制御信号,RQTRID
は装置識別子,Vは有効信号（バリッド信号），＋RP0−
Ｗ−RESET,……はレジスタ（RP0,……）34の順序制御信
号（Ｗ）リセット信号，をそれぞれ示す。
置（CPU 0〜３）,2は主記憶装置（MEM 0〜３））,3は記
憶部制御装置（MCU 0,1）,31はMCU 1用アクセス選択回
路，又はMCU 0用アクセス選択回路,32はMEM 0,1用アク
セス選択回路，又はMEM 2,3用アクセス選択回路，又は
単にMEM用アクセス選択回路,33は順序制御検出回路
（Ａ）,34は他系からのアクセスを保持するレジスタ，
又は単にレジスタ（RP0〜RP3）,35はポート（P0P0,P0P
1）,36はポート（P1P0,P1P1）,Wは順序制御信号,RQTRID
は装置識別子,Vは有効信号（バリッド信号），＋RP0−
Ｗ−RESET,……はレジスタ（RP0,……）34の順序制御信
号（Ｗ）リセット信号，をそれぞれ示す。
Claims (1)
- 【請求項１】１乃至複数個のアクセス発生装置（１）と
１乃至複数個の主記憶装置（MEM）（２）が１台の記憶
部制御装置（３）にのみ接続される系を複数個含み、各
系間は上記記憶部制御装置（３）間でのみ信号の授受を
行い、各記憶部制御装置（３）は同一アクセス発生装置
（１）からの連続したアクセス要求を他系の上記記憶部
制御装置（３）に送出する手段（31）と、同一のアクセ
ス発生装置からの複数個のアクセス要求の内、該アクセ
スの順序制御を行う必要があるアクセス要求を検出する
手段（33）と、他系記憶部制御装置（３）からの、複数
個のアクセス発生装置（１）からのアクセス要求を保持
する複数個のレジスタ（RP0〜RP3）（34）と、該複数個
のレジスタ（34）に設定されたアクセス要求を主記憶装
置（MEM）（２）へ送出する為のアクセス選択回路（3
2）とを具備したシステムにおいて、 あるアクセス発生装置（１）からの連続するアクセス要
求で、後続のアクセス要求が先行のアクセス要求との間
で順序制御が必要なことが、同一のアクセス発生装置か
らの複数個のアクセス要求の内、上記アクセスの順序制
御を行う必要があるアクセス要求を検出する手段（33）
で検出されたとき、 該アクセス要求を上記他系記憶部制御装置（３）へ送出
する際、上記検出手段（33）からの順序制御信号（Ｗ）
を同時に送出し、 受信側の記憶部制御装置（３）では、上記送出されたア
クセス要求と同一のアクセス発生装置からの先行アクセ
ス要求が、上記複数個のレジスタ（RP0〜RP3）（34）に
存在する間は、上記後続のアクセス要求に付随している
順序制御信号（Ｗ）を保持し、上記順序制御信号（Ｗ）
を持った、上記後続のアクセス要求を、上記アクセス選
択回路（32）へ入力することを抑止するように制御する
ことを特徴とするメモリアクセス制御方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110225A JPH0731622B2 (ja) | 1988-05-06 | 1988-05-06 | メモリアクセス制御方法 |
| CA000598002A CA1323112C (en) | 1988-05-06 | 1989-04-27 | Data processing system with memory-access priority control |
| AU33974/89A AU602290B2 (en) | 1988-05-06 | 1989-05-03 | Data processing system with memory-access priority control |
| EP89304496A EP0341061B1 (en) | 1988-05-06 | 1989-05-04 | Data processing system with memory-access priority control |
| DE68922238T DE68922238T2 (de) | 1988-05-06 | 1989-05-04 | Datenverarbeitungssystem mit Speicherzugriffsprioritätssteuerung. |
| KR8906007A KR920003516B1 (en) | 1988-05-06 | 1989-05-04 | Data processing system with memory-access priority control |
| US07/794,844 US5218688A (en) | 1988-05-06 | 1991-11-21 | Data processing system with memory-access priority control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110225A JPH0731622B2 (ja) | 1988-05-06 | 1988-05-06 | メモリアクセス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280848A JPH01280848A (ja) | 1989-11-13 |
| JPH0731622B2 true JPH0731622B2 (ja) | 1995-04-10 |
Family
ID=14530260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110225A Expired - Lifetime JPH0731622B2 (ja) | 1988-05-06 | 1988-05-06 | メモリアクセス制御方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0341061B1 (ja) |
| JP (1) | JPH0731622B2 (ja) |
| KR (1) | KR920003516B1 (ja) |
| AU (1) | AU602290B2 (ja) |
| CA (1) | CA1323112C (ja) |
| DE (1) | DE68922238T2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4151598A (en) * | 1978-03-27 | 1979-04-24 | Honeywell Information Systems Inc. | Priority assignment apparatus for use in a memory controller |
| CA1221464A (en) * | 1983-12-26 | 1987-05-05 | Hidehiko Nishida | Data processor system having improved data throughput of multiprocessor system |
| JPS60215258A (ja) * | 1984-04-11 | 1985-10-28 | Hitachi Ltd | 記憶制御方式 |
| JPH0234061B2 (ja) * | 1985-03-19 | 1990-08-01 | Fujitsu Ltd | Shukiokuakusesuseigyohoshiki |
| JPS62282357A (ja) * | 1986-05-31 | 1987-12-08 | Nec Corp | メモリ制御装置間のリクエスト同期方式 |
-
1988
- 1988-05-06 JP JP63110225A patent/JPH0731622B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-27 CA CA000598002A patent/CA1323112C/en not_active Expired - Fee Related
- 1989-05-03 AU AU33974/89A patent/AU602290B2/en not_active Ceased
- 1989-05-04 EP EP89304496A patent/EP0341061B1/en not_active Expired - Lifetime
- 1989-05-04 DE DE68922238T patent/DE68922238T2/de not_active Expired - Fee Related
- 1989-05-04 KR KR8906007A patent/KR920003516B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890017607A (ko) | 1989-12-16 |
| AU3397489A (en) | 1989-12-14 |
| KR920003516B1 (en) | 1992-05-02 |
| JPH01280848A (ja) | 1989-11-13 |
| EP0341061A2 (en) | 1989-11-08 |
| EP0341061B1 (en) | 1995-04-19 |
| EP0341061A3 (en) | 1991-04-03 |
| AU602290B2 (en) | 1990-10-04 |
| CA1323112C (en) | 1993-10-12 |
| DE68922238D1 (de) | 1995-05-24 |
| DE68922238T2 (de) | 1995-08-31 |
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