JP3344685B2 - バスシステム及び回路基板 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バスシステム、特
に情報処理装置の同期式制御に用いるバスシステム及び
回路基板に関する。

【０００２】

【従来の技術】同期メモリ及び同期式メモリシステムに
関する規格として、ＩＥＥＥ１５９６.４のＳｙｎｃＬ
ｉｎｋがある。以下に、この規格が適用された同期式メ
モリシステムについて図面を参照して説明する。図２３
はＳｙｎｃＬｉｎｋが適用された同期式メモリシステム
の概略構成図である。

【０００３】ＳｙｎｃＬｉｎｋが適用された同期式メモ
リシステムは、図２３に示すように、複数の同期ＲＡＭ
１０４ａ_#1〜１０４ａ_#n（以下、単に同期ＲＡＭ１０４
ａともいう）と、同期ＲＡＭ１０４ａへのデータの書き
込みや読み出しを制御するメモリコントローラ１０１ａ
と、アドレスバス１０５ａと、データバス１０６ａとを
備えて構成される。

【０００４】アドレスバス１０５ａは、メモリコントロ
ーラ１０１ａの出力バッファ１０１２ａから出力された
アドレス、コマンド、ライトデータや、同期用クロック
信号を、同期ＲＡＭ１０４ａの入力バッファ１０４２ａ
に入力するためのものであり、アドレス、コマンド及び
ライトデータを扱うバス線と、同期用クロック信号を扱
う同期用クロック線とからなる。

【０００５】データバス１０６ａは、同期ＲＡＭ１０４
ａの出力バッファ１０４４ａから出力されたリードデー
タをメモリコントローラ１０１ａの入力バッファ１０１
４ａに入力するためのものである。

【０００６】アドレスバス１０５ａは、メモリコントロ
ーラ１０１ａに対する各同期ＲＡＭ１０４ａの序列を昇
順（＃１〜＃ｎの順）としている。一方、データバス１
０６ａは、メモリコントローラ１０１ａに対する各同期
ＲＡＭ１０４ａの序列を降順（＃ｎ〜＃１の順）として
いる。このようにすることで、メモリコントローラ１０
１ａ及び同期ＲＡＭ１０４ａ間のアドレスバス１０５ａ
のバス長と、メモリコントローラ１０１ａ及び同期ＲＡ
Ｍ１０４ａ間のデータバス１０６ａのバス長との総和
が、全ての同期ＲＡＭ１０４ａ_#1〜１０４ａ_#nについて
略等しくなるようにしている。

【０００７】上記構成のＳｙｎｃＬｉｎｋが適用された
同期式メモリシステムでは、同期ＲＡＭ１０４ａは、メ
モリコントローラ１０１ａからアドレスバス１０５ａの
同期用クロック線上に出力された同期用クロックを契機
として、メモリコントローラ１０１ａからアドレスバス
１０５ａのバス線上に出力されたアドレス、コマンド及
びライトデータをラッチする。これにより、アドレス、
コマンド及びライトデータの同期転送を実現している。
また、メモリコントローラ１０１ａ及び同期ＲＡＭ１０
４ａ間のアドレスバス１０５ａのバス長と、メモリコン
トローラ１０１ａ及び同期ＲＡＭ１０４ａ間のデータバ
ス１０６ａのバス長との総和が、全ての同期ＲＡＭ１０
４ａ_#1〜１０４ａ_#nについて略等しくなるようにするこ
とにより、メモリコントローラ１０１ａの各同期ＲＡＭ
１０４ａに対するメモリアクセスレイテンシを略一定に
することができる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記構
成の同期式メモリシステムでは、同期ＲＡＭ１０４ａの
数を増やすと、アドレスバス１０５ａ及びデータバス１
０６ａのバス長が長くなるので、各バスにおける信号の
伝搬時間が長くなり、結果として、メモリコントローラ
１０１ａの各同期ＲＡＭ１０４ａに対するメモリアクセ
スレイテンシが長くなるという問題がある。

【０００９】尚、各バスにおける伝搬時間を短縮するた
めに、メモリコントローラ１０１ａ及び同期ＲＡＭ１０
４ａの出力バッファ１０１２ａの電流駆動能力を高める
方法が考えられる。しかしながら、この方法では、バス
上での反射によるリンギングノイズが増加するため、期
待される程の短縮効果は得られない。むしろ、電流駆動
能力を高めることは、出力バッファの面積拡大に伴うチ
ップダイの肥大化を招き、さらに、電流量増大に伴う電
磁界放射ノイズの増加から新たなる対策手段が必要とな
るため、好ましくない。

【００１０】ところで、ＳｙｎｃＬｉｎｋでは、同期Ｒ
ＡＭの容量を増設した場合の同期式メモリシステムも提
案している。この同期式メモリシステムでは、図２４に
示すように、アドレスバス１０５ｂ及びデータバス１０
６ｂからなるバス系統に同期ＲＡＭ１０４ｂ_#1〜１０４
ｂ_#nを接続し、アドレスバス１０５ｃ及びデータバス１
０６ｃからなるバス系統に同期ＲＡＭ１０４ｃ_#1〜１０
４ｃ_#nを接続している。このように、バス系統を２系統
設けることにより、各バスに接続する同期ＲＡＭ数を減
らすことができ、これにより、各バスのバス長を短くす
ることができる。しかしながら、メモリコントローラ１
０１ｂに、アドレスバス１０５ｂ、１０５ｃに各々対応
する出力バッファ１０１２ｂ、１０１２ｃと、データバ
ス１０６ｂ、１０６ｃに各々対応する入力バッファ１０
１４ｂ、１０１４ｃとを設けなければならず、これによ
り、メモリコントローラ１０１ｂが大きくなり、また、
ピン数も増加するという問題がある。

【００１１】本発明は、上記事情に基づいてなされたも
のであり、バスマスタのピン数を増加させることなく、
バスマスタ及び当該バスマスタに支配される複数のバス
スレーブ各々間の信号転送時間を略一定に保ちながら短
縮することができるバスシステム及び回路基板を提供す
ることを目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明のバスシステムは、複数のバススレーブと、
前記複数のバススレーブを制御するバスマスタと、前記
バスマスタから出力された信号を前記バススレーブに入
力するための第一バスと、前記バススレーブから出力さ
れた信号を前記バスマスタに入力するための第二バス
と、を備えるバスシステムであって、前記第一バス及び
第二バス各々は、前記バスマスタに接続された幹線と、
前記幹線に接続された、各々に少なくとも一つのバスス
レーブが接続された複数の支線と、を有し、前記バスス
レーブは、前記第一バス及び第二バスの対応する前記支
線に、当該バススレーブ及び前記バスマスタ間の第一バ
スの長さと、当該バススレーブ及び前記バスマスタ間の
第二バスの長さとの総和が、全ての前記バススレーブに
ついて略等しくなるように接続されていることを特徴と
する。

【００１３】ここで、前記第一バスは、前記バスマスタ
から出力された信号が、前記第一バスの前記幹線及び前
記複数の支線の接続点で、反射波を生じさせないよう
に、インピーダンスの整合が図られていることが好まし
い。

【００１４】また、前記第二バスは、前記複数のバスス
レーブから出力された信号が前記バスマスタに入力した
際に生じた反射波が、前記第二バスの幹線と前記第二バ
スの前記複数の支線との接続点で、再びを反射波を生じ
させないように、インピーダンスの整合が図られている
ことが好ましい。

【００１５】尚、前記複数のバススレーブ各々を布線を
介して対応する前記支線に接続する場合、前記布線及び
当該布線に接続された前記支線は、当該布線に接続され
た前記バススレーブから出力された信号、あるいは当該
バススレーブで発生した反射波が、当該布線と当該支線
との接続点で反射波を生じさせないように、インピーダ
ンスの整合が図られていることが好ましい。

【００１６】また、前記支線の終端には、当該支線の特
性インピーダンスと略等しいインピーダンスを有する整
合負荷が接続されていることが好ましい。

【００１７】本発明の回路基板は、複数のバススレーブ
と、前記複数のバススレーブを制御するバスマスタとが
搭載され、且つ前記バスマスタから出力された信号を前
記バススレーブに入力するための第一バスと、前記バス
スレーブから出力された信号を前記バスマスタに入力す
るための第二バスとが形成された回路基板であって、前
記バスマスタは、略中央部に配置されており、前記複数
のバススレーブは、前記バスマスタを中心として略左右
対称となるように２つに振り分けて配置されており、前
記第一バスは、前記バスマスタを中心として左側に配置
された前記バススレーブ各々に接続する第一支線と、前
記バスマスタを中心として右側に配置された前記バスス
レーブ各々に接続する第二支線と、一方の端部が前記バ
スマスタに接続され、他方の端部が前記第一支線及び前
記第二支線に接続された第一幹線とを有し、且つ前記第
一支線及び前記第二支線が前記バスマスタを中心として
略左右対称に形成されており、前記第二バスは、前記バ
スマスタを中心として左側に配置された前記バススレー
ブ各々に、前記第一支線とは逆順で接続する第三支線
と、前記バスマスタを中心として右側に配置された前記
バススレーブ各々に、前記第二支線とは逆順で接続する
第四支線と、一方の端部が前記バスマスタに接続され、
他方の端部が前記第三支線及び前記第四支線に接続され
た第二幹線とを有し、且つ前記第三支線及び前記第四支
線が前記バスマスタを中心として略左右対称に形成され
ていることを特徴とする。

【００１８】

【発明の実施の形態】以下に、本発明の第一実施形態に
ついて図面を参照して説明する。

【００１９】図１は本発明の第一実施形態である同期式
メモリシステムの概略構成図、図２は図１に示す同期Ｒ
ＡＭの概略ブロック図である。

【００２０】本実施形態の同期式メモリシステムは、図
１に示すように、偶数個の同期ＲＡＭ４ａ_#1〜４ａ
_#n（以下、単に同期ＲＡＭ４ａともいう）と、同期ＲＡ
Ｍ４ａへのデータの書き込みや読み出しを制御するメモ
リコントローラ１ａと、アドレス・コマンド・クロック
・ライトデータバス５ａと、リードデータバス６ａと、
を備えて構成される。

【００２１】メモリコントローラ１ａは、出力バッファ
１２ａから、同期ＲＡＭ４ａの書き込み・読み出し動作
を制御するためのアドレス、コマンド及びライトデータ
と、同期用クロック信号とを出力する。また、同期ＲＡ
Ｍ４ａが出力したリードデータを入力バッファ１４ａで
受信する。

【００２２】同期メモリ４ａは、図２に示すように、ア
ドレス、コマンド、ライトデータ、そして同期用クロッ
クを受信する入力バッファ４２ａと、リードデータを出
力する出力バッファ４４ａと、図示していないが、メモ
リセル、センスアンプ、シーケンサ等からなるメモリ部
とを有する。同期ＲＡＭ４ａは、受信した同期用クロッ
クを契機として、アドレス、コマンド及びライトデータ
をラッチする。そして、ラッチしたアドレス及びコマン
ドに従い、ラッチしたライトデータのメモリセルへの書
き込みや、メモリセルから当該アドレスのデータの読み
出しを行う。

【００２３】アドレス・コマンド・クロック・ライトデ
ータバス５ａは、メモリコントローラ１ａの出力バッフ
ァ１２ａから出力されたアドレス、コマンド、ライトデ
ータや、同期用クロック信号を、同期ＲＡＭ４ａの入力
バッファ４２ａに入力するためのものである。また、ア
ドレス・コマンド・クロック・ライトデータバス５ａ
は、図１に示すように、分岐点Ｄで幹線５１ａが２つの
支線５２ａ、５４ａに分岐しており、支線５２ａには奇
数番目の同期ＲＡＭ４ａ_#i（ｉ＝１、３、・・・ｎ−
１）が、そして支線５４ａには偶数番目の同期ＲＡＭ４
ａ_#j（ｊ＝２、４、・・・ｎ）が、略等間隔で各々布線
５６ａを介して接続されている。このようにすること
で、支線５２ａ及び支線５４ａの長さを略等しくしてい
る。

【００２４】リードデータバス６ａは、同期ＲＡＭ４ａ
の出力バッファ４４ａから出力されたリードデータをメ
モリコントローラ１ａの入力バッファ１４ａに入力する
ためのものである。リードデータバス６ａも、アドレス
・コマンド・クロック・ライトデータバス５ａと同様
に、分岐点Ｅで幹線６１ａが２つの支線６２ａ、６４ａ
に分岐しており、支線６２ａには奇数番目の同期ＲＡＭ
４ａ_#i（ｉ＝１、３、・・・ｎ−１）が、そして支線６
４ａには偶数番目の同期ＲＡＭ４ａ_#j（ｊ＝２、４、・
・・ｎ）が、略等間隔で各々布線６６ａを介して接続さ
れている。このようにすることで、支線６２ａ及び支線
６４ａの長さを略等しくしている。

【００２５】アドレス・コマンド・クロック・ライトデ
ータバス５ａの支線５２ａ、５４ａは、メモリコントロ
ーラ１ａに対する同期ＲＡＭ４ａの序列を昇順（支線５
２ａについては＃１、＃３、・・・＃ｎ−１の順、支線
５４ａについては＃２、＃４、・・・＃ｎの順）として
いる。一方、リードデータバス６ａの支線６２ａ、６４
ａは、メモリコントローラ１ａに対する同期ＲＡＭ４ａ
の序列を降順（支線６２ａについては＃ｎ−１、＃ｎ−
３、・・・＃１の順、支線６４ａについては＃ｎ、＃ｎ
−２、・・・＃２の順）としている。上述したように、
アドレス・コマンド・クロック・ライトデータバス５ａ
の支線５２ａ及び支線５４ａの長さを略等しくすると共
に、リードデータバス６ａの支線６２ａ及び支線６４ａ
の長さを略等しくしているので、このようにすることに
より、メモリコントローラ１ａ及び同期ＲＡＭ４ａ間の
アドレス・コマンド・クロック・ライトデータバス５ａ
のバス長と、メモリコントローラ１ａ及び同期ＲＡＭ４
ａ間のリードデータバス６ａのバス長との総和が、全て
の同期ＲＡＭ４ａ_#1〜４ａ_#nについて略等しくなるよう
にしている。

【００２６】本実施形態の同期式メモリシステムでは、
同期ＲＡＭ４ａは、メモリコントローラ１ａからアドレ
ス・コマンド・クロック・ライトデータバス５ａ上に出
力された同期用クロックを契機として、メモリコントロ
ーラ１ａからアドレス・コマンド・クロック・ライトデ
ータバス５ａ上に出力されたアドレス、コマンド及びラ
イトデータをラッチする。これにより、アドレス、コマ
ンド及びライトデータの同期転送を実現している。

【００２７】また、メモリコントローラ１ａ及び同期Ｒ
ＡＭ４ａ間のアドレス・コマンド・クロック・ライトデ
ータバス５ａのバス長と、メモリコントローラ１ａ及び
同期ＲＡＭ４ａ間のリードデータバス６ａのバス長との
総和が、全ての同期ＲＡＭ４ａ_#1〜４ａ_#nについて略等
しくなるようにすることにより、メモリコントローラ１
ａの出力バッファ１２ａがアドレス及びリードを示すコ
マンドを出力してから、メモリコントローラ１ａの入力
バッファ１４ａが当該アドレスのデータを受信するまで
のメモリアクセスレイテンシを、全ての同期ＲＡＭ４ａ
_#1〜４ａ_#nについて略一定にすることができる。

【００２８】さらに、アドレス・コマンド・クロック・
ライトデータバス５ａ及びリードデータバス６ａ各々
を、図１に示すように、２つの支線に分岐して、一方の
支線に奇数番目の同期ＲＡＭ４ａを接続し、他方の支線
に偶数番目の同期ＲＡＭ４ａを接続したことにより、メ
モリコントローラ１ａ及び同期ＲＡＭ４ａ間におけるア
ドレス・コマンド・クロック・ライトデータバス５ａ、
リードデータバス６ａの最長バス長を、図２３に示す従
来の同期メモリシステムに比べて、略半分に短縮するこ
とができる。これにより、メモリコントローラ１ａの各
同期ＲＡＭ４ａに対するメモリアクセスレイテンシを短
縮することができる。また、図２４に示す従来の同期メ
モリシステムと異なり、２つのアドレス・コマンド・ク
ロック・ライトデータバスに各々対応する２つの出力バ
ッファと、２つのデータバスに各々対応する２つ入力バ
ッファとを、メモリコントローラに設ける必要がない。
したがって、メモリコントローラが大きくなるのを防ぐ
ことができ、また、メモリコントローラのピン数が増加
するのを防ぐことができる。

【００２９】次に、本実施形態のアドレス・コマンド・
クロック・ライトデータバス５ａの具体的な構成につい
て図面を参照して説明する。

【００３０】図３は図１に示すアドレス・コマンド・ク
ロック・ライトデータバスの概略構成図、図４は図３の
Ａ部拡大図、図５は図３のＢ部拡大図である。

【００３１】本実施形態のアドレス・コマンド・クロッ
ク・ライトデータバス５ａには、印刷回路基板の配線パ
ターンが用いられる。配線パターンの特性インピーダン
スは、主に寄生容量によるものであり、その値は、基板
の材質、構造、配線パターンの幅や、当該パターンとグ
ランド、あるいは電源ラインとの距離等に依存する。通
常、４０〜１００Ω程度である。

【００３２】本実施形態では、図３及び図４に示すよう
に、幹線５１ａとして、特性インピーダンスＺｓが４０
Ωの配線パターンを用いている。また、図３乃至図５に
示すように、支線５２ａ、５４ａとして、特性インピー
ダンスＺｍが８０Ωの配線パターンを用い、支線５２
ａ、５４ａの終端各々を抵抗値Ｒｔが８０Ωの終端抵抗
５９ａを介してラインＶｔｔに接続している。さらに、
図３乃び図５に示すように、布線５６ａとして、特性イ
ンピーダンスＺｓｋが８０Ωの配線パターンを用い、各
布線５６ａを抵抗値Ｒｍが４０Ωの整合抵抗５８ａを介
して対応する支線５２ａ、５４ａに接続している。

【００３３】次に、本実施形態のアドレス・コマンド・
クロック・ライトデータバス５ａの分岐点Ｄでの電気特
性、支線５２ａ、５４ａ及び布線５６ａの接続点での電
気特性、および支線５２ａ、５４ａの終端での電気特性
について説明する。

【００３４】先ず、分岐点Ｄでの電気特性について説明
する。

【００３５】本実施形態のアドレス・コマンド・クロッ
ク・ライトデータバス５ａでは、幹線５１ａとして特性
インピーダンスＺｓが４０Ωの配線パターンを用い、支
線５２ａ、５４ａとして特性インピーダンスＺｍが８０
Ωの配線パターンを用いている。したがって、幹線５１
ａの特性インピーダンスＺｓと、支線５２ａ、５４ａの
合成インピーダンスＺｍ／２とが一致しているので、分
岐点Ｄでのインピーダンス整合を図ることができ、これ
により、メモリコントローラ１ａの出力バッファ１２ａ
から出力された電気信号が分岐点Ｄで不要な反射波を発
生させるのを抑制することができる。尚、上述したよう
に、配線パターンの特性インピーダンスは、配線パター
ンの幅や、当該パターンとグランド、あるいは電源ライ
ンとの距離等に依存している。このため、パターン設計
によっては、幹線５１ａの特性インピーダンスＺｓと、
支線５２ａ、５４ａの合成インピーダンスＺｍ／２とを
一致させることができないことも考えられる。このよう
な場合、幹線５１ａと分岐点Ｄとの間に、支線５２ａ、
５４ａの合成インピーダンスＺｍ／２と幹線５１ａの特
性インピーダンスＺｓとの差分を補う整合抵抗を挿入す
ることにより、分岐点Ｄでのインピーダンス整合を図る
ことができる。

【００３６】次に、支線５２ａ、５４ａ及び布線５６ａ
の接続点での電気特性について説明する。

【００３７】本実施形態のアドレス・コマンド・クロッ
ク・ライトデータバス５ａでは、布線５６ａとして、特
性インピーダンスＺｓｋが８０Ωの配線パターンを用
い、各布線５６ａを抵抗値Ｒｍが４０Ωの整合抵抗５８
ａを介して対応する支線５２ａ、５４ａに接続してい
る。ここで、支線５２ａ、５４ａの特性インピーダンス
Ｚｍは８０Ωなので、布線５６ａの特性インピーダンス
Ｚｓｋは、布線５６ａ側から見たときに、見かけ上、２
つに分岐する支線５２ａ、５４ａの合成インピーダンス
Ｚｍ／２と、整合抵抗５８ａの抵抗値Ｒｍとの合成イン
ピーダンスＺｍ／２＋Ｒｍと一致している。したがっ
て、本実施形態によれば、支線５２ａ、５４ａと布線５
６ａとの接続点でのインピーダンス整合を図ることがで
きる。メモリコントローラ１ａの出力バッファ１２ａか
ら出力され、同期ＲＡＭ４ａの入力バッファ４４ａに到
達した電気信号は、入力バッファ４４ａと布線５６ａと
の接点で、特性インピーダンスの相違によって反射波を
発生させるが、本実施形態では、支線５２ａ、５４ａと
布線５６ａとの接続点でのインピーダンス整合が図られ
ているので、当該反射波が前記接続点で更に反射波を発
生させるのを抑制することができる。これにより、布線
５６ａ及び同期ＲＡＭ４ａの接点と、当該布線５６ａ及
び当該布線５６ａに接続された支線５２ａ、５４ａの接
続点とで、反射波が交互に繰り返し発生し、入力バッフ
ァ４４ａに入力される電気信号の振幅が段階的に上昇す
るのを防止することができる。したがって、入力バッフ
ァ４４ａに入力される電気信号の電位確定時間を短縮す
ることができるので、同期メモリ４ａへのメモリアクセ
スレイテンシを短縮することができる。

【００３８】また、整合抵抗５８ａにより布線５６ａに
流入する電流量を低減することができ、これにより、急
峻な大電流の変動が抑制され、ＥＭＣ等の不要な電磁界
放射ノイズを低減することができる。さらに、整合抵抗
５８ａは、布線５６ａとして用いられた配線パターンの
寄生容量及び同期ＲＡＭ４ａの寄生容量との間でＲＣ回
路を構成する。このＲＣ回路の時定数は、通常、前記ア
ドレス・コマンド・クロック・ライトデータバス５ａ上
を伝搬する信号のバスサイクルより短く、且つ当該信号
の立上がり及び下がり時間より長いので、入力バッファ
４２ａに、メモリコントローラ１ａの出力バッファ１２
ａから出力された電気信号の波形を反映した滑らかな波
形の電気信号を入力することができる。

【００３９】次に、支線５２ａ、５４ａの終端での電気
特性について説明する。

【００４０】本実施形態のアドレス・コマンド・クロッ
ク・ライトデータバス５ａでは、支線５２ａ、５４ａの
終端各々を抵抗値Ｒｔが８０Ωの終端抵抗５９ａを介し
てラインＶｔｔに接続している。したがって、支線５２
ａ、５４ａの特性インピーダンスＺｍと、終端抵抗５９
ａの抵抗値Ｒｔとが一致しているので、支線５２ａ、５
４ａの終端各々でのインピーダンス整合を図ることがで
き、これにより、支線５２ａ、５４ａの終端に到達した
電気信号や反射波を終端抵抗５９ａに吸収させることが
できる。

【００４１】次に、本実施形態のリードデータバス６ａ
の具体的な構成について図面を参照して説明する。

【００４２】図６は図１に示すリードデータバスの概略
構成図、図７は図６のＣ部拡大図、図８は図６のＤ部拡
大図である。

【００４３】本実施形態のリードデータバス６ａも、ア
ドレス・コマンド・クロック・ライトデータバス５ａと
同様に、印刷回路基板の配線パターンが用いられる。上
述したように、配線パターンの特性インピーダンスは、
通常、４０〜１００Ω程度であるが、本実施形態では、
図６及び図７に示すように、幹線６１ａとして特性イン
ピーダンスＺｕが５０Ωの配線パターンを、そして支線
６２ａ、６４ａとして特性インピーダンスＺｒが５０Ω
の配線パターンを用い、幹線６１ａと分岐点Ｅとの間に
抵抗値Ｒｍｒが２５Ωの整合抵抗を挿入している。ま
た、図６及び図８に示すように、支線６２ａ、６４ａの
終端各々を抵抗値Ｒｋが５０Ωの終端抵抗６９ａを介し
てラインＶｔｔに接続している。さらに、布線６６ａと
して、特性インピーダンスＺｓｒが８０Ωの配線パター
ンを用い、各布線６６ａを抵抗値Ｒｒが５５Ωの整合抵
抗６８ａを介して対応する支線６２ａ、６４ａに接続し
ている。

【００４４】次に、本実施形態のリードデータバス６ａ
の支線６２ａ、６４ａ及び布線６６ａの接続点での電気
特性、分岐点Ｅでの電気特性、および支線６２ａ、６４
ａの終端での電気特性について説明する。

【００４５】先ず、支線６２ａ、６４ａ及び布線６６ａ
の接続点での電気特性について説明する。

【００４６】本実施形態のリードデータバス６ａでは、
布線６６ａとして、特性インピーダンスＺｓｒが８０Ω
の配線パターンを用い、各布線６６ａを抵抗値Ｒｒが５
５Ωの整合抵抗６８ａを介して対応する支線６２ａ、６
４ａに接続している。ここで、支線６２ａ、６４ａの特
性インピーダンスＺｒは５０Ωなので、布線６６ａの特
性インピーダンスＺｓｒは、布線６６ａ側から見たとき
に、見かけ上、２つに分岐する支線６２ａ、６４ａの合
成インピーダンスＺｒ／２と、整合抵抗６８ａとの合成
インピーダンスＺｒ／２＋Ｒｒと一致している。したが
って、本実施形態によれば、支線６２ａ、６４ａと布線
６６ａとの接続点でのインピーダンス整合を図ることが
でき、これにより、同期ＲＡＭ４ａの出力バッファ４４
ａから出力された電気信号が接続点Ｅで不要な反射波を
発生させるのを抑制することができる。

【００４７】また、整合抵抗６８ａにより、同期ＲＡＭ
４ａの出力バッファ４４ａから布線６６ａを介して支線
６２ａ、６４ａに流量する電流量を低減することができ
る。これにより、急峻な大電流の変動が抑制され、ＥＭ
Ｃ等の不要な電磁界放射ノイズを低減することができ
る。

【００４８】次に、分岐点Ｅでの電気特性について説明
する。

【００４９】本実施形態のリードデータバス６ａでは、
幹線６１ａとして特性インピーダンスＺｕが５０Ωの配
線パターンを、そして支線６２ａ、６４ａとして特性イ
ンピーダンスＺｒが５０Ωの配線パターンを用い、幹線
６１ａと分岐点Ｅとの間に抵抗値Ｒｍｒが２５Ωの整合
抵抗を挿入している。したがって、幹線６１ａの特性イ
ンピーダンスＺｕと、支線６２ａ、６４ａの合成インピ
ーダンスＺｒ／２及び整合抵抗６７ａの合成インピーダ
ンスＺｒ／２＋Ｒｍｒが一致しているので、分岐点Ｅで
のインピーダンス整合を図ることができる。同期ＲＡＭ
４ａの出力バッファ４４ａから出力され、メモリコント
ローラ１ａの入力バッファ１４ａに到達した電気信号
は、入力バッファ１４ａと幹線６１ａとの接点で、特性
インピーダンスの相違によって反射波を発生させるが、
本実施形態では、分岐点Ｅでのインピーダンス整合が図
られているので、当該反射波が分岐点Ｅで更に反射波を
発生させるのを抑制することができる。これにより、入
力バッファ１４６ａ及び幹線６１ａの接点と、分岐点Ｅ
とで、反射波が交互に繰り返し発生し、入力バッファ１
４ａに入力される電気信号の振幅が段階的に上昇するの
を防止することができる。したがって、入力バッファ１
４ａに入力される電気信号の電位確定時間を短縮するこ
とができるので、メモリアクセスレイテンシを短縮する
ことができる。

【００５０】また、整合抵抗６７ａにより幹線６１ａに
流入する電流量を低減することができ、これにより、急
峻な大電流の変動が抑制され、ＥＭＣ等の不要な電磁界
放射ノイズを低減することができる。さらに、整合抵抗
６７ａは、幹線６１ａとして用いられた配線パターンの
寄生容量及びメモリコントローラ１ａの入力バッファ１
４ａの寄生容量との間でＲＣ回路を構成する。このＲＣ
回路の時定数は、通常、前記リードデータバス６ａ上を
伝搬する信号のバスサイクルより短く、且つ当該信号の
立上がり及び下がり時間より長いので、入力バッファ１
４ａに、同期ＲＡＭ４ａの出力バッファ４４ａから出力
された電気信号の波形を反映した滑らかな波形の電気信
号を入力することができる。

【００５１】尚、分岐点に整合抵抗を挿入する代わり
に、配線パターン設計によって、幹線６１ａの特性イン
ピーダンスＺｕと、支線６２ａ、６４ａの合成インピー
ダンスＺｒ／２とを一致させて、分岐点Ｅでのインピー
ダンス整合を図るようにしてもよい。

【００５２】次に、支線６２ａ、６４ａの終端での電気
特性について説明する。

【００５３】本実施形態のリードデータバス６ａでは、
支線６２ａ、６４ａの終端各々を抵抗値Ｒｋが５０Ωの
終端抵抗６９ａを介してラインＶｔｔに接続している。
したがって、支線６２ａ、６４ａの特性インピーダンス
Ｚｒと、終端抵抗６９ａの抵抗値Ｒｋとが一致している
ので、支線６２ａ、６４ａの終端各々でのインピーダン
ス整合を図ることができ、これにより、支線６２ａ、６
４ａの終端に到達した電気信号や反射波を終端抵抗６９
ａに吸収させることができる。

【００５４】本実施形態の同期式メモリシステムを動作
させた際に、電気信号が各バス上をどの様に伝搬するか
について、図面を参照して説明する。

【００５５】図９は本実施形態の動作を説明するための
タイミング図である。図９において、９１は、同期ＲＡ
Ｍ４ａの入力バッファ４２ａが同期用クロックを契機と
してラッチするアドレス、コマンド及びライトデータの
受信タイミングを示している。また、９２は、同期ＲＡ
Ｍ４ａの出力バッファ４４ａから出力されるリードデー
タの出力タイミングを示している。

【００５６】図９に示す例では、同期ＲＡＭ４ａの入力
バッファ４２ａは、アドレス及びリードコマンドからな
るリード要求を受信した後、続けてアドレス、ライトコ
マンド及びライトデータからなるライト要求を受信して
いる。一方、同期ＲＡＭ４ａの出力バッファ４４ａは、
入力バッファ４２ａがリードコマンドを受信した後、３
サイクル後にリードデータを出力している。すなわち、
同期ＲＡＭ４ａは、リード要求の動作が完結しないうち
にライト要求を受信している。これにより、同期メモリ
システムのリード要求及びライト要求のパイプライン化
を図っている。尚、同期ＲＡＭ４ａは、続けて受信した
ライト要求をメモリ部のデータバッファで一時的に蓄
え、メモリセルが書き込み可能になり次第書き込みを行
う。

【００５７】本実施形態が図９に示すリード要求を行っ
た場合、リード要求及び当該要求によって読み出された
リードデータの伝搬波形は図１０のようになる。

【００５８】図１０は、図９に示すリード要求を行った
場合の各位置でのリード要求及びリードデータの伝搬波
形を示す図である。図１０において、９３はリード要求
の伝搬波形を示しており、実線はメモリコントローラ１
ａの入力バッファ１２ａでの伝搬波形、１点鎖線は同期
ＲＡＭ４ａ_#1、４ａ_#2の入力バッファ４２ａでの伝搬波
形、そして２点鎖線は同期ＲＡＭ４ａ_#n-1、４ａ_#nの入
力バッファ４２ａでの伝搬波形を示している。９４はリ
ードデータの伝搬波形を示しており、１点鎖線は同期Ｒ
ＡＭ４ａ_#1、４ａ_#2の出力バッファ４４ａから出力され
たリードデータの当該出力バッファ４４ａでの伝搬波
形、２点鎖線は同期ＲＡＭ４ａ_#n-1、４ａ_#nの出力バッ
ファ４４ａから出力されたリードデータの当該出力バッ
ファ４４ａでの伝搬波形を示している。９５はメモリコ
ントローラ１ａの入力バッファ１４ａに入力されたリー
ドデータの伝搬波形を示しており、１点鎖線は同期ＲＡ
Ｍ４ａ_#1、４ａ_#2から出力されたリードデータの伝搬波
形、２点鎖線は同期ＲＡＭ４ａ_#n-1、４ａ_#nから出力さ
れたリードデータの伝搬波形を示している。尚、図１０
において横軸は時間を表している。

【００５９】メモリコントローラ１ａの出力バッファ１
２ａから出力されるリード要求の振幅は出力バッファ１
２ａの内部インピーダンスと終端抵抗５９ａとの分割抵
抗比によって定まる。このため、リード要求の振幅は、
アドレス・コマンド・クロック・ライトデータバス５ａ
上の位置にかかわらず略一定である。尚、アドレス・コ
マンド・クロック・ライトデータバス５ａを形成する配
線パターンのインピーダンスは、主に寄生容量によるも
のであるため、振幅にほとんど影響しない。同期メモリ
４ａの入力バッファ４２ａに到達したリード要求は、図
１０の９３に示すように、当該入力バッファ４２ａ及び
布線５６ａの寄生容量と整合抵抗５８ａからなるＲＣ回
路の時定数に従って滑らかな立ち上がり、降下を示す。
同期ＲＡＭ４ａ_#n-1、４ａ_#nの入力バッファ４２ａに到
達するリード要求は、図１０の９３に示すように、アド
レス・コマンド・クロック・ライトデータバス５ａ上で
の伝搬遅延により、同期ＲＡＭ４１ａ_#1、４ａ_#2に到達
するリード要求よりも、多少遅れて到達する。

【００６０】同期ＲＡＭ４ａは、リードデータをメモリ
コントローラ１ａから出力されたリード要求を受信した
順番で出力バッファ４４ａから出力する。したがって、
図１０の９４に示すように、同期ＲＡＭ４ａ_#n-1、４ａ
_#nの出力バッファ４４ａから出力されるリードデータ
は、同期ＲＡＭ４１ａ_#1、４ａ_#2の出力バッファ４４ａ
から出力されるリードデータよりも、多少遅れて出力さ
れる。

【００６１】メモリコントローラ１ａの入力バッファ１
４ａに入力されるリードデータの振幅は、図１０の９５
に示すように、同期ＲＡＭ４ａの出力バッファ４４ａの
内部インピーダンス及び整合抵抗６８ａの和と、終端抵
抗６９ａとの分割抵抗比に従い圧縮される。また、リー
ドデータバス６ａでは、メモリコントローラ１ａに対す
る同期ＲＡＭ４ａの位置関係がアドレス・コマンド・ク
ロック・ライトデータバス５ａの場合と逆転するので、
メモリコントローラ１ａの入力バッファ１４ａに到達す
る各同期メモリ４ａからのリードデータは、図１０の９
５に示すように、略同時期に到達する。また、メモリコ
ントローラ１ａの入力バッファ１４ａに到達したリード
データは、入力バッファ１４ａ及び幹線６１ａの寄生容
量と、整合抵抗６７ａからなるＲＣ回路の時定数に従
い、滑らかな立ち上がり、降下を示す。

【００６２】本実施形態では、図１０に示すように、ア
ドレス・コマンド・クロック・ライトデータバス５ａを
伝搬する信号の振幅は、同期ＲＡＭ４ａの入力バッファ
４２ａの内部インピーダンス及び整合抵抗５８ａの和
と、終端抵抗５９ａとの分割抵抗比に従い決定される。
一方、リードデータバス６ａを伝搬する信号の振幅は、
同期ＲＡＭ４ａの出力バッファ４４ａの内部インピーダ
ンス及び整合抵抗６８ａの和と、終端抵抗６９ａとの分
割抵抗比に従い決定される。したがって、上記分割抵抗
比が適当な値となるように、整合抵抗５８ａ、６８ａの
値及び終端抵抗５９ａ、６９ａの値を設定することによ
り、アドレス・コマンド・クロック・ライトデータバス
５ａ及びリードデータ６ａ間で、異なるバスインタフェ
ースの規格に合わせた信号振幅を得ることができる。

【００６３】但し、整合抵抗５８ａ、６８ａの値及び終
端抵抗５９ａ、６９ａの値は、アドレス・コマンド・ク
ロック・ライトデータバス５ａ及びリードデータバス６
ａを構成する配線パターンの特性インピーダンスによっ
て定まる。したがって、上記分割抵抗比が適当な値とな
るように、整合抵抗５８ａ、６８ａの値及び終端抵抗５
９ａ、６９ａの値を設定するためには、上記配線パター
ンの特性インピーダンスを適当な値に設定する必要があ
る。この場合、整合抵抗５８ａ、６８ａが適当な値とな
るように、布線５６ａ、６６ａを構成する配線パターン
の特性インピーダンスを変えるのがよい。

【００６４】次に、本実施形態の同期式メモリシステム
が実装された印刷回路基板について図面を参照して説明
する。

【００６５】図１１は本実施形態の同期式メモリシステ
ムが実装されたメモリライザカードの概略構成図、図１
２は図１１に示すメモリライザカードの部分概略拡大図
である。

【００６６】図１１に示すメモリライザカード７ａで
は、メモリコントローラ１ａが中央に配置されている。
そして、奇数番目の同期ＲＡＭ４ａ_#1〜４ａ_#7と、偶数
番目の同期ＲＡＭ４ａ_#2〜４ａ_#8とが、メモリコントロ
ーラ１ａを中心として左右対称な位置に、且つ各同期Ｒ
ＡＭ４ａが等間隔で配置されている。また、各同期ＲＡ
Ｍ４ａはメモリコントローラ１ａからメモリライザカー
ド７ａの長手方向の端部に向けて序列が昇順（奇数番目
の同期ＲＡＭ４ａでは、＃１、＃３・・・＃７の順、偶
数番目の同期ＲＡＭ４ａでは、＃２、＃４・・・＃８の
順）となるように、配置されている。

【００６７】メモリライザカード７ａには、本実施形態
の同期メモリシステムを情報処理装置に電気的に接続す
るための導体コンタクトパッド７１が形成されている。
導体コンタクトパッド７１は、ライザカード７ａを情報
処理装置のコネクタに嵌合することにより電気的に接続
される。また、導体コンタクトパッド７１は、配線パタ
ーンを介して、メモリコントローラ１ａの情報処理装置
とのインターフェース１６に接続されている。

【００６８】メモリライザカード７ａには、アドレス・
コマンド・クロック・ライトデータバス５ａを構成する
配線パターンと、リードデータバス６ａを構成する配線
パターンと、が形成されている。

【００６９】アドレス・コマンド・クロック・ライトデ
ータバス５ａの幹線５１ａを構成する配線パターンは、
一端がメモリコントローラ１ａの出力バッファ１２ａに
接続され、他端がメモリコントローラ５ａの近傍でアド
レス・コマンド・クロック・ライトデータバス５ａの支
線５２ａ、５４ａに接続されている。支線５２ａ、５４
ａは、幹線５１ａに接続されたメモリコントローラ１ａ
の近傍からメモリライザカード７ａの長手方向の端部へ
向けて延びている。支線５２ａを構成する配線パターン
には、奇数番目の同期ＲＡＭ４ａ_#1〜４ａ_#7の入力バッ
ファ４２ａが各々整合抵抗５８ａを介して接続され、支
線５４ａを構成する配線パターンには、偶数番目の同期
ＲＡＭ４ａ_#2〜４ａ_#8の入力バッファ４２ａが各々整合
抵抗５８ａを介して接続されている。これにより、図１
１に示すように、支線５２ａ、５４ａに接続される同期
ＲＡＭ４ａのメモリコントローラ１ａに対する序列が、
昇順（支線５２ａについては＃１、＃３、・・・＃７の
順、支線５４ａについては＃２、＃４、・・・＃８の
順）となるようにしている。尚、支線５２ａ、５４ａの
終端には、各々メモリライザカード７ａの長手方向の端
部において、終端抵抗５９ａが接続される。

【００７０】リードデータバス６ａの幹線６１ａを構成
する配線パターンは、一端がメモリコントローラ１ａの
入力バッファ１４ａに接続され、他端がメモリコントロ
ーラ５ａの近傍で整合抵抗６７ａを介してリードデータ
バス６ａの支線６２ａ、６４ａに接続されている。支線
６２ａ、６４ａは、幹線６１ａに接続されたメモリコン
トローラ１ａの近傍からメモリライザカード７ａの長手
方向の端部へ向けて延び、当該端部で折り返して再びメ
モリコントローラ１ａへ向けて延びている。支線６２ａ
を構成する配線パターンの終端からメモリライザカード
７ａの長手方向の端部にかけての部分には、奇数番目の
同期ＲＡＭ４ａ_#1〜４ａ_#7の出力バッファ４４ａが各々
整合抵抗６８ａを介して接続されている。また、支線６
４ａを構成する配線パターンの終端からメモリライザカ
ード７ａの長手方向の端部にかけての部分には、偶数番
目の同期ＲＡＭ４ａ_#2〜４ａ_#8の出力バッファ４４ａが
各々整合抵抗６８ａを介して接続されている。これによ
り、図１１に示すように、支線６２ａ、６４ａに接続さ
れる同期ＲＡＭ４ａのメモリコントローラ１ａに対する
序列が、降順（支線６２ａについては＃７、＃５、・・
・＃１の順、支線６４ａについては＃８、＃６、・・・
＃２の順）となるようにしている。尚、支線６２ａ、６
４ａの終端には、各々メモリコントローラ１ａの近傍に
おいて、終端抵抗６９ａが接続される。

【００７１】次に、メモリライザカード７ａについて詳
しく説明する。

【００７２】メモリライザカード７ａは、内側に形成さ
れた電源層及びグランド層と、これ等の層上に形成され
た２層の信号層とを有する多層基板である。２層の信号
層のうち、電源層又はグランド層に近い側の信号層（以
下、内層という）の特性インピーダンスは４０〜５０Ω
前後であり、遠い側の信号層（以下、外層という）の特
性インピーダンスは８０〜１００Ω前後である。このよ
うに、メモリライザカードは、２つの異なる特性インピ
ーダンスの信号層を有するので、この２つの信号層を選
択的に用いることにより、メモリコントローラ１ａ及び
各同期ＲＡＭ４ａ間のバス等長配線を実現することがで
きる。

【００７３】図１１に示す例では、幹線５１ａとして特
性インピーダンス４０Ωの幅広の内層配線パターンを用
い、支線５２ａ、５４ａとして特性インピーダンス８０
Ωの外層配線パターンを用いて、アドレス・コマンド・
クロック・ライトデータバス５ａを形成している。ま
た、幹線６１ａ、支線６２ａ、６４ａとして特性インピ
ーダンス５０Ωの内層配線パターンを用いて、リードデ
ータバス６ａを形成している。尚、アドレス・コマンド
・クロック・ライトデータバス５ａ及びリードデータバ
ス６ａは、図１１では、１本の線で示しているが、実際
には、図１２に示すように、複数の信号線で構成されて
いる。そして、整合抵抗５８ａ、６７ａ、６８ａ及び終
端抵抗５９ａ、６９ａは、各信号線毎に設けられてい
る。また、図１１に示すメモリライザカード７ａでは、
図１２に示すように、リードデータバス６ａが導体コン
タクトパッド７１及びメモリコントローラ１ａの接続線
と干渉しないように、当該接続線に外層配線パターンを
用いている。

【００７４】本実施形態の同期式メモリシステムが実装
されたメモリライザカードとしては、図１３に示すよう
な、本実施形態の同期式メモリシステムを２系統搭載し
たメモリライザボード７ｂも考えられる。また、本実施
形態の同期式メモリシステムが実装された回路基板とし
ては、メモリライザカードの他に、メモリコントローラ
の搭載されたメモリモジュール等も考えられる。

【００７５】次に、本発明の第二実施形態について図面
を参照して説明する。

【００７６】図１４は本発明の第二実施形態である同期
式メモリシステムの概略構成図、図１５は図１４に示す
シンクロナスＤＲＡＭの概略ブロック図である。

【００７７】本実施形態の同期式メモリシステムは、図
１４に示すように、偶数個のシンクロナスＤＲＡＭ４ｂ
_#1〜４ｂ_#n（以下、単に同期ＲＡＭ４ｂともいう）と、
シンクロナスＤＲＡＭ４ｂへのデータの書き込みや読み
出しを制御するメモリコントローラ１ｂと、アドレス・
コマンド・クロックバス５ｂと、リードデータ・ライト
データバス６ｂと、を備えて構成される。

【００７８】メモリコントローラ１ｂは、シンクロナス
ＤＲＡＭ４ｂの書き込み・読み出し動作を制御するため
のアドレス、コマンド及び同期用クロックを、出力バッ
ファ１２ｂから出力する。また、シンクロナスＤＲＡＭ
４ｂに書き込むライトデータ及び同期用クロックを、出
力バッファ１２ｃから出力する。さらに、シンクロナス
ＤＲＡＭ４ｂが出力したリードデータを入力バッファ１
４ｂで受信する。

【００７９】シンクロナスＤＲＡＭ４ｂは、図１５に示
すように、アドレス、コマンド及び同期用クロックを受
信する入力バッファ４２ｂと、ライトデータ及び同期用
クロックを受信する入力バッファ４２ｃと、リードデー
タを出力する出力バッファ４４ｂと、図示していない
が、メモリセル、センスアンプ、シーケンサ等からなる
メモリ部と、を有する。シンクロナスＤＲＡＭ４ｂは、
アドレス・コマンド・クロックバス５ｂ上の同期用クロ
ックを契機としてアドレス及びリードコマンドをラッチ
する。そしてラッチしたアドレス及びリードコマンドに
従い、当該アドレスのリードデータを読み出して出力バ
ッファ４４ｂから出力する。また、アドレス・コマンド
・クロックバス５ｂ上の同期用クロックを契機としてア
ドレス及びライトコマンドをラッチする。そしてラッチ
したアドレス及びライトコマンドに従い、リードデータ
・ライトデータバス６ｂ上の同期用クロックを契機とし
てラッチしたライトデータを、当該アドレスに書き込
む。このシンクロナスＤＲＡＭ４ｂは、従来より用いら
れているシンクロナスＤＲＡＭと同様である。

【００８０】アドレス・コマンド・クロックバス５ｂ
は、メモリコントローラ１ｂの出力バッファ１２ｂから
出力されたアドレス及びコマンドを、シンクロナスＤＲ
ＡＭ４ｂの入力バッファ４２ｂに入力するためのもので
ある。また、アドレス・コマンド・クロックバス５ｂ
は、図１４に示すように、分岐点Ｆで幹線５１ｂが２つ
の支線５２ｂ、５４ｂに分岐しており、支線５２ｂには
奇数番目のシンクロナスＤＲＡＭ４ｂ_#i（ｉ＝１、３、
・・・ｎ−１）が、そして支線５４ｂには偶数番目のシ
ンクロナスＤＲＡＭ４ｂ_#j（ｊ＝２、４、・・・ｎ）
が、略等間隔で各々布線５６ｂを介して接続されてい
る。このようにすることで、支線５２ｂ及び支線５４ｂ
の長さを略等しくしている。

【００８１】リードデータ・ライトデータバス６ｂは、
メモリコントローラ１ａの出力バッファ１２ｃから出力
されたアドレス及びコマンドを、シンクロナスＤＲＡＭ
４ｂの入力バッファ４２ｃに入力すると共に、シンクロ
ナスＤＲＡＭ４ｂの出力バッファ４４ｂから出力された
リードデータをメモリコントローラ１ｂの入力バッファ
１４ｂに入力するためのものである。リードデータ・ラ
イトデータバス６ｂも、アドレス・コマンド・クロック
バス５ｂと同様に、分岐点Ｇで幹線６１ｂが２つの支線
６２ｂ、６４ｂに分岐しており、支線６２ｂには奇数番
目のシンクロナスＤＲＡＭ４ｂ_#i（ｉ＝１、３、・・・
ｎ−１）が、そして支線６４ｂには偶数番目のシンクロ
ナスＤＲＡＭ４ｂ_#j（ｊ＝２、４、・・・ｎ）が、略等
間隔で各々布線６６ｂを介して接続されている。このよ
うにすることで、支線６２ｂ及び支線６４ｂの長さを略
等しくしている。

【００８２】アドレス・コマンド・クロックバス５ｂの
支線５２ｂ、５４ｂは、メモリコントローラ１ｂに対す
るシンクロナスＤＲＡＭ４ｂの序列を昇順（支線５２ｂ
については＃１、＃３、・・・＃ｎ−１の順、支線５４
ｂについては＃２、＃４、・・・＃ｎの順）としてい
る。一方、リードデータ・ライトデータバス６ｂの支線
６２ｂ、６４ｂは、メモリコントローラ１ｂに対するシ
ンクロナスＤＲＡＭ４ｂの序列を降順（支線６２ｂにつ
いては＃ｎ−１、＃ｎ−３、・・・＃１の順、支線６４
ｂについては＃ｎ、＃ｎ−２、・・・＃２の順）として
いる。上述したように、アドレス・コマンド・クロック
バス５ｂの支線５２ｂ及び支線５４ｂの長さを略等しく
すると共に、リードデータ・ライトデータバス６ｂの支
線６２ｂ及び支線６４ｂの長さを略等しくしているの
で、このようにすることにより、メモリコントローラ１
ｂ及びシンクロナスＤＲＡＭ４ｂ間のアドレス・コマン
ド・クロックバス５ｂのバス長と、メモリコントローラ
１ｂ及びシンクロナスＤＲＡＭ４ｂ間のリードデータ・
ライトデータバス６ｂのバス長との総和が、全てのシン
クロナスＤＲＡＭ４ｂ_#1〜４ｂ_#nについて略等しくなる
ようにしている。

【００８３】本実施形態の同期式メモリシステムでは、
シンクロナスＤＲＡＭ４ｂは、メモリコントローラ１ｂ
からアドレス・コマンド・クロックバス５ｂ上に出力さ
れたアドレス及びライトコマンドをラッチする。そし
て、メモリコントローラ１ｂからリードデータ・ライト
データバス６ｂ上に出力された同期用クロックを契機と
して、メモリコントローラ１ａからリードデータ・ライ
トデータバス６ｂ上に出力されたライトデータをラッチ
する。これにより、ライトデータの同期転送を実現して
いる。

【００８４】また、メモリコントローラ１ｂ及びシンク
ロナスＤＲＡＭ４ｂ間のアドレス・コマンド・クロック
バス５ｂのバス長と、メモリコントローラ１ｂ及びシン
クロナスＤＲＡＭ４ｂ間のリードデータ・ライトデータ
バス６ａのバス長との総和が、全てのシンクロナスＤＲ
ＡＭ４ｂ_#1〜４ｂ_#nについて略等しくなるようにしてい
る。これにより、メモリコントローラ１ｂの出力バッフ
ァ１２ｂがアドレス及びリードを示すコマンドを出力し
てから、メモリコントローラ１ｂの入力バッファ１４ｂ
が当該アドレスのデータを受信するまでのメモリアクセ
スレイテンシを、全てのシンクロナスＤＲＡＭ４ｂ_#1〜
４ｂ_#nについて略一定にすることができる。

【００８５】さらに、アドレス・コマンド・クロックバ
ス５ｂ及びリードデータ・ライトデータバス６ｂ各々
を、図１４に示すように、２つの支線に分岐して、一方
の支線に奇数番目のシンクロナスＤＲＡＭ４ｂを接続
し、他方の支線に偶数番目のシンクロナスＤＲＡＭ４ｂ
を接続したことにより、メモリコントローラ１ｂ及びシ
ンクロナスＤＲＡＭ４ｂ間におけるアドレス・コマンド
・クロックバス５ｂ、リードデータ・ライトデータバス
６ｂの最長バス長を、図２３に示す従来の同期メモリシ
ステムに比べて、略半分に短縮することができる。これ
により、メモリコントローラ１ｂの各シンクロナスＤＲ
ＡＭ４ｂに対するメモリアクセスレイテンシを短縮する
ことができる。また、図２４に示す従来の同期メモリシ
ステムと異なり、２つのアドレス・コマンドバスに各々
対応する２つの出力バッファと、２つのリードデータ・
ライトデータバスに各々対応する２つの入力バッファ及
び出力バッファとを、メモリコントローラに設ける必要
がない。したがって、メモリコントローラが大きくなる
のを防ぐことができ、また、メモリコントローラのピン
数が増加するのを防ぐことができる。

【００８６】さらに、本実施形態では、同期メモリとし
て、従来より用いられているシンクロナスＤＲＡＭを利
用しているので、部品の共通化・低価格化を図ることが
できる。

【００８７】次に、本実施形態のアドレス・コマンド・
クロックバス５ｂ及びリードデータ・ライトデータバス
６ｂの具体的な構成について図面を参照して説明する。

【００８８】図１６は図１４に示すアドレス・コマンド
バスの概略構成図、図１７は図１４に示すリードデータ
・ライトデータバスの概略構成図である。

【００８９】図１６に示す本実施形態のアドレス・コマ
ンド・クロックバス５ｂの構成は、図３に示す第一実施
形態のアドレス・コマンド・クロック・ライトデータバ
ス５ａのものと基本的に同様である。すなわち、幹線５
１ｂとして、特性インピーダンスＺｓが４０Ωの配線パ
ターンを用いている。また、支線５２ｂ、５４ｂとし
て、特性インピーダンスＺｍが８０Ωの配線パターンを
用い、支線５２ｂ、５４ｂの終端各々を抵抗値Ｒｔが８
０Ωの終端抵抗５９ｂを介してラインＶｔｔに接続して
いる。さらに、布線５６ｂとして、特性インピーダンス
Ｚｓｋが８０Ωの配線パターンを用い、各布線５６ｂを
抵抗値Ｒｍが４０Ωの整合抵抗５８ｂを介して対応する
支線５２ｂ、５４ｂに接続している。

【００９０】このようにすることで、第一実施形態のア
ドレス・コマンド・クロック・ライトデータバス５ａと
同様の効果を得ることができる。たとえば、分岐点Ｆで
のインピーダンス整合を図ることができ、メモリコント
ローラ１ｂの出力バッファ１２ｂから出力された電気信
号が分岐点Ｄで不要な反射波を発生させるのを抑制する
ことができる。また、支線５２ｂ、５４ｂと布線５６ｂ
との接続点でのインピーダンス整合を図ることができ、
これにより、布線５６ｂ及びシンクロナスＤＲＡＭ４ｂ
の接点と、当該布線５６ｂ及び当該布線５６ｂに接続さ
れた支線５２ｂ、５４ｂの接続点とで、反射波が交互に
繰り返し発生し、入力バッファ４４ｂに入力される電気
信号の振幅を段階的に上昇させて、シンクロナスＤＲＡ
Ｍ４ｂを誤動作させるのを防止することができる。さら
に、支線５２ｂ、５４ｂの終端各々でのインピーダンス
整合を図ることができ、これにより、支線５２ｂ、５４
ｂの終端に到達した電気信号や反射波を終端抵抗５９ｂ
に吸収させることができる。

【００９１】図１７に示す本実施形態のリードデータ・
ライトデータバス６ｂの構成は、図６に示す第一実施形
態のリードデータバス６ａのものと基本的に同様であ
る。すなわち、幹線６１ｂとして特性インピーダンスＺ
ｕが５０Ωの配線パターンを、そして支線６２ｂ、６４
ｂとして特性インピーダンスＺｒが５０Ωの配線パター
ンを用い、幹線６１ｂと分岐点Ｇとの間に抵抗値Ｒｍｒ
が２５Ωの整合抵抗６７ｂを挿入している。また、支線
６２ｂ、６４ｂの終端各々を抵抗値Ｒｋが５０Ωの終端
抵抗６９ｂを介してラインＶｔｔに接続している。さら
に、布線６６ｂとして、特性インピーダンスＺｓｒが８
０Ωの配線パターンを用い、各布線６６ｂを抵抗値Ｒｒ
が５５Ωの整合抵抗６８ｂを介して対応する支線６２
ｂ、６４ｂに接続している。

【００９２】このようにすることで、第一実施形態のリ
ードデータバス６ａと同様の効果を得ることができる。
たとえば、支線６２ｂ、６４ｂと布線６６ｂとの接続点
でのインピーダンス整合を図ることができ、これによ
り、シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂか
ら出力された電気信号が接続点で不要な反射波を発生さ
せるのを抑制することができる。また、分岐点Ｇでのイ
ンピーダンス整合を図ることができ、これにより、入力
バッファ１４ｂ及び幹線６１ｂの接点と、分岐点Ｅと
で、反射波が交互に繰り返し発生し、入力バッファ１４
ｂに入力される電気信号の振幅を段階的に上昇させて、
メモリコントローラ１ｂを誤動作させるのを防止するこ
とができる。さらに、支線６２ｂ、６４ｂの終端各々で
のインピーダンス整合を図ることができ、これにより、
支線６２ｂ、６４ｂの終端に到達した電気信号や反射波
を終端抵抗６９ｂに吸収させることができる。

【００９３】本実施形態の同期式メモリシステムを動作
させた際に、電気信号が各バス上をどの様に伝搬するか
について、図面を参照して説明する。

【００９４】図１８は本実施形態の動作を説明するため
のタイミング図である。図１８において、１８１は、シ
ンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂがラッチ
するアドレス及びコマンドの受信タイミングを示してい
る。また、１８２は、シンクロナスＤＲＡＭ４ｂの入力
バッファ４２ｃがラッチするライトデータの受信タイミ
ング、およびシンクロナスＤＲＡＭ４ｂの出力バッファ
４４ｂから出力されるリードデータの出力タイミングを
示している。

【００９５】図１８に示す例では、シンクロナスＤＲＡ
Ｍ４ｂの入力バッファ４２ｂは、アドレス及びライトコ
マンドからなるライト要求を受信した後、続けてアドレ
ス及びリードコマンドからなるリード要求を受信してい
る。一方、シンクロナスＤＲＡＭ４ｂの入力バッファ４
２ｃは、入力バッファ４２ｂでのライトコマンドの受信
と略同時期にライトデータの受信を開始している。すな
わち、シンクロナスＤＲＡＭ４ａは、ライト要求の動作
が完結しないうちにリード要求を受信している。また、
シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂは、入
力バッファ４２ｂがリードコマンドを受信した後、３サ
イクル後にリードデータを出力している。尚、シンクロ
ナスＤＲＡＭ４ａは、続けて受信したリード要求をメモ
リ部のデータバッファで一時的に蓄え、メモリセルが読
み出し可能になり次第読み出しを行う。

【００９６】本実施形態が図１８に示すリード要求を行
った場合、リード要求及び当該要求によって読み出され
たリードデータの伝搬波形は図１９のようになる。

【００９７】図１９は、図１８に示すリード要求を行っ
た場合の各位置でのリード要求及びリードデータの伝搬
波形を示す図である。図１９において、１９３はリード
要求の伝搬波形を示しており、実線はメモリコントロー
ラ１ｂの出力バッファ１２ｂでの伝搬波形、１点鎖線は
シンクロナスＤＲＡＭ４ｂ_#1、４ｂ_#2の入力バッファ４
２ｂでの伝搬波形、そして２点鎖線はシンクロナスＤＲ
ＡＭ４ｂ_#n-1、４ｂ_#nの入力バッファ４２ｂでの伝搬波
形を示している。１９４はリードデータの伝搬波形を示
しており、１点鎖線はシンクロナスＤＲＡＭ４ｂ_#1、４
ｂ_#2の出力バッファ４４ｂから出力されたリードデータ
の当該出力バッファ４４ｂでの伝搬波形、２点鎖線はシ
ンクロナスＤＲＡＭ４ｂ_#n-1、４ｂ_#nの出力バッファ４
４ｂから出力されたリードデータの当該出力バッファ４
４ｂでの伝搬波形を示している。１９５はメモリコント
ローラ１ｂの入力バッファ１４ｂに入力されたリードデ
ータの伝搬波形を示しており、１点鎖線はシンクロナス
ＤＲＡＭ４ｂ_#1、４ｂ_#2から出力されたリードデータの
伝搬波形、２点鎖線はシンクロナスＤＲＡＭ４ｂ_{#n -1}、
４ｂ_#nから出力されたリードデータの伝搬波形を示して
いる。尚、図１９において横軸は時間を表している。

【００９８】メモリコントローラ１ｂの出力バッファ１
２ｂから出力されるリード要求の振幅は出力バッファ１
２ｂの内部インピーダンスと終端抵抗５９ｂとの分割抵
抗比によって定まる。このため、リード要求の振幅は、
アドレス・コマンド・クロックバス５ｂ上の位置にかか
わらず略一定である。シンクロナスＤＲＡＭ４ｂの入力
バッファ４２ｂに到達したリード要求は、図１９の１９
３に示すように、当該入力バッファ４２ｂ及び布線５６
ｂの寄生容量と整合抵抗５８ｂからなるＲＣ回路の時定
数に従って滑らかな立ち上がり、降下を示す。シンクロ
ナスＤＲＡＭ４ｂ_#n-1、４ａ_#nの入力バッファ４２ｂに
到達するリード要求は、図１９の１９３に示すように、
アドレス・コマンド・クロックバス５ｂ上での伝搬遅延
により、シンクロナスＤＲＡＭ４１ｂ_#1、４ｂ_#2に到達
するリード要求よりも、多少遅れて到達する。

【００９９】シンクロナスＤＲＡＭ４ｂは、メモリコン
トローラ１ｂから出力されたリード要求を受信した順番
でリードデータを出力バッファ４４ｂから出力する。し
たがって、図１９の１９４に示すように、シンクロナス
ＤＲＡＭ４ｂ_#n-1、４ｂ_#nの出力バッファ４４ｂから出
力されるリードデータは、シンクロナスＤＲＡＭ４
ｂ_#1、４ｂ_#2の出力バッファ４４ｂから出力されるリー
ドデータよりも、多少遅れて出力される。

【０１００】メモリコントローラ１ｂの入力バッファ１
４ｂに入力されるリードデータの振幅は、図１９の１９
５に示すように、シンクロナスＤＲＡＭ４ｂの出力バッ
ファ４４ｂの内部インピーダンス及び整合抵抗６８ｂの
和と、終端抵抗６９ｂとの分割抵抗比に従い圧縮され
る。また、リードデータ・ライトデータバス６ｂでは、
メモリコントローラ１ｂに対するシンクロナスＤＲＡＭ
４ｂの位置関係がアドレス・コマンド・クロックバス５
ｂの場合と逆転するので、メモリコントローラ１ｂの入
力バッファ１４ｂに到達する各シンクロナスＤＲＡＭ４
ｂからのリードデータは、図１９の１９５に示すよう
に、略同時期に到達する。また、メモリコントローラ１
ｂの入力バッファ１４ｂに到達したリードデータは、入
力バッファ１４ｂ及び幹線６１ｂの寄生容量と、整合抵
抗６７ｂからなるＲＣ回路の時定数に従い、滑らかな立
ち上がり、降下を示す。

【０１０１】本実施形態が図１８に示すライト要求を行
った場合、ライト要求及びライトデータの伝搬波形は図
２０のようになる。

【０１０２】図２０は、図１８に示すライト要求を行っ
た場合の各位置でのライト要求及びライトデータの伝搬
波形を示す図である。図２０において、２０１はライト
要求の伝搬波形を示しており、実線はメモリコントロー
ラ１ｂの出力バッファ１２ｂでの伝搬波形、１点鎖線は
シンクロナスＤＲＡＭ４ｂ_#1、４ｂ_#2の入力バッファ４
２ｂでの伝搬波形、そして２点鎖線はシンクロナスＤＲ
ＡＭ４ｂ_#n-1、４ｂ_#nの入力バッファ４２ｂでの伝搬波
形を示している。２０２はライトデータの伝搬波形を示
しており、実線はメモリコントローラ１ｂの出力バッフ
ァ１２ｃでの伝搬波形、１点鎖線はシンクロナスＤＲＡ
Ｍ４ｂ_#1、４ｂ_#2の入力バッファ４２ｃでの伝搬波形、
２点鎖線はシンクロナスＤＲＡＭ４ｂ_#n-1、４ｂ_#nの入
力バッファ４２ｃでの伝搬波形を示している。尚、図２
０において横軸は時間を表している。

【０１０３】メモリコントローラ１ｂの出力バッファ１
２ｂから出力されるライト要求の振幅は出力バッファ１
２ｂの内部インピーダンスと終端抵抗５９ｂとの分割抵
抗比によって定まる。このため、リード要求の振幅は、
アドレス・コマンド・クロックバス５ｂ上の位置にかか
わらず略一定である。シンクロナスＤＲＡＭ４ｂの入力
バッファ４２ｂに到達したライト要求は、図２０の２０
１に示すように、当該入力バッファ４２ｂ及び布線５６
ｂの寄生容量と整合抵抗５８ｂからなるＲＣ回路の時定
数に従って滑らかな立ち上がり、降下を示す。シンクロ
ナスＤＲＡＭ４ｂ_#n-1、４ａ_#nの入力バッファ４２ｂに
到達するライト要求は、図２０の１９３に示すように、
アドレス・コマンド・クロックバス５ｂ上での伝搬遅延
により、シンクロナスＤＲＡＭ４１ｂ_#1、４ｂ_#2に到達
するリード要求よりも、多少遅れて到達する。

【０１０４】メモリコントローラ１ｂの出力バッファ１
２ｃから出力され、シンクロナスＤＲＡＭ４ｂの入力バ
ッファ４２ｃに入力されるライトデータの振幅は、図２
０の２０２に示すように、シンクロナスＤＲＡＭ４ｂの
出力バッファ４４ｂの内部インピーダンス及び整合抵抗
６８ｂの和と、終端抵抗６９ｂとの分割抵抗比に従い圧
縮される。シンクロナスＤＲＡＭ４ｂの入力バッファ４
２ｃに到達したライトデータは、図２０の２０２に示す
ように、当該入力バッファ４２ｃ及び布線６６ｂの寄生
容量と整合抵抗６８ｂからなるＲＣ回路の時定数に従っ
て滑らかな立ち上がり、降下を示す。シンクロナスＤＲ
ＡＭ４ｂ_#1、４ｂ_#2の入力バッファ４２ｃに到達するラ
イトデータは、図２０の２０１に示すように、リードデ
ータ・ライトデータバス６ｂ上での伝搬遅延により、シ
ンクロナスＤＲＡＭ４ｂ_#n-1、４ｂ_#nに到達するライト
データよりも、多少遅れて到達する。

【０１０５】本実施形態では、図１９及び図２０に示す
ように、アドレス・コマンド・クロックバス５ｂを伝搬
する信号の振幅は、シンクロナスＤＲＡＭ４ｂの入力バ
ッファ４２ｂの内部インピーダンス及び整合抵抗５８ｂ
の和と、終端抵抗５９ｂとの分割抵抗比に従い決定され
る。一方、リードデータ・ライトデータバス６ｂを伝搬
する信号の振幅は、シンクロナスＤＲＡＭ４ｂの出力バ
ッファ４４ｂの内部インピーダンス及び整合抵抗６８ｂ
の和と、終端抵抗６９ｂとの分割抵抗比に従い決定され
る。したがって、上記分割抵抗比が適当な値となるよう
に、整合抵抗５８ｂ、６８ｂの値及び終端抵抗５９ｂ、
６９ｂの値を設定することにより、アドレス・コマンド
・クロックバス５ｂ及びリードデータ・ライトデータバ
ス６ｂ間で、異なるバスインタフェースの規格に合わせ
た信号振幅を得ることができる。たとえば、アドレス・
コマンド信号を、従来のターミネーテッドＬＶ−ＴＴＬ
で定義された信号電位でシンクロナスＤＲＡＭ４ｂの入
力バッファ４２ｂに入力することができ、また、リード
データ信号を、シンクロナスＤＲＡＭの（米）ＥＩＡ／
ＪＥＤＥＣでの標準規格であるＳＳＴＬ(Stub Series T
erminated Transiever Logid) で定義された信号電位で
メモリコントローラ１ｂの入力バッファ１４ｂに入力す
ることができる。

【０１０６】但し、整合抵抗５８ｂ、６８ｂの値及び終
端抵抗５９ｂ、６９ｂの値は、アドレス・コマンド・ク
ロックバス５ｂ及びリードデータ・ライトデータバス６
ｂを構成する配線パターンの特性インピーダンスによっ
て定まる．したがって、上記分割抵抗比が適当な値とな
るように、整合抵抗５８ｂ、６８ｂの値及び終端抵抗５
９ｂ、６９ｂの値を設定するためには、上記配線パター
ンの特性インピーダンスを適当な値に設定する必要があ
る。この場合、整合抵抗５８ｂ、６８ｂが適当な値とな
るように、布線５６ｂ、６６ｂを構成する配線パターン
の特性インピーダンスを変えるのがよい。

【０１０７】本発明は、本発明は上記の各実施形態に限
定されるものではなく、その要旨の範囲内で数々の変形
が可能である。たとえば、上記の各実施形態では、リー
ドデータバス又はリードデータ・ライトデータバスの幹
線側から見たときに分岐点で整合がとれるように、幹線
及び分岐点間に整合抵抗を挿入したものについて説明し
た。しかしながら、本発明はこれに限定されるものでは
ない。分岐点及び幹線間、分岐点及び各支線間に、それ
ぞれ適当な整合抵抗を挿入することにより、幹線側から
見たときのみならず、支線側から見たときにも分岐点で
整合がとれるようにしてもよい。

【０１０８】図２１に一例を示す。図２１は、第二実施
形態のリードデータ・ライトデータバス６ｂにおいて、
分岐点Ｇ及び幹線６１ｂ間、分岐点Ｇ及び各支線６２
ｂ、６４ｂ間に、それぞれ適当な整合抵抗を挿入した例
を示す。図２１に示す例では、幹線６１ｂとして特性イ
ンピーダンスＺｕが８０Ωの配線パターンを用い、支線
６２ｂ、６４ｂとして特性インピーダンスＺｒが８０Ω
の配線パターンを用いている。そして、分岐点Ｇと幹線
６１ｂとの間に抵抗値Ｒｓ₁が２６．６Ωの整合抵抗６
７ｃを挿入し、分岐点Ｇと支線６２ｂとの間及び分岐点
Ｇと支線６４ｂとの間に抵抗値Ｒｓ₂が２６．６Ωの整
合抵抗６７ｄを各々挿入している。このようにすること
で、幹線６１ｂの特性インピーダンス（Ｚｕ＝８０Ω）
と、支線６２ｂ、６４ｂ及び整合抵抗６７ｃ、６７ｄの
合成インピーダンス（Ｒｓ₁＋（Ｚｒ＋Ｒｓ₂）／２＝７
９．９Ω）とを略一致させることができ、幹線６１ｂか
ら見たときに分岐点Ｇで整合させることができる。ま
た、支線６２ｂの特性インピーダンス（Ｚｒ＝８０Ω）
と、幹線６１ｂ、支線６４ｂ及び整合抵抗６７ｃ、６７
ｄの合成インピーダンス（Ｒｓ₂＋（Ｚｕ＋Ｚｒ＋Ｒｓ₁
＋Ｒｓ₂）／２＝７９．９Ω）とを略一致させることが
でき、支線６２ｂから見たときに分岐点Ｇで整合させる
ことができる。支線６４ｂから見たときも同様である。

【０１０９】尚、以下に示すように、整合抵抗６７ｃの
抵抗値Ｒｓ₁は（式１）で、また、整合抵抗６７ｄの抵
抗値Ｒｓ₂は（式２）で求めることができる。

【０１１０】 Ｒｓ₁＝Ｚｒ²／（４Ｚｕ−Ｚｒ）・・・（式１） Ｒｓ₂＝Ｚｕ（４Ｚｕ−３Ｚｒ）／（４Ｚｕ−Ｚｒ）・・・（式２） 図２２に別の例を示す。図２２では、第二実施形態のリ
ードデータ・ライトデータバス６ｂにおいて、幹線６１
ｂの特性インピーダンスＺｕを３７．５Ω、支線６２
ｂ、６４ｂの特性インピーダンスＺｒを５０Ω、分岐点
Ｇと支線６２ｂとの間及び分岐点Ｇと支線６４ｂとの間
に挿入する整合抵抗６７ｃの抵抗値Ｒｓ₂を２５Ωに設
定して、整合抵抗６７ｃの抵抗値Ｒｓ₁＝０で整合がと
れるようにした例を示す。このようにすることで、分岐
点Ｇでの整合を保ちながら、整合抵抗６７ｃを省略して
いる。

【０１１１】また、上記の各実施形態では、アドレス・
コマンド・クロック・ライトデータバスやリードデータ
バス等を２つの支線に分岐したものについて説明した
が、本発明はこれに限定されるものではなく、バスを複
数の支線に分岐したものであればよい。

【０１１２】さらに、上記の各実施形態では、バス上を
伝搬して送られてくるアドレス・コマンド信号やライト
データ信号を、これ等の信号と同じようにしてバス上を
伝搬して送られてくる同期用クロックを契機としてラッ
チするソースクロック同期方式を用いたものについて説
明している。しかしながら、本発明の同期式メモリシス
テムは、メモリコントローラ及メモリの全てに同相のク
ロックが給電されても動作する。すなわち、従来の情報
処理装置に見られる同相のクロックにより定義されるバ
スサイクルに従っても同期動作する。

【０１１３】また、上記の各実施形態では、メモリコン
トローラによって複数のメモリを同期制御する同期式メ
モリシステムについて説明したが、本発明はバスマスタ
によって複数のバススレーブを同期制御するバスシステ
ムであれば、様々な用途に適用することができる。

【０１１４】

【発明の効果】以上説明したように、本発明によれば、
バスマスタのピン数を増加させることなく、バスマスタ
及び当該バスマスタに支配される複数のバススレーブ各
々間の信号転送時間を略一定に保ちながら短縮すること
ができる。

【図面の簡単な説明】

【図１】本発明の第一実施形態である同期式メモリシス
テムの概略構成図である。

【図２】図１に示す同期ＲＡＭの概略ブロック図であ
る。

【図３】図１に示すアドレス・コマンド・クロック・ラ
イトデータバスの概略構成図である。

【図４】図３のＡ部拡大図である。

【図５】図５は図３のＢ部拡大図である。

【図６】図１に示すデータバスの概略構成図である。

【図７】図６のＣ部拡大図である。

【図８】図６のＤ部拡大図である。

【図９】第一実施形態の動作を説明するためのタイミン
グ図である。

【図１０】図９に示すリード要求を行った場合の各位置
でのリード要求及びリードデータの伝搬波形を示す図で
ある。

【図１１】第一実施形態の同期式メモリシステムが実装
されたメモリライザカードの概略構成図である。

【図１２】図１１に示すメモリライザカードの部分概略
拡大図である。

【図１３】第一実施形態の同期式メモリシステムが２系
統実装されたメモリライザカードの概略構成図である。

【図１４】本発明の第二実施形態である同期式メモリシ
ステムの概略構成図である。

【図１５】図１４に示すシンクロナスＤＲＡＭの概略ブ
ロック図である。

【図１６】図１４に示すアドレス・コマンド・クロック
バスの概略構成図である。

【図１７】図１４に示すリードデータ・ライトデータバ
スの概略構成図である。

【図１８】第二実施形態の動作を説明するためのタイミ
ング図である。

【図１９】図１８に示すリード要求を行った場合の各位
置でのリード要求及びリードデータの伝搬波形を示す図
である。

【図２０】図１８に示すライト要求を行った場合の各位
置でのライト要求及びライトデータの伝搬波形を示す図
である。

【図２１】分岐点での整合抵抗の配置の変形例を示す図
である。

【図２２】分岐点での整合抵抗の配置の変形例を示す図
である。

【図２３】ＳｙｎｃＬｉｎｋが適用された同期式メモリ
システムの概略構成図である。

【図２４】ＳｙｎｃＬｉｎｋが適用された同期式メモリ
システムの容量増設時の構成を示す図である。

【符号の説明】

１ａ、１ｂ メモリコントローラ ４ａ 同期ＲＡＭ ４ｂ シンクロナスＤＲＡＭ ５ａ アドレス・コマンド・クロック・ライトデータバ
ス ５ｂ アドレス・コマンド・クロックバス ６ａ リードデータバス ６ｂ リードデータ・ライトデータバス ７ａ、７ｂ メモリライザカード １２ａ、１２ｂ、１２ｃ、４２ａ、４２ｂ、４２ｃ 入
力バッファ １４ａ、１４ｂ、４４ａ、４４ｂ 出力バッファ １６ インターフェース ５１ａ、５１ｂ、６１ａ、６１ｂ 幹線 ５２ａ、５２ｂ、５４ａ、５４ｂ、６２ａ、６２ｂ、６
４ａ、６４ｂ 支線 ５６ａ、５６ｂ、６６ａ、６６ｂ 布線 ５８ａ、５８ｂ、６７ａ、６７ｃ、６７ｄ、６８ｂ、６
８ａ、６８ｂ 整合抵抗 ５９ａ、５９ｂ、６９ａ、６９ｂ 終端抵抗 ７１ 導体コンタクトパッド

───────────────────────────────────────────────────── フロントページの続き (72)発明者 武隈 俊次 神奈川県海老名市下今泉810番地 株式 会社日立製作所 オフィスシステム事業 部内 (56)参考文献 特開 昭60−143647（ＪＰ，Ａ) 特開 昭63−255899（ＪＰ，Ａ) 特開 平７−302144（ＪＰ，Ａ) 特開 平７−202947（ＪＰ，Ａ) 特開 平２−241156（ＪＰ，Ａ) 特開 昭52−47338（ＪＰ，Ａ) 特開 平４−273470（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 3/00 G06F 13/40 G11C 11/401 H01L 27/04 - 27/10

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】複数のバススレーブと、前記複数のバスス
   レーブを制御するバスマスタと、前記バスマスタから出
   力された信号を前記バススレーブに入力するための第一
   バスと、前記バススレーブから出力された信号を前記バ
   スマスタに入力するための第二バスと、を備えるバスシ
   ステムであって、 前記第一バス及び第二バス各々は、前記バスマスタに接
   続された幹線と、前記幹線に接続された、各々に複数の
   バススレーブが各々布線を介して接続された複数の支線
   と、を有し、 前記バススレーブは、当該バススレーブ及び前記バスマ
   スタ間の第一バスの長さと、当該バススレーブ及び前記
   バスマスタ間の第二バスの長さとの総和が、全ての前記
   バススレーブについて略等しくなるように、前記布線を
   介して前記支線に接続されていることを特徴とするバス
   システム。
2. 【請求項２】請求項１において、 前記バスマスタから前記第一バス上へ向けて出力された
   信号が、前記第一バスの前記幹線及び前記複数の支線の
   接続点で、前記バスマスタへ向かう反射波を生じさせな
   いように、インピーダンスの整合が図られていることを
   特徴とするバスシステム。
3. 【請求項３】請求項２において、 前記第一バスの前記幹線は、当該幹線のインピーダンス
   と前記第一バスの複数の支線の合成インピーダンスとの
   差分を補う整合負荷を介して、当該複数の支線に接続さ
   れていることを特徴とするバスシステム。
4. 【請求項４】請求項１、２又は３において、 前記複数のバススレーブから前記第二バス上へ向けて出
   力された信号が前記バスマスタに入力した際に生じた反
   射波が、前記第二バスの前記幹線及び前記複数の支線の
   接続点で、前記バスマスタへ向かう反射波を新たに生じ
   させないようにインピーダンスの整合が図られているこ
   とを特徴とするバスシステム。
5. 【請求項５】請求項４において、 前記第二バスの前記幹線は、当該幹線のインピーダンス
   と前記第二バスの複数の支線の合成インピーダンスとの
   差分を補う整合負荷を介して、当該複数の支線に接続さ
   れていることを特徴とするバスシステム。
6. 【請求項６】請求項１、２又は３において、 前記複数のバススレーブから前記第二バス上へ向けて出
   力された信号が、前記第二バスの前記幹線及び前記複数
   の支線の接続点で、前記バススレーブへ向かう反射波を
   生じさせないようにインピーダンスの整合が図られてい
   ることを特徴とするバスシステム。
7. 【請求項７】請求項６において、 前記第二バスの前記複数の支線各々は、整合負荷を介し
   て前記第二バスの前記幹線に接続されていることを特徴
   とするバスシステム。
8. 【請求項８】請求項１、２、３、４、５、６又は７にお
   いて、 前記バススマスタから前記第一バス上へ向けて出力され
   た信号が前記バススレーブに入力した際に生じた反射波
   が、当該バススレーブに接続する前記布線と当該布線に
   接続する前記第一バスの前記支線との接続点で、前記バ
   ススレーブに向かう反射波を新たに生じさせないように
   インピーダンスの整合が図られていることを特徴とする
   バスシステム。
9. 【請求項９】請求項１、２、３、４、５、６又は７にお
   いて、 前記バススレーブから前記第二バス上へ向けて出力され
   た信号が、当該バススレーブに接続する前記布線と当該
   布線に接続する前記第二バスの前記支線との接続点で、
   前記バススレーブに向かう反射波を生じさせないように
   インピーダンスの整合が図られていることを特徴とする
   バスシステム。
10. 【請求項１０】請求項８又は９において、 前記布線は、前記布線のインピーダンスと当該布線に接
    続する前記支線のインピーダンスとの差分を補う整合負
    荷を介して、当該支線に接続されていることを特徴とす
    るバスシステム。
11. 【請求項１１】請求項１０において、 前記布線及び当該布線に接続する前記支線間に接続され
    た前記整合負荷は、抵抗成分を有するものであり、当該
    支線の終端には、前記抵抗成分に対して所定の比率を有
    する抵抗が接続されていることを特徴とするバスシステ
    ム。
12. 【請求項１２】請求項１０において、 前記布線及び当該布線に接続する前記支線間に接続され
    た前記整合負荷は、抵抗性分を有するものであり、且
    つ、当該布線に接続された前記バススレーブの容量成分
    との間で、時定数が前記第一バス及び第二バス上を伝搬
    する信号のバスサイクルより短く、前記信号の立上がり
    及び下がり時間より長いＲＣ回路を形成することを特徴
    とするバスシステム。
13. 【請求項１３】請求項１、２、３、４、５、６、７、
    ８、９又は１０において、 前記支線の終端には、当該支線の特性インピーダンスと
    略等しいインピーダンスを有する整合負荷が接続されて
    いることを特徴とするバスシステム。
14. 【請求項１４】請求項１において、 前記幹線と当該幹線に接続する複数の前記支線との接続
    点を、前記幹線側から見た場合と、前記接続点を各前記
    支線側から見た場合とのそれぞれについて、前記接続点
    で整合がとれるように、前記接続点と前記幹線との間、
    および、前記接続点と各前記支線との間に、整合負荷が
    挿入されていることを特徴とするバスシステム。
15. 【請求項１５】請求項１４において、 前記バスは、前記幹線および当該幹線に接続する２つの
    前記支線を有し、 前記接続点と前記幹線との間に挿入される整合負荷の抵
    抗値をＲｓ ₁ 、前記接続点と各前記支線との間に挿入さ
    れる整合負荷の抵抗値をＲｓ ₂ 、前記幹線のインピーダ
    ンスをＺｕ、そして、各前記支線のインピーダンスをＺ
    ｒとした場合、 Ｒｓ ₁ ＝Ｚｒ ² ／（４Ｚｕ−Ｚｒ） Ｒｓ ₂ ＝Ｚｕ（４Ｚｕ−３Ｚｒ）／（４Ｚｕ−Ｚｒ） を満足することを特徴とするバスシステム。
16. 【請求項１６】複数のバススレーブと、前記複数のバス
    スレーブを制御するバスマスタとが搭載され、且つ、前
    記バスマスタから出力された信号を前記バススレーブに
    入力するための第一バスと、前記バススレーブから出力
    された信号を前記バスマスタに入力するための第二バス
    とが形成された回路基板であって、 前記バスマスタは、略中央部に配置されており、 前記複数のバススレーブは、前記バスマスタを中心とし
    て略左右対称となるように２つに振り分けて配置されて
    おり、 前記第一バスは、前記バスマスタを中心として左側に配
    置された前記バススレーブ各々に接続する第一支線と、
    前記バスマスタを中心として右側に配置された前記バス
    スレーブ各々に接続する第二支線と、一方の端部が前記
    バスマスタに接続され、他方の端部が前記第一支線及び
    前記第二支線に接続された第一幹線と、を有し、且つ、
    前記第一支線及び前記第二支線が前記バスマスタを中心
    として略左右対称となるように形成されており、 前記第二バスは、前記バスマスタを中心として左側に配
    置された前記バススレーブ各々に、前記第一支線とは逆
    順で接続する第三支線と、前記バスマスタを中心として
    右側に配置された前記バススレーブ各々に、前記第四支
    線とは逆順で接続する第四支線と、一方の端部が前記バ
    スマスタに接続され、他方の端部が前記第三支線及び前
    記第四支線に接続された第二幹線と、を有し、且つ、前
    記第三支線及び前記第四支線が前記バスマスタを中心と
    して略左右対称となるように形成されていることを特徴
    とする回路基板。
17. 【請求項１７】請求項１６において、 前記第一バス及び第二バスは、層状に形成された導電層
    を用いて形成されていることを特徴とする回路基板。
18. 【請求項１８】請求項１６又は１７において、 前記バススレーブは、メモリであり、 前記バスマスタは、メモリコントローラであり、 前記第１バスは、アドレス、コマンド、同期用クロック
    信号およびライトデータを転送するためのアドレス・コ
    マンド・クロック・ライトデータバスであり、前記第２
    バスは、リードデータを転送するためのリードデータバ
    スであることを特徴とする回路基板。
19. 【請求項１９】請求項１８において、 情報処理装置のコネクタと嵌合するように構成された、
    前記メモリコントローラを前記情報処理装置の前記メモ
    リコントローラとのインターフェースに電気的に接続す
    るための導電コンタクトパッドを有することを特徴とす
    る回路基板。