KR100426813B1 - 시스템 보드 - Google Patents

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KR100426813B1
KR100426813B1 KR10-2001-0051449A KR20010051449A KR100426813B1 KR 100426813 B1 KR100426813 B1 KR 100426813B1 KR 20010051449 A KR20010051449 A KR 20010051449A KR 100426813 B1 KR100426813 B1 KR 100426813B1
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Abstract

본 발명은 시스템 보드를 공개한다. 이 보드는 제어부, 및 제어부의 한쪽방향으로 일렬로 배치되고 제어부의 제어하에 데이터를 입출력하는 메모리들이 각각 장착되는 n(n은 2이상의 정수)개의 슬롯들을 구비하고, 제어부의 한쪽방향으로 메인 신호 라인들이 배열되고, 메인 신호 라인들과 n개의 슬롯들사이에 서브 신호 라인들이 연결되고, 메인 신호 라인들의 m(m은 n/2)개의 분기점들 각각으로부터 n개의 슬롯들의 2개씩의 슬롯들로 인가되는 서브 신호 라인들의 길이 및/또는 서브 신호 라인들의 경로의 부하가 균일한 것을 특징으로 한다. 따라서, 슬롯간 신호 전송 시간 및 신호 전송 특성을 균일화하여 고속동작 특성을 개선할 수 있다.

Description

시스템 보드{System board}
본 발명은 시스템 보드에 관한 것으로, 특히 제어회로와 제어회로에 의해서 제어되는 모듈들이 장착되는 슬롯들을 구비한 시스템 보드에 관한 것이다.
컴퓨터 시스템의 시스템 보드에는 메모리 모듈들을 탑재하기 위한 슬롯들과 메모리 모듈을 제어하기 위한 제어회로가 구비되어 있다.
종래의 컴퓨터 시스템의 시스템 보드는 제어회로로부터 일정 간격을 두고 떨어진 곳에 동일 간격을 가지고 배치된 슬롯들을 배치하여 이들 슬롯들을 순차적으로 일렬로 연결하는 배선으로 구성되어 있다. 따라서, 제어회로로부터 슬롯들까지의 신호 라인들의 길이가 다르다.
이와같은 신호 라인 배치는 컴퓨터 시스템이 저속으로 동작하는 경우에는 문제가 되지 않는다. 즉, 컴퓨터 시스템이 저속으로 동작하는 경우에는 단순히 제어회로와 슬롯들사이의 해당 핀을 연결 주기만 하면 동작상에 문제가 없다.
그러나, 컴퓨터 시스템이 고속으로 동작하는 경우에 이와같은 신호 라인 배치는 시스템의 동작 속도에 제한을 주는 요소로 작용하게 된다.
도1은 종래의 컴퓨터 시스템의 시스템 보드의 개략적인 구성을 나타내는 것으로, 메모리 제어회로(10), 슬롯들(S1 ~ S4), 신호 라인들(SL), 종단 저항들(Rt), 및 종단 전압(Vt)으로 구성된 메인 보드(MB)로 구성되어 있다.
도1에서, 메모리 제어회로(10)로부터 거리(l)만큼 떨어진 위치에 첫번째 슬롯(S1)이 배치되고, 동일한 거리(L)를 두고 나머지 슬롯들(S2, S3, S4)이 일렬로 순차적으로 배치되어 있다. 그리고, 신호 라인들(SL)이 슬롯들(S2, S3, S4)을 통하여 연결되고, 신호 라인들(SL) 각각의 끝단에 종단 저항(Rt)이 연결되고, 종단 저항들(Rt)에 종단 전압(Vt)이 연결되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 제어회로(10)는 신호 라인들(SL)을 통하여 명령어를 주고, 신호 라인들(SL)을 통하여 신호들을 입출력한다. 슬롯들(S1, S2, S3, S4)은 메모리 제어회로(10)의 제어하에 신호 라인들(SL)를 통하여 전송되는 명령어를 입력하고, 명령어에 응답하여 신호들을 입출력한다. 종단 저항들(Rt)과 종단 전압(Vt)은 신호 라인들(SL)을 통하여 전송되는 신호들을 종단한다.
도2a, b는 도1에 나타낸 시스템 보드의 상부 층과 하부 층의 실시예의 신호 라인 배치를 각각 나타내는 것이다.
일반적으로, 신호 라인들(SL)을 하나의 층에 배치하지 않고 나누어서 배치하게 되는데, 도2a, b의 실시예에서는 2개의 층으로 나누어서 배치되는 것을 나타내는 것이다.
도2a, b에서, 영역들(S1', S2', S3', S4') 각각은 총 44핀의 슬롯들(S1, S2, S3, S4)이 장착되는 영역들을, 신호 라인들(SL1)은 도1에 나타낸 신호 라인들(SL)중 일부의 신호 라인들을, 신호 라인들(SL2)은 도1에 나타낸 신호 라인들(SL)중 다른 일부의 신호 라인들을, 비아 홀들(h1, h2, h3, h4)의 그룹들(H1, H2, H3, H4)은 영역들(S1', S2', S3', S4') 각각의 각 열의 비아 홀들의 그룹들을 나타내는 것이다. 영역들(S1', S2', S3', S4') 각각의 비아 홀들(h1, h4)의 그룹들(H1, H4) 각각은 신호 라인들이 연결되는 비아 홀들의 그룹들을, 비아 홀들(h2, h3)의 그룹들(H2, H3) 각각은 접지전압 라인들 및 전원전압 라인들이 연결되는 비아 홀들의 그룹들을 각각 나타내는 것이다. 그리고, 비아 홀들(h1, h2, h3, h4)의 그룹들(H1, H2, H3, H4) 각각의 비아 홀들의 내부는 도전성 물질로 채워져 있고, 영역들(S1', S2', S3', S4') 각각의 비아 홀들(h1, h2, h3, h4)의 그룹들(H1, H2, H3, H4)의 비아 홀들로 슬롯들(S1, S2, S3, S4) 각각의 핀들이 삽입된다. 그래서, 층들의 신호 라인들과 슬롯들(S1, S2, S3, S4)의 핀들이 연결된다.
도2a에서, 신호 라인들(SL1)은 영역들(S1', S2', S3', S4') 각각의 비아 홀들(h4)의 그룹(H4)의 해당 비아 홀들을 연결하는 신호 라인이다.
도2b에서, 신호 라인들(SL2)은 영역들(S1', S2', S3', S4') 각각의 비아 홀들(h1)의 그룹(H1)의 해당 비아 홀들을 연결하는 신호 라인이다.
그리고, 도시하지는 않았지만, 영역들(S1', S2', S3', S4') 각각의 비아 홀들(h2, h3)의 그룹들(H2, H3)의 비아 홀들은 접지전압 라인 층과 전원전압 라인 층에 연결된다.
도2a, b에 나타낸 바와 같이, 종래의 시스템 보드의 메모리 제어회로(10)로부터 슬롯들(S1, S2, S3, S4)까지의 신호 라인의 길이가 영역들(S1', S2', S3',S4')의 위치에 따라 다르다. 즉, 슬롯들(S1, S2, S3, S4)의 위치가 메모리 제어회로(10)로부터 멀어질수록 메모리 제어회로(10)와 슬롯들(S1, S2, S3, S4)사이의 신호 라인들(SL1)의 길이가 길어지게 된다. 예를 들면, 메모리 제어회로(10)로부터 영역(S1')까지의 신호 라인들(SL1)의 길이가 메모리 제어회로(10)로부터 영역들(S2', S3', S4')까지의 신호 라인들(SL1)의 길이보다 짧게 배치되어 있다.
도3은 도1에 나타낸 시스템 보드의 신호 라인 배치를 나타내는 것으로, 도1에 나타낸 슬롯들(S1, S2, S3, S4)의 단면과 신호 라인 배치를 나타내는 것이다.
도3에 나타낸 것처럼, 슬롯들(S1, S2, S3, S4)사이의 거리는 L이고, 신호 라인들(SL)이 슬롯들(S1, S2, S3, S4)의 하부를 통하여 배치되고, 신호 라인들(SL)의 분기점(a, b, c, d)으로부터 분기된 신호 라인들(sl1, sl2, sl3, sl4)이 슬롯들(S1, S2, S3, S4)로 연결되어 있다.
즉, 종래의 컴퓨터 시스템의 시스템 보드는 메모리 제어회로(10)로부터 슬롯들(S1, S2, S3, S4)까지의 신호 라인들(SL)의 길이가 서로 다르다.
따라서, 종래의 시스템 보드는 메모리 제어회로(10)로부터 슬롯들(S1, S2, S3, S4)로 전송되는 신호의 전송 속도가 다르다.
도4a, b는 두 개의 슬롯들이 순차적으로 구성된 종래의 시스템 보드의 메모리 제어회로로부터 첫 번째, 두 번째 슬롯들 각각으로 전송되는 신호 파형을 시뮬레이션한 그래프로서, 가로축은 시간(t)을 세로축은 전압(V)을 나타낸다.
도4a에 나타낸 그래프로부터, 메모리 제어회로(10)로부터 첫 번째 슬롯(S1)까지의 신호 전송 시간은 빠르나, 신호 전압의 진폭이 작아 아이 오프닝(eyeopening)(x)이 작음을 알 수 있다. 아이 오프닝은 신호 전송 특성을 나타내는 것으로, 아이 오프닝이 클수록 신호 전압의 진폭이 커서 신호 전송 특성이 좋고, 작을수록 신호 전압의 진폭이 작아 신호 전송 특성이 좋지 않다. 즉, 메모리 제어회로(10)로부터 첫 번째 슬롯(S1)까지의 신호 전송 특성이 나쁘다.
그러나, 도4b의 그래프에 나타낸 바와 같이, 메모리 제어회로(10)로부터 두 번째 슬롯(S2)까지의 신호 전송 시간은 느리고, 신호 전압의 진폭이 커서 아이 오프닝(y)이 크다. 즉, 메모리 제어회로(10)로부터 두 번째 슬롯(S2)까지의 신호 전송 특성이 좋다.
이와 같이 종래의 메모리 시스템은 각 슬롯별로 신호 전송 시간이나 시간 충실도에 차이가 큰 단점이 있다. 이에 따라 시스템의 여러 슬롯 중 어느 특정한 슬롯의 신호 전송 특성이 특히 나쁜 경우 이 하나의 슬롯으로 인해 전체 시스템의 성능이 제한되게 된다. 또한 슬롯별로 제각기 신호 전송속도가 달라지기 때문에 이를 감안하여 최적의 순간에 데이터를 입출력하기 위한 신호 타이밍 제어가 그만큼 복잡해지게 된다.
본 발명의 목적은 제어회로로부터 각 슬롯들까지의 신호 라인들의 길이 및/또는 신호 라인들의 경로의 부하 차이를 줄임으로써 신호 전송 시간 및 신호 전송 특성을 개선할 수 있는 시스템 보드를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 시스템 보드의 일실시예는 제어수단, 및 상기 제어수단의 한쪽방향으로 일렬로 배치되고 상기 제어수단의 제어하에 데이터를 입출력하는 수단이 각각 장착되는 n(n은 2이상의 정수)개의 콘넥터들을 구비하고, 상기 제어수단의 한쪽방향으로 메인 신호 라인들이 배열되고, 상기 메인 신호 라인들과 상기 n개의 콘넥터들사이에 서브 신호 라인들이 연결되고, 상기 메인 신호 라인들의 m(m은 n/2)개의 분기점들 각각으로부터 상기 n개의 콘넥터들의 2개씩의 콘넥터들로 인가되는 서브 신호 라인들의 길이 및/또는 서브 신호 라인들의 경로의 부하가 균일한 것을 특징으로 한다.상기 목적을 달성하기 위한 본 발명의 시스템 보드의 다른 실시예는 제어수단, 및 상기 제어수단의 한쪽방향으로 일렬로 배치되고 상기 제어수단의 제어하에 데이터를 입출력하는 수단이 각각 장착되는 n(n은 4이상의 짝수)개의 콘넥터들을 구비하고, 상기 제어수단의 한쪽방향으로 메인 신호 라인들이 연결되어 배치되고, 상기 메인 신호 라인들에 제1서브 신호 라인들이 연결되고, 상기 제1서브 신호 라인들에 제2서브 신호 라인들이 연결되고, 상기 n개의 콘넥터들이 상기 제2서브 신호 라인들에 연결되고, 상기 메인 신호 라인들의 하나이상의 제1분기점들 각각으로부터 2개의 제2분기점들로 상기 제1서브 신호 라인들이 연결되고, 상기 2개의 제2분기점들 각각으로부터 상기 n개의 콘넥터들의 2개씩의 콘넥터들로 상기 제2서브 워드 라인들이 연결되어, 상기 제어수단으로부터 상기 n개의 콘넥터들 각각으로 인가되는 신호 라인들의 길이 및/또는 신호 라인들의 경로의 부하가 균일한 것을 특징으로 한다.
도1은 종래의 컴퓨터 시스템의 시스템 보드의 개략적인 구성을 나타내는 것이다.
도2a, b는 도1에 나타낸 시스템 보드의 상부 층과 하부 층의 실시예의 신호 라인 배치를 각각 나타내는 것이다.
도3은 도1에 나타낸 컴퓨터 시스템의 신호 라인 배치를 나타내는 것이다.
도4a, b는 두 개의 슬롯으로 구성된 종래의 시스템 보드의 메모리 제어회로로부터 첫 번째, 두 번째 슬롯들 각각으로 전송되는 신호 파형을 시뮬레이션한 그래프이다.
도5a, b는 본 발명의 시스템 보드의 상부 층과 하부 층의 실시예의 신호 라인 배치를 나타내는 것이다.
도6은 본 발명의 실시예의 컴퓨터 시스템의 신호 라인 배치를 나타내는 것이다.
도7a ~ c는 본 발명의 시스템 보드의 다른 실시예의 상부층과 하부층의 신호 라인 배치를 나타내는 것이다.
도8은 본 발명의 다른 실시예의 컴퓨터 시스템의 신호 라인 배치를 나타내는 것이다.
도9a, b는 두 개의 슬롯으로 구성된 본 발명의 시스템 보드의 메모리 제어회로로부터 첫 번째, 두 번째 슬롯들 각각으로 전송되는 신호 파형을 시뮬레이션한 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 시스템 보드를 설명하면 다음과 같다.
도5a, b는 본 발명의 시스템 보드의 상부 층과 하부 층의 실시예의 신호 라인 배치를 나타내는 것이다. 도5a, b에 나타낸 층들은 전원전압 라인 층과 접지전압 라인 층을 제외한 2개의 신호 라인 층들만을 각각 나타내는 것이다.
도5a, b에서, 영역들(S1', S2', S3', S4') 각각은 총 44핀의 슬롯들(S1, S2, S3, S4)이 장착되는 영역들을, SL은 도1에 나타낸 메인 신호 라인들을, 비아 홀들(h1, h2, h3, h4)의 그룹들(H1, H2, H3, H4)은 영역들(S1', S2', S3', S4') 각각의 각 열의 비아 홀들의 그룹들을 나타내는 것이다. 영역들(S1', S2', S3', S4') 각각의 비아 홀들(h1, h4)의 그룹들(H1, H4) 각각은 신호 라인들이 연결되는 비아 홀들의 그룹들을, 비아 홀들(h2, h3)의 그룹들(H2, H3) 각각은 접지전압 라인들 및 전원전압 라인들이 연결되는 비아 홀들의 그룹들을 각각 나타내는 것이다. 그리고, 비아 홀들(h1, h2, h3, h4)의 그룹들(H1, H2, H3, H4) 각각의 비아 홀들의 내부는 도전성 물질로 채워져 있고, 영역들(S1', S2', S3', S4') 각각의 비아 홀들(h1, h2, h3, h4)의 그룹들(H1, H2, H3, H4)의 비아 홀들로 슬롯들(S1, S2, S3, S4) 각각의 핀들이 삽입된다. 그래서, 층들의 신호 라인들과 슬롯들(S1, S2, S3, S4)의 핀들이 연결된다. 그리고, 영역들(S1', S3') 각각의 우측에 도전성 물질로 채워진 비아 홀들(h5)의 그룹(H5)과 영역들(S2', S4') 각각의 좌측에 도전성 물질로 채워진 비아 홀들(h6)의 그룹(H6)이 각각 배치되어 있다.
도5a에서, 메인 신호 라인들(SL)은 영역들(S1', S2', S3', S4')을 통하여 비아 홀들(h5)의 그룹(H5)에 연결되고, 메인 신호 라인들(SL)은 영역들(S1', S2', S3', S4')을 통하여 비아 홀들(h6)의 그룹(H6)에 연결되어 있다.
도5b에서, 비아 홀들의 그룹(H5)은 도5a에 나타낸 비아 홀들(h5)의 그룹(H5)의 해당 비아 홀들과 연결되고, 비아 홀들(h6)의 그룹(H6)은 도5a에 나타낸 비아 홀들의 그룹의 해당 비아 홀들과 연결되어 있다. 즉, 비아 홀들(h5)의 그룹(H5)의비아 홀들과 비아 홀들(h6)의 그룹(H6)의 비아 홀들이 도5a에 나타낸 메인 신호 라인들(SL)과 연결되게 된다.
그리고, 비아 홀들(h5)의 그룹(H5) 각각의 비아 홀들로부터 영역들(S1', S3')의 비아 홀들(h1)의 그룹(H1) 각각의 비아 홀들로 서브 신호 라인(ssl1)이 연결되고, 영역들(S2', S4')의 비아 홀들(h1)의 그룹(H1) 각각의 비아 홀들로 서브 신호 라인(ssl2)이 연결되어 있다. 또한, 비아 홀들(h6)의 그룹(H6) 각각의 비아 홀들로부터 영역들(S1', S3') 각각의 비아 홀들(h4)의 그룹(H4) 각각의 비아 홀들로 서브 신호 라인(ssl3)이 연결되고, 영역들(S2', S4')의 비아 홀들(h4)의 그룹(H4) 각각의 비아 홀들(h4)로 서브 신호 라인(ssl4)이 연결되어 있다. 이때, 서브 신호 라인들(ssl1, ssl2, ssl3, ssl4)의 길이는 모두 동일하다.
본 발명의 시스템 보드는 메모리 제어회로(10)로부터 슬롯(S1)과 슬롯(S2)에 이르는 신호 전송 특성 및 신호 전송 시간이 동일하게 된다. 또한, 슬롯(S3)과 슬롯(S4)도 동일한 신호 전송 특성을 나타낸다. 따라서, 4개의 슬롯이지만 신호 전송 특성상으로는 서로 다른 2개의 신호 전송 특성만 나타나게 되어 메모리 제어회로(10)로부터 슬롯들사이의 신호 특성 차이가 상당히 줄어들게 된다.
도6은 본 발명의 실시예의 컴퓨터 시스템의 신호 라인 배치를 나타내는 것으로, 슬롯들(S1, S2, S3, S4)의 단면과 신호 라인 배치를 나타내는 것이다.
도6에 나타낸 것처럼, 슬롯들(S1, S2, S3, S4)사이의 거리는 L이고, 메인 신호 라인들(SL)이 슬롯들(S1, S2, S3, S4)의 하부를 통하여 배치되고, 메인 신호 라인들(SL)의 분기점(e, f)으로부터 분기된 서브 신호 라인들(sl5, sl6, sl7, sl8)이슬롯들(S1, S2, S3, S4)로 연결되어 있다. 따라서, 분기점(e)로부터 슬롯들(S1, S2)까지의 서브 신호 라인들(sl5, sl6)의 길이가 동일하고, 분기점(f)로부터 슬롯들(S3, S4)까지의 서브 신호 라인들(sl7, sl8)의 길이가 동일하다. 물론, 메인 신호 라인들(SL)으로부터 분기점(e)까지의 신호 라인들의 길이와 분기점(f)까지의 신호 라인들의 길이가 서로 다르기는 하지만, 종래의 시스템 보드의 신호 라인 배치 방법에 비해서 신호 라인의 길이의 차이가 줄어들기 때문에 신호 전송 속도 및 신호 전송 특성의 슬롯별 차이가 크게 줄어들며 다음의 시뮬레이션 결과가 보여 주듯 최악의 슬롯에서의 신호 특성도 종래의 시스템에 비해 개선된다.
도7a ~ c는 본 발명의 시스템 보드의 다른 실시예의 상부층과 하부층의 신호 라인 배치를 나타내는 것으로, 전원전압 라인 층과 접지전압 라인 층을 제외한 3개의 신호 라인 층들만을 나타내는 것이다.
도5a, b에 나타낸 것과 마찬가지로, 도7a, b, c에 나타낸 영역들(S1', S2', S3', S4') 각각은 총 44핀의 슬롯들(S1, S2, S3, S4)이 장착되는 영역들을, SL은 도1에 나타낸 메인 신호 라인들을, 비아 홀들(h1, h2, h3 h4)의 그룹들(H1, H2, H3, H4)은 영역들(S1', S2', S3', S4') 각각의 각 열의 비아 홀들의 그룹들을 나타내는 것이다. 영역들(S1', S2', S3', S4') 각각의 비아 홀들(h1, h4)의 그룹들(H1, H4) 각각은 신호 라인들이 연결되는 비아 홀들의 그룹들을, 비아 홀들(h2, h3)의 그룹들(H2, H3) 각각은 접지전압 라인들 및 전원전압 라인들이 연결되는 비아 홀들의 그룹들을 각각 나타내는 것이다. 그리고, 비아 홀들(h1, h2, h3, h4)의 그룹들(H1, H2, H3, H4) 각각의 비아 홀들의 내부는 도전성 물질로 채워져 있고,영역들(S1', S2', S3', S4') 각각의 비아 홀들(h1, h2, h3, h4)의 그룹들(H1, H2, H3, H4)의 비아 홀들로 슬롯들(S1, S2, S3, S4) 각각의 핀들이 삽입된다. 그래서, 층들의 신호 라인들과 슬롯들(S1, S2, S3, S4)의 핀들이 연결된다.
도7a에서, 영역(S2')의 우측에 도전성 물질로 채워진 비아 홀들(h7)의 그룹(H7)과 영역(S3')의 좌측에 도전성 물질로 채워진 비아 홀들(h8)의 그룹(H8)이 각각 배치되어 있다. 그리고, 메모리 제어회로(10)로부터의 메인 신호 라인들(SL)은 영역들(S1', S2', S3', S4')을 통하여 해당 비아 홀들(h7, h8)의 그룹들(H7, H8)에 연결되어 있다.
도7b에서, 영역들(S1', S3')의 우측에 도전성 물질로 채워진 비아 홀들(h5)의 그룹(H5)과 영역들(S2', S4')의 좌측에 도전성 물질로 채워진 비아 홀들(h6)의 그룹(H6)이 각각 배치되어 있다. 그리고, 영역(S2')의 우측에 도전성 물질로 채워진 비아 홀들(h7)의 그룹(H7)과 영역(S3')의 좌측에 도전성 물질로 채워진 비아 홀들(h8)의 그룹(H8)이 각각 배치되어 있다. 도7b에 나타낸 비아 홀들(h7)의 그룹(H7)과 비아 홀들(h8)의 그룹(H8)은 도7a에 나타낸 비아 홀들(h7)의 그룹(H7)과 비아 홀들(h8)의 그룹(H8)에 각각 연결되게 된다.
영역(S2')의 우측의 비아 홀들(h7)의 그룹(H7)은 영역(S1')의 우측의 비아 홀들(h5)의 그룹(H5)과 서브 신호 라인(ssl5)에 의해서 연결되고, 또한, 영역(S3')의 우측의 비아 홀들(h5)의 그룹(H5)과 서브 신호 라인(ssl6)에 의해서 연결되어 있다. 그리고, 영역(S3')의 좌측의 비아 홀들(h8)의 그룹(H8)은 영역(S2')의 좌측의 비아 홀들(h6)의 그룹(H6)과 서브 신호 라인(ssl7)에 의해서 연결되고, 또한,영역(S4')의 좌측의 비아 홀들(h6)의 그룹(H6)과 서브 신호 라인(ssl8)에 의해서 연결되어 있다. 서브 신호 라인들(ssl5, ssl6, ssl7, ssl8)의 길이는 모두 동일하다.
도7c에서, 비아 홀들(h5)의 그룹(H5)은 도7b에 나타낸 비아 홀들(h5)의 그룹(H5)의 해당 비아 홀들과 연결되고, 비아 홀들(h6)의 그룹(H6)은 도7b에 나타낸 비아 홀들(h6)의 그룹(H6)의 해당 비아 홀들과 연결되어 있다. 즉, 비아 홀들(h5)의 그룹(H5)의 비아 홀들과 비아 홀들(h6)의 그룹(H6)의 비아 홀들이 도7a에 나타낸 메인 신호 라인들(SL)과 연결되게 된다.
그리고, 비아 홀들(h5)의 그룹(H5) 각각으로부터 영역들(S1', S3')의 비아 홀들(h1)의 그룹(H1) 각각의 비아 홀들로 서브 신호 라인들(ssl1)이 연결되고, 영역들(S2', S4')의 비아 홀들(h1)의 그룹(H1) 각각의 비아 홀들로 서브 신호 라인들(ssl2)이 연결되어 있다. 또한, 비아 홀들(h6)의 그룹(H6) 각각으로부터 영역들(S1', S3')의 비아 홀들(h4)의 그룹(H4) 각각의 비아 홀들로 서브 신호 라인들(ssl3)이 연결되고, 영역들(S2', S4')의 비아 홀들(h4)의 그룹(H4) 각각의 비아 홀들로 서브 신호 라인들(ssl4)이 연결되어 있다. 이때, 서브 신호 라인들(ssl1, ssl2, ssl3, ssl4)의 길이는 모두 동일하다.
즉, 본 발명의 다른 실시예의 시스템 보드의 신호 라인 배치 방법은 상술한 실시예의 신호 라인 배치 방법에 비해서 시스템 보드상에 신호 라인 층이 하나 더 추가되기는 하지만, 메모리 제어회로(10)로부터 슬롯들(S1, S2, S3, S4)까지의 신호 라인들의 길이 및 신호 전송 도중에 거치게 되는 선로 분기점이나 비아 홀 들의갯수 및 위치가 각 슬롯에 대해 동일하므로 신호 라인들의 경로의 부하가 동일하여 신호 전송 특성이 거의 동일하게 된다. 따라서, 메모리 제어회로(10)로부터 슬롯들(S1, S2, S3, S4)까지의 신호 라인들의 길이가 거의 동일하여 신호 전송 시간 및 신호 전송 특성의 차이가 거의 발생하지 않게 된다.
도8은 본 발명의 다른 실시예의 컴퓨터 시스템의 신호 라인 배치를 나타내는 것으로, 슬롯들(S1, S2, S3, S4)의 단면과 신호 라인 배치를 나타내는 것이다.
도8에 나타낸 것처럼, 슬롯들(S1, S2, S3, S4)사이의 거리는 L이고, 메인 신호 라인들(SL)이 슬롯들(S1, S2, S3, S4)의 하부를 통하여 배치되고, 메인 신호 라인들(SL)의 분기점(g)으로부터 분기된 서브 신호 라인들(sl9, sl10)의 길이가 동일하고, 분기점들(i, j)로부터 분기된 서브 신호 라인들(sl11, sl12, sl13, sl14)의 길이가 모두 동일하다. 따라서, 메모리 제어회로(10)로부터 슬롯들(S1, S2, S3, S4)까지의 메인 신호 라인들(SL)의 길이가 모두 동일하게 됨으로써 신호 전송 시간이 동일하게 된다. 또한, 신호 전송과정에 거치는 선로의 분기점이나 비아 홀 등의 개수나 위치가 모든 슬롯에 대해 거의 동일하여 각 슬롯에 도달하는 신호가 전기적으로 거의 동일한 신호 경로를 통해 전송되어 오므로 각 슬롯에서 입출력되는 신호의 파형 등이 매우 균일해지게 된다.
도9a, b는 두 개의 슬롯들로 구성된 본 발명의 시스템 보드의 메모리 제어회로로부터 첫 번째, 두 번째 슬롯들 각각으로 전송되는 신호 파형을 시뮬레이션한 그래프로서, 가로축은 시간(t)을 세로축은 전압(V)을 나타낸다.
도9a에 나타낸 그래프로부터, 메모리 제어회로(10)로부터 첫 번째 슬롯(S1)까지의 신호 전송 시간은 도4a에 나타낸 종래의 메모리 제어회로(10)로부터 첫 번째 슬롯(S1)까지의 신호 전송 시간에 비해서 약간 느려졌으나, 신호 전송 전압의 진폭은 커졌음을 알 수 있다. 즉, 아이 오프닝(z)이 커져서 신호 전달 특성이 좋아졌음을 알 수 있다.
도9b에 나타낸 그래프의 신호 전송 파형과 도9a에 나타낸 그래프의 신호 전송 파형이 동일하다. 즉, 메모리 제어회로(10)로부터 첫 번째 슬롯(S1)까지의 신호 전송 시간 및 신호 전달 특성과 메모리 제어회로(10)로부터 두 번째 슬롯(S2)까지의 신호 전송 시간 및 신호 전달 특성이 서로 동일하다.
즉, 본 발명의 시스템 보드는 메모리 제어회로(10)로부터 슬롯들(S1, S2, S3, S4)까지의 신호 라인들의 길이 및 신호 라인들의 경로의 부하의 차이를 줄임으로써 신호 전송 시간 및 신호 전송 특성이 개선된다.
상술한 실시예들에서는 메모리 모듈이 장착되는 슬롯들이 시스템 보드에 장착되는 경우를 이용하여 본 발명의 신호 라인 배치 방법을 설명하였지만, 슬롯들이 아니라 다른 형태의 부품이 장착되는 경우에도 본 발명의 신호 라인 배치 방법이 적용될 수 있다.
그리고, 상술한 실시예들에서는 하나의 분기점으로부터 두 개의 슬롯들로 신호 라인들이 분기되는 것을 예로 나타내었으나, 하나의 분기점으로부터 3개 이상의 슬롯들로 신호 라인들이 분기되는 경우에도 본 발명의 신호 라인 배치 방법이 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 시스템 보드는 메모리 제어회로로부터 슬롯들까지의 신호 라인들의 길이 및 신호 라인들의 경로의 부하 차이를 줄임으로써 슬롯간 신호 전송 시간 및 신호 전송 특성의 차이가 개선되며 이를 통해 최악의 슬롯에서의 신호 특성이 개선되는 효과를 가진다.
또한, 본 발명의 시스템 보드는 시스템의 동작 속도를 개선할 수 있다.

Claims (10)

  1. 제어수단; 및
    상기 제어수단의 한쪽방향으로 일렬로 배치되고 상기 제어수단의 제어하에 데이터를 입출력하는 수단이 각각 장착되는 n(n은 2이상의 정수)개의 콘넥터들을 구비하고,
    상기 제어수단의 한쪽방향으로 메인 신호 라인들이 배열되고, 상기 메인 신호 라인들과 상기 n개의 콘넥터들사이에 서브 신호 라인들이 연결되고, 상기 메인 신호 라인들의 m(m은 n/2)개의 분기점들 각각으로부터 상기 n개의 콘넥터들의 2개씩의 콘넥터들로 인가되는 서브 신호 라인들의 길이 및/또는 서브 신호 라인들의 경로의 부하가 균일한 것을 특징으로 하는 시스템 보드.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 n개의 콘넥터들 각각은
    슬롯 형태로 구성된 것을 특징으로 하는 시스템 보드.
  5. 제1항에 있어서, 상기 시스템 보드는
    상기 2개의 콘넥터들이 장착되는 영역들사이에 복수개의 제1비아 홀들을 각각 구비하고, 상기 제어수단으로부터 상기 복수개의 제1비아 홀들로 상기 메인 신호 라인들이 각각 연결되는 제1층; 및
    상기 제1층의 복수개의 제1비아 홀들과 연결되는 복수개의 제2비아 홀들을 구비하고, 상기 복수개의 제2비아 홀들과 상기 2개의 콘넥터들이 장착되는 영역들 각각의 복수개의 제3비아 홀들이 상기 서브 신호 라인들에 의해서 각각 연결되는 제2층을 구비하고,
    상기 서브 신호 라인들의 길이가 동일한 것을 특징으로 하는 시스템 보드.
  6. 제어수단; 및
    상기 제어수단의 한쪽방향으로 일렬로 배치되고 상기 제어수단의 제어하에 데이터를 입출력하는 수단이 각각 장착되는 n(n은 4이상의 짝수)개의 콘넥터들을 구비하고,
    상기 제어수단의 한쪽방향으로 메인 신호 라인들이 연결되어 배치되고, 상기 메인 신호 라인들에 제1서브 신호 라인들이 연결되고, 상기 제1서브 신호 라인들에 제2서브 신호 라인들이 연결되고, 상기 n개의 콘넥터들이 상기 제2서브 신호 라인들에 연결되고, 상기 메인 신호 라인들의 하나이상의 제1분기점들 각각으로부터 2개의 제2분기점들로 상기 제1서브 신호 라인들이 연결되고, 상기 2개의 제2분기점들 각각으로부터 상기 n개의 콘넥터들의 2개씩의 콘넥터들로 상기 제2서브 워드 라인들이 연결되어, 상기 제어수단으로부터 상기 n개의 콘넥터들 각각으로 인가되는 신호 라인들의 길이 및/또는 신호 라인들의 경로의 부하가 균일한 것을 특징으로 하는 시스템 보드.
  7. 삭제
  8. 삭제
  9. 제6항에 있어서, 상기 n개의 콘넥터들 각각은
    슬롯 형태로 구성된 것을 특징으로 하는 시스템 보드.
  10. 제6항에 있어서, 상기 시스템 보드는
    상기 4개의 콘넥터들이 장착되는 영역들사이에 복수개의 제1비아 홀들을 구비하고, 상기 제어수단으로부터 상기 복수개의 제1비아 홀들로 상기 메인 신호 라인들이 연결되는 제1층;
    상기 제1층의 복수개의 제1비아 홀들과 연결되는 복수개의 제2비아 홀들, 및 상기 2개의 콘넥터들이 장착되는 영역들사이에 복수개의 제3비아 홀들을 구비하고, 상기 복수개의 제2비아 홀들과 상기 복수개의 제3비아 홀들이 각각 상기 제1서브 신호 라인들에 의해서 연결되는 제2층; 및
    상기 제2층의 복수개의 제3비아 홀들과 연결되는 복수개의 제4비아 홀들을 구비하고, 상기 복수개의 제4비아 홀들과 상기 1개의 콘넥터들이 장착되는 영역들 각각의 복수개의 제5비아 홀들이 상기 제2서브 신호 라인들에 의해서 연결되는 제3층을 구비하고,
    상기 제1서브 신호 라인들 각각의 길이가 동일하고, 상기 제2서브 신호 라인들 각각의 길이가 동일한 것을 특징으로 하는 시스템 보드.
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